FR2525029A1 - Insulation for conducting line in integrated circuit - with subsequent fabrication of MOS transistor - Google Patents
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Abstract
Description
La présente invention a pour objet un procédé d'isolation d'une ligne conductrice dans un circuit intégré. Un tel procédé d'isolation est utilisable en particulier dans les procédés de fabrication de transistor MOS afin d'isoler la grille de ce transistor des connexions avec la source et le drain de ce dernier et d'obtenir ainsi des contacts électriques de la source et du drain auto-alignés par rapport à la grille du transistor. The present invention relates to a method of isolating a conductive line in an integrated circuit. Such an isolation method can be used in particular in the methods of manufacturing an MOS transistor in order to isolate the gate of this transistor from the connections with the source and the drain of the latter and thus to obtain electrical contacts from the source and of the drain self-aligned with respect to the gate of the transistor.
Actuellement, le positionnement de ces prises de contact se fait par alignement de deux niveaux de masquage, ce qui exige une certaine garde entre la grille du transistor et les prises de contact à cause de la précision limitée de la superposition des deux niveaux de masquage. Currently, the positioning of these contact points is done by aligning two masking levels, which requires a certain amount of clearance between the gate of the transistor and the contact points because of the limited precision of the superposition of the two masking levels.
Cette distance minimum entre la grille et les prises de contact de la source et du drain a deux conséquences principales. D'une part cette distance minimum conduit à des résistances en série entre le canal du transistor MOS et les contacts de source et de drain. Cet inconvénient apparait particulierement quand on réduit les dimensions des transistors. D'autre part, cette distance minimum limite la dimension minimale des transistors MOS et par conséquent la densité d'intégration. This minimum distance between the grid and the source and drain contact points has two main consequences. On the one hand, this minimum distance leads to resistors in series between the channel of the MOS transistor and the source and drain contacts. This drawback appears particularly when the dimensions of the transistors are reduced. On the other hand, this minimum distance limits the minimum dimension of the MOS transistors and therefore the integration density.
Une autre utilisation de ce procédé d'isolation apparaît dans les technologies de fabrication de circuits intégrés MOS comprenant plusieurs niveaux conducteurs en silicium polycristallin (Si poly). Another use of this isolation process appears in technologies for manufacturing MOS integrated circuits comprising several conductive levels of polycrystalline silicon (Si poly).
L'isolation entre ces niveaux est généralement réalisée par oxydation thermique du silicium polycristallin. Un tel procédé d'isolation présente un certain nombre d'inconvénients.The insulation between these levels is generally carried out by thermal oxidation of the polycrystalline silicon. Such an isolation process has a number of drawbacks.
En effet, une telle oxydation thermique ne peut avoir lieu qu'en utilisant des couches conductri ces, servant à la réalisation des lignes, réalisées en un matériau facilement oxydable, ce qui limite considérablement le choix du matériau constituant lesdites couches. Actuellement, ces couches conductrices sont réalisées en silicium polycristallin ou en siliciures. In fact, such thermal oxidation can only take place by using conductive layers, used for making the lines, made of an easily oxidizable material, which considerably limits the choice of the material constituting said layers. Currently, these conductive layers are made of polycrystalline silicon or silicides.
Par ailleurs, l'obtention, dans un-circuit intégré, d'une couche d'isolant par oxydation thermique d'une couche conductrice ne permet pas d'obtenir une couche d'isolant, c'est-à-dire d'oxyde, d1épais- seur élevée. Furthermore, obtaining, in an integrated circuit, an insulating layer by thermal oxidation of a conductive layer does not make it possible to obtain an insulating layer, that is to say of oxide , high thickness.
Un contrôle précis de l'épaisseur de la couche d'oxyde est difficile à effectuer lorsque ces couches conductrices sont dopées. C'est le cas notamment dans les circuits intégrés, comportant deux couches conductrices en silicium polycristallin isolées l'une de l'autre, telles que dans les circuits intégrés CMOS formés de transistors MOS complémentaires, les uns à canal N les autres à canal P, ou dans les dispositifs à transfert de charge comme ceux connus sous la dénomination CCD (charge coupled device). Precise control of the thickness of the oxide layer is difficult to perform when these conductive layers are doped. This is the case in particular in integrated circuits, comprising two conductive layers of polycrystalline silicon isolated from one another, such as in CMOS integrated circuits formed by complementary MOS transistors, some with N channel and others with P channel. , or in charge transfer devices such as those known under the name CCD (charge coupled device).
La présente invention a justement pour objet un procédé d'isolation d'une ligne conductrice dans un circuit intégré permettant de remédier à ces inconvénients. Ce procédé permet notamment d'utiliser un grand nombre de matériaux pour la réalisation des lignes conductrices dans les circuits intégrés ainsi que d'augmenter la densité d'intégratoon des circuits MOS en permettant un auto-alignement des prises de contact de la source et du drain par rapport à la grille des transistors MOS. The subject of the present invention is precisely a method of isolating a conductive line in an integrated circuit which makes it possible to remedy these drawbacks. This process makes it possible in particular to use a large number of materials for producing the conductive lines in the integrated circuits as well as to increase the density of integratoon of the MOS circuits by allowing a self-alignment of the contact points of the source and of the drain with respect to the gate of the MOS transistors.
De façon plus précise l'invention a pour objet un procédé d'isolation d'une ligne conductrice dans un circuit intégré, ladite ligne conductrice étant déposée sur un support isolant, caractérisé en ce qu'il comprend les étapes successives suivantes : - dépôt sur une couche conductrice servant à réaliser
la ligne d'une première couche d'isolant, - définition des dimensions de la ligne conductrice
par masquage à l'aide d'une résine ;; - réalisation d'une gravure de la première couche
d'isolant puis de la couche conductrice afin de réa
liser la ligne conductrice, - dépôt sur le support, sur la première couche d'iso
lant et sur les flancs de la ligne conductrice ainsi
gravée, d'une deuxième couche d'isolant par un pro
cédé de dépôt isotrope, et - réalisation d'une gravure de la deuxième couche
d'isolant par un procédé de gravure anisotrope de
façon à ne laisser de cette deuxième couche d'iso
lant que des flancs isolants sur la ligne conductri
ce, ayant une largeur définie par l'épaisseur de la
deuxième couche d'isolant.More precisely, the subject of the invention is a method of insulating a conductive line in an integrated circuit, said conductive line being deposited on an insulating support, characterized in that it comprises the following successive steps: - deposition on a conductive layer used to produce
the line of a first layer of insulation, - definition of the dimensions of the conductive line
by masking with a resin ;; - realization of an engraving of the first layer
of insulation and then of the conductive layer in order to react
read the conductive line, - deposit on the support, on the first layer of iso
lant and on the flanks of the conductive line as well
engraved with a second layer of insulation by a professional
isotropic deposition, and - etching of the second layer
insulation by an anisotropic etching process of
way to leave this second layer of iso
as insulating sides on the conductive line
this, having a width defined by the thickness of the
second layer of insulation.
Ce procédé d'isolation permet d'utiliser des lignes conductrices réalisées certes, en silicium polycristallin ou en siliciure mais aussi en métal, ce qui augmente considérablement le choix de matériaux pour la réalisation de ces lignes conductrices. Comme métal on peut utiliser le molybdène, le platine, le tantale, le titane et le tungstène. This insulation process makes it possible to use conductive lines produced, of course, in polycrystalline silicon or in silicide but also in metal, which considerably increases the choice of materials for the production of these conductive lines. As the metal, molybdenum, platinum, tantalum, titanium and tungsten can be used.
Selon un mode préféré de mise en oeuvre du procédé de l'invention, la première couche et/ou la deuxième couche d'isolant peuvent être réalisées en silice pure ou contenant 5 à 108 en poids de phosphore. According to a preferred embodiment of the process of the invention, the first layer and / or the second layer of insulator can be made of pure silica or containing 5 to 108 by weight of phosphorus.
Selon un autre mode préféré de mise en oeuvre du procédé de l'invention, la deuxième couche d'isolant est déposée par un procédé de dépôt chimique en phase vapeur, à basse pression ou non. According to another preferred embodiment of the process of the invention, the second insulating layer is deposited by a chemical vapor deposition process, at low pressure or not.
Le procédé d'isolation tel que décrit précédemment s'applique avantageusement lors de la fabrica tion d'un transistor MOS. The isolation method as described above advantageously applies during the manufacture of an MOS transistor.
Selon l'invention, le procédé de fabrication d'un transistor MOS se caractérise en ce qu'après la réalisation de l'oxyde de grille de ce transistor, il comprend les étapes suivantes - dépôt sur la couche d'oxyde de grille de la couche
conductrice servant à réaliser l'électrode de grille
du transistor, - dépôt sur la couche conductrice de la première cou
che d'isolant, - définition des dimensions de l'électrode de grille
par masquage à l'aide d'une résine, - réalisation d'une gravure de la première couche
d'isolant puis de la couche conductrice afin de réa
liser la grille du transistor, - implantation d'ions dans le substrat donnant un do
page de type différent de celui du substrat de façon
à définir la source et le drain du transistor, - réalisation d'un recuit du substrat implanté, - dépôt par un procédé de dépôt isotrope de la deuxiè
me couche d'isolant sur la structure ainsi obtenue, - réalisation d'une gravure de la deuxième couche
d'isolant et de l'oxyde de grille par un procédé de
gravure anisotrope de façon à obtenir sur les flancs
de l'électrode de grille des flancs isolants de lar
geur définie par l'épaisseur de la deuxième couche
d'isolant et à réaliser les trous de contact élec
trique de la source et du drain du transistor, et - réalisation du trou de contact électrique sur
l'électrode de grille du transistor, dépôt d'une
couche conductrice d'interconnexion et gravure de
celle-ci après masquage approprié.According to the invention, the method of manufacturing a MOS transistor is characterized in that after the production of the gate oxide of this transistor, it comprises the following steps - deposition on the gate oxide layer of the layer
conductor used to make the gate electrode
of the transistor, - deposition on the conductive layer of the first neck
insulation, - definition of the dimensions of the grid electrode
by masking with a resin, - etching of the first layer
of insulation and then of the conductive layer in order to react
read the transistor gate, - implantation of ions in the substrate giving a do
page type different from that of the substrate so
to define the source and the drain of the transistor, - annealing of the implanted substrate, - deposition by an isotropic deposition process of the second
insulation layer on the structure thus obtained, - etching of the second layer
insulation and gate oxide by a process of
anisotropic etching so as to obtain on the sides
of the grid electrode of the insulating sides of lar
geur defined by the thickness of the second layer
of insulation and making the electrical contact holes
source and drain of the transistor, and - making the electrical contact hole on
the gate electrode of the transistor, deposit of a
interconnection conductive layer and etching of
this after appropriate masking.
Un tel procédé de fabrication d'un transistor MOS permet d'obtenir les contacts électriques de la source et du drain de ce transistor auto-alignés par rapport à la grille du transistor. Cet auto-alignement permet de réduire la dimension de ce transistor et donc d'augmenter la densité d'intégration des circuits intégrés MOS. Such a method of manufacturing a MOS transistor makes it possible to obtain the electrical contacts of the source and of the drain of this transistor self-aligned with respect to the gate of the transistor. This self-alignment makes it possible to reduce the size of this transistor and therefore to increase the integration density of the MOS integrated circuits.
D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limitatif, en référence aux figures annexées sur lesquelles - les figures 1 à 3 représentent, schématiquement, les
différentes étapes du procédé d'isolation selon
l'invention, et - les figures 4 à 7 représentent, schématiquement, les
différentes étapes du procédé de fabrication d'un
transistor MOS selon l'invention ; les figures 4 à 6
représentent des vues en coupe transversale du tran
sistor lui-même, et la figure 7 représente une vue
en coupe de l'électrode de grille sur l'oxyde de
champ du circuit intégré.Other characteristics and advantages of the invention will emerge more clearly from the description which follows, given by way of nonlimiting illustration, with reference to the appended figures in which - FIGS. 1 to 3 schematically represent the
different stages of the insulation process according to
the invention, and - Figures 4 to 7 show, schematically, the
different stages of the manufacturing process of a
MOS transistor according to the invention; Figures 4 to 6
represent cross-sectional views of the tran
sistor itself, and Figure 7 shows a view
in section of the gate electrode on the oxide of
integrated circuit field.
Le procédé d'isolation conformement à l'invention, permet d'isoler dans un circuit intégré, toute ligne conductrice réalisée sur un support isolant. The insulation method in accordance with the invention makes it possible to isolate in an integrated circuit, any conductive line produced on an insulating support.
On entend par support la couche du circuit intégré qui est sous-jacente à la ligne conductrice.By support is meant the layer of the integrated circuit which is underlying the conductive line.
En se référant à la figure 1, le procédé d'isolation selon l'invention consiste, après avoir déposé une couche conductrice 2, servant à réaliser la ligne conductrice, sur un support isolant 4, à déposer, par exemple par la technique de dépôt chimique en phase vapeur, à basse pression ou non, une première couche d'isolant 6 sur la couche conductrice 2. L'étape suivante du procédé consiste à réaliser sur la première couche d'isolant 6 un masque de résine 8 selon les procédés classiques de la microlithographie afin de définir la dimension de la ligne conductrice 2. Referring to FIG. 1, the insulation method according to the invention consists, after having deposited a conductive layer 2, serving to make the conductive line, on an insulating support 4, to be deposited, for example by the deposition technique chemical vapor phase, at low pressure or not, a first layer of insulator 6 on the conductive layer 2. The next step of the process consists in producing on the first layer of insulator 6 a resin mask 8 according to conventional methods microlithography to define the dimension of the conductive line 2.
Après réalisation de ce masque 8, on grave successivement la première couche d'isolant 6 puis la couche conductrice 2 de préférence au moyen d'une gravure sèche anisotrope. La structure obtenue est représentée sur la figure 1. On dépose, ensuite par un procédé de dépôt isotrope, par exemple par la technique de dépôt chimique en phase vapeur, à basse pression ou non, sur le support 4, la première couche d'isolant 6 ainsi que sur les flancs de la ligne conductrice-2 une deuxième couche d'isolant 10, telle que représentée sur la figure 2. After making this mask 8, the first insulating layer 6 is then successively etched then the conductive layer 2 preferably by means of an anisotropic dry etching. The structure obtained is shown in FIG. 1. Next, by an isotropic deposition process, for example by the chemical vapor deposition technique, at low pressure or not, on the support 4, the first layer of insulator 6 as well as on the sides of the conductive line-2 a second layer of insulator 10, as shown in FIG. 2.
La dernière étape de ce procédé d'isolation consiste, comme représenté sur la figure 3, à graver la deuxième couche d'isolant 10. Selon l'invention, cette gravure se fait de façon anisotrope, c'est-àdire suivant une seule direction de l'espace, ce qui permet de ne laisser de la deuxième couche d'isolant 10 que les zones 12 situées sur les flancs de la première couche d'isolant 6 et sur les flancs de la couche conductrice 2 constituant la ligne conductrice. The last step of this insulation process consists, as shown in FIG. 3, of etching the second layer of insulation 10. According to the invention, this etching is done anisotropically, that is to say in one direction space, which leaves the second insulating layer 10 only the areas 12 located on the sides of the first insulating layer 6 and on the sides of the conductive layer 2 constituting the conductive line.
Cette gravure peut être réalisée, par exemple à l'aide d'un procédé de gravure ionique réactive. Un tel procédé de gravure permet d'obtenir des flancs isolants 12 dont la largeur est définie par l'épaisseur de la deuxième couche d'isolant 10. En effet, lorsque l'on dépose une deuxième couche d'isolant 10 d'épaisseur x (figure 2), on obtient par ce procédé de gravure des flancs isolants 12 de largeur égale à x (figure 3).This etching can be carried out, for example using a reactive ion etching process. Such an etching process makes it possible to obtain insulating sides 12 whose width is defined by the thickness of the second layer of insulator 10. In fact, when a second layer of insulator 10 of thickness x is deposited (FIG. 2), this insulating flank 12 of width equal to x is obtained by this etching process (FIG. 3).
Selon l'invention, ce procédé d'isolation permet d'isoler tout type de lignes conductrices. Il permet en particulier d'isoler les lignes conductrices réalisées en silicium polycristallin ou en siliciures comme dans l'art antérieur, mais aussi des lignes conductrices réalisées en un métal compatible avec les procédés de fabrication des circuits intégrés. Comme métaux utilisables on peut citer par exemple, le molybdène, le platine, le tantale, le titane, le tungstène. According to the invention, this isolation method makes it possible to isolate any type of conductive lines. It allows in particular to isolate the conductive lines made of polycrystalline silicon or silicides as in the prior art, but also conductive lines made of a metal compatible with the methods of manufacturing integrated circuits. As metals which can be used, mention may, for example, be made of molybdenum, platinum, tantalum, titanium, tungsten.
L'utilisation de lignes conductrices en l'un de ces métaux permettrait de remplacer avantageusement, dans les circuits intégrés, comportant actuellement deux couches conductrices en silicium polycristallin disposées l'une au-dessus de l'autre et séparées par une couche d'oxyde thermique, la couche en silicium polycristallin inférieure par l'un de ces métaux. En effet, ces métaux présentent une résistivité plus faible que le silicium polycristallin dopé, ce qui diminue les résistances d'interconnexion. The use of conductive lines in one of these metals would make it possible to advantageously replace, in integrated circuits, currently comprising two conductive layers of polycrystalline silicon arranged one above the other and separated by a layer of oxide. thermal, the lower polycrystalline silicon layer by one of these metals. In fact, these metals have a lower resistivity than doped polycrystalline silicon, which reduces the interconnection resistances.
Selon l'invention, la première et la deuxième couches d'isolant 6 et 10 peuvent être avantageusement réalisées en silice pure ou contenant 5 à 10% en poids de phosphore, comme dans l'art antérieur, mais les épaisseurs de chacune des couches peuvent être choisies avec une beaucoup plus grande liberté que dans le cas d'une isolation par oxydation thermique du silicium polycristallin. According to the invention, the first and second layers of insulation 6 and 10 can advantageously be made of pure silica or containing 5 to 10% by weight of phosphorus, as in the prior art, but the thicknesses of each of the layers can be chosen with much greater freedom than in the case of insulation by thermal oxidation of polycrystalline silicon.
Le procédé d'isolation selon l'invention, d'un emploi très général, peut être avantageusement utilisé dans les étapes de fabrication des circuits intégrés MOS. The isolation method according to the invention, which is very general in use, can advantageously be used in the stages of manufacturing MOS integrated circuits.
Sur les figures 4 à 7 on a représenté, schématiquement, les différentes étapes d'un tel procédé de fabrication. In Figures 4 to 7 there is shown, schematically, the different stages of such a manufacturing process.
De façon connue, la première étape du procédé de fabrication d'un circuit intégré MOS consiste à réaliser l'oxyde de champ de ce circuit. Afin de simplifier la description, ainsi que les figures illustrant le procédé de fabrication d'un transistor MOS, conformément à l'invention, l'oxyde de champ ne sera pas repris lors de la description de ce procédé. In known manner, the first step of the manufacturing process of an MOS integrated circuit consists in producing the field oxide of this circuit. In order to simplify the description, as well as the figures illustrating the process for manufacturing a MOS transistor, in accordance with the invention, the field oxide will not be used during the description of this process.
Toujours de façon connue, on réalise ensuite, comme représenté sur la figure 4, l'oxyde de grille 22, le dopage du substrat 20 afind'ajuster la tension de seuil du transistor et le dépôt de la couche conductrice 24 servant à réaliser l'électrode de grille. Still in known manner, the gate oxide 22 is then produced, as shown in FIG. 4, the doping of the substrate 20 in order to adjust the threshold voltage of the transistor and the deposition of the conductive layer 24 used to produce the gate electrode.
L'épaisseur de l'oxyde de grille 22 sera par exemple de 0,05 Bm. La couche conductrice 24 qui présente par exemple une épaisseur de 0,4 micron peut être réalisée en silicium polycristallin dopé, en siliciure, en mé tal tel que du molybdène, du platine, du tantale, du titane et du tungstène ou en une combinaison de ces matériaux.The thickness of the gate oxide 22 will for example be 0.05 Bm. The conductive layer 24 which has for example a thickness of 0.4 micron can be made of doped polycrystalline silicon, silicide, metal such as molybdenum, platinum, tantalum, titanium and tungsten or a combination of these materials.
Conformément à l'invention, on dépose ensuite sur la couche conductrice 24 une première couche d'isolant 26 par exemple par la technique de dépôt chimique en phase vapeur, à basse pression ou non. According to the invention, a first layer of insulator 26 is then deposited on the conductive layer 24, for example by the chemical vapor deposition technique, at low pressure or not.
Cette première couche d'isolant 26 réalisée de préférence en silice, pouvant contenir 5 à 10 8 en poids de phosphore, peut présenter une épaisseur variant de 0,2 à 0,5 micron.This first insulating layer 26 preferably made of silica, which may contain 5 to 10 8 by weight of phosphorus, may have a thickness varying from 0.2 to 0.5 microns.
Après avoir réalisé un masque en résine 28 par les procédés classiques de la microlithographie sur la première couche d'isolant 26 afin de définir la dimension de la grille du transistor, on grave successivement, de préférence par des procédés de gravure sèche anisotrope la première couche d'isolant 26 et la couche conductrice 24. La structure obtenue est représentée sur la figure 4. After having produced a resin mask 28 by the conventional methods of microlithography on the first layer of insulator 26 in order to define the size of the gate of the transistor, the first layer is etched successively, preferably by anisotropic dry etching methods. of insulation 26 and the conductive layer 24. The structure obtained is shown in FIG. 4.
Les étapes suivantes du procédé qui consistent à réaliser la source et le drain du transistor
MOS sont identiques aux opérations faites dans l'art antérieur pour réaliser la source et le drain, après gravure de l'électrode de grille. La première étape consiste à implanter des ions dans le substrat 20, à travers la couche d'oxyde de grille 22, donnant un dopage de type différent de celui du substrat. Dans le cas d'un transistor MOS à canal N cette implantation peut être effectuée avec des ions électro-donneurs tels que des ions d'arsenic, par exemple à une énergie 2 de 100 keV et une dose 1016 atomes/cm . Cette implan- tation ionique est ensuite suivie d'une étape de recuit permettant de réarranger le réseau cristallin du substrat 20, perturbé lors de l'implantation ionique.The following stages of the process which consist in producing the source and the drain of the transistor
MOS are identical to the operations made in the prior art to produce the source and the drain, after etching of the gate electrode. The first step consists in implanting ions in the substrate 20, through the gate oxide layer 22, giving doping of a type different from that of the substrate. In the case of an N-channel MOS transistor, this implantation can be carried out with electron-donor ions such as arsenic ions, for example at an energy 2 of 100 keV and a dose of 1016 atoms / cm. This ion implantation is then followed by an annealing step making it possible to rearrange the crystal lattice of the substrate 20, disturbed during the ion implantation.
On obtient alors deux régions latérales 30 et 32 correspondant respectivement à la source et au drain du transistor MOS. Dans le cas d'un substrat en silicium de type P les régions 30 et 32 seront de type N+.(figure5). Two lateral regions 30 and 32 are then obtained corresponding respectively to the source and to the drain of the MOS transistor. In the case of a P type silicon substrate, the regions 30 and 32 will be of the N + type (FIG. 5).
Il est à noter que l'étape de recuit pourrait être faite à un autre moment de la fabrication du transistor,
Conformément à l'invention, on dépose en suite,surla structure obtenue, c'est-à-dire sur la couche d'oxyde de grille 22 et sur la première couche d'isolant 26 une deuxième couche d'isolant 34 par un procédé de dépôt isotrope, par exemple par la technique de dépôt chimique en phase vapeur, à basse pression ou non. Cette couche d'isolant 34 présente par exemple une épaisseur variant de 0,2 à 1 micron. Elle est de préférence réalisée en silice pouvant contenir 5 à 10 % en poids de phosphore. La structure obtenue est représentée sur la figure 5.It should be noted that the annealing step could be done at another time during the fabrication of the transistor,
In accordance with the invention, a second layer of insulation 34 is deposited on the structure obtained, that is to say on the gate oxide layer 22 and on the first layer of insulator 26, by a process isotropic deposition, for example by the chemical vapor deposition technique, at low pressure or not. This insulating layer 34 has for example a thickness varying from 0.2 to 1 micron. It is preferably made of silica which may contain 5 to 10% by weight of phosphorus. The structure obtained is shown in FIG. 5.
Après avoir réalisé par les procédés classiques de la microlithographie un masque de résine 35 sur la deuxième couche d'isolant 34, on grave cette couche d'isolant ainsi que la couche d'oxyde de grille 22 afin de réaliser les trous de contact électrique 37 et 38 respectivement de la source 30 et du drain 32 du transistor. La structure obtenue est représentée sur la figure 6. Contrairement à l'art antérieur, le masque 35 ne présente pas deux ouvertures distinctes cor respondant aux trous de contact pour la source et le drain respectivement, mais il présente une ouverture unique englobant les trous de contact de source et de drain ainsi que la grille du transistor MOS, tel que cela est visible sur la figure 6. After having produced, by the conventional methods of microlithography, a resin mask 35 on the second insulating layer 34, this insulating layer and the gate oxide layer 22 are etched in order to make the electrical contact holes 37 and 38 respectively from the source 30 and the drain 32 of the transistor. The structure obtained is shown in Figure 6. Unlike the prior art, the mask 35 does not have two separate openings corresponding to the contact holes for the source and the drain respectively, but it has a single opening encompassing the holes of source and drain contact as well as the gate of the MOS transistor, as seen in Figure 6.
Conformément à l'invention, cette gravure de la deuxième couche d'isolant 34 se fait de façon anisotrope de façon à ne laisser de cette deuxième couche d'isolant 34 que les zones 36 situées sur les flancs de la première couche d'isolant 26 et de la couche conductrice 24 ainsi que sur les régions protégées par le masque de résine 35. Comme précédemment, cette gravure peut être réalisée par exemple à l'aide d'un procédé de gravure ionique réactive. L'utilisation d'un tel procédé de gravure permet d'obtenir des trous de contact respectivement 37 et 38 pour la source 30 et le drain 32 du transistor, auto-alignés par rapport à la grille du transistor, c'est-à-dire par rapport à la couche conductrice 24 gravée.L'auto-alignement des trous de contact 37 et 38 signifie que la distance du bord des trous de contact 37 et 38 à l'électrode de grille 24 est définie, non pas par la précision de superposition des masques 28 et 35 comme c'est le cas dans l'art antérieur, mais par l'épaisseur des flancs 34 correspondant à l'épaisseur de la deuxième couche d'isolant 26. Cette épaisseur est définie avec une meilleure précision que la superposition des masques, ce qui permet de réduire notablement ladite distance. Un tel auto-alignement permet donc, par rapport aux transistors obtenus par les procédés de fabrication de l'art antérieur, de diminuer la dimension du transistor obtenu par le procédé de 1 'in- vention et par conséquent d'augmenter la densité d'intégration des circuits intégrés MOS. According to the invention, this etching of the second layer of insulator 34 is done anisotropically so as to leave this second layer of insulator 34 only the areas 36 located on the sides of the first layer of insulator 26 and of the conductive layer 24 as well as on the regions protected by the resin mask 35. As previously, this etching can be carried out for example using a reactive ion etching process. The use of such an etching process makes it possible to obtain contact holes 37 and 38 respectively for the source 30 and the drain 32 of the transistor, self-aligned with respect to the gate of the transistor, that is to say say with respect to the etched conductive layer 24. The self-alignment of the contact holes 37 and 38 means that the distance from the edge of the contact holes 37 and 38 to the grid electrode 24 is defined, not by the precision masks 28 and 35 superimposed as is the case in the prior art, but by the thickness of the sides 34 corresponding to the thickness of the second layer of insulator 26. This thickness is defined with better precision than the overlapping of the masks, which makes it possible to significantly reduce said distance. Such self-alignment therefore makes it possible, with respect to the transistors obtained by the manufacturing processes of the prior art, to reduce the size of the transistor obtained by the process of the invention and consequently to increase the density of integration of MOS integrated circuits.
L'étape suivante du procédé consiste à réaliser le trou de contact électrique 40 de l'électrode de grille 24 du transistor. Ce trou de contact sera généralement situé dans une région telle que celle représentée sur la figure 7, située au-dessus de l'oxyde de champ 41 du circuit intégré, la figure 7 étant une vue en coupe de l'électrode de grille. La réalisation de ce trou de contact 40 se fait selon les procédés classiques par masquage à l'aide d'une résine 42 et gravure, de préférence par un procédé de gravure sèche anisotrope. Cette gravure concerne la première couche d'isolant 26 ou l'ensemble des deux couches d'isolant 26 et 34, selon que l'on aura ou non réalisé une ouverture dans le masque 35 à l'emplacement du circuit intégré où l'on réalise le trou de contact 40. Une variante du procédé de l'invention consiste à réaliser cette ouverture de contact 40 avant de réaliser les trous de contact 37 et 38 par le masque 35. Dans ce cas, le masque 35 ne doit pas présenter d'ouverture à l'emplacement où l'on a réalisé le trou de contact 40. The next step in the process consists in making the electrical contact hole 40 of the gate electrode 24 of the transistor. This contact hole will generally be located in a region such as that shown in FIG. 7, situated above the field oxide 41 of the integrated circuit, FIG. 7 being a sectional view of the gate electrode. The production of this contact hole 40 is done according to conventional methods by masking using a resin 42 and etching, preferably by an anisotropic dry etching process. This etching relates to the first layer of insulation 26 or all of the two layers of insulation 26 and 34, depending on whether or not an opening has been made in the mask 35 at the location of the integrated circuit where makes the contact hole 40. A variant of the method of the invention consists in making this contact opening 40 before making the contact holes 37 and 38 by the mask 35. In this case, the mask 35 must not have any opening at the location where the contact hole 40 was made.
La fabrication du transistor MOS se termine de façon identique aux procédés de l'art antérieur. En particulier, on dépose sur l'ensemble de la structure une couche conductrice non représentée, par exemple en aluminium, et d'épaisseur de 1 micron puis on grave cette couche conductrice, par exemple par attaque chimique en utilisant un masque approprié, de façon à réaliser les connexions électriques de la source, du drain et de la grille du transistor. The fabrication of the MOS transistor ends identically to the processes of the prior art. In particular, a conductive layer, not shown, for example of aluminum, and having a thickness of 1 micron, is deposited over the entire structure, then this conductive layer is etched, for example by chemical attack, using an appropriate mask. to make the electrical connections of the source, the drain and the gate of the transistor.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8206177A FR2525029A1 (en) | 1982-04-08 | 1982-04-08 | Insulation for conducting line in integrated circuit - with subsequent fabrication of MOS transistor |
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| FR8206177A FR2525029A1 (en) | 1982-04-08 | 1982-04-08 | Insulation for conducting line in integrated circuit - with subsequent fabrication of MOS transistor |
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| Publication Number | Publication Date |
|---|---|
| FR2525029A1 true FR2525029A1 (en) | 1983-10-14 |
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ID=9272907
Family Applications (1)
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| FR8206177A Pending FR2525029A1 (en) | 1982-04-08 | 1982-04-08 | Insulation for conducting line in integrated circuit - with subsequent fabrication of MOS transistor |
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| Country | Link |
|---|---|
| FR (1) | FR2525029A1 (en) |
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