FR2497426A1

FR2497426A1 - Amplifier with high gain bandwidth product - has differential input driving high gain and low output impedance stages all containing NMOS FET's

Info

Publication number: FR2497426A1
Application number: FR8027685A
Authority: FR
Inventors: Christian Terrier
Original assignee: EFCIS
Current assignee: EFCIS
Priority date: 1980-12-29
Filing date: 1980-12-29
Publication date: 1982-07-02

Abstract

A current generator supplies the two arms in parallel of a differential input stage. These arms each contains enhancement and depletion mode transistors. One output is used to control the gate of the supply transistor to provide common mode feedback as a function of the output level of the input stage. A level shift circuit between the input stage and a high gain stage comprises a connection from the gate of the supply transistor to the gate of an enhancement mode transistor in parallel with a transistor of which the gate and drain are connected together. This allows reinjection of a signal to reinforce the output and overcome limitations of input stage cut off frequency. A capacitor and the depletion transistors in series provide phase advance coupling from the input stage to the high gain stage. The output impedance is reduced by feedback through transistors in series in a level shift circuit.

Description

AMPLIFICATEUR OPERATIONNEL A PRODUIT
GAIN-BANDE PASSANTE ELEVE
La présente invention concerne un amplificateur opérationnel à large produit gain-bande passante réalisé en technologie ZOZOS (Metal-Oxyde-Semiconducteur), et de préférence en technologie NMOS où les transistors à effet de champ inclus dans l'amplificateur sont tous à canal de type N. L'invention peut également s'appliquer en technologie PMOS et, avec certains aménagements, en technologie CMOS.OPERATIONAL PRODUCT AMPLIFIER
HIGH BANDWIDTH GAIN
The present invention relates to an operational amplifier with a large gain-bandwidth product produced in ZOZOS (Metal-Oxide-Semiconductor) technology, and preferably in NMOS technology where the field effect transistors included in the amplifier are all channel type N. The invention can also be applied in PMOS technology and, with certain modifications, in CMOS technology.

On connait dejà une variété de circuits intégrés constituant des amplificateurs opérationnels. Bien qu'ils présentent actuellement d'excellentes qualités, ces circuits sont toujours perfectibles du point de vue des utilisateurs qui recherchent toujours une plus grande bande-passante. une fréquence de transition élevée, une résistance de sortie plus faible , cela, tout en minimisant la surface occupée. We already know a variety of integrated circuits constituting operational amplifiers. Although they presently present excellent qualities, these circuits are still perfectible from the point of view of the users who are always looking for a higher bandwidth. a high transition frequency, a lower output resistance, this, while minimizing the occupied surface.

La présente invention part d'éléments de circuits connus et y apporte des modifications susceptibles de repousser plus loin les limites de performances atteintes sans compliquer exagérément les circuits et surtout en n'ajoutant qu'un très petit nombre de composants supplémentaires. Ces améliorations tendent également à réduire la surface active de l'amplificateur opérationnel. The present invention starts from known circuit elements and makes modifications capable of pushing the performance limits reached further without exaggeratingly complicating the circuits and above all by adding only a very small number of additional components. These improvements also tend to reduce the active area of the operational amplifier.

Une manière schématique simple de constituer un amplificateur opérationnel consiste à prévoir un étage d'entrée différentiel ayant une entrée inverseuse et une entrée non-inverseuse, un étage à grand gain et un étage de sortie à faible impédance de sortie (figure 1). A simple schematic way of constituting an operational amplifier consists in providing a differential input stage having an inverting input and a non-inverting input, a high gain stage and an output stage with low output impedance (FIG. 1).

La figure 2 donne un exemple d'étage d'entrée différentiel connu ; il présente la particularité d'avoir une liaison de contreréaction dite "de mode commun", c'est-à-dire qu'un point du circuit présentant un niveau de signal amplifié, par rapport au signal d'entrée, est relié par une boucle de contre-réaction à la commande du courant de polarisation-commun à deux branches différentielles de l'étage. Figure 2 gives an example of a known differential input stage; it has the particularity of having a so-called "common mode" feedback link, that is to say that a point on the circuit having an amplified signal level, relative to the input signal, is connected by a feedback loop to control the bias current-common to two differential branches of the stage.

Plus précisément, à la figure l'étage d'entrée c rend générateur de courant (transistor MOS E3) alimentant deux branches différentielles en parallèle contenant chacune deux transistors MOS en série, E1 (à enrichissement) et D1 (à déplétion, d'une part ;
E2 (à enrichissement) et D2 (à déplétion) d'autre part ; les entrées différentielles A1 et A2 de l'étage se font sur les grilles des transisters El e E2 don les sources sont reliées au transistor @ deux sorties sont possibles, respectivement dans chaque branche différentielle. l'une V1 étant prise entre les transistors E1 et D1, l'autre B2 entre E2 et @2. @'une des sortie constituer la sortie de l'étage différentiel et l'autre sert à commander a grille du transistor E3 pour constituer une contre-réaction de mode commun qui contrôle le courant de polarisation commun (somme des courants dif- férentiels dans les branches différentielles) en fonction du niveau de fonctionnement de la sortie de l'étage. En fait, la contre-réaction se fait par l'intermédiaire d'un etage de décalage de niveau de tension (E5, E9) qui adapte le niveau de la tension de sortie de contreréaction à une valeur compatible avec la commande du transistor E3 (mode saturé).Le décalage est ajusté en jouant sur les rapports de géométries des transistors qui constituent l'étage de décalage du niveau.More specifically, in the figure the input stage c makes a current generator (MOS transistor E3) supplying two differential branches in parallel each containing two MOS transistors in series, E1 (enriched) and D1 (depleted, of a go ;
E2 (enrichment) and D2 (depletion) on the other hand; the differential inputs A1 and A2 of the stage are made on the gates of the transistors El e E2 don the sources are connected to the transistor @ two outputs are possible, respectively in each differential branch. one V1 being taken between the transistors E1 and D1, the other B2 between E2 and @ 2. @ 'one of the outputs constitute the output of the differential stage and the other is used to control the gate of the transistor E3 to constitute a common mode feedback which controls the common bias current (sum of the differential currents in the differential branches) depending on the level of operation of the stage output. In fact, the feedback is done via a voltage level shift stage (E5, E9) which adapts the level of the feedback feedback voltage to a value compatible with the control of the transistor E3 ( saturated mode). The offset is adjusted by playing on the geometry ratios of the transistors which constitute the level offset stage.

On notera qu'on peut disposer de tels étages de décalage de niveau à divers endroits des circuits réalisés ; ils permettent l'adaptation nécessaire au fonctionnement correct des transistors
MOS.It will be noted that such level shift stages may be available at various locations in the circuits produced; they allow the adaptation necessary for the correct operation of the transistors
MOS.

Un exemple d'étage à grand gain connu est représenté à la figure 3. An example of a known high gain stage is shown in Figure 3.

Il comprend un transistor de commande Ell ayant, connecté à son drain, une double charge : la première charge est un transistor à déplétion D4 dont la grille et la source sont réunis pour présenter les caractéristiques d'un générateur de courant. Ce transistor parcouru par un courant élevé permet d'augmenter la pente du transistor de com- mande E11 ; la deuxième charge, en parallèle avec la première est constituée par un transistor MOS à déplétion D3 monté de la même manière, en série avec un transistor MOS à déplétion D5 monté en cascode (grille reliée à une tension de polarisation fixe). Cet étage possède un grand gain en tension, entrée F1 étant constituée par la grille de Eli et la sortie G1 étant prélevée entre le transistor cascode et le transistor à déplétion avec lequel il est en série. It comprises a control transistor Ell having, connected to its drain, a double charge: the first charge is a depletion transistor D4 whose gate and source are combined to present the characteristics of a current generator. This transistor traversed by a high current makes it possible to increase the slope of the control transistor E11; the second load, in parallel with the first, is constituted by a depletion MOS transistor D3 mounted in the same way, in series with a depletion MOS transistor D5 mounted in cascode (gate connected to a fixed bias voltage). This stage has a large voltage gain, input F1 being constituted by the gate of Eli and the output G1 being taken between the cascode transistor and the depletion transistor with which it is in series.

Un exemple d'étage de sortie connu est représenté à la figure 4. An example of a known output stage is shown in Figure 4.

Il comprend un étage push-pull à deux transistors (E16 à enrichissement et D16 à déplétion, en série). L'entrée de signal est appliquée d'une part directement à la grille de D16, et d'autre part indirectement à la grille de E16 à travers un étage de décalage de niveau (E12, D12 en série, respectivement à enrichissement et déplétien, E12 ayant sa grille et son drain réunis) et un étage inverseur (E13, D13 en série, entrée sur la grille de E13 et sortie sur son drain). La grille de E16 est reliée au point de jonction de E13 et
D13 et une contre-réaction de tension est réalisée entre la sortie et la grille de D13.It includes a push-pull stage with two transistors (E16 enrichment and D16 depletion, in series). The signal input is applied on the one hand directly to the grid of D16, and on the other indirectly to the grid of E16 through a level shift stage (E12, D12 in series, respectively with enhancement and depletian, E12 having its grid and its drain combined) and an inverter stage (E13, D13 in series, input on the grid of E13 and output on its drain). The grid of E16 is connected to the junction point of E13 and
D13 and a voltage feedback is carried out between the output and the gate of D13.

En assemblant les trois étages ainsi décrits, étage d'entrée à contre-réaction de mode commun, étage à grand gain, et étage de sortie, on obtient un amplificateur opérationnel de bonnes performances. C'est cet amplificateur que l'on cherche, selon la présente invention, à améliorer encore, par des astuces permettant notamment, sans augmenter pratiquement le nombre de transistors, d'élargir la bande passante, de reculer la fréquence de transition. By assembling the three stages thus described, common mode input feedback stage, high gain stage, and output stage, an operational amplifier of good performance is obtained. It is this amplifier that we seek, according to the present invention, to further improve, by tricks allowing in particular, without practically increasing the number of transistors, to widen the bandwidth, to reduce the transition frequency.

Pour donner un exemple chiffré, un paramètre très représentatif des performances d'un amplificateur opérationnel est le produit gain-bande passante. Avec un amplificateur réunissant les étages décrits précédemment on peut atteindre une valeur de 3MHz avec le perfectionnement selon l'invention, on peut dépasser 10MHz. To give an encrypted example, a very representative parameter of the performance of an operational amplifier is the gain-bandwidth product. With an amplifier combining the stages described above, it is possible to reach a value of 3MHz with the improvement according to the invention, it is possible to exceed 10 MHz.

L'invention résulte essentiellement de la remarque que l'on peut corriger la courbe de réponse en fréquence de l'amplificateur, en introduisant des réseaux à avance de phase, c'est-à-dire des zéros négatifs de la fonction de transfert. Cette notion est connue et l'invention réside dans le choix des emplacements des liaisons supplémentaires prévues pour adapter la courbe de réponse en fréquence de l'amplificateur aux buts cherchés. The invention essentially results from the remark that the frequency response curve of the amplifier can be corrected by introducing networks with phase advance, that is to say negative zeros of the transfer function. This concept is known and the invention resides in the choice of the locations of the additional links provided to adapt the frequency response curve of the amplifier to the desired ends.

Plus précisément, selon un aspect de l'invention on utilise la liaison de contre-réaction de mode commun de l'étage d'entrée pour appliquer un signal de correctlon directement à l'étage suivant. More precisely, according to one aspect of the invention, the common mode feedback link of the input stage is used to apply a correctlon signal directly to the next stage.

Selon un autre aspect, on utilise une contre-réaction résistive et capacitive de la sortie de l'étage à grand gain sur son entrée, avec pour résistance de contre-réaction, deux transistors en serie, ayant grille et source réunies pour présenter les caractéris- tiques d'une résistance, ces transistors étant du môme type qu'un transistor de sortie de l'étage à grand gain (3). According to another aspect, a resistive and capacitive feedback from the output of the high gain stage is used on its input, with for feedback resistance, two series transistors, having gate and source combined to present the characteristics. - resistance ticks, these transistors being of the same type as an output transistor of the high gain stage (3).

Selon encore un autre aspect, la sertie de l'étage de sortie est bouclée sur entrée de cet étage par l'intermédiaire d'un étage supplémentaire de décalage de niveau de tension qui vient piloter un transistor de l'étage de décalage de niveau déjà prévu comme élément amont de l'étage de sortie de l'amplificateur. According to yet another aspect, the crimp of the output stage is looped to the input of this stage by means of an additional voltage level shift stage which comes to drive a transistor of the level shift stage already provided as an upstream element of the amplifier output stage.

Selon encore un aspect de l'invention, une liaison capacitive est établie entre un point à basse impédance de étage à grand gain (avant la sortie de cet étage) et un point de l'étage de sortie pour réaliser une correction par avance de phase. According to yet another aspect of the invention, a capacitive link is established between a point with low impedance of a high gain stage (before the exit of this stage) and a point of the output stage for carrying out a correction by phase advance .

D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexes dans lesquels
- la figure 1 représente un schéma-bloc général d'amplifi- cateur opérationnel ;
- la figure 2 représente un schéma connu d'étage d'entrée;
- la figure 3 représente un schéma connu d'étage à grand gain
-- la figure 4 représente un schéma connu d'étage de sortie;
- la figure 5 représente un schéma d'amplificateur combinant les schémas des figures 1 à 4 ;
- la figure 6 représente un exemple de schéma d'amplificateur selon la présente invention.Other characteristics and advantages of the invention will appear on reading the detailed description which follows and which is given with reference to the accompanying drawings in which
FIG. 1 represents a general block diagram of an operational amplifier;
- Figure 2 shows a known diagram of the input stage;
- Figure 3 shows a known diagram of high gain stage
- Figure 4 shows a known diagram of output stage;
- Figure 5 shows an amplifier diagram combining the diagrams of Figures 1 to 4;
- Figure 6 shows an example of amplifier diagram according to the present invention.

On n reviendra pas sur les figures 1 à 4 déjà décrites comme art antérieur. We will not return to Figures 1 to 4 already described as prior art.

La figure 5 montre une combinaison des étages selon les figures ! à 4. On peut reprendre dans le détail les différents transistors de cette combinaison (tous des transistors MOS à canal N)
1 ) l'étage d'entrée comprend, entre deux conducteurs d'alimentation en tension à +v, -V (par exemple), un transistor E3 à enrichissement relié à -V et servant de générateur de courant commun en serie avec un couple de deux branches différentielles en parailele j une avec l'autre ; la première branche différentielle comprendun transistor MOS à enrichissement El relié à E3 et un transistor à déplétion Dl en série avec El et relié à +V ; l'autre branche est rigoureusement analogue, un transistor E2 remplaçant El et un transistor D2 remplaçant D1. D1 et D2 ont leur grille reliée à leur source.Figure 5 shows a combination of the stages according to the figures! to 4. We can take in detail the different transistors of this combination (all N channel MOS transistors)
1) the input stage comprises, between two voltage supply conductors at + v, -V (for example), an E3 enhancement transistor connected to -V and serving as a common current generator in series with a torque two differential branches in parallel with one another; the first differential branch comprises a MOS enhancement transistor El connected to E3 and a depletion transistor Dl in series with El and connected to + V; the other branch is strictly analogous, a transistor E2 replacing El and a transistor D2 replacing D1. D1 and D2 have their grid connected to their source.

Les entrées de l'étage, qui sont les entrées de l'amplificateur opérationnel sont Al et A2 reliées respectivement aux grilles de El et E2. The inputs of the stage, which are the inputs of the operational amplifier are Al and A2 connected respectively to the gates of El and E2.

Deux sorties différentielles sont possibles, B1 et B2, qui sont respectivement les points de jonction de D1 et El d'une part et de D2 et E2 d'autre part. L'une de ces sorties, B2, sert de sortie de l'étage; l'autre sert à fournir un signal de contre-réaction pour établir la liaison de contre-réaction de mode commun mentionnée à propos de la figure 2. Cette liaison se fait par l'inter mêdiaire d'un étage de décalage de niveau de tension comprenant un transistor E9 à drain et grille réunis, source à -V, en série avec un transistor E5, drain à +V. La grille de E5 est reliée à B1 et constitue l'entrée de l'étage de décalage de niveau.La sortie de cet étage est prise sur le drain de E9 et on la relie à la grille du transistor de commande de courant E3 pour effectuer la contre-réaction de mode commun;
20) un étage de décalage de niveau, absolument similaire à celui qui vient d'être décrit et constitué par des transistors E6, E8 homologues de E5, E9, est placé en aval de l'étage d'entrée. La grille de E6 est reliée à la sortie B2. La sortie de l'étage de décalage (drain de E8) attaque l'entrée F1 d'un étage à grand gain;
30) l'étage à grand gain comprend un transistor de commande à enrichissement EIl (source à -V, grille reliée à F1 pour constituér l'entrée de l'étage), ayant son drain relié à deux charges en parallèle reliées par ailleurs à +V.La première charge est un transistor à déplétion D4, source et grille réunies, drain à +V. La seconde est un ensemble en série d'un transistor à déplétion B3, source et grille réunies, drain à +V, et d'un transistor D5 à dépétion monté en quille commune (à -V) et ayant son drain relié à la source de D3 et sa source reliée au drain de E11
Une capacité C1 réunit la sortie C1 de l'étage à grand gain (prise à la jonction de D3 et D5) et la source de 4.Two differential outputs are possible, B1 and B2, which are respectively the junction points of D1 and El on the one hand and of D2 and E2 on the other. One of these outputs, B2, serves as an output from the floor; the other is used to provide a feedback signal to establish the common mode feedback link mentioned in connection with FIG. 2. This connection is made through a voltage level shift stage comprising a transistor E9 with drain and gate combined, source at -V, in series with a transistor E5, drain at + V. The gate of E5 is connected to B1 and constitutes the input of the level shift stage. The output of this stage is taken from the drain of E9 and it is connected to the gate of the current control transistor E3 to perform common mode feedback;
20) a level shift stage, absolutely similar to that which has just been described and consisting of transistors E6, E8 homologous to E5, E9, is placed downstream of the input stage. The grid of E6 is connected to the output B2. The output of the shift stage (drain of E8) drives the input F1 of a high gain stage;
30) the high gain stage comprises an EIl enrichment control transistor (source at -V, gate connected to F1 to constitute the input of the stage), having its drain connected to two loads in parallel connected also to + V. The first load is a depletion transistor D4, source and gate combined, drain at + V. The second is a set in series of a depletion transistor B3, source and gate combined, drain at + V, and a transistor D5 with depletion mounted in common keel (at -V) and having its drain connected to the source of D3 and its source connected to the drain of E11
A capacity C1 combines the output C1 of the high gain stage (taken at the junction of D3 and D5) and the source of 4.

4 ) Un étage de sortie, dont l'entrée est reliée à G1, comprend un étage de décalage de niveau de tension D12, E12, similaire à 6, ES ou E5s E9, avec l'entrée su la grille de D12, sortie sur le drain de E12, mais dans lequel D12 est: un transistor à déplé- tion; un étage inverseur suit cet étage et il est composé d'un transistor à enrichissement E13 dont la source est à -V, en serie avec un transistor à déplétion D13 dont le drain est à +V et dont la grille est reliée, par une liaison de contre-réaction à la sortie H1 de l'étage de sortie. Le drain de E12 est relié à la grille de E13.Le drain de E13 est relié à ia grille d'un transistor E16 à enrichissement (source à -V) qui est en série avec un transistor D16 à déplé- tion (drain à +V). D16 et E16 forment un étage final push-pull. La grille de D16 est attaquée directement par le signal de sortie en G1 de l'étage à grand gain; la grille de E16 est attaquée indirectement et avec une phase inversée par le même signal mais a travers les éta- ges D12, E12 et D13, E13. La sortie H1 de l'amplificateur opérationnel est prise au point de jonction e D16 et E16. 4) An output stage, the input of which is connected to G1, comprises a voltage level shift stage D12, E12, similar to 6, ES or E5s E9, with the input on the gate of D12, output on the drain of E12, but in which D12 is: a deployment transistor; an inverter stage follows this stage and it is composed of an enrichment transistor E13 whose source is at -V, in series with a depletion transistor D13 whose drain is at + V and whose gate is connected, by a link feedback at output H1 of the output stage. The drain of E12 is connected to the gate of E13. The drain of E13 is connected to the gate of an E16 enhancement transistor (source at -V) which is in series with a depletion transistor D16 (drain at + V). D16 and E16 form a final push-pull stage. The gate of D16 is directly attacked by the output signal in G1 of the high gain stage; the gate of E16 is attacked indirectly and with a phase reversed by the same signal but through stages D12, E12 and D13, E13. The output H1 of the operational amplifier is taken at the junction point e D16 and E16.

La figure 6 montre la manière dont on peut améliorer les performances de l'amplificateur opérationnel ainsi décrit en référence à la figure 5. FIG. 6 shows the way in which the performance of the operational amplifier can be improved as described with reference to FIG. 5.

Sur la figure 6, on a reproduit simplement la figure 5 en y rajoutant, en traits forts les éléments supplémentaires prévus selon l'invention
Tout d'abord, la liaison de contre-réaction de mode commun de l'étage d'entrée, aboutissant à la grille du transistor E3, est utilisée pour établir un trajet de signal allant jusqu'à la sortie de l'étage de décalage de niveau E6, E8 interposé entre l'étage d'entrée et l'étage à grand gain.In FIG. 6, FIG. 5 is simply reproduced by adding thereto, in strong lines, the additional elements provided according to the invention.
First, the common mode feedback link of the input stage, leading to the gate of the transistor E3, is used to establish a signal path going to the output of the shift stage. level E6, E8 interposed between the input stage and the high gain stage.

Ce trajet dérivé comprend une liaison entre la grille de E3 et la grille d'un transistor supplémentaire à enrichissement,
E10, qui est monté en parallèle sur le transistor E8 de 11 étage de décalage de niveau.This derived path includes a link between the gate of E3 and the gate of an additional enhancement transistor,
E10, which is connected in parallel on the transistor E8 with 11 level shift stages.

On réinjecte par cette liaison un signal en parallèle sur celui du transistor E8 constituant le générateur de courant pour l'étage de décalage de niveau, de sorte que si la fréquence de travail est supérieure à la fréquence de coupure de l'étage d'entrée, le signal réinjecté, non affecté par cette fréquence de coupure, renforce le signal de sortie et supprime l'effet de cette fréquence de coupure en la rejetant à une valeur nettement plus élevée. A signal is reinjected by this link in parallel with that of the transistor E8 constituting the current generator for the level shift stage, so that if the working frequency is greater than the cut-off frequency of the input stage , the reinjected signal, not affected by this cutoff frequency, reinforces the output signal and suppresses the effect of this cutoff frequency by rejecting it at a significantly higher value.

Etant donné que la contre-réaction de mode commun présente une phase opposée à celle du signal de sortie en B1, que la liaison supplémentaire agit sur la grille de E10 alors que la sortie de l'étage d'entrée agit sur la grille de E6 donc en sens inverse et que le signal délivré par cette contre-réaction est à faible impédance, on peut vérifier que la liaison supplémentaire ainsi établie introduit une correction par avance de phase sur la courbe de réponse de l'ensemble de l'étage d'entrée et de l'étage de décalage de niveau quille Suit. E8 et E10 jouent le rôle d'un sommateur de signaux. Since the common mode feedback has a phase opposite to that of the output signal at B1, the additional link acts on the gate of E10 while the output of the input stage acts on the gate of E6 therefore in the opposite direction and that the signal delivered by this feedback is at low impedance, it can be verified that the additional link thus established introduces a correction by phase advance on the response curve of the entire stage of Entrance and keel level shift floor Suit. E8 and E10 play the role of a signal summator.

On notera qu'on peut, en variante, déconnecter la grille de E8 de son drain et la connecter à une source de tension dont le niveau peut être ajuste pour régler le taux de correction. Note that, as a variant, it is possible to disconnect the gate of E8 from its drain and connect it to a voltage source whose level can be adjusted to adjust the correction rate.

Si la grille et le drain de E8 sont reliés, on peut ajuster le taux de correction en jouant sur les géométries relatives des transistors E8 et E10. If the grid and the drain of E8 are connected, the correction rate can be adjusted by playing on the relative geometries of the transistors E8 and E10.

En haute fréquence, il y a donc une correction par avance de phase. En basse fréquence, la liaison supplémentaire n'intervient pas dans la réponse en fréquence tante que la contre-réaction de mode commun agit pour stabiliser le niveau continu à la sortie de l'étage d'entrée. At high frequency, there is therefore a correction by phase advance. At low frequency, the additional link does not intervene in the frequency response until the common mode feedback acts to stabilize the continuous level at the output of the input stage.

Selon un deuxième aspect de l'invention, on établit un chemin supplémentaire pour le signal entre entrée B2 de l'étage de décalage de niveau et la sortie G, de l'étage à grand gain. Cette voie supplémentaire est destinée aussi à assures une correction par avance de phase. According to a second aspect of the invention, an additional path is established for the signal between input B2 of the level shift stage and output G, of the high gain stage. This additional channel is also intended to provide correction by phase advance.

Selon 'invention, on crée, dans la onction de transfert de ces deux étages, un zro négatif qui compense le pôle qui existe nornalement dans cette fonction de trnsfert en l'absence de la contre- reáction mentinonnée au paragraphe précédent. L'étage à grand gain de la figure 3 possé-Je en effet naturellement un pôle à une fréquence de coupure déterminée, qui produit une chute du gain et une rotation en arrière de la phase. C'est ce polo (négatif) qu on cherche à compenser en créant un zéro (négatif) à la même fréquence. According to the invention, a negative zero is created in the transfer anointing of these two stages which compensates for the pole which normally exists in this transfer function in the absence of the feedback mentioned in the preceding paragraph. The high gain stage of FIG. 3 naturally possesses a pole at a determined cutoff frequency, which produces a fall in gain and a rotation behind the phase. It is this polo (negative) that we seek to compensate for by creating a zero (negative) at the same frequency.

Pour cela, la liaison prévue entre B2 et G@ comprend en série une capacité C2 et l'équivalent d'une résistance. Cette résistance permet l'annulation du zéro de transmission (zéro positif) créé par la capacité C2, en le remplaçant par un zero négatif. La valeur de ce zero est ajustée telle que le polo de l'étage à grand gain soit compensé quelle que soit la résistance de sortie de et étage. Or ce pôle dépend de la résistance de sortie et on fait donc aussi dépendre de celle-ci, de la -meme maniere, le zero crée an prévoyant simplement que la résistance en série avec la capacité C2 varie comme la résistance de sortie de l'étage. For this, the connection provided between B2 and G @ comprises in series a capacity C2 and the equivalent of a resistance. This resistance cancels the transmission zero (positive zero) created by capacitance C2, replacing it with a negative zero. The value of this zero is adjusted such that the polo shirt of the high gain stage is compensated regardless of the output resistance of and stage. Now this pole depends on the output resistance and we therefore also depend on it, in the same way, the zero creates an simply providing that the resistance in series with the capacitance C2 varies as the output resistance of the floor.

Cette résistance de sortie est pratiquement la résistance équivalente du transistor à déplétion D3 (grille-source réunies). This output resistance is practically the equivalent resistance of the depletion transistor D3 (gate-source combined).

On prévoit donc en serie avec C2 un transistor MOS à déplétion à grille et source réunies, similaire au transistor D3, mais comme on veut une sysmétrie an signal alternatif, on prévoit plutot deux transistors D17 et Di8 en série, tournés en sens inverse. Leurs géométries son choisies dans un rapport donne avec celle du transistor
D3, le rapport étant obtenu empiriquement par la simulation électrique de circuit de telle sorte qu'on obtienne le résultat recherché (fré- quence correspondant au zéro égale à la fréquence correspondant au pole existant). Lors de la fabrication du circuit intégré, la dispersion de fabrication sur les paramètres des transistors MOS introduit une variation de l'impédance de D3.Cette dispersion agit de la même manie sur D17 et D18 de sorte que la compensation du pôle par ce zéro reste efficace indépendamment de la dispersion de fabrication.So in series with C2 there is provided a MOS transistor with depletion with a gate and source combined, similar to transistor D3, but since we want an alternating signal sysmetry, we rather plan two transistors D17 and Di8 in series, turned in opposite directions. Their geometries are chosen in a given relationship with that of the transistor
D3, the ratio being obtained empirically by electrical circuit simulation so that the desired result is obtained (frequency corresponding to zero equal to the frequency corresponding to the existing pole). During the manufacturing of the integrated circuit, the manufacturing dispersion on the parameters of the MOS transistors introduces a variation of the impedance of D3. This dispersion acts in the same way on D17 and D18 so that the compensation of the pole by this zero remains effective regardless of manufacturing dispersion.

Cette compensation de pôle ameliore encore beaucoup la courbe de reponse en fréquence de l'amplificateur opérationnel. On constate que, pour diverses raisons de structure de circuit avec les limitations physiques inhérentes à la technologie, il subsiste des fréquences de coupure hautes qui font chuter le gain et retarder la phase du signal de sortie. On peut compenser encore certaines de ces fréquences de coupure dues à des pôles résiduels de la fonction de transfert de l'amplificateur, par une nouvelle correction par avance de phase. Cette correction est établie par une capacité C3 connectée entre la source du transistor D4 (reliée au drain de Tell) et la source de D12 (reliée au drain de E12). This pole compensation further improves the frequency response curve of the operational amplifier. It can be seen that, for various reasons of circuit structure with the physical limitations inherent in the technology, high cut-off frequencies remain which cause the gain to drop and delay the phase of the output signal. It is still possible to compensate for some of these cutoff frequencies due to residual poles of the transfer function of the amplifier, by a new correction by phase advance. This correction is established by a capacitor C3 connected between the source of the transistor D4 (connected to the drain of Tell) and the source of D12 (connected to the drain of E12).

il est par ailleurs important de réduire au maximum l'impédance de sortie finale de l'amplificateur opérationnel, donc de l'étage de sortie. it is also important to minimize the final output impedance of the operational amplifier, therefore of the output stage.

On le fait en profitant de ce'que cet étage a un certain gain et en effectuant un bouclage particulièrement simple au sein de cet étage en ramenant le signal de sortie avec une phase convenable en un point de l'amplificateur où il joue le rôle de forte contreréaction réduisant d'un facteur non négligeable l'impédance de sortie. This is done by taking advantage of the fact that this stage has a certain gain and by performing a particularly simple looping within this stage by bringing the output signal with a suitable phase to a point on the amplifier where it plays the role of strong counter-reaction reducing by a non negligible factor the output impedance.

Ce bouclage consiste à prendre le signal de sortie en H1, à l'amener sur un étage de décalage de niveau D14, E14 exactement similaire à l'étage D12, E12 de la figure 5, et-à ramener la sortie de cet étage de décalage de niveau sur la grille du transistor E12 en déconnectant de celle-ci le drain de E12 (drain qui reste connecté à
E13).This looping consists in taking the output signal at H1, in bringing it to a level shift stage D14, E14 exactly similar to the stage D12, E12 of FIG. 5, and in bringing the output of this stage of level shift on the gate of transistor E12 by disconnecting from it the drain of E12 (drain which remains connected to
E13).

L'étage E12, D12 ne joue donc plus tout à fait un rôle de suiveur avec décalage de niveau mais plutôt d'étage différentiateur où l'entrée positive se fait sur la grille de D12 et l'entrée négative sur la grille de E12, la première recevant la sortie de l'étage à grand gain, la seconde recevant la contre-réaction en provenance de la sortie à travers le suiveur décaleur de niveau D14, E14. The stage E12, D12 therefore no longer plays quite a role of follower with level shift but rather of the differentiating stage where the positive input is on the grid of D12 and the negative input on the grid of E12, the first receiving the output from the high gain stage, the second receiving the feedback from the output through the level shifting follower D14, E14.

On a ainsi décrit un amplificateur opérationnel ayant d'excellentes caractéristiques de réponse en fréquence, (fréquence de transition supérieure à 10 MHz), une faible impédance de sortie, et une faible surface d'occupation du fait que l'on a minimisé la valeur des capacités de compensation en fréquence. We have thus described an operational amplifier having excellent frequency response characteristics, (transition frequency greater than 10 MHz), a low output impedance, and a small occupancy area because the value has been minimized. frequency compensation capabilities.

Claims

1. Operational amplifier with MOS transistors, comprising a differential input stage with two inputs (Al, A2) and at least one output (B2) connected to a second stage (E6, E8) of the operational amplifier, the differential input stage being provided with a common mode feedback, characterized in that this feedback link is also connected to the gate of a first MOS transistor (E10) connected in parallel on the output ( F1) of the second stage to constitute a signal passage channel establishing a correction by phase advance of the frequency response curve of the amplifier.

2. Amplifier according to claim 1, characterized in that the second stage is a follower stage establishing a voltage level shift between its input and its output, this stage comprising two MOS transistors in series, one of which (E8) is in parallel with the phase advance correction MOS transistor (E10)

3. Amplifier according to claim 2, characterized in that the mentioned parallel transistors have metered geometry ratios to adjust the correction rate by phase advance.

4. Amplifier according to one of claims 2 and 3, charac terized by the fact that the gate of the MOS transistor (E8) in parallel with the first MOS transistor (E10) can be connected to a voltage source in order to adjust the correction rate.

5. Operational amplifier according to one of claims

I to 4, characterized in that it further comprises a high gain stage and a feedback loop from the output of the high gain stage to the input of the second stage, this loop comprising a capacitor (C2) in series with two MOS transistors (du7, D18) looped to function as resistors having the same variation as the output resistance of the high gain stage.

6. Operational amplifier according to claim 5, ca factized in that the output impedance of the high gain stage is that of a MOS transistor (D3) placed in parallel between this output and a fixed bias voltage, and by the fact that the two tran sistors (D17, D18) of the reaction loop of the high gain stage are similar to that of the output, and have a geometry chosen so that the reaction loop generates a correction of curve high frequency floor frequency response by creating a zero of negative value exactly compensating a poa of the stage transfer function.

7. Amplifier according to claims 1 to 6, characterized in that it comprises a low impedance output stage constituted by a level shift stage (D12, E12), an inverter stage (D13, E13), and a push-pull stage with two transistors (D16, E16), one of which is directly controlled and the other via the level shift stage and the inverter stage, and by the fact that it is provided in addition a feedback link connecting, via another level shift stage (D14, El4), the output of the output stage and a transistor of the level shift stage of the stage Release.

8. Amplifier according to claim 7, characterized in that there is provided a capacitor (C3) connecting a point of the high gain stage and inverting stage input do the output stage.