FR2497355A1

FR2497355A1 - Phase detector for determining angular position - has logic circuit determining sign as well as magnitude of phase difference between two signals

Info

Publication number: FR2497355A1
Application number: FR8027695A
Authority: FR
Inventors: Gerard Aubert
Original assignee: Thomson CSF SA
Current assignee: Thales SA
Priority date: 1980-12-29
Filing date: 1980-12-29
Publication date: 1982-07-02

Abstract

The phase detector measures the phase difference between a periodic signal (B) and a reference signal (A) having the same period. An exclusive - or gate is used to produce a signal (A O B) consisting of periodic pulses of duration proportional to the phase difference. Additional logic circuits are included in order to overcome the difficulty of the sign of the phase shift not being known. The signal (A O B) is treated in order to suppress one pulse of two, by selection of the pulse which is produced when the reference signal is at a high level, for one phase shift sign, and selection of the pulse produced when the reference signal is at a low level for the opposite phase shift sign. The logic circuits used (CL) select and reproduce the particular signal which is delayed w.r.t. the other, and simultaneously apply an AND operation to this signal.

Description

DETECTEUR DE PHASE UTILISABLE
NOTAMMENT POUR LA DETECTION DE POSITION ANGULAIRE
La présente invention concerne un détecteur de phase, utilisable notamment pour la mesure angulaire d'une rotation d'axe mécanique.USEFUL PHASE DETECTOR
IN PARTICULAR FOR THE DETECTION OF ANGULAR POSITION
The present invention relates to a phase detector, usable in particular for the angular measurement of a rotation of a mechanical axis.

De manière plus précise, le détecteur de phase concerné par l'invention est prévu pour la mesure du déphasage présenté entre un signal périodique et un signal de référence de même période, ou sensiblement, les deux signaux étant le cas échéant convertis sous forme binaire pour être appliqués à l'entrée du détecteur de phase, et présentant un rapport cyclique égal à un demi. More precisely, the phase detector concerned by the invention is provided for measuring the phase shift presented between a periodic signal and a reference signal of the same period, or substantially, the two signals being if necessary converted into binary form for be applied to the input of the phase detector, and having a duty cycle equal to half.

II est connu de réaliser un comparateur de phase à un circuit logique sous forme d'un circuit simple en utilisant un circuit opérateur logique OU-EXCLUSIF lorsque les signaux d'entrée à comparer sont constitués de créneaux symétriques. Le signal de sortie à une valeur moyenne qui est directement proportionnelle au déphasage mais qui ne révèle pas son signe, I'excursion totale étant obtenue similairement pour une variation de 0 à +1800, ou de 0 à
1800. Ainsi, I'avantage d'une grande simplicité de réalisation se trouve contrebalancé par l'ambiguité sur le signe de la mesure.It is known to make a phase comparator to a logic circuit in the form of a simple circuit using an OR-EXCLUSIVE logic operator circuit when the input signals to be compared consist of symmetrical slots. The output signal at an average value which is directly proportional to the phase shift but which does not reveal its sign, the total excursion being obtained similarly for a variation from 0 to +1800, or from 0 to
1800. Thus, the advantage of a great simplicity of realization is counterbalanced by the ambiguity on the sign of the measure.

Il existe également des phasemètres logiques travaillant sur 3600 et qui utilisent des bascules logiques RS, mais ces circuits doivent être déclenchés par l'intermédiaire de circuits de liaison à capacité et résistance qui introduisent des constantes de temps, ce qui dégrade bien souvent la précision et limite la bande de fréquence d'exploitation. There are also logic phasemeters working on 3600 and which use RS logic flip-flops, but these circuits must be triggered via capacitance and resistance link circuits which introduce time constants, which very often degrades the accuracy and limits the operating frequency band.

L'invention à pour but de réaliser un détecteur de phase logique et apériodique, qui remedie aux inconvénients ci-dessus, indétermination du comparaLeur à OU-EXCLYSW et limitations des réalisations à bascules logiques. The object of the invention is to produce a logic and aperiodic phase detector, which remedies the above drawbacks, indeterminacy of the comparator at OU-EXCLYSW and limitations of the embodiments with logic flip-flops.

Suivant un objet de l'invention, le détecteur de phase utilise un circuit opérateur OU-EXCLUSIF dont la sortie est constituée de créneaux périodiques de durée proportionnelle au déphasage, et des circuits logiques complémentaires pour supprirner l'indétermination de signe par traitement du signal de sortie du OU-EXCLUSIF en y sélectionnant un créneau sur deux. Ces circuits logiques additionnels peuvent consister en une bascule logique qui reproduit celui des deux signaux qui se trouve en retard de phase sur l'autre et un circuit opérateur ET pour comparer la sortie de la bascule avec celle du
OU-EXCLUSIF.According to an object of the invention, the phase detector uses an OR-EXCLUSIVE operator circuit whose output consists of periodic slots of duration proportional to the phase shift, and complementary logic circuits to suppress the indeterminacy of sign by processing the signal of Exit from the EXCLUSIVE OU by selecting one slot out of two. These additional logic circuits can consist of a logic flip-flop which reproduces that of the two signals which is lagging behind on the other and an operator circuit AND to compare the output of the flip-flop with that of the
OR-EXCLUSIVE.

Suivant un autre objet de l'invention, les circuits logiques complémentaires comportent en outre un circuit OU-EXCLUSIF connecté en fin de chaîne pour comparer la sortie de l'opérateur ET avec le signal incident à mesurer de manière à délivrer un signal représentatif de la phase à la -fois en valeur et en signe, le déphasage pouvant être quelconque de 0 à 360o. According to another object of the invention, the complementary logic circuits further comprise an OR-EXCLUSIVE circuit connected at the end of the chain to compare the output of the AND operator with the incident signal to be measured so as to deliver a signal representative of the phase both in value and in sign, the phase shift can be any from 0 to 360o.

Les particularites de l'invention apparaltront dans la descrip tion qui suit, donnée à titre d'exemple, à l'aide des figures annexées qui représentent:
-Fig.1, un diagramme général d'un détecteur de phase conforrne à l'invention;
-Fig.2, un diagramme du circuit logique de base utilisé dans le détecteur de phase;
-Fig.3a et Fig.3b, des signaux représentatifs du fonctionnement du détecteur, respectivement dans le cas d'un déphasage positif et négatif
-Fig.4, un diagramme d'une variante de réalisation du détecteur de phase;
-Fig.5 et Fig.6, des diagrammes d'une variante préférée de réalisation d'un détecteur de phase selon l'invention
-Fig.7, un schéma d'une utilisation du détecteur pour la détection de position angulaire.The particular features of the invention will appear in the following description, given by way of example, with the aid of the appended figures which represent:
-Fig.1, a general diagram of a phase detector according to the invention;
-Fig.2, a diagram of the basic logic circuit used in the phase detector;
-Fig.3a and Fig.3b, signals representative of the operation of the detector, respectively in the case of a positive and negative phase shift
-Fig.4, a diagram of an alternative embodiment of the phase detector;
-Fig.5 and Fig.6, diagrams of a preferred embodiment of a phase detector according to the invention
-Fig.7, a diagram of a use of the detector for the detection of angular position.

En se reportant au diagramme général de la Fig.1, le détecteur de phase comporte essentiellement un ensemble comparateur de phase à circuits logiques CPH, à l'entrée duquel sont appliqués les signaux A et B à comparer, ces signaux étant sous forme numérique binaire et de rapport cyclique égal à un demi, c'est à dire constitués par des créneaux symétriques. L'un de ces signaux, A par exemple, constitue la référence de mesure de la phase présentée par le deuxième signal B. Lorsque les signaux A et B se présentent sous la forme numérique désirée, ils sont appliqués aux bornes d'entrée AN et BN du détecteur, dans les autres cas ils sont appliqués aux deux autres bornes d'entrée AO et BO et sont traités dans un circuit CTR pour être convertis de manière appropriée.C'est le cas notamment pour des signaux d'entrée sinusoldaux qui seronl traités par écrêtage et mise sous forme. Referring to the general diagram in FIG. 1, the phase detector essentially comprises a phase comparator assembly with logic circuits CPH, at the input of which the signals A and B to be compared are applied, these signals being in binary digital form and with a duty cycle equal to a half, that is to say constituted by symmetrical slots. One of these signals, A for example, constitutes the measurement reference for the phase presented by the second signal B. When the signals A and B are in the desired digital form, they are applied to the input terminals AN and BN of the detector, in other cases they are applied to the two other input terminals AO and BO and are processed in a CTR circuit to be converted appropriately. This is the case in particular for sinusoidal input signals which will be processed by clipping and formatting.

La sortie SP du comparateur de phase CPH est un signal numérique binaire représentatif de la phase, sous forme d'un créneau périodique à la période des signaux A et B et de durée proportionnelle à la phase. Ce signal logique est transmis à un circuit d'exploitation EXP où il est utilisé en fonction de l'application prévue. La valeur de la phase peutêtre mesurée par comptage d'impulsions d'horloge, le résultat pouvant être visualisé sur un dispositif d'affichage pour réaliser un appareil phasemètre, ou mis en mémoire, ou transmis à un comparateur pour effectuer un asservissement de position, etc... The output SP of the phase comparator CPH is a binary digital signal representative of the phase, in the form of a periodic slot at the period of the signals A and B and of duration proportional to the phase. This logic signal is transmitted to an operating circuit EXP where it is used depending on the intended application. The value of the phase can be measured by counting clock pulses, the result being able to be viewed on a display device to produce a phasemeter device, or stored in memory, or transmitted to a comparator to perform a position control, etc ...

Le comparateur logique CPH comporte un opérateur OU
EXCLUSIF, QO, combiné avec des moyens logiques additionnels CL.The logical comparator CPH includes an OR operator
EXCLUSIVE, QO, combined with additional logical means CL.

La sortie A S B du circuit. QO est composé de deux créneaux par période, tous les deux égaux au déphasage à mesurer. L'information est par suite redondante et I'un des créneaux peut être supprimé sans modifier la mesure. Il y a lieu de remarquer également que, dans tous les cas de figures possibles, I'un des créneaux de A O Bse produit pendant que le signal de référence A est au niveau haut et
L'autre créneau a lieu quand le signal A est au niveau bas.The ASB output of the circuit. QO is composed of two slots per period, both equal to the phase shift to be measured. The information is therefore redundant and one of the slots can be deleted without modifying the measurement. It should also be noted that, in all possible cases, one of the slots of AO Bse occurs while the reference signal A is at the high level and
The other slot takes place when signal A is low.

Pour réaliser selon l'invention un détecteur de phase effectuant une mesure d'angle quelconque sur 3600, le comparateur de phase CPH est aménagé avec les circuits log;ques additionnels CL, en sorte de garder le premier créneau et le sélectionner pour un signe donné du déphasage et de garder par contre le second créneau pour un déphasage de signe inverse. A titre d'exemple, le premier créneau correspond à une avance de B par rapport à A (SPO,Fig.3a) et le deuxième créneau à un retard de B par rapport à A (SPO,
Fig.3b). Pour obtenir ce résultat, les circuits logiques additionnels
CL, permettent de sélectionner et reproduire, des deux signaux d'entrée A et B, celui qui est en retard de phase sur l'autre (signal
M) ; ce signal M est ensuite comparé à la sortie de QO dans un circuit opérateur ET, Q6, pour fournir le signal de mesure SPO désiré.To make a phase detector according to the invention performing any angle measurement on 3600, the phase comparator CPH is arranged with the log circuits; additional CL, so as to keep the first slot and select it for a given sign phase shift and keep the second time slot for a reverse sign phase shift. For example, the first slot corresponds to an advance of B with respect to A (SPO, Fig. 3a) and the second slot corresponds to a delay of B with respect to A (SPO,
Fig. 3b). To achieve this result, the additional logic circuits
CL, used to select and reproduce, from the two input signals A and B, the one which is lagging behind the other (signal
M); this signal M is then compared with the output of QO in an AND operator circuit, Q6, to provide the desired measurement signal SPO.

Pour ce faire, le circuit CL comporte une bascule logique BS réalisant une fonction mémoire élémentaire. Outre les éléments BS et Q6, le circuit Q6 comporte avantageusement, selon une réalisation préférée, un opérateur inverseur Q8 ou circuit NON et un opérateur OU-EXCLUSIF Q7. To do this, the circuit CL includes a logic flip-flop BS performing an elementary memory function. In addition to the elements BS and Q6, the circuit Q6 advantageously comprises, according to a preferred embodiment, an inverter operator Q8 or NON circuit and an OR-EXCLUSIVE operator Q7.

Le circuit de base groupant le OU-EXCLUSIF QO, la bascule
BS et la porte ET Q6, est représenté sur la Fig.2. Ce circuit de base correspond d'ailleurs à un premier mode de réalisation possible d'un détecteur de phase selon l'invention.The basic circuit grouping the OU-EXCLUSIVE QO, the rocker
BS and the AND gate Q6, is shown in Fig. 2. This basic circuit moreover corresponds to a first possible embodiment of a phase detector according to the invention.

Le circuit QO comporte deux opérateurs logiques alimentés par les signaux d'entrée A et B, un opérateur ET,Q1, et un opérateur
OU-NON,Q2; Les deux sorties correspondantes A.B et A + B sont appliquées d'une part à un deuxième opérateur OU-NON, Q5, terminant la OU-EXCLUSIF QO et d'autre part, comme représenté à deux opérateurs OU-NON, Q3 et Q4, bouclés pour former la bascule BS.The QO circuit includes two logic operators supplied by the input signals A and B, an AND operator, Q1, and an operator
YES-NO, Q2; The two corresponding outputs AB and A + B are applied on the one hand to a second OR-NO operator, Q5, ending the EXCLUSIVE OR QO and on the other hand, as shown to two OR-NO operators, Q3 and Q4, curly to form the BS scale.

La sortie M de la bascule et celle A S B de QO sont ensuite comparées dans la porte ET,Q6 qui délivre le signal SPO indicatif de la phase à mesurer. The output M of the flip-flop and that A S B of QO are then compared in the AND gate, Q6 which delivers the signal SPO indicative of the phase to be measured.

Le fonctionnement est apparent sur les Figs.3a eL 3b relatives à une avance { û et un retard - 6 de phase, respectivement. Dans ce concept de réalisation, il est necessaire de disposer, outre le créneau SPO, de l'information de signe correspondante qui est donnée par le signal de référence A. The operation is apparent in Figs.3a eL 3b relating to an advance {û and a delay - 6 of phase, respectively. In this concept of implementation, it is necessary to have, in addition to the slot SPO, the corresponding sign information which is given by the reference signal A.

Les autres réalisations décrites ci-après permettent de s'affranchir de l'information de signe A. The other embodiments described below make it possible to dispense with the information of sign A.

La Fig.4 correspond à une première variante qui se distingue du circuit de base par l'adjonction en bout de chaîne d'un circuit opérateur logique OU-EXCLUSIF,Q7, supplémentaire pour produire un créneau SP1 à la période des signaux A et B, eL dont la durée est proportionnelle au déphasage e à mesurer (compris entre 0 et 3600) augmenté d'une valeur fixe correspondant à 1800. La sortie SPO de l'opérateur Q6 est comparée dans l'opérateur terminal Q7 au signal
B à mesurer.En se reportant à la Fig.3a, on voit que pour une avance de phase + e , la durée du créneau SP1 est égale à une demipériode augmentée d'une quantité proportionnelle au déphasage o soit une valeur totale correspondant à 1800 +6 ; inversement selon la Fig.3b correspondant à un retard - 0 , la durée du créneau SP1 représente 1800 - 0. La donnée SP1 fournie par le comparsteur
CPH ne donne pas ainsi une valeur directe de la mesure e , mais il peut y être remedié aisément en aménageant le détecteur selon les
Figs.5 ou 6 avec un circuit inverseur ou circuit NON, Q8, interposé sur l'une des branches d'arrivée des signaux A et B (A par exemple comme figuré) en amont des opérateurs Q1 et Q2.Selon cette version préférentielle, le signal SP2 produit correspond au déphasage dans la plage 0 à 3600, une avance de 0 à 1800 est lue directement (Fig.3a), un retard de 0 à -180 est également lu directement (Fig.3b).Fig.4 corresponds to a first variant which differs from the basic circuit by the addition at the end of the chain of an OR-EXCLUSIVE logic operator circuit, Q7, additional to produce a slot SP1 at the period of signals A and B , eL whose duration is proportional to the phase shift e to be measured (between 0 and 3600) increased by a fixed value corresponding to 1800. The output SPO of the operator Q6 is compared in the terminal operator Q7 to the signal
B to be measured. Referring to Fig. 3a, it can be seen that for a phase advance + e, the duration of the slot SP1 is equal to a half period increased by a quantity proportional to the phase shift o or a total value corresponding to 1800 +6; conversely according to Fig.3b corresponding to a delay - 0, the duration of the slot SP1 represents 1800 - 0. The data SP1 provided by the comparator
CPH does not give a direct value of the measurement e, but it can be easily remedied by fitting the detector according to the
Figs. 5 or 6 with an inverter circuit or NO circuit, Q8, interposed on one of the incoming branches of signals A and B (A for example as shown) upstream of operators Q1 and Q2. According to this preferred version, the signal SP2 produced corresponds to the phase shift in the range 0 to 3600, an advance from 0 to 1800 is read directly (Fig.3a), a delay from 0 to -180 is also read directly (Fig.3b).

La Fig.6 représente le mame détecteur qu'à la Fig.5 complété par des circuits logiques Q9 à Q12 dits circuits identités (sortie égale à l'entrée), pour compenser les différents retards et équilibrer les voies. Ces opérateurs ne modifient en rien la fonction mathématique du détecteur, ils permettent de minimiser les erreurs de mesure dues aux retards de commutation des opérateurs logiques 01 à Q8. Fig.6 shows the same detector as in Fig.5 supplemented by logic circuits Q9 to Q12 called identity circuits (output equal to the input), to compensate for the different delays and balance the channels. These operators do not in any way modify the mathematical function of the detector, they make it possible to minimize the measurement errors due to the switching delays of the logical operators 01 to Q8.

Les représentations Figs.2 et 4 à 6 ne sont pas à considérer comme limitatives. Pour obtenir un résuliaL équivalent, il est possible de modifier tout ou partie des circuits en transformant les opérateurs logiques proposés par d'autres opérateurs logiques équivalents à l'aide des propriétés de l'algèbre logique de Boole. Ainsi par exemple pour les circuits QO et BS, tous les opérateurs peuvent être inversés en utilisant une porte ET-NON et cinq portes OU, la bascule recevant les signaux 77.B et A+B. The representations Figs. 2 and 4 to 6 are not to be considered as limiting. To obtain an equivalent result, it is possible to modify all or part of the circuits by transforming the logical operators proposed by other equivalent logical operators using the properties of logical Boolean algebra. Thus for example for the circuits QO and BS, all the operators can be reversed by using an AND-NOT gate and five OR gates, the flip-flop receiving the signals 77.B and A + B.

La fig.7 a trait à une application à la détection de position angulaire d'un axe mécanique sur lequel est monté un capteur résolver RS. La tension de sortie aux bornes du rotor est indicatrice du décalage angulaire e à mesurer Les bobinages statoriques sont alimentés en quadrature par les signaux U sinwt et U coswt élaborés par un circuit générateur HG par l'intermédiaire d'un circuit diviseur
DIV, soit directement, soit en utilisant un circuit déphaseur DPH.La tension aux bornes d'un stator S1 constitue le signal sinusoldal de référence U sinue appliqué à la borne AO et la tension issue du rotor
U sin(wt+ O ) est appliquée en BD. La sortie SP est utilisée pour effectuer la remise à zéro et le démarrage d'un compteur CPT qui reçoit un signal d'horloge H du générateur HC. Le signal H est formé d'impulsions de comptage à une fréquence déterminée notamment grâce au circuit DIV pour être multiple de celle d'alimentation du resolver eL oblenir la précision de mesure désirée, la minute d'arc par exemple.La valeur mesurée à chaque période est transmise au circuit d'exploitation annexe EXP pour utiisation. Dans le cas d'un asservissement de position, la valeur de recopie mesurée est comparée à une donnée de eommande et ;a différence entre ces valeurs est ampiifiee et commande un servo-moteur. Lors du rattrapage de position la fréquence instantanée du signal B à mesurer présente un glissement vis à vis de la fréquence du signal A de référence ; pour cette raison il est dit que les fréquences des signaux A et B sont identiques, ou sensiblement.Fig.7 relates to an application to the detection of angular position of a mechanical axis on which is mounted a RS resolver sensor. The output voltage across the rotor is indicative of the angular offset e to be measured The stator windings are supplied in quadrature by the signals U sinwt and U coswt produced by a generator circuit HG via a divider circuit
DIV, either directly or using a phase shifting circuit DPH. The voltage across a stator S1 constitutes the sine wave reference signal U sine applied to terminal AO and the voltage from the rotor
U sin (wt + O) is applied in BD. The output SP is used to reset and start a counter CPT which receives a clock signal H from the generator HC. The signal H is formed by counting pulses at a frequency determined in particular by means of the DIV circuit to be multiple of that of the resolver supply eL obliter the desired measurement precision, the arc minute for example. The value measured at each period is transmitted to the annex EXP operating circuit for use. In the case of a position control, the measured feedback value is compared with a command data and, with the difference between these values, is amplified and controls a servo-motor. When the position is compensated for, the instantaneous frequency of the signal B to be measured presents a slip with respect to the frequency of the reference signal A; for this reason it is said that the frequencies of signals A and B are identical, or substantially.

Une autre application intéressante est la réalisation d'un appareil de mesure (phasemètre) logique et apériodique, à affichage numérique. Another interesting application is the production of a logic and aperiodic measuring device (phasemeter), with digital display.

La précision de la mesure n'est limitée que par la vitesse et les retards apportés par les commutatiens des npérateurs logiques. The precision of the measurement is limited only by the speed and the delays brought by the commutators of the logical operators.

Claims

1. Phase detector for measuring the phase shift presented by a periodic signal (B) with respect to a reference signal (A) of the same period, the two signals being considered in logical form and having a duty cycle equal to one half, using an OR circuit

EXCLUSIVE for producing a measurement signal (AOB) consisting of periodic slots of duration proportional to the phase shift, characterized in that it includes additional logic circuits to remove the indeterminacy of the sign of phase shift by processing the measurement signal by removing a slot out of two, by selection of the slot which occurs when the reference signal is at the high level for a given sign of phase shift and of the slot corresponding to the low level for the reverse sign of phase shift, said logic circuits (CL) being formed of circuits operators arranged to select and reproduce the one (M) of the two signals which is lagging behind the other and to apply simultaneously with said measurement signal to an AND operator (Q6).

2. Phase detector according to claim 1, characterized in that the OU-EXCLUSIVE circuit (QO) comprises an arrangement of logic operators for producing as intermediate signals two signals corresponding respectively to the logic operator AND, ie AB, and to the logical operator OR, that is to say A + B, and by inverting one of them, these two signals being applied to said additional logic circuits to a flip-flop (BS) constituted by a storage element which delivers said signal (M) with phase delay.

3. phase detection according to claim 2, characterized in that the input signals (A and B) are applied respectively to an AND operator (Q1) and to an ON / OFF operator (Q2) whose outputs are applied, on the one hand, to an OR-NO operator (Q5) terminating the OR-EXCLUSIVE circuit (QO) and on the other hand by L, to the flip-flop (BS) consisting of two OR-NO gates (Q3 and Q4) looped.

4. Phase detector according to any one of claims 1 to 3, characterized in that the sign information is given by the corresponding state of the reference signal (A), the output

SPO of the operator AND terminal (Q6) constituting the measurement signal processed and giving the absolute value of the phase shift.

5. Phase detector according to any one of claims 1 to 3, characterized in that it further comprises a circuit

OR-EXCLUSIVE (Q7) supplied by the output of the AND operator (Q6) terminal and by the periodic signal (B) to be measured, so as to deliver a processed measurement signal (SP1) in the form of a periodic slot of duration proportional to the phase shift to be measured (0) increased by 1800.

6. Phase detector according to claim 5, characterized in that it further comprises a NON circuit (Q8) interposed on the incoming connection of one of the input signals upstream of the OR

EXCLUSIVE (QO) so as to deliver a processed measurement signal (SP2) in the form of a periodic slot of duration proportional to the only phase shift (o) to be measured.

7. Phase detector according to any one of the preceding claims, characterized in that it further comprises identity circuits (Q9 to Q12) to compensate for the propagation delays of the logic circuits.

8. Phase detector according to any one of the preceding claims, characterized in that it further comprises a processing circuit (CTR) of sinusoidal signals to transform them into binary signals (A, B).

9. Use of a detector circuit according to claims 8 for detecting the angular position of a mechanical axis on which a resolving sensor is mounted, characterized in that the supply voltage of a stator constitutes a reference sinusoidal signal and the voltage across the rotor (RT) constitutes the sinusoidal signal whose phase shift is to be measured, the output (SP) of the detector controlling a counter circuit (CPT) of clock pulses (H) of determined frequency multiple of that resolver power signals.