FR2490435A1

FR2490435A1 - Async. signal transmission system for data processor - provides bidirectional dialogue by amplitude variation of single signal from each peripheral

Info

Publication number: FR2490435A1
Application number: FR8019952A
Authority: FR
Inventors: Michel Ugon
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 1980-09-16
Filing date: 1980-09-16
Publication date: 1982-03-19
Also published as: IT8123994A0; IT1138609B; FR2490435B1; CA1207463A; NL191395B; NL8104244A; NL191395C

Abstract

The device transmits async. signals between several units of an information processing system and reduces the number of links between processors and facilitates the adaptation or extension of functions. Each unit has a processing section, transmission and reception section for information exchange with other units and an interface for interconnecting the units between themselves on the same transmission line. The interface has a bidirectional dialogue section for transmitting information between units by amplitude variation of a single and same signal associated with a transmission line activation signal transmitter. The transmitter is actuated when the unit is placed in transmission mode and a release signal transmitter is actuable when the unit is placed in receiver mode. The processor of each unit is a monolithic microprocessor and each unit can serve equally as principal or secondary unit.

Description

La presente invention concerne un dispositif pour la transmission de signaux asynchrones entre plusieurs stations reliées par une seule ligne de transmission.The present invention relates to a device for the transmission of asynchronous signals between several stations connected by a single transmission line.

Il est connu des machines de traitement de l'information realisees à l'aide de microprocesseurs dans des domaines varies allant des terminaux dits "intelligents" jusqu'aux centralisateurs de données, en passant par les machines point de vente, les caisses enregistreuses et les machines de bureau.Information processing machines made using microprocessors are known in various fields ranging from so-called "intelligent" terminals to data centralizers, through point of sale machines, cash registers and office machines.

Ces machines sont généralement construites autour d'un processeur central qui permet de gérer un certain nombre de périphériques tels que des imprimantes, des lecteurs de badges, des affichages, des claviers ou des organes divers commandés à partir d'un processeur central.These machines are generally built around a central processor which makes it possible to manage a certain number of peripherals such as printers, badge readers, displays, keyboards or various organs controlled from a central processor.

En général ces machines sont prévues pour remplir un certain nombre de fonctions demandées par une application particulière mettant en oeuvre les différents périphériques suivant des procédures spécifiques. Leurs possibilités sont très limitées, - soit parce qu'il n'existe pas d'interface vers le milieu extérieur capable de supporter d'autres périphériques - soit parce que l'interface prévue limite le nombre et la puissance des périphériques - soit encore parce que le processeur central n'est pas pourvu des moyens de dialogue programmés ou non
On désigne ici par interface l'ensemble des moyens formant la frontière entre deux systèmes, organes, machines, etc, permettant leur mise en communication directe.In general, these machines are designed to fulfill a certain number of functions requested by a particular application implementing the various peripherals according to specific procedures. Their possibilities are very limited, - either because there is no interface to the external environment capable of supporting other peripherals - or because the planned interface limits the number and the power of the peripherals - or still because that the central processor is not provided with the programmed dialogue means or not
The interface here denotes all of the means forming the border between two systems, organs, machines, etc., allowing them to be put into direct communication.

Lorsque les interfaces existent sur ces machines déja relativement conséquentes, ces interfaces peuvent être de deux types ~ le premier correspond a l'émission et la réception des données et des ordres en parallele, le plus souvent sur un octet accompagné d'un certain nombre de signaux de service appelés signaux de "Handshaking" dans la littérature anglo-saxone. Ces signaux de service permettent au récepteur et c# l t émetteur de dialoguer successivement avec l'interface. Pour l'émetteur, il s'agit d'avertir le récepteur et de s'assurer que les signaux sont effectivement transmis et bien reçus, pour le récepteur, c'est la prise en compte des informations émises par l'émetteur avec fourniture d'un compte rendu ou d'un acquittement.When the interfaces exist on these machines already relatively consistent, these interfaces can be of two types ~ the first corresponds to the transmission and reception of data and orders in parallel, most often on a byte accompanied by a certain number of service signals called "Handshaking" signals in the English literature. These service signals allow the receiver and the transmitter to communicate successively with the interface. For the transmitter, it is a question of notifying the receiver and ensuring that the signals are effectively transmitted and well received, for the receiver, it is the taking into account of the information transmitted by the transmitter with provision of '' a report or an acquittal.

Le second type d'interface très répandu consiste à émettre et recevoir des données en série de façon a diminuer le nombre de connexions au prix d'une perte de vitesse par rapport à l'interface parallèle.The second very common type of interface consists in transmitting and receiving data in series so as to reduce the number of connections at the cost of a loss of speed compared to the parallel interface.

C'est naturellement vers ce type d'interface que le choix se porte lorsque le cablage ou le nombre de liaisons doit être limité, notamment dans la réalisation des petites machines de traitement de l'information.It is naturally towards this type of interface that the choice is made when the wiring or the number of connections must be limited, in particular in the realization of small data processing machines.

Cependant, la plupart des interfaces "série"~nécessitent au moins deux liaisons, respectivement pour transmettre et recevoir les donnees, ainsi que deux autres pour les signaux de service.However, most "serial" interfaces require at least two links, respectively to transmit and receive data, as well as two others for service signals.

Un autre inconvenient majeur réside dans le fait que l'organe de commande ne peut s'adresser qu'à un seul périphérique sur cette interface, ce qui multiplie ceux-ci lorsque la configuration s'enrichit ou conduit a des modifications importantes si l'on veut étendre les fonctionnalités pour s'adapter a un problème nouveau.Another major drawback lies in the fact that the control unit can only address a single device on this interface, which multiplies these when the configuration is enriched or leads to significant modifications if the we want to extend the functionality to adapt to a new problem.

Le but de la présente invention est d'obtenir une interface unique sérialisée présentant un nombre de liaisons minimum et permettant de connecter un grand nombre de périphériques sans aucune modification de matériel. The object of the present invention is to obtain a single serialized interface having a minimum number of links and making it possible to connect a large number of peripherals without any modification of hardware.

En général, l'architecture utilisée est réalisée à l'aide de microprocesseurs spécialisés dans l'exécution de tâches particulières et reliés entre eux par cette interface unique et multipoint.In general, the architecture used is produced using microprocessors specialized in the execution of particular tasks and linked together by this single and multipoint interface.

L'invention présente notamment les avantages suivants - le nombre de liaisons est minimal entre les processeurs - l'adaptation ou l'extension des fonctionnalités est facilitée par simple adjonction sur l'interface des éléments additifs sans modification du matériel existant
Elle permet la constitution rapide et aisée de machines å la demande remplissant des fonctions spécifiques par assemblage d'éléments modulaires mis au point indépendamment les uns des autres et la décentralisation des fonctions au niveau d'unités secondaires possédant leurs propres moyens de traitement
Elle rend l'interface indépendante du type de microprocesseur choisi et facilite la réparation et la maintenance, par échange du sous-ensemble défaillant.The invention has in particular the following advantages - the number of connections is minimal between the processors - the adaptation or the extension of the functionalities is facilitated by simple addition on the interface of the additive elements without modification of the existing material
It allows the rapid and easy constitution of on-demand machines fulfilling specific functions by assembling modular elements developed independently of each other and the decentralization of functions to the level of secondary units having their own processing means.
It makes the interface independent of the type of microprocessor chosen and facilitates repair and maintenance, by exchanging the faulty sub-assembly.

On comprendra mieux l'objet de l'invention par la description faite au regard des dessins qui va suivre
La figure 1 représente l'architecture de base.The object of the invention will be better understood by the description given with regard to the drawings which will follow
Figure 1 shows the basic architecture.

La figure 2 donne le schéma physique de l'interface multipoint.Figure 2 gives the physical diagram of the multipoint interface.

La figure 3 montre les chronogrammes des signaux physiques échangés sur la liaison bidirectionnelle de l'interface.FIG. 3 shows the timing diagrams of the physical signals exchanged on the bidirectional link of the interface.

Les figures 4A et 4B montrent les chronogrammes des
informations logiques transitant sur l'interface multipoint. Figures 4A and 4B show the timing diagrams of the
logical information passing through the multipoint interface.

La figure 5 représente un organe émetteur ou récepteur utilisé pour la mise en oeuvre de la présente invention.FIG. 5 represents a transmitting or receiving member used for the implementation of the present invention.

La figure 6 représente le diagramme des temps correspondant a la transmission d'un message d'un octet selon l'invention.FIG. 6 represents the time diagram corresponding to the transmission of a one-byte message according to the invention.

La figure 7 représente les circuits nécessaires â la transmission bidirectionnelle des messages selon l'invention.FIG. 7 represents the circuits necessary for the bidirectional transmission of the messages according to the invention.

La figure 8 est une représentation des circuits de commande de la figure 5.FIG. 8 is a representation of the control circuits of FIG. 5.

La figure 9 est une représentation des registres de travail du microprocesseur 8Q80 commercialisé par la société INTEL et utilisé dans la mise en oeuvre des émetteurs récepteurs de l'invention.FIG. 9 is a representation of the working registers of the 8Q80 microprocessor marketed by the company INTEL and used in the implementation of the transceivers of the invention.

La figure 10 est un organigramme correspondant au fonctionnement du microprogramme d'émission des informations sur la ligne de transmission.FIG. 10 is a flowchart corresponding to the operation of the information transmission firmware on the transmission line.

La figure 11 est un organigramme correspondant au programme permettant le test de l'état de la ligne de transmission entre deux émissions.Figure 11 is a flowchart corresponding to the program for testing the state of the transmission line between two transmissions.

Les figures 12 et 13 sont des organigrammes correspondants aux programmes de lecture des informations transmises par l'émetteur et reçues par le récepteur.Figures 12 and 13 are flowcharts corresponding to the programs for reading information transmitted by the transmitter and received by the receiver.

La figure 14 montre un exemple de réalisation d'une caisse enregistreuse a l'aide du dispositif selon l'invention.FIG. 14 shows an exemplary embodiment of a cash register using the device according to the invention.

Dans la suite de la description on désignera par Interface
Serie Asynchrone Multipoint (I S A M) le dispositif de l'invention. In the following description, interface will be used.
Asynchronous Multipoint Series (ISAM) the device of the invention.

Sur la figure 1 on distingue à un instant déterminé du fonctionnement de l'ensemble - une unité principale (U P) commandée par un microprocesseur et qui se comporte en maître vis à vis des unités secondaires réparties le long de l'I S A M d'une façon banalisée.In FIG. 1, at a given instant in the operation of the assembly, a distinction is made between a main unit (UP) controlled by a microprocessor and which acts as a master with respect to the secondary units distributed along the I SAM of a trivialized.

- des unités secondaires (U S) connectées- à l'I S A M dans un ordre quelconque qui reçoivent et exécutent les ordres émis par l'U P. Les unités secondaires ont une structure équivalente à 1'U P et possèdent par conséquent des moyens de traitement de l'information ainsi que des interfaces spécialisées vers les périphériques qu'ils supportent ; - les unités peuvent supporter chacune, un ou plusieurs périphériques, suivant leur puissance et l'importance de la gestion de chacun des périphériques ; - un autre instant, il est possible qu'une U S devienne
U P, dans ce cas l'U P précédente devient U S, pour cela une procédure de basculement des priorités est implantée dans les deux unités concernées.- secondary units (US) connected to the I SAM in any order which receive and execute the orders issued by the U P. The secondary units have a structure equivalent to the UP and therefore have processing means information and specialized interfaces to the peripherals they support; - the units can support each, one or more peripherals, according to their power and the importance of the management of each of the peripherals; - another moment, it is possible that a US becomes
UP, in this case the previous U P becomes US, for this a priority switching procedure is implemented in the two units concerned.

La généralité n'est en aucun cas affectée en considérant donc que l'U P est unique et assure le déroulement des fonctions globales de la machine ou du système considéré, tandis que les U S sont spécialisées dans la gestion des périphériques ou de tâches particulières dont elles déchargent l'U P. Generality is in no way affected by therefore considering that the U P is unique and ensures the running of the overall functions of the machine or system considered, while the US are specialized in the management of peripherals or particular tasks including they discharge the U P.

Cette dernière caractéristique est très importance car elle permet de réduire considérablement le matérial nécessaire à la réalisation des machines, notamment au niveau de l'U P qui voit ainsi sa taille mémoire limitée au traitement de l'application au plus haut niveau.This last characteristic is very important because it makes it possible to considerably reduce the material necessary for the realization of the machines, in particular at the level of the U P which thus sees its memory size limited to the processing of the application at the highest level.

La figure 2 décrit l'interface physique entre une U P et plusieurs U S. Cette interface est limitée à 3 liaisons - la liaison principale (l) supporte les informations en série de façon asynchrone et bidirectionnelle c'est-à-dire assurant les échanges entre U P et U S et réciproquement entre U S et U P - la liaison (2) est une liaison unidirectionnelle de l'U P vers les U S pour signaler à ces dernières qu'une activation est demandée par l'U P.Tant que cette liaison est active, les U S ne peuvent que répondre a l'U P en se mettant en état de réception - la liaison (3) est une liaison par laquelle les U S peuvent interrompre ou acquitter 1'U P soit pour indiquer une reconnaissance d'adresse, soit pour donner les résultats des travaux exécutés à la demande préalable de 1'U P.Figure 2 describes the physical interface between a UP and several U S. This interface is limited to 3 links - the main link (l) supports serial information in an asynchronous and bidirectional way, i.e. ensuring exchanges between UP and US and vice versa between US and UP - the link (2) is a unidirectional link from the U P to the US to signal to the latter that an activation is requested by the U P. As long as this link is active, the US can only respond to the U P by putting itself into reception state - the link (3) is a link by which the US can interrupt or acknowledge the UP either to indicate an address recognition, or to give the results of the work carried out at the prior request of the U P.

La figure 3 donne le chronogramme spécifique a la ligne principale de l'I S A M.Figure 3 gives the specific timing diagram for the main line of the I S A M.

Les informations transitent dans les deux sens sous la forme d'octets bs digits binaires).Information travels back and forth in the form of binary digits bytes.

Chaque octet est précédé d'un bit START (1) suivi des informations (octet). L'émission des octets d'informations est suivi par un retour de la ligne a l'état permanent de repos.Each byte is preceded by a START bit (1) followed by the information (byte). The transmission of the information bytes is followed by a return of the line to the permanent idle state.

Ceci implique donc que chaque unité détecte le niveau permanent de la ligne avant et après chaque octet de façon a contrôler l'état de repos. Pour cela, il suffit que la porte d'entrée sortie utilisée pour générer et détecter ce signal puisse être lue directement par le processeur de chaque unité.This therefore implies that each unit detects the permanent level of the line before and after each byte so as to control the idle state. For this, it suffices that the input / output door used to generate and detect this signal can be read directly by the processor of each unit.

Les figures 4A et 4B donnent les chronogrammes des signaux logiques échangés sur í XI S A M respectivement entre 1'U P et les U S et entre une U S et l'U P. FIGS. 4A and 4B give the timing diagrams of the logic signals exchanged on í XI S A M respectively between the U P and the U S and between a U S and the U P.

Nous examinerons ci-après successivement ces deux éventualités : sur la figure 4A l'U P active la liaison (2) et envoie sur (1) l'octet d'adresse de l'U S demandée.We will examine these two possibilities successively below: in FIG. 4A the U P activates the link (2) and sends on (1) the address byte of the requested U S.

Toutes les U S au repos reçoivent l'adresse et la comparent à leur propre adresse. L'U S qui reconnaît son adresse acquite la demande en activant la ligne (3) et les autres U S attendront que 1'I S A M devienne libre pour se remettre à l'écoute.All the resting U S receive the address and compare it to their own address. The U S which recognizes its address acquires the request by activating the line (3) and the other U S will wait until the I S A M becomes free to resume listening.

L'U P ayant reçu l'acquittement de l'U S émet alors son message (ordres et données) ainsi qu'un ou plusieurs octets de contrôle servant à détecter ou corriger les erreurs sur la ligne. Ces octets de contrôle peuvent être constitués par des parités longitudinales permettant de détecter des erreurs, ou mieux, par des codes de redondance cycliques fondés sur les propriétés des polynomes à coëfficients pris sur le corps de
Galois de façon à pouvoir détecter et corriger les erreurs sur l'I S A M.The U P having received the acknowledgment from the U S then sends its message (orders and data) as well as one or more control bytes used to detect or correct errors on the line. These control bytes can be constituted by longitudinal parities making it possible to detect errors, or better, by cyclic redundancy codes based on the properties of polynomials with coefficients taken from the body of
Galois so as to be able to detect and correct errors on the I SA M.

Après réception du (ou des) octets de contrôle 1'U S désactive la liaison (3) avant d'effectuer le travail demandé.After receiving the control byte (s), the U S deactivates the link (3) before carrying out the requested work.

La figure 4B illustre les échanges d'une U S vers l'U P.FIG. 4B illustrates the exchanges from a U S to the U P.

Lorsqu'une U S a terminé le travail demandé par 1'U P, elle avertit cette dernière- par une interruption générée sur la liaison (3).When a U S has completed the work requested by the U P, it notifies the latter - by an interruption generated on the link (3).

Dans ce but elle s'assure au préalable que l'I S A M est libre en testant la liaison (1) et active la liaison (3).For this purpose, it ensures beforehand that the I S A M is free by testing the connection (1) and activates the connection (3).

Pour 1'U S la phase suivante constitue une attente de libération de l'U P.For the U S, the following phase constitutes an expectation of release from the U P.

Lorsque l'U P sera arrivée à un point interruptible, la demande de l'U S est prise en compte. L'U P active la liaison
(2) et émet sur la liaison (1) un préambule d'interrogation
(4) (ordre du type "Qui êtes vous ?"). When the U P arrives at an interruptible point, the U S request is taken into account. The U P activates the connection
(2) and issues on the link (1) an interrogation preamble
(4) ("Who are you?" Type order).

Dans le cas où une seule U S a fait une demande, cette dernière désactive la liaison (3). L'U P interroge alors chaque U S susceptible d'avoir terminé une tâche.In the case where only one U S has made a request, the latter deactivates the link (3). The U P then interrogates each U S likely to have completed a task.

Lorsqu'une U S a reconnu son adresse, elle active la liaison
(3) pour signifier qu'elle est prête à transférer des informations suivant la procédure déjà écrite. Lorsque l'U P a reçu un acquittement elle se prépare à recevoir les informations de l'U S concernée. Ces informations sont reçues tant que la liaison (3) n'est pas revenue au repos.When a US has recognized its address, it activates the link
(3) to signify that it is ready to transfer information according to the procedure already written. When the U P has received an acknowledgment, it prepares to receive the information from the U S concerned. This information is received until the link (3) has returned to idle.

Dans le cas où plusieurs U S ont fait une demande en raison du délai de vérification de libération de l'I S A M, toutes les U S désactivent la liaison (3) et attendent la suite de la séquence.If several U S have made a request due to the I S A M release verification delay, all U S deactivate the link (3) and await the rest of the sequence.

Si un conflit se produit entre une demande de 1'U P et l'activation d'un U S, cette dernière ne reconnaît pas son adresse, se désactive et attend la libération de 1'I S A M pour refaire sa demande.If a conflict occurs between a request from the U P and the activation of a U S, the latter does not recognize its address, deactivates and waits for the release of the I S A M to redo its request.

La figure 5 représente le dispositif d'émission et de réception utilisé dans chacune des unités. Il comprend au moins un microprocesseur 51, associé à un dispositif de commande des entrées-sorties des informations entrantes ou sortantes de l'unité, constitué par un dispositif de mémorisation 52, un dispositif de verrouillage 53, un compteur de temps 54, un registre d'états C/S 55, un organe 'de commande 56, une mémoire PROM 57 bis et un circuit 57 de
transmission et réception des données connectées au conducteur de données 11. Le microprocesseur 51 peut être un microprocesseur du type 8080 ou 8085 commercialisé par la so ciété INTEL.Ce microprocesseur peut être connecté a des éléments autres que ceux représentés sur la figure 5 par les lignes d'adresse 48-15 et de données ADo~7. Les 8 lignes de données AD0#7 sont reliées à l'entrée d'un registre de verrouillage 53 pour adresser la mémoire à accès aléatoire
RAM2. Cette mémoire RAM2 peut avoir une capacité de 2 K bits organisée en 256 X 8 bits. Elle contient un registre R7 pour mémoriser l'octet transféré au travers de la porte P57 et un registre R8 pour mémoriser le bit de parité correspondant a l'octet transféré. Le registre 53 sélectionne aussi, par l'état de ses sorties, l'organe de commande 56.FIG. 5 represents the transmission and reception device used in each of the units. It comprises at least one microprocessor 51, associated with a device for controlling the input-output of incoming or outgoing information from the unit, constituted by a storage device 52, a locking device 53, a time counter 54, a register of C / S states 55, a controller 56, a PROM memory 57 bis and a circuit 57 of
transmission and reception of the data connected to the data conductor 11. The microprocessor 51 can be a microprocessor of the 8080 or 8085 type marketed by the company INTEL. This microprocessor can be connected to elements other than those represented in FIG. 5 by the lines with address 48-15 and data ADo ~ 7. The 8 data lines AD0 # 7 are connected to the input of a locking register 53 to address the random access memory
RAM2. This RAM2 memory can have a capacity of 2 K bits organized in 256 X 8 bits. It contains a register R7 to store the byte transferred through the gate P57 and a register R8 to store the parity bit corresponding to the transferred byte. The register 53 also selects, by the state of its outputs, the control member 56.

L'organe de commande 56 assure la commande du circuit 57 de transmission réception des données pour différentes configuration binaires mémorisées dans le registre 53 et dont les détails seront donnés ci-apres, il sélectionne le registre d'état 55 lorsque la configuration binaire dans le registre 53 est XXXXOOOO et enfin il sélectionne le compteur de temps 57 lorsque la configuration binaire dans le registre 53 est XXXX0100. Le compteur de temps 54 a ses entrées parallèlement reliées aux lignes de données AD0#7 de façon à pouvoir être chargé à tout moment par le microprocesseur à une valeur de temps initiale. Le registre d'état C/S 55 est lui aussi relié aux lignes AD0#7 pour lui permettre de mémoriser un ordre envoyé par le microprocesseur. C'est un registre à 8 bascules dont les états permettent la sélection soit du circuit d'entrée/sortie PA7 ou du compteur de temps
CT4. La ligne ALE connecte le microprocesseur au registre 53 et transporte le signal de verrouillage du registre 53 pour autoriser ou non l'adressage de la mémoire RAM2 et de l'organe de commande 56.The control unit 56 ensures the control of the circuit 57 for transmission and reception of the data for different binary configurations stored in the register 53 and the details of which will be given below, it selects the status register 55 when the binary configuration in the register 53 is XXXXOOOO and finally it selects the time counter 57 when the binary configuration in register 53 is XXXX0100. The time counter 54 has its inputs parallel connected to the data lines AD0 # 7 so that it can be loaded at any time by the microprocessor at an initial time value. The C / S 55 status register is also connected to lines AD0 # 7 to enable it to store an order sent by the microprocessor. It is a register with 8 flip-flops whose states allow the selection of either the PA7 input / output circuit or the time counter
CT4. The ALE line connects the microprocessor to the register 53 and transports the lock signal from the register 53 to authorize or not the addressing of the memory RAM2 and of the control member 56.

La ligne IO/M sélectionne soit la mémoire RAM2, soit le circuit 57 d'entrée/sortie. Les lignes RD et WR commandent les opérations de lecture/écriture et sont reliées aux circuits de commandes appropriés de la mémoire RAM2 et du circuit 57. The IO / M line selects either the RAM2 memory or the input / output circuit 57. The lines RD and WR control the read / write operations and are connected to the appropriate control circuits of the memory RAM2 and of the circuit 57.

Le microprocesseur-est synchronisé par une horloge Q qui peut être un ##-artz, il transmet des signaux d'horloge sur la ligne CLK à l'entrée IN du compteur de temps CT4. La ligne
RESET out est reliée a l'entrée du circuit 57 et permet d'initialiser le système en mode d!entree/sortie. The microprocessor is synchronized by a clock Q which can be a ## - artz, it transmits clock signals on the line CLK to the input IN of the time counter CT4. Line
RESET out is connected to the input of circuit 57 and allows the system to be initialized in input / output mode.

La sortie du compteur de temps CT54 est reliée a l'entrée IIT du microprocesseur 51 pour délivrer un signal d'interruption du traitement qui est en cours lorsque la valeur du compte initialement chargée a l'intérieur du compteur de temps CT4 est épuisée. Le microprocesseur 51 est également relié par ses lignes de données et d'adresse à une mémoire morte 57bis dans laquelle figurent inscrits les microprogrammes nécessaires à la transmission et à la réception des données par l'unite. The output of the time counter CT54 is connected to the input IIT of the microprocessor 51 to deliver a signal to interrupt the processing which is in progress when the value of the account initially loaded inside the time counter CT4 is exhausted. The microprocessor 51 is also connected by its data and address lines to a read-only memory 57bis in which the microprograms necessary for the transmission and reception of the data by the unit appear.

La figure 6 représente l'évolution dans le temps d'un message transmis sur le conducteur 11. La transmission d'un message comportant 8 octets s'effectue sur 10 moments. Le premier moment est utilisé à transmettre le signal de début de message ou signal START, les moments 2 à 9 sont utilisés pour la transmission du message proprement dit, et le 10ème moment peut transmettre le bit de parité du message.FIG. 6 represents the evolution over time of a message transmitted on the driver 11. The transmission of a message comprising 8 bytes takes place over 10 moments. The first moment is used to transmit the message start signal or START signal, moments 2 to 9 are used for the transmission of the message itself, and the 10th moment can transmit the parity bit of the message.

Le récepteur reçoit les signaux transmis dans ces 10 moments, pour effectuer un contrôle de parité et mémorise le résultat.The receiver receives the signals transmitted in these 10 moments, to perform a parity check and memorizes the result.

Lorsque tous les octets d'informations sont reçus l'octet de contrôle est mis en oeuvre pour détecter les erreurs éventuelles. L'U S concernée peut ensuite donner un code 'erreur de transmission dans sa réponse.When all the information bytes are received, the control byte is used to detect any errors. The U S concerned can then give a transmission error code in its response.

Les 8 bits d'information constituant un octet sont transférés en série sur le conducteur ll et sont rangés successivement dans le registre R7 de la mémoire RAM2.The 8 bits of information constituting a byte are transferred in series on the conductor ll and are stored successively in the register R7 of the memory RAM2.

Ce transfert s'effectue par lecture successive de la porte
PA57, transfert successif dans le registre accumulateur du microprocesseur récepteur et transfert après alignement du registre accumulateur dans le registre R7 de la mémoire RAM2.This transfer is carried out by successive reading of the door
PA57, successive transfer to the accumulator register of the receiving microprocessor and transfer after alignment of the accumulator register to the register R7 of the memory RAM2.

A chaque nouveau bit transféré un bit de parité est calculé en tenant compte de la parité des bits déjà reçus, le résultat du calcul est consigné dans le registre R8 de la mémoire RAM2. Le bit de fin de message qui sert aussi de bit de parité pour le message transmis est comparé au bit de parité calculé et mémorisé dans le registre R8, s'il y a égalité de valeur entre les deux bits la transmission sera reconnue comme correcte, sinon, cette anomalie sera signalée à l'émetteur par émission au niveau du récepteur du signal
ER.At each new bit transferred, a parity bit is calculated taking into account the parity of the bits already received, the result of the calculation is recorded in the register R8 of the memory RAM2. The end of message bit which also serves as a parity bit for the transmitted message is compared with the parity bit calculated and stored in register R8, if there is an equality of value between the two bits the transmission will be recognized as correct, otherwise, this anomaly will be reported to the transmitter by transmission to the signal receiver.
ER.

La figure 7 est une représentation du circuit PA57 de la figure 5. Ce circuit se compose des amplificateurs trois états 708 et 709 munis de leurs portes de commande 710 et 711. La sortie de l'amplificateur 708 est reliée à l'entrée de l'amplificateur 709, ces deux amplificateurs sont connectés au conducteur 11 de façon à pouvoir utiliser l'amplificateur 708 pour transmettre les données (1/01), sur le conducteur 11 et l'amplificateur 709 pour recevoir les données (I/O), transmises sur le conducteur 11.FIG. 7 is a representation of the circuit PA57 of FIG. 5. This circuit consists of the three-state amplifiers 708 and 709 provided with their control gates 710 and 711. The output of the amplifier 708 is connected to the input of the amplifier 709, these two amplifiers are connected to conductor 11 so that the amplifier 708 can be used to transmit the data (1/01), on the conductor 11 and the amplifier 709 to receive the data (I / O), transmitted to the driver 11.

La porte 711 commande l'amplificateur 708 lorsqu'elle est sélectionnée par la combinaison XXXX0001 reçue par l'organe de commande 56, par la ligne I0/M, et lorsqu'il s'agit d'un ordre d'écriture WR transmis par le microprocesseur 51. De même, la porte 710 commande l'amplificateur 709 lorsqu'elle est sélectionnée, par la combinaison XXXX0001, la ligne IO/M, et cette fois lorsqu'il s'agit d'un ordre de lecture RD transmis par le microprocesseur 51. Les amplificateurs 708 et 709 peuvent être initialisés par le signal RESET. La liaison 12 est reliée à la sortie Q du basculeur JK 701. Les entrées
J et K de ce basculeur sont commandées par le circuit de
commande 56.Il est placé, dans l'état 1 logique lorsque la
combinaison XXXX0010 est appliquée à l'entrée du circuit de commande 56 et il est placé dans l'état 0 pour la combinaison XXXX00ll appliquée à ce même circuit de commande.The gate 711 controls the amplifier 708 when it is selected by the combination XXXX0001 received by the control member 56, by the line I0 / M, and when it is a write order WR transmitted by the microprocessor 51. Similarly, the gate 710 controls the amplifier 709 when it is selected, by the combination XXXX0001, the line IO / M, and this time when it is a read order RD transmitted by microprocessor 51. Amplifiers 708 and 709 can be initialized by the RESET signal. Link 12 is connected to output Q of rocker JK 701. The inputs
J and K of this rocker are controlled by the circuit of
56. It is placed in logic state 1 when the
combination XXXX0010 is applied to the input of the control circuit 56 and it is placed in state 0 for the combination XXXX00ll applied to this same control circuit.

La liaison 13 est appliquée à l'entrée de l'amplificateur 3 états 704 dont la sortie est reliée à la ligne de donnée I03 du microprocesseur 51. La deuxième entrée de l'amplificateur trois états 704 est commandée par le circuit de commande 56 pour la combinaison binaire XXXX0l0l cette combinaison est appliquée par le microprocesseur 51 à l'entrée du circuit de commande 56 pour tester l'état de la ligne 13. La liaison 13 est aussi reliée à la sortie de l'amplificateur trois états 706 dont l'entrée est reliée à la sortie Q du basculeur 707.Le basculeur 707 a ses entrées J et K commandées par le circuit de commande 56 et prend l'état 1 logique lorsque la combinaison XXXX0ll0 est appliquée à l'entrée du circuit de commande~56, et il est placé dans l'état 0 pour la combinaison XXXX0lll appliquée à ce même circuit de commande.The link 13 is applied to the input of the 3-state amplifier 704, the output of which is connected to the data line I03 of the microprocessor 51. The second input of the three-state amplifier 704 is controlled by the control circuit 56 for the binary combination XXXX0l0l this combination is applied by the microprocessor 51 to the input of the control circuit 56 to test the state of the line 13. The link 13 is also connected to the output of the three-state amplifier 706 including input is connected to the output Q of the rocker 707. The rocker 707 has its inputs J and K controlled by the control circuit 56 and takes the logic state 1 when the combination XXXX0ll0 is applied to the input of the control circuit ~ 56 , and it is placed in state 0 for the combination XXXX0lll applied to this same control circuit.

Le circuit de commande est représenté à la figure 8. Il s'agit d'un simple circuit de décodage des combinaisons binaires formées par les 4 bits de parité les plus faibles du registre 53. Les circuits 801, 809, 810, 811 et 809bis décodent la combinaison XXXX0000 pour appliquer par la sortie de la porte et 801 le signal de commande C/S au registre d'état 55. Les circuits 802, 812, 813 et 809bis décodent la combinaison XXXX0001 pour appliquer par la sortie de la porte et 802 le signal de commande PA(l1) aux circuits 710 et 711 du circuit d'entrée-sortie PA(57).Les circuits 803, 814, 815 et 809bis décodent la combinaison XXXX0010 et appliquent le signal de commande (12=1) au basculeur 701 du circuit Pu57. Les circuits 804, 816 et 809bis décodent la combinaison
XXXX0011 et appliquent- le signal de commande (12=0) au basculeur 701 du circuit PA57. Les circuits 805, 817, 818 et 809bis décodent la combinaison XXXX0100 et appliquent le signal CT pour commander le compteur de temps CT 54. Les circuits 806, 819 et 809bis décodent la combinaison xxxxolol et appliquent le signal "Test 13" à l'entrée de la porte 705 du circuit PA 57.Les circuits 807, 820 et 809bis décodent la
combinaison XXXX0110 et appliquent le signal (13=1) à
l'entrée de la porte 713 du circuit PA57 pour commander la mise à 1 logique du basculeur 707. Les circuits 808 et 809bis décodent la combinaison XXXX0lll et appliquent le signal
(13=0) à l'entrée de la porte 712 du basculeur 707 pour commander sa mise à 0.The control circuit is represented in FIG. 8. It is a simple circuit for decoding the bit combinations formed by the 4 weakest parity bits of the register 53. The circuits 801, 809, 810, 811 and 809bis decode the combination XXXX0000 to apply by the output of the door and 801 the control signal C / S to the status register 55. The circuits 802, 812, 813 and 809bis decode the combination XXXX0001 to apply by the output of the door and 802 the PA control signal (l1) on circuits 710 and 711 of the PA input-output circuit (57). Circuits 803, 814, 815 and 809bis decode the combination XXXX0010 and apply the control signal (12 = 1) to rocker 701 of the Pu57 circuit. Circuits 804, 816 and 809bis decode the combination
XXXX0011 and apply the control signal (12 = 0) to the rocker 701 of the PA57 circuit. The circuits 805, 817, 818 and 809bis decode the combination XXXX0100 and apply the signal CT to control the time counter CT 54. The circuits 806, 819 and 809bis decode the combination xxxxolol and apply the signal "Test 13" to the input of door 705 of circuit PA 57. Circuits 807, 820 and 809bis decode the
combination XXXX0110 and apply the signal (13 = 1) to
the input of door 713 of circuit PA57 to control the setting to 1 of logic of rocker 707. Circuits 808 and 809bis decode the combination XXXX0lll and apply the signal
(13 = 0) at the input of door 712 of rocker 707 to control its setting to 0.

Les circuits 808bis, 821, 822 et 823 décodent la combinaison
XXXX1000 et appliquent le signal Test 12 à l'entrée de l'amplificateur 714 pour tester l'état de la ligne 12.Circuits 808bis, 821, 822 and 823 decode the combination
XXXX1000 and apply the Test 12 signal to the input of amplifier 714 to test the state of line 12.

La figure 9 donne une représentation des registres de travail contenus dans un microprocesseur du type 8080 ou 8085. Le registre A correspond à l'accumulateur.FIG. 9 gives a representation of the working registers contained in a microprocessor of the 8080 or 8085 type. The register A corresponds to the accumulator.

Les registres B, C, D, E sont des registres de travail et sont spécialisés pour recevoir des données. Les registres H et L sont des registres d'adresse. Le registre SP contient l'adresse d'un registre de pile et est utilisé lors des interruptions de traitement pour pointer vers l'adresse d'une pile en mémoire pour sauver le contenu de certains registres du microprocesseur ou pour reprendre des traitements interrompus. Le registre PC est le compteur de programme et permet dans l'exécution d'un programme le passage à l'instruction suivante. Le registre I est un registre d'index qui permet l'adressage de données par indexation.The registers B, C, D, E are working registers and are specialized for receiving data. The registers H and L are address registers. The SP register contains the address of a stack register and is used during processing interruptions to point to the address of a memory stack to save the content of certain microprocessor registers or to resume interrupted processing. The PC register is the program counter and allows the execution of the next instruction in the execution of a program. The register I is an index register which allows the addressing of data by indexing.

Les détails relatifs à la fonctionnalité de ces registres sont donnés dans le livre intitulé "les microprocesseurs" de
Pierre Le Beux et Rodnay Zaks édité par la Société d'édition
Sybex - 313 rue Leçourbe 75015 PARIS - C 1977.The details relating to the functionality of these registers are given in the book entitled "microprocessors" of
Pierre Le Beux and Rodnay Zaks edited by the Publishing Company
Sybex - 313 rue Leçourbe 75015 PARIS - C 1977.

L'organigramme de la figure 10 représente les différentes étapes nécessaires au déroulement du microprogramme exécuté par le microprocesseur d'une unité émettrice pour l'émission d'un octet. A l'étape 101 le microprocesseur émetteur de cette unité positionne la ligne Il de liaison à l'état 0 logique et charge le compteur de temps à la valeur du temps nécessaire pour l'émission du signal START et de l'octet qui suit de la façon représentée sur la figure 6. La fin de l'émission émiss du signal START provoque une interruption du microprocesseur 51. L'octet à transférer, contenu dans le registre R7 de la mémoire RAM2, est alors chargé dans le registre accumulateur A du microprocesseur 51 pour tester la valeur du premier bit étape 102).La porte Pu 57 transmet la valeur correspondante du premier bit lu dans le registre R7 et sur le conducteur li aux etapes 103 et 104. A l'étape 105 le bit de parité correspondant au message à transmettre est calculé et transmis dans une position de bit du registre R8 de la mémoire RAM2. A l'étape 108 le contenu du registre R7 est décalé d'une position binaire vers la gauche.The flow diagram of FIG. 10 represents the different steps necessary for the progress of the microprogram executed by the microprocessor of a transmitting unit for the transmission of a byte. In step 101, the transmitting microprocessor of this unit positions the line II of connection at the logic 0 state and loads the time counter at the value of the time necessary for the emission of the signal START and the byte which follows from the way represented in FIG. 6. The end of the emission of the START signal causes an interruption of the microprocessor 51. The byte to be transferred, contained in the register R7 of the memory RAM2, is then loaded in the accumulator register A of the microprocessor 51 to test the value of the first bit step 102). The gate Pu 57 transmits the corresponding value of the first bit read in the register R7 and on the conductor linked in steps 103 and 104. In step 105 the corresponding parity bit the message to be transmitted is calculated and transmitted in a bit position of the register R8 of the memory RAM2. In step 108 the content of the register R7 is shifted by a binary position to the left.

Ce processus se reproduit à chaque signal d'interruption délivré- par le compteur de temps, il se termine lorsque tous les bits de l'octet ont été successivement transférés.This process is repeated at each interrupt signal issued by the time counter, it ends when all the bits of the byte have been successively transferred.

L'étape 107 consiste à vérifier que tous les bits ont été transférés. A étape 109 le bit de parité mémorisé dans le registre R8 est à son tour transféré. Le récepteur peut alors comparer la parité des bits de l'octet reçu, au bit de parité qu'il a également reçu. S'il y a colncidence le cycle de transmission s'achève (étape 112). S'il n'y a pas coïncidence, le récepteur signale à l'émetteur qu'il y a erreur (signal ER figure 3) et un nouveau cycle de transmission est exécuté a partir de l'étape 101.Step 107 consists in verifying that all the bits have been transferred. In step 109, the parity bit stored in the register R8 is in turn transferred. The receiver can then compare the bit parity of the byte received, with the parity bit it also received. If there is a coincidence, the transmission cycle ends (step 112). If there is no coincidence, the receiver signals to the transmitter that there is an error (signal ER FIG. 3) and a new transmission cycle is executed from step 101.

La figure 11 est un organigramme montrant les opérations effectuées par le récepteur lorsqu'il est en attente d'un message en provenance de l'émetteur. Ces tests se font par lectures répétées de l'état de la ligne de transmission 11. A l'étape 114, la porte PA 57 est lue de façon répétée tant que l'état de la ligne 11 est à 0. Lorsque l'état de la ligne devient 1 (étape 115) le compteur CT 54 est chargé à une valeur de temps prédéterminée (étape 116) de façon à occasionner une interruption du traitement du microprocesseur et provoquer une lecture de l'état de la porte PA 57 lorsque cette valeur de temps est épuisée. Ce test a lieu à l'étape 122.Si à cette étape, l'état de la porte est à 1, le récepteur se met en attente du signal START, par contre, si l'état de la porte est à 0 il faut en conclure que le test effectué à l'étape 115 a eu lieu sur une grandeur erronée par exemple un parasite, le récepteur retourne alors à l'étape 114.Figure 11 is a flowchart showing the operations performed by the receiver when it is waiting for a message from the transmitter. These tests are carried out by repeated readings of the state of the transmission line 11. In step 114, the gate PA 57 is read repeatedly as long as the state of the line 11 is at 0. When the state of the line becomes 1 (step 115) the counter CT 54 is loaded at a predetermined time value (step 116) so as to cause an interruption in the processing of the microprocessor and cause a reading of the state of the gate PA 57 when this time value is exhausted. This test takes place in step 122. If in this step the state of the door is 1, the receiver waits for the START signal, on the other hand, if the state of the door is 0 it is necessary conclude that the test carried out in step 115 took place on an erroneous quantity, for example a parasite, the receiver then returns to step 114.

La figure 12 est une représentation de la séquence de réception du signal START. A l'étape 125 le récepteur lit l'état de la porte PA 57. Le compteur de temps CT 54 est chargé à une valeur de temps prédéterminée N2 dès que l'état du conducteur 11 prend la valeur 0. Cette valeur de temps est décrémentée à l'étape 129 au rythme de l'horloge interne du microprocesseur jusqu'# atteindre la valeur 0 (étape 130). Le passage à zéro du compteur CT provoque une interruption du microprocesseur qui effectue alors une opération de lecture de la porte -PA7, si à cet instant de la séquence le conducteur 11 présente toujours la valeur 0, il y a confirmation qu'il s'agit bien d'un signal START et non d'un parasite, la lecture de l'octet (étape 134) pourra alors s'effectuer.FIG. 12 is a representation of the sequence of reception of the START signal. In step 125 the receiver reads the state of the gate PA 57. The time counter CT 54 is loaded at a predetermined time value N2 as soon as the state of the conductor 11 takes the value 0. This time value is decremented in step 129 at the rate of the internal clock of the microprocessor until # reach the value 0 (step 130). The zero crossing of the counter CT causes an interruption of the microprocessor which then performs a reading operation of the gate -PA7, if at this instant of the sequence the conductor 11 still has the value 0, there is confirmation that it is this is a START signal and not a parasite, the reading of the byte (step 134) can then be carried out.

La figure 13 est une représentation de la séquence de lecture d'un octet. Le compteur de temps CT 54 est chargé à une valeur de temps correspondant au temps nécessaire à la lecture des 8 bits transmis. Si la durée d'un bit est de lms, la valeur du temps de transmission chargée dans le compteur
CT 54 est de 8ms. Chaque transfert d'un bit provoque une
interruption du microprocesseur récepteur (étape 136) pour l'autoriser à mémoriser dans le registre R7 le bit lu sur la porte PA7, effectuer un calcul de parité sur les bits déjà
reçus avec celui qui vient d'être reçu et charger le résultat
de calcul de la parité dans le registre R8 (étape 137).FIG. 13 is a representation of the reading sequence of a byte. The CT 54 time counter is loaded with a time value corresponding to the time necessary to read the 8 bits transmitted. If the duration of a bit is lms, the value of the transmission time loaded in the counter
CT 54 is 8ms. Each transfer of a bit causes a
interruption of the receiving microprocessor (step 136) to authorize it to memorize in the register R7 the bit read on the gate PA7, perform a parity calculation on the bits already
received with the one just received and load the result
parity calculation in the register R8 (step 137).

Lorsqu'un octet a été transféré dans le registre R7, le
compteur CT4 prend l'état 0 en même temps qu'est reçu le bit
de parité transmis par l'émetteur. Une comparaison a alors
lieu entre# le bit transféré par l'émetteur et le bit précédemment calculé et mémorisé dans le registre R8 du
récepteur (étape 140). S'il y a correspondance entre les 2
bits de parité, la transmission s'est effectuée sans erreur
et est considérée comme terminée, par contre s'il y a une
différence d'état entre les 2 bits de parité, il y a erreur
de transmission, cette erreur est signalée à l'émetteur en
forçant à l'état 0 le conducteur 11 (étape 142) et la
séquence de test de l'état de la porte PA 57 est reprise
(étape 113).When a byte has been transferred to the R7 register, the
counter CT4 takes state 0 at the same time as the bit is received
parity transmitted by the issuer. A comparison then
place between # the bit transferred by the transmitter and the bit previously calculated and stored in the register R8 of the
receiver (step 140). If there is a correspondence between the 2
parity bits, the transmission was carried out without error
and is considered complete, however if there is a
state difference between the 2 parity bits, there is an error
this error is signaled to the transmitter in
forcing the conductor 11 (step 142) and the
PA 57 door condition test sequence is resumed
(step 113).

Le système de scrutation de l'état du conducteur 11 et de
délivrance des signaux d'interruption permet la
synchronisation de l'envoi des messages à l'émission sur le
fonctionnement de la station qui reçoit. On réalise ainsi un
double niveau d'asynchronisme qui est : indépendant des
fonctions traitées au niveau de chaque station, car en dehors
des périodes d'interruption, les-stations peuvent se livrer à
l'exécution d'autres tâches complètement indépendantes les
unes des autres, et indépendant des programmes du récepteur
puisque les interruptions peuvent être produits à tout
instant.The system for scanning the state of the driver 11 and of
issuance of interrupt signals allows the
synchronization of the sending of messages to the transmission on the
operation of the receiving station. We thus realize a
double level of asynchronism which is: independent of
functions processed at each station, because outside
downtime, stations may engage in
performing other completely independent tasks the
from each other, and independent of receiver programs
since interrupts can be produced at any
instant.

Les séquences qui viennent d'être décrites pourront être
réalisées à l'aide de la liste des instructions suivantes inscrite dans la mémoire PROM7bis de la figure 2 en utilisant
les instructions du microprocesseur INTEL 8080.The sequences which have just been described may be
carried out using the list of the following instructions written in the memory PROM7bis of FIG. 2 using
the instructions of the INTEL 8080 microprocessor.

EMISSION
Instructions Commentaires 100 OUT PA Porte A (----0 101 LHLD 102 NOVA,M (Initialisation du
compteur CT4) 103 MOV CT,A CT ±--- A 104 LHLD 105 MOV B,M B (----0
INT (Interruption comp
teur de temps) 106 LDA A ---- 8 107 SBB B 108 JZ NEXT (113) 109 LDA A ----R7 10A OUT porte A 10B MOV C,A C ±---A 10C ANA Masque 1 000 000 10D XRA,N Calcul de parité A 10E LHLD A0 R8 + A0 10F MOV M,A parité dans R8 110 MOV A,C A ±--- R7 111 RLC décalage R7 112 MOV M, A R7 --A 113 LDA A f---- R8 114 OUT porte A 115 NOP 116 IN porte A 117 CPI Si 1 = Erreur 118 JNC NEXT (100) 119 RET Fin
Test Porte
llA IN Porte A A0 Etat de PA7 11B CMP M Comparer Ao à 1
faire S=1 dans PSW si # 11C RM NEXT=(llA) si 5=1 retour en IIA llD LHLD Charger H, L avec le
contenu de la mémoire
trouvé aux adresses qq
et PP. A N
IIE MOV CT,A CT ---- N 11F RET
START 121 IN Porte A 122 CMP M Faire S ±- 1 dans PSW si # 123 RM NEXT (121) Retour en 121 si 5=1 124 LHLD 125 MOV A,M 126 MOV CT,A 127 RET
INT.START 128 PUSH PSW Sauver A et PSW 129 IN PORTE A 12A CMP M Faire Z=0 de PSW
Si porte = 0 12B RM NEXT (128) si Z=1 retour en 128 12C CNZ Lecture Octet
LECTURE OCTET 12D LHLD 12E MOV A,M 12F MOV CT, A 130 LX1 B B ---- 0 131 RET
INT 132 LHLD 133 MOV A, M 134 RLC 135 MOV D, A 136 IN Porte A 137 MOV E,A 138 LHLD Adressage de R8 139 XRA Parité dans A 13A MOV M,A Parité dans R8 13B MOV AE 13C ORA D 13D LHLD Adressage de R7 13E MOV M,A R7 f---- A 13F INX B 140 LDA A s 8 141 SBB B 142 JP Z f---- 1 de PSW sur =0 143 RET 144 MOV A,E 145 LHLD Adressage de R8 146 CMP M 147 JZ NEXT (149) Faire Z=1 de PSW s'il
y a égalité 148 Fin 149 OUT porte A 150 CALL test porte
La transmission d'un message comprenant plusieurs octets s'effectue en répétant autant de fois les opérations précédentes qu'il y a d'octets dans le message.PROGRAM
Instructions Comments 100 OUT PA Gate A (---- 0 101 LHLD 102 NOVA, M (Initialization of
counter CT4) 103 MOV CT, A CT ± --- A 104 LHLD 105 MOV B, MB (---- 0
INT (Comp interrupt
time) 106 LDA A ---- 8 107 SBB B 108 JZ NEXT (113) 109 LDA A ---- R7 10A OUT door A 10B MOV C, AC ± --- A 10C ANA Mask 1 000 000 10D XRA, N Parity calculation A 10E LHLD A0 R8 + A0 10F MOV M, A parity in R8 110 MOV A, CA ± --- R7 111 RLC offset R7 112 MOV M, A R7 --A 113 LDA A f-- - R8 114 OUT door A 115 NOP 116 IN door A 117 CPI If 1 = Error 118 JNC NEXT (100) 119 RET End
Door Test
llA IN Gate A A0 State of PA7 11B CMP M Compare Ao to 1
do S = 1 in PSW if # 11C RM NEXT = (llA) if 5 = 1 return to IIA llD LHLD Charger H, L with
memory contents
found at addresses qq
and PP. YEAR
IIE MOV CT, A CT ---- N 11F RET
START 121 IN Gate A 122 CMP M Do S ± - 1 in PSW if # 123 RM NEXT (121) Return to 121 if 5 = 1 124 LHLD 125 MOV A, M 126 MOV CT, A 127 RET
INT.START 128 PUSH PSW Save A and PSW 129 IN DOOR A 12A CMP M Make Z = 0 of PSW
If gate = 0 12B RM NEXT (128) if Z = 1 return to 128 12C CNZ Read Byte
READING OCTET 12D LHLD 12E MOV A, M 12F MOV CT, A 130 LX1 BB ---- 0 131 RET
INT 132 LHLD 133 MOV A, M 134 RLC 135 MOV D, A 136 IN Door to 137 MOV E, A 138 LHLD Addressing of R8 139 XRA Parity in A 13A MOV M, A Parity in R8 13B MOV AE 13C ORA D 13D LHLD Addressing of R7 13E MOV M, A R7 f ---- A 13F INX B 140 LDA A s 8 141 SBB B 142 JP Z f ---- 1 of PSW on = 0 143 RET 144 MOV A, E 145 LHLD Addressing of R8 146 CMP M 147 JZ NEXT (149) Make Z = 1 of PSW if
there is a tie 148 End 149 OUT door A 150 CALL door test
The transmission of a message comprising several bytes is carried out by repeating as many times the previous operations as there are bytes in the message.

Pour l'émission le microprocesseur émetteur positionne en début d'émission la ligne 12 à l'état 1 logique par action sur le basculeur 701 et il maintient la ligne 12 à 1 jusqu'à la fin de l'émission. L'accusé de réception est fourni au microprocesseur émetteur par l'état de la ligne 13 qui doit prendre l'état 1 logique. La lecture de l'état de la ligne 13 est effectuée par le microprocesseur par lecture de l'état de l'amplificateur 704.For transmission, the transmitting microprocessor positions line 12 at the start of transmission at logic state 1 by action on rocker 701 and maintains line 12 to 1 until the end of transmission. The acknowledgment of receipt is supplied to the transmitting microprocessor by the state of the line 13 which must take the logical state 1. The state of line 13 is read by the microprocessor by reading the state of amplifier 704.

A la réception, le microprocesseur récepteur teste l'état de la ligne 12 à l'aide de l'amplificateur 714 et envoie un accusé de réception en positionnant la ligne 13 à l'état 1 par action sur le basculeur 707. Le signal 13 est remis à zéro soit après un préambule d'interrogation soit après que l'unité réceptrice ait reçu les signaux de contrôle.On reception, the receiving microprocessor tests the state of the line 12 using the amplifier 714 and sends an acknowledgment of receipt by positioning the line 13 in state 1 by action on the rocker 707. The signal 13 is reset either after an interrogation preamble or after the receiving unit has received the control signals.

La figure 14 donne un exemple de réalisation pratique d'une machine dont l'architecture est conçue autour d'un I S A M.Figure 14 gives a practical example of a machine whose architecture is designed around an I S A M.

S'il s'agit d'une caisse enregistteuse ordinaire.If it is an ordinary cash register.

La première U S (1) assure la gestion du clavier et de l'affichage. Dans ce but, il suffît que 1'U P demande à cette
U S d'une façon globale - afficher les informations suivantes - écouter le clavier.The first US (1) manages the keyboard and the display. For this purpose, it is sufficient that the UP request this
US globally - display the following information - listen to the keyboard.

En fonction des touches sélectionnées par l'opérateur l'U P donne des ordres aux différentes U S non sans avoir préalablement fait les contrôles et les calculs classiques.Depending on the keys selected by the operator, the U P gives orders to the different U S not without having previously carried out the conventional checks and calculations.

La deuxième U S (2) assure la gestion de l'imprimante destinée à délivrer le ticket et imprimer le journal de fond.The second U S (2) manages the printer intended to issue the ticket and print the background journal.

La troisième U S (3 > peut être optionnelle et gère une ligne de télécommunication transformant ainsi très simplement cette caisse en terminal point de vente.The third U S (3> can be optional and manages a telecommunication line thus very simply transforming this cash register into a point of sale terminal.

On voit ici la souplesse apportée par 1'I S A M ainsi que la facilité de câblage apportée par le faible nombre de liaisons. Here we see the flexibility provided by the I S A M as well as the ease of wiring provided by the low number of connections.

Une quatrième U S (4) peut être connectée, soit à l'intérieur de la caisse enregistreuse, soit à l'extérieur pour des questions d'encombrement. Cette quatrième U S peut être dédiée à un lecteur de badge ou tout autre périphérique donnant à la caisse enregistreuse des fonctionnalités complémentaires.A fourth U S (4) can be connected, either inside the cash register or outside for reasons of space. This fourth U S can be dedicated to a badge reader or any other device giving the cash register additional functions.

Il va de soit que toutes ces extensions supposent que le programme de 1'U P les supporte, ce qui ne pose aucun problème particulier hormis la taille mémoire associée.It goes without saying that all these extensions assume that the U P program supports them, which poses no particular problem apart from the associated memory size.

L'exemple qui vient d'être donné d'une réalisation préférée de l'invention n'est nullement limitatif, il va de soit que tout homme de l'art bien au fait des techniques de traitement de l'information pourra concevoir d'autres modes de réalisation de l'invention sans pour autant sortir de son cadre. The example which has just been given of a preferred embodiment of the invention is in no way limiting, it goes without saying that any person skilled in the art well versed in information processing techniques will be able to design other embodiments of the invention without departing from its scope.

Claims

1. Device for the transmission of asynchronous signals between several units of an information processing system, each unit being provided with processing means, means for transmitting and receiving information exchanged with the other units, characterized in what it includes in each unit means for establishing on the same transmission line the connection of said units to each other, said connection means comprising bidirectional dialogue means for transmitting information between the units by variation of the amplitude of a single signal associated with a means of transmitting a signal for activating the transmission line when the unit is in transmission mode and with a means of transmitting a signal d 'acknowledgment when the unit is in reception mode.

2. Device according to claim 1 characterized in that the processing means of each unit are constituted by monolithic microprocessors.

3. Device according to claim 1 characterized in that each unit can indifferently take the role of main unit or secondary unit in the system.

4. Device according to claims 1 and 3 characterized in that one of the interface links transmits a request from the main unit to the secondary units when it is activated by said activation means.

5. Device according to claims 1 and 3 characterized in that one of the interface links transmits a response from the secondary units to the main unit when it is activated by said means for transmitting the acknowledgment signal.

6. Device according to any one of claims 1, 2, 4 and 5 characterized in that the activation command is transmitted on a single link connecting the transmitting unit to the receiving units by varying the amplitude of a single signal.

7. Device according to any one of claims 1, 2, 4 and 5 characterized in that the acknowledgment command is transmitted on a single link connecting the receiving unit to the other units by varying the amplitude of a single signal.

8. Device according to claim 1 characterized in that each secondary unit has address recognition means.

9. Device according to claim 7 characterized in that each secondary unit has means for detecting and controlling the permanent level of the response link to the main unit.

10. Device according to claim 1 characterized in that the main unit has means for detecting and controlling the permanent level of the request link to the secondary units.

11. Device according to claim 1 characterized in that each secondary unit has means of recognition and execution of orders sent by the main unit to the bidirectional link.

12. Device according to claim 1 characterized in that the main unit has means for interrogating each secondary unit.

13. Device according to claim 1 characterized in that the information sent in the form of asynchronous trains of binary digits preceded by a start digit and followed by a permanent level corresponding to the rest level of the link.

14. Device according to claim 12 characterized in that the main gunite has means for synchronizing the trains of asynchronous binary digits.