FR2461300A1

FR2461300A1 - Multiple computers with access to common memory - have interface unit based on address and data multiplexer

Info

Publication number: FR2461300A1
Application number: FR8015152A
Authority: FR
Inventors: Brian James Edwards; Nicholas Anthony Doran
Original assignee: Lucas Industries Ltd
Current assignee: ZF International UK Ltd
Priority date: 1979-07-10
Filing date: 1980-07-08
Publication date: 1981-01-30
Also published as: JPS5619164A; DE3026100A1

Abstract

A digital processing system has two computers each with built-in clock generators of different rates operating with a common memory. The system is applied to fuel flow control systems in which two microprocessors are used. One processor has priority of access to the contents of a read-write memory, such that the second processor may only communicate during off periods. The access requirements are controlled by an interface unit (55) based around an address and data multiplexer (60) controlling the transfers to and from the bases (45) connected to the processors and to the memory (61).

Description

APPAREIL DE CALCUL NUMERIQUE
COMPORTANT DEUX DISPOSITIFS DE CALCUL NUMERIQUE
DONT CHACUN EST COMMANDE PAR SA PROPRE HORLOGE
La présente invention se rapporte à un appareil de calcul numérique.DIGITAL CALCULATION APPARATUS
COMPRISING TWO DIGITAL CALCULATION DEVICES
EACH OF WHICH IS CONTROLLED BY ITS OWN CLOCK
The present invention relates to a digital computing apparatus.

Le besoin que peut se faire sentir de disposer d'un appareil de calcul, comportant des dispositifs de calcul numériques distincts qui sont commandés chacun par leur propre horloge et qui doivent coopérer d'une manière qui nécessite le report de données de l'un à l'autre, ces deux dispositifs ayant accès à des données emmagasinées ou mémorisées, dans une même mémoire. Si les horloges respectives de ces dispositifs ont des fréquences différentes, il est difficile d'obtenir qu'un seul à la fois de ces dispositifs de calcul puisse avoir accès à cette mémoire. The need that may arise for having a calculating device, comprising separate digital calculating devices which are each controlled by their own clock and which must cooperate in a way which requires the transfer of data from one to the other, these two devices having access to data stored or stored in the same memory. If the respective clocks of these devices have different frequencies, it is difficult to obtain that only one at a time of these computing devices can have access to this memory.

L'invention concerne un appareil grâce auquel deux dispositifs de calcul numérique peuvent, sans se géner l'un l'autre, avoir accès à une même mémoire, même s'ils comportent des horloges de commande ayant des fréquences différences. The invention relates to an apparatus by means of which two digital computing devices can, without interfering with each other, have access to the same memory, even if they include control clocks having different frequencies.

L'invention vise également un appareil dans lequel l'accès de l'un desdits dispositifs de calcul à la mémoire unique est commandé par l'horloge de ce dispositif, l'accès de l'autre dispositif à cette mémoire unique ne pouvant avoir lieu que lorsqu'il n'y a pas report de données entre le premier dispositif et cette mémoire. The invention also relates to an apparatus in which the access of one of said calculation devices to the single memory is controlled by the clock of this device, the access of the other device to this single memory cannot take place only when there is no data transfer between the first device and this memory.

L'appareil selon l'invention permet d'obtenir ces résultats, grâce au fait qu'il est conçu de manière que le premier des dispositifs de calcul n'ait accès à la mémoire que pendant une alternance de chaque cycle de ses impulsions d'horloge et que le second dispositif de calcul ait accès à cette mémoire pendant l'autre alternance de chaque cycle d'une impulsion d'horloge du premier dispositif. A cette fin, un signal d'horloge modifié provenant des impulsions d'horloge du second dispositif est fourni en réponse à la demande faite par ce second dispositif d'avoir accès à la mémoire unique. Le second dispositif obtient un tel accès en réponse à un signal de commande qui est sensible à la coincidence entre ledit signal d'horloge modifié et ladite autre alternance d'impulsion d'horloge provenant du premier dispositif de calcul. The apparatus according to the invention makes it possible to obtain these results, thanks to the fact that it is designed so that the first of the calculation devices has access to the memory only during an alternation of each cycle of its clock and the second computing device has access to this memory during the other half-cycle of each cycle of a clock pulse from the first device. To this end, a modified clock signal from the clock pulses of the second device is provided in response to the request made by this second device to have access to the single memory. The second device obtains such access in response to a control signal which is sensitive to the coincidence between said modified clock signal and said other clock pulse alternation from the first computing device.

De façon plus précise, l'invention a pour objet un appareil de calcul numérique caractérisé par le fait qu'il comprend un premier dispositif de calcul numérique comportant une horloge de commande servant à fournir des impulsions ayant une première fréquence, et un second dispositif de calcul numérique comportant une horloge de commande servant à fournir des impulsions ayant une seconde fréquence, une mémoire, un bus de données reliant lesdits dispositifs et ladite mémoire, des moyens de synchronisation sensibles à un signal qui correspont à la demande faite par ledit second dispositif d'obtenir accès à ladite mémoire et sensibles également à un état périodique donné des impulsions d'horloge provenant dudit premier dispositif, lesdits moyens ayant pour règle de fournir un signal de commande dont la durée est comprise l'intérieur de l'un desdits états périodiques donnés, et des moyens sélecteurs sensibles à ce signal de commande et qui donnent audit second dispositif accès à ladite mémoire pendant la durée dudit signal de commande et audit premier dispositif accès à cette même mémoire en dehors de la durée de ce signal de commande. More specifically, the invention relates to a digital computing device characterized in that it comprises a first digital computing device comprising a control clock used to supply pulses having a first frequency, and a second computing device digital calculation comprising a control clock used to supply pulses having a second frequency, a memory, a data bus connecting said devices and said memory, synchronization means sensitive to a signal which corresponds to the request made by said second device '' gain access to said memory and also sensitive to a given periodic state of clock pulses coming from said first device, said means having as a rule to supply a control signal the duration of which is comprised within one of said periodic states given, and selector means sensitive to this control signal and which give said second device access to said memory re during the duration of said control signal and said first device access to this same memory outside the duration of this control signal.

Suivant une forme de réalisation préférée, lesdits moyens sélecteurs consistent en un circuit multiplexeur pour les signaux d'adresse et de données provenant desdits premier et second dispositifs de calcul. According to a preferred embodiment, said selector means consist of a multiplexer circuit for the address and data signals coming from said first and second calculation devices.

Suivant une autre forme de réalisation préférée, lesdits moyens de synchronisation comprennent des moyens destinés à retarder le début dudit signal de commande pendant un temps donné après le début de l'un desdits états périodiques donnés. According to another preferred embodiment, said synchronization means comprise means intended to delay the start of said control signal for a given time after the start of one of said given periodic states.

D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre, faite en regard des dessins annexés et donnant, à titre explicatif mais nullement limitatif, une forme de réalisation. Other characteristics and advantages of the invention will emerge from the description which follows, given with reference to the appended drawings and giving, by way of explanation but in no way limiting, an embodiment.

Sur ces dessins,
la Figure 1 est le schemade principe d'une installation de commande de circulation de carburant pour un moteur
la Figure 2 est le schéma de principe d'un appareil d'étalonnage destiné àcertaines parties de l'installation représentée sur la Figure 1
la Figure 3 est le schéma de principe d'un équipement d'essai de circulation de carburant, faisant partie de l'appareil représenté sur la Figure 2
la Figure 4 est le schéma de principe d'un calculateur numérique faisant partie de l'appareil de la Figure 2
la Figure 5 est le schéma d'un ensemble pour interface faisant partie du calculateur représenté sur la Figure 4
la Figure 6 représente un circuit de synchronisation faisant partie de l'ensemble pour interface de la Figure 5
la Figure 7 représente un circuit de temporisation faisant partie de l'équipement d'essai représenté sur la
Figure 3
la Figure 8 représente les impulsions de signaux qui se forment en différents endroits des circuits représentés sur les Figures 5 et 6
la Figure 9 représente la relation temporelle entre les impulsions d'horloge-et les signaux d'adresse et de données.provenant d'un dispositif de calcul numérique ; et
la Figure 10 indique comment la relation représentée par la Figure 9 se trouve modifiée par le circuit de temporisation de la Figure 7.In these drawings,
Figure 1 is the schemade principle of a fuel flow control installation for an engine
Figure 2 is the block diagram of a calibration device for certain parts of the installation shown in Figure 1
Figure 3 is a block diagram of fuel flow testing equipment, part of the apparatus shown in Figure 2
Figure 4 is the block diagram of a digital computer forming part of the apparatus of Figure 2
Figure 5 is the diagram of an interface assembly forming part of the computer shown in Figure 4
FIG. 6 represents a synchronization circuit forming part of the assembly for interface of FIG. 5
Figure 7 shows a timing circuit as part of the test equipment shown in the
Figure 3
Figure 8 shows the signal pulses which form at different locations in the circuits shown in Figures 5 and 6
Figure 9 shows the time relationship between the clock pulses and the address and data signals from a digital computing device; and
Figure 10 shows how the relationship shown in Figure 9 is changed by the timing circuit in Figure 7.

L'installation de commande de- circulation de carburant, telle que représentée sur la Figure 1 et destinée à un moteur 10, correspont, dans les grandes lignes, à l'installation décrite dans la demande de brevet britannique n0 41906/78. The fuel circulation control installation, as shown in FIG. 1 and intended for an engine 10, corresponds, in broad outline, to the installation described in British patent application No. 41906/78.

Cette installation comporte une pompe 11, un dispositif de mesure variable li sensible à une pression d'entrée P1 du moteur, une soupape d'étranglement, ou papillon, 13, asservie, commandée par pression, montée en série avec le dispositif 12, une commande asservie de pression 14 sensible à une différence de pressions entre la sortie et l'entrée du dispositif de mesure 12 et à des signaux électriques provenant d'un circuit de commande 15. This installation comprises a pump 11, a variable measurement device li sensitive to an inlet pressure P1 of the engine, a throttle valve, or butterfly valve, 13, controlled, pressure controlled, mounted in series with the device 12, a pressure controlled control 14 sensitive to a pressure difference between the output and the input of the measuring device 12 and to electrical signals coming from a control circuit 15.

Ce circuit de commande 15 est sensible à la température T du moteur, à la pression d'entrée PI et à un signal e, qui correspond à un angle d'incidence entre l'axe longitudinal du moteur 10 et sa direction de déplacement dans l'atmosphère environnante. Le circuit 15 comprend un ensemble micro-processeur numérique (mpu) 16, qui est commandé par une horloge 17 ; cet ensemble micro-processeur comporte une mémoire morte programmable (prom) et également un convertisseur analogique-numérique destiné aux signaux d'entrée T, P1, e ainsi qu'un convertisseur numérique analogique destiné à fournir des signaux de sortie à la commande asservie de pression 14.This control circuit 15 is sensitive to the temperature T of the engine, to the input pressure PI and to a signal e, which corresponds to an angle of incidence between the longitudinal axis of the engine 10 and its direction of movement in l surrounding atmosphere. The circuit 15 comprises a digital microprocessor (mpu) assembly 16, which is controlled by a clock 17; this microprocessor assembly comprises a programmable read only memory (prom) and also an analog-digital converter intended for the input signals T, P1, e as well as a digital analog converter intended to supply output signals to the servo-controlled of pressure 14.

Dans l'installation décrite ci-dessus, le papillon 13 assure la commande complète de la circulation de carburant à des valeurs données de o et de T, la commande ultérieure se faisant en fonction de e, T et P1. Afin que la circulation de carburant corresponde très exactement, dans de telles conditions, à celle qui est nécessaire pour les valeurs d'entrée détectées, malgré les tolérances sur les composants hydro-mécaniques et électro-mécaniques sur le papillon 13 et sur la commande 14, il est indispensable d'étalonner l'installation. In the installation described above, the butterfly valve 13 provides complete control of the fuel flow at given values of o and T, the subsequent control being carried out as a function of e, T and P1. So that the flow of fuel exactly matches, under such conditions, that which is necessary for the detected input values, despite the tolerances on the hydro-mechanical and electro-mechanical components on the throttle valve 13 and on the control 14 , it is essential to calibrate the installation.

L'appareil d'étalonnage représenté dans son ensemble sur la Figure 2, comporte un équipement d'essai de circulation de carburant, désigné dans son ensemble par la éférence 20, et décrit de façon plus. détaillée à-propos de la Figure 3. Cet équipement 20 comprend un dispositif de mesure 12, un papillon (ou soupape d'étranglement) 13, une commande asservie de pression 14 et un circuit 15 provenant de l'installation à étalonner. Cet appareil de la Figure 2 comprend en outre un calculateur 21, qui sera décrit de façon plus détaillée à propos des Figures 4, 5 et 6, et qui comporte un tableau 22 de commande d'entrée et de sortie, qui peut comporter une imprimante 19 assurant l'enregistrement des étalonnages fournis par le calculateur 21. The calibration apparatus shown as a whole in Figure 2 includes fuel flow testing equipment, generally designated by the reference 20, and described more fully. detailed about FIG. 3. This equipment 20 comprises a measuring device 12, a butterfly valve (or throttle valve) 13, a pressure control valve 14 and a circuit 15 coming from the installation to be calibrated. This apparatus of Figure 2 further comprises a computer 21, which will be described in more detail with respect to Figures 4, 5 and 6, and which comprises an input and output control panel 22, which may include a printer 19 ensuring the recording of the calibrations provided by the computer 21.

Comme représenté sur la Figure 3 et comme signalé plus haut, l'équipement d'essai 20 comprend un circuit 15 et une commande de circulation 25 comprenant les dispositifs 12, 13 et 14 décrits précédemment. Cette commande de circulation 25 est alimentée en carburant par un réservoir 25, au moyen d'une pompe à piston plongeur 27, par l'intermédiaire d'une chambre d'accumulation 39 et d'un régulateur 28 de pression de carburant, commandé par un signal électrique analogique sur la ligne 29 provenant du calculateur 21, et qui fournit un signal PD de pression de fourniture de carburant dans la ligne 30, au calculateur 21. As shown in Figure 3 and as indicated above, the test equipment 20 comprises a circuit 15 and a circulation control 25 comprising the devices 12, 13 and 14 described above. This circulation control 25 is supplied with fuel by a reservoir 25, by means of a plunger pump 27, by means of an accumulation chamber 39 and a fuel pressure regulator 28, controlled by an analog electrical signal on line 29 coming from the computer 21, and which supplies a signal PD of fuel supply pressure in line 30, to the computer 21.

Le carburant en excès est renvoyé dans le réservoir 26 par un clapet de retenue 40.The excess fuel is returned to the tank 26 by a check valve 40.

La commande d'écoulement 25 et le circuit 15 sont sensibles à une pression d'air d'essai, qui correspont à la pression P1 et qui provient des sources de pression 31 et 32 au moyen d'un régulateur de pression 33 sensible à un signal analogique provenant du calculateur 21, sur la ligne 34. Un transducteur 35 fournit, sur la ligne 36, un signal Plt, caractéristique de la valeur de la pression d'air d'essai. Le calculateur 21 fournit au circuit 15 un signal analogique d'essai et qui correspont au signal d'incidence e indiqué ci-dessus, sur la ligne 37. The flow control 25 and the circuit 15 are sensitive to a test air pressure, which corresponds to the pressure P1 and which comes from the pressure sources 31 and 32 by means of a pressure regulator 33 sensitive to a analog signal from the computer 21, on line 34. A transducer 35 provides, on line 36, a signal Plt, characteristic of the value of the test air pressure. The computer 21 supplies to circuit 15 an analog test signal which corresponds to the incidence signal e indicated above, on line 37.

Un réchauffeur d'air 38 fournit un signal de température Tt, qui correspont à la température T du moteur indiquée plus haut. Comme indique dans le brevet britannique 41906/78, la commande 25 de circulation de carburant comporte quatre passages de sortie 41 et, dans l'équipement d'essai 20, le fluide provenant de ces passages passe dans un compteur 42 avant de revenir dans le réservoir 26. Ce compteur d'écoulement 42 fournit au calculateur 21, sur la ligne 43, un signal analogique de sortie. Un circuit tampon 44 est intercalé, dans un bus d'adresses et de données et dans une série de lignes de commande 46, entre le circuit de commande 15 et le calculateur 21. Ce circuit tampon 44 comprend un circuit temporisateur 47, que l'on décrira plus loin à propos de la Figure 7.An air heater 38 provides a temperature signal Tt, which corresponds to the engine temperature T indicated above. As indicated in British Patent 41906/78, the fuel circulation control 25 has four outlet passages 41 and, in the test equipment 20, the fluid coming from these passages passes through a counter 42 before returning to the tank 26. This flow counter 42 supplies the computer 21, on line 43, with an analog output signal. A buffer circuit 44 is inserted, in an address and data bus and in a series of control lines 46, between the control circuit 15 and the computer 21. This buffer circuit 44 includes a timer circuit 47, which the we will describe later about Figure 7.

Comme représenté sur la Figure 4, le calculateur 21 comprend un micro-processeur 50, une mémoire à accès direct (RAM) 51 et une mémoire morte programmable (PROM) 52. As shown in FIG. 4, the computer 21 includes a microprocessor 50, a direct access memory (RAM) 51 and a programmable read only memory (PROM) 52.

Les signaux qui passent dans les-lignes 29, 34 et 37 proviennent de ce micro-processeur 50 par l'intermédiaire d'un circuit analogique de sortie 53. Les signaux d'entrée, dans les lignes 36 et 43, parviennent au micro-processeur 50 par l'intermédiaire d'un circuit analogique d'entrée 54.The signals which pass in lines 29, 34 and 37 come from this microprocessor 50 via an analog output circuit 53. The input signals, in lines 36 and 43, reach the micro- processor 50 via an analog input circuit 54.

La mémoire à accès direct 51 est accessible au microprocesseur 16 dans le circuit 15. Cet accès est réglé par un ensemble à interface 55, qui sera décrit plus détaillé à propos des Figures 5 et 6. Cet-ensemble à interface 55 communique avec le micro-processeur 16 au moyen du bus 45, et avec le micro-processeur 50 au moyen d'un bus 57. The direct access memory 51 is accessible to the microprocessor 16 in the circuit 15. This access is regulated by an interface assembly 55, which will be described in more detail with reference to FIGS. 5 and 6. This interface assembly 55 communicates with the microphone processor 16 by means of bus 45, and with microprocessor 50 by means of bus 57.

Les signaux compris entre le tableau de commande 52 et le micro-processeur 50 traversent un circuit d'entrée et de sortie 56 et un circuit de mémoire morte programmable 58.The signals between the control panel 52 and the microprocessor 50 pass through an input and output circuit 56 and a programmable read only memory circuit 58.

Le micro-processeur 50 comporte une horloge 59.The microprocessor 50 includes a clock 59.

Dans le présent exemple, l'horloge 59 a une fréquence de 1 MHZ et l'horloge 17 du circuit de commande de l'installation 15 a une fréquence de 0,9 MHz. Il est indispensable que la mémoire à accès direct (RAM) 51 ne soit accessible, à un instant donné, qu a un seul des deux micro-processeurs 16 et 50. Il est également indispensable que le signal de sortie du circuit 15 ne soit pas interrompu, de façon que l'accès à cette memoire d'accès direct 51 (RAM) par le micro-processeur 50 ne soit autorisé que dans les intervalles de temps au cours desquels il n'y a pas accès au circuit 15. In the present example, the clock 59 has a frequency of 1 MHz and the clock 17 of the control circuit of the installation 15 has a frequency of 0.9 MHz. It is essential that the direct access memory (RAM) 51 be accessible, at a given instant, only to one of the two microprocessors 16 and 50. It is also essential that the output signal of circuit 15 is not interrupted, so that access to this direct access memory 51 (RAM) by the microprocessor 50 is only authorized in the time intervals during which there is no access to circuit 15.

Comme représenté sur les Figures 5 et 6, l'ensemble à interface 55 comprend un multiplexeur 60 d'adresses et de données, du type de ceux qui sont fabriqués par la société
Texas Instruments, sous la dénomination SN 74LS158N, destiné à régler la circulation des données et des adresses dans les bus 45 et 57, vers et en provenance de la mémoire a accès direct 51 (RAM) sur le bus 61.As shown in Figures 5 and 6, the interface assembly 55 comprises an address and data multiplexer 60, of the type of those produced by the company
Texas Instruments, under the name SN 74LS158N, intended to regulate the circulation of data and addresses on buses 45 and 57, to and from direct access memory 51 (RAM) on bus 61.

Etant donné que le circuit 15 doit fonctionner de façon ininterrompue, il est prévu que le fonctionnement normal du multiplexeur 60 est tel que le micro-processeur 16 puisse obtenir l'accès à la mémoire d'accès direct RAM 51.Since the circuit 15 must operate continuously, it is expected that the normal operation of the multiplexer 60 is such that the microprocessor 16 can obtain access to the direct access memory RAM 51.

Le multiplexeur 60 est sensible à un signal L passant sur une ligne 62 en provenance d'un circuit de synchronisation 63, représenté de façon plus détaillée sur la Figure 6.The multiplexer 60 is sensitive to a signal L passing on a line 62 coming from a synchronization circuit 63, shown in more detail in FIG. 6.

Le circuit 63 est sensible à un train d'impulsions (A) dans une ligne 64. Ce train d'impulsions provient des impulsions (A) de l'horloge 17 du circuit 15, d'une manière que l'on expliquera plus loin. Le circuit 63 est également sensible à des signaux (C) et (F) respectivement de la ligne 66 et de la ligne 65. Le signal (C) est fourni par une porte ET 67 lorsque des signaux, sur les lignes 68 et 69, indiquent que le micro-processeur 50 désire envoyer une adresse à la mémoire d'accès direct (RAM) 51 et que cette demande d'adresses est valable. Si nécessaire, un train d'impulsions (B) dans une ligne 70, en provenance de l'horloge 69 du micro-processeur 50, est appliqué à la borne d'un bistable 71 du type D située du côté de l'horloge, par l'intermédiaire d'un inverseur 72.The circuit 63 is sensitive to a train of pulses (A) in a line 64. This train of pulses comes from the pulses (A) of the clock 17 of the circuit 15, in a manner which will be explained later. . Circuit 63 is also sensitive to signals (C) and (F) respectively from line 66 and line 65. Signal (C) is supplied by an AND gate 67 when signals, on lines 68 and 69, indicate that the microprocessor 50 wishes to send an address to the direct access memory (RAM) 51 and that this address request is valid. If necessary, a pulse train (B) in a line 70, coming from the clock 69 of the microprocessor 50, is applied to the terminal of a bistable 71 of type D located on the side of the clock, via an inverter 72.

Cette borne D du basculateur bistable 71 est sensible à un signal (D) de la ligne 73, provenant du circuit de synchronisation 63. Le signal à la sortie Q du basculateur bistable 71 est appliqué, en même temps que le signal (B) de la ligne 70 à une porte NON-ET 74, de manière à fournir le signal (F) dans la ligne 65. La disposition du bistable 71, de l'inverseur 72 et de la porte 74 est telle que, lorsque le signal (D) dans la ligne 73 est fort, le signal (F) dans la ligne 65 est l'inverse du signal (B) de la ligne 70 en provenance de l'horloge 59 et que, lorsque le signal (D) dans la ligne 73 est faible, le signal (F) dans la ligne 65 demeure élevé, en partant de la faible valeur suivante du signal (B). Cette relation des signaux se voit plus clairement sur la Figure 8. This terminal D of the bistable rocker 71 is sensitive to a signal (D) of line 73, coming from the synchronization circuit 63. The signal at the output Q of the bistable rocker 71 is applied, at the same time as the signal (B) of line 70 to a NAND gate 74, so as to supply the signal (F) in line 65. The arrangement of the bistable 71, the inverter 72 and the gate 74 is such that, when the signal (D ) in line 73 is strong, the signal (F) in line 65 is the inverse of the signal (B) of line 70 coming from the clock 59 and that, when the signal (D) in line 73 is weak, the signal (F) in line 65 remains high, starting from the next low value of the signal (B). This signal relationship is seen more clearly in Figure 8.

Comme représenté sur la Figure 6, le circuit de synchronisation 65 comprend des basculateurs bistables 80, 81, 82 du type 3D, dont chacun fait partie d'un ensemble double du type SN74LS74AN, les trois monostables 83, 84, 85, dont chacun fait partie d'un ensemble double du type SN74LS123N, deux portes ET (86, 87) et une porte NON-ET (88) et un inverseur 89. Les signaux (F) et (C) des lignes 65 et 66 sont envoyés dans la porte ET 86, dont le signal de sortie est appliqué à l'entrée (D) du basculateur bistable 80. L'entrée d'horloge bistable 80 est alimentée par le train d'impulsions (A) de la ligne 64.Les impulsions (H) à la sortie Q du basculateur bistable 80 sont appliquées à l'entrée B du monostable 83, de manière à fournir, à la sortie Q du monostable 83, des impulsions faibles (J) d'une durée donnée, ces impulsions (J) étant appliquées à l'entrée
B-du monostable 84, à une borne d'inversion affichée PR du bistable 81 et à une borne d'inversion de remise à zéro CLR du bistable 82. Le signal (J) à l'entrée B du monostable 84 fournit une impulsion forte (K) de durée donnée à sa sortie
Q, et une impulsion faible, de durée correspondante, à la sortie Q.L'impulsion (K) est appliquée, par une ligne 90, à un circuit sélecteur 91 (Figure 5)- dont les signaux de sortie dans les lignes 129 obligent la mémoire d'accès direct (RAM) 51 à prendre un état tel que les données puissent être introduites ou obtenues, ce circuit comportant des portes qui sont sensibles, de façon sélective, à l'impulsion (K) ou à un signal faible de réglage temporel dans une ligne 128, de manière à fournir, dans les lignes 129, les signaux qui obligent la mémoire d'accès direct (RAM) 51 à prendre un état tel que les données puissent être introduites ou obtenues.Le signal dans la ligne 128 indique qu'une adresse valable a été choisie par la mémoire d'accès direct (RAM) 51 par le micro-processeur 16, et ce signal de réglage temporel est prolongé, d'une manière qui sera décrite plus loin, par le circuit de temporisation 47.As shown in Figure 6, the synchronization circuit 65 comprises bistable rockers 80, 81, 82 of the 3D type, each of which is part of a double set of the SN74LS74AN type, the three monostables 83, 84, 85, each of which makes part of a double set of type SN74LS123N, two AND gates (86, 87) and a NAND gate (88) and an inverter 89. The signals (F) and (C) of lines 65 and 66 are sent in the AND gate 86, the output signal of which is applied to the input (D) of the bistable rocker 80. The bistable clock input 80 is supplied by the pulse train (A) of line 64. H) at the output Q of the bistable rocker 80 are applied to the input B of the monostable 83, so as to provide, at the output Q of the monostable 83, weak pulses (J) of a given duration, these pulses (J ) being applied to the entry
B-of monostable 84, to a displayed inversion terminal PR of bistable 81 and to a reversal reset terminal CLR of bistable 82. The signal (J) at input B of monostable 84 provides a strong pulse (K) of duration given at its exit
Q, and a weak pulse, of corresponding duration, at output Q. Pulse (K) is applied, by a line 90, to a selector circuit 91 (Figure 5) - whose output signals in lines 129 force the direct access memory (RAM) 51 to take a state such that the data can be entered or obtained, this circuit comprising gates which are selectively sensitive to the pulse (K) or to a weak signal of time adjustment in a line 128, so as to provide, in lines 129, the signals which force the direct access memory (RAM) 51 to take a state such that the data can be entered or obtained. 128 indicates that a valid address has been chosen by the direct access memory (RAM) 51 by the microprocessor 16, and this time adjustment signal is extended, in a manner which will be described later, by the circuit timer 47.

Une impulsion à la sortie Q du monostable 84 est appliquée à la borne cté horloge CK du bistable 81, dont la borne D est maintenue à une valeur faible. Une impulsion de "remise'à zéro" peut autre appliquée, sur la ligne 92, à une borne de remise à zéro CLR du bistable 81, à une borne d'inversion d'affichage PR du bistable 82 et, également, à une entrée de la porte ET 87. Le signal de sortie de la porte ET 86 est appliqué, par l'intermédiaire de l'inverseur 89, à l'entrée cbté horloge CK du bistable 82, dont l'entrée D demeure à une valeur élevée. A pulse at the output Q of the monostable 84 is applied to the clock terminal CK of the bistable 81, the terminal D of which is kept at a low value. A "reset" pulse may also be applied, on line 92, to a reset terminal CLR of the bistable 81, to a display inversion terminal PR of the bistable 82 and, also, to an input from the AND gate 87. The output signal from the AND gate 86 is applied, via the inverter 89, to the clock input CK clock of the bistable 82, the input D of which remains at a high value.

Une impulsion, à la sortie Q du bistable 82, est appliquée à 11 autre entrée de la porte ET 87, dont le signal de sortie est appliqué à la borne de remise à zéro CLR du bistable 80 et à la borne CLR du monostable 85. L'entrée B du monostable 85 est sensible aux impulsions (C) de la ligne 66. La porte NON-ET 88 reçoit l'impulsion (C) de la ligne 66 et les impulsions à la sortie Q du monostable 85.A pulse, at the output Q of the bistable 82, is applied to 11 other input of the AND gate 87, the output signal of which is applied to the reset terminal CLR of the bistable 80 and to the terminal CLR of the monostable 85. The input B of the monostable 85 is sensitive to the pulses (C) of the line 66. The NAND gate 88 receives the pulse (C) of the line 66 and the pulses at the output Q of the monostable 85.

Les signaux-de sortie de faible valeur de la ligne 73, provenant de la porte NON-ET 88, fournissent, au bistable 71 de la Figure 5, les impulsions (D) de la ligne 73.The low value output signals of line 73, coming from NAND gate 88, supply, to the bistable 71 of FIG. 5, the pulses (D) of line 73.

Les circuits représentés sur les Figures 5 et 6 fournissent des impulsions, de la manière représentée sur la Figure 8, cette figure indiquant la suite des signaux au moyen desquels l'accès du micro-processeur 50 à la mémoire d'accès direct RAM 51 est amorcé pendant une portion de faible valeur des impulsions (A) et également pendant une portion de faible valeur de ces impulsions. The circuits shown in Figures 5 and 6 provide pulses, as shown in Figure 8, this figure indicating the sequence of signals by which the access of the microprocessor 50 to the direct access memory RAM 51 is initiated during a low value portion of the pulses (A) and also during a low value portion of these pulses.

Il est prévu que le micro-processeur 16 doit avoir accès à la mémoire d'accès direct (RAM) 51, lorsque les impulsions < A) provenant de l'horloge 17 ont une valeur faible.It is intended that the microprocessor 16 must have access to the direct access memory (RAM) 51, when the pulses <A) coming from the clock 17 have a low value.

Par conséquent, ce micro-processeur 50 ne peut avoir accès à la mémoire d'accès direct RAM 51 que lorsque les impulsions < A) ont une valeur élevée. Lorsque les signaux dans les lignes 68 et 69 indiquent qu'une adresse valable pour la mémoire d'accès direct RAM 51 a été choisie par le micro-processeur 50, le signal (C) dans la ligne 66 croît à l'instant tl, comme indiqué sur la Figure 8. Ce signal (C) fournit une impulsion de valeur élevée à la sortie Q du monostable 85, ce qui fait décroître le signal (D) dans la ligne 73. Comme indiqué précédemment, le signal faible (D) à l'instant tl, à l'entrée D du bistable 71, oblige le signal (F) dans la ligne 65 à conserver une valeur importante, en commençant dans la partie décroissante suivante des impulsions (B).A l'instant t2, le front de montée suivant des impulsions < A) dans la ligne 64 fournit l'impulsion (H), en obligeant le monostable 83 à fournir le front de descente (J) à sa sortie Q, l'impulsion (J) subsistant jusqu'à l'instant t4. Le front de descente (J) règle également le signal de sortie Q du bistable 81 en fournissant l'impulsion (L) au multiplexeur 60 par la ligne 62, ce qui permet d1appliquer à la mémoire d'accès direct 51 l'adresse du bus 57 provenant du micro-processeur 50.Consequently, this microprocessor 50 can have access to the direct access memory RAM 51 only when the pulses <A) have a high value. When the signals in lines 68 and 69 indicate that a valid address for the direct access memory RAM 51 has been chosen by the microprocessor 50, the signal (C) in line 66 increases at time tl, as shown in Figure 8. This signal (C) provides a high value pulse at the Q output of the monostable 85, which decreases the signal (D) in line 73. As indicated above, the weak signal (D) at time tl, at the input D of the bistable 71, forces the signal (F) in line 65 to keep a large value, starting in the following decreasing part of the pulses (B). the rising edge following pulses <A) in line 64 supplies the pulse (H), forcing the monostable 83 to supply the falling edge (J) at its output Q, the pulse (J) remaining until at time t4. The falling edge (J) also regulates the output signal Q of the bistable 81 by supplying the pulse (L) to the multiplexer 60 via the line 62, which makes it possible to apply the address of the bus to the direct access memory 51 57 from microprocessor 50.

De plus, l'impulsion (J) remet à zéro le bistable 82 en obligeant ainsi le signal de sortie (N) de la porte ET 87 à devenir faible à l'instant t3, légèrement postérieur à l'instant t2, en raison des retards imposés par le fonctionnement du basculateur bistable 82 et de la porte 87.In addition, the pulse (J) resets the bistable 82 to zero, thereby forcing the output signal (N) from the AND gate 87 to become weak at time t3, slightly later than time t2, due to the delays imposed by the operation of the bistable rocker 82 and the door 87.

Le signal de faible valeur (N) met à zéro le monostable 85, en réglant à une valeur élevée le signal de sortie (D) de la porte NON-ET, également à l'instant t3. Le monostable 85 se remet également à zéro à un intervalle donné (par exemple de 4 microsecondes) après l'instant tl, de telle sorte que le signal (D) prend une valeur élevée à la suite de cet intervalle donné, même en l'absence des impulsions (A) dans la ligne 64. Le signal (N) est également appliqué à la borne de remise à zéro CLR du basculateur bistable 80 et il termine l'impulsion (H) à l'instant t3. Pendant la durée de valeur faible du signal (N), la combinaison d'une partie de valeur élevée des impulsions (A) et du signal (C) ne provoque pas l'amorçage des signaux (H), (J), (L) ou (K).The low value signal (N) sets the monostable 85 to zero, by setting the output signal (D) of the NAND gate to a high value, also at time t3. The monostable 85 also resets to zero at a given interval (for example of 4 microseconds) after the instant tl, so that the signal (D) takes a high value following this given interval, even in the absence of the pulses (A) in line 64. The signal (N) is also applied to the reset terminal CLR of the bistable rocker 80 and it terminates the pulse (H) at time t3. During the low value duration of the signal (N), the combination of a high value part of the pulses (A) and the signal (C) does not cause the signals (H), (J), (L ) or (K).

Lorsque le signal (J) croit à l'instant t4, le signal (K) à la ligne 90 augmente jusqu'à l'instant t5, et pendant cette durée, le micro-processeur 50 peut obtenir accès à la mémoire d'accès direct (RAM) 51. A l'instant t5, le signal Q provenant du monostable 84 oblige le basculateur bistable 81 à envoyer le signal faible (L). When the signal (J) increases at time t4, the signal (K) at line 90 increases until time t5, and during this time, the microprocessor 50 can obtain access to the access memory direct (RAM) 51. At time t5, the signal Q coming from the monostable 84 forces the bistable rocker 81 to send the weak signal (L).

L'impulsion (K) permet d'obtenir accès à la mémoire d'accès direct RAM 51, après que le multiplexeur 60 a été réglé par le signal (L) de manière à permettre l'envoi d'une adresse et de données dans la mémoire d'accès direct
RAM 51, en provenance du microprocesseur 50, et l'impulsion (K) est entièrement contenue dans un créneau des impulsions (A), c'est-à-dire dans un intervalle de temps où le microprocesseur 16 ne demande pas accès à la mémoire RAM 51.The pulse (K) makes it possible to obtain access to the direct access memory RAM 51, after the multiplexer 60 has been adjusted by the signal (L) so as to allow the sending of an address and of data in direct access memory
RAM 51, from the microprocessor 50, and the pulse (K) is entirely contained in a pulse slot (A), that is to say in a time interval when the microprocessor 16 does not request access to the RAM memory 51.

Le montage est donc tel que lorsque le micro-proresseur 50 demande accès à la mémoire RAM 51, cet accès peut s'obtenir au cours du créneau suivant des impulsions (A) même si la fréquence de l'horloge 17 est différente de celle de l'horloge 59.The assembly is therefore such that when the micro-proressor 50 requests access to the RAM memory 51, this access can be obtained during the slot following pulses (A) even if the frequency of the clock 17 is different from that of the clock 59.

Mais on comprendra facilement que l'appareil serait tout aussi efficace si les horloges 17 et 59 avaient la même fréquence mais des phases différentes. En outre, l'appareil peut servir à régler l'accès à des informations mémorisées, à l'aide de dispositifs ayant des impulsions d'horloge de même fréquence et de même phase. But it will easily be understood that the device would be just as effective if the clocks 17 and 59 had the same frequency but different phases. In addition, the device can be used to regulate access to stored information, using devices having clock pulses of the same frequency and the same phase.

Etant donné que l'équipement d'essai 50 de la Figure 2 comporte la commande, représentée sur la Figure 1, du carburant pour le moteur, et que le calculateur 21 constitue un organe distinct, il est commode que cet équipement et ce calculateur soient reliés par des câbles électriques constituant les lignes bus 45 et les lignes de commande 46. Les informations qui passent entre le microprocesseur 16 et la mémoire d'accès direct 51 sont, comme signalé plus haut, sous la commande des impulsions < A) provenant de l'horloge 17 du micro-processeur 16. Since the test equipment 50 in Figure 2 includes the control, shown in Figure 1, of the fuel for the engine, and the computer 21 is a separate member, it is convenient that this equipment and this computer are connected by electric cables constituting the bus lines 45 and the control lines 46. The information which passes between the microprocessor 16 and the direct access memory 51 is, as indicated above, under the control of the pulses <A) coming from the clock 17 of the microprocessor 16.

Comme indiqué sur la Figure 9, les informations d'adresses 100, qui sont fournies par le micro-processeur 16 au début d'un front de descente du train d'impulsions (A) fourni par l'horloge 17 ne se stabilisent pas pendant la durée d'environ 275 nanosecondes qui suit. Les données 101 destinées à alimenter une adresse indiquée sont fournies au début d'un front de montée du train d'impulsions d'horloge mais elles ne se stabilisent pas pendant la durée de 225 nanosecondes qui suit. Les informations d'adresses 100 et les données 101 durent un maximum de 20 nanosecondes après le début du front de descente suivant du train d'impulsions (A).As indicated in FIG. 9, the address information 100, which is supplied by the microprocessor 16 at the start of a falling edge of the pulse train (A) supplied by the clock 17 does not stabilize during the duration of approximately 275 nanoseconds that follows. The data 101 intended to supply a specified address are supplied at the start of a rising edge of the clock pulse train, but they do not stabilize during the period of 225 nanoseconds which follows. The address information 100 and the data 101 last a maximum of 20 nanoseconds after the start of the next falling edge of the pulse train (A).

Le délai imposé par une longueur de câble de, par exemple 6 m, est d'au moins 20 nanosecondes et ce retard peut varier d'une ligne à l'autre du bus d'adresses et du bus de données 45. On ne peut donc pas garantir le synchronis#me, dans le calculateur 21, des informations dans le bus 45 et des impulsions d'horloge sur l'une des lignes 46, et ces informations risquent de devenir inexactes dès avant la fin de 11 impulsion (L) qui commande son accès à la mémoire d'accès RAM 51. The delay imposed by a cable length of, for example 6 m, is at least 20 nanoseconds and this delay can vary from one line to another of the address bus and the data bus 45. It is not possible to therefore not guarantee synchronism # me, in the computer 21, of information on the bus 45 and of clock pulses on one of the lines 46, and this information risks becoming inaccurate even before the end of the 11 pulse which controls its access to the RAM access memory 51.

Grâce à l'invention, une telle absence de synchronisme ne risque pas de gêner le report des informations, du fait que ces informations sont retenues sur le bus 45 pendant un certain temps après la fin du créneau positif du signal d'horloge (A). Thanks to the invention, such a lack of synchronism does not risk hindering the transfer of information, because this information is retained on the bus 45 for a certain time after the end of the positive slot of the clock signal (A) .

Comme expliqué précédemment, l'horloge 17 a une fréquence de 0,9 MHz, de telle sorte que chaque alternance du train d'impulsions (A) a une durée d'environ 550 nanosecondes. Comme indiqué sur la Figure 7, le circuit de temporisation 47 comprend un inverseur 110 sensible aux impulsions (A) provenant de l'horloge 17, ces impulsions étant inversées de nouveau par un dispositif tampon inverseur 111 et transmises à l'ensemble à interface 55 (Figure 4) sur une ligne 121 qui constitue l'une des lignes 46. Le signal sortant de l'inverseur 110 est également appliqué à la borne d'affichage PR d'un basculateur bistable 112 du type D, dont la borne D est maintenue à un potentiel faible et dont la sortie Q est reilée à l'une des entrées d'une porte NON-ET 113. L'autre entrée de cette porte 113 est reliée à la sortie de l'inverseur 110.Cette sortie de la porte NON-ET est reliée à l'une des entrées de chacune des deux portes NON-ET 114 et 115. L'autre entrée de la porte NON-ET 115 est alimentée par le signal de sortie d'un inverseur 116, dont l'entrée est alimentée par un signal de commande sur la ligne 117 qui fait savoir que le microprocesseur 16 a choisi une adresse valable dans la mémoire
RAM 51. L'autre entrée de la porte NON-ET 114 est alimentée par un inverseur 118 qui est alimenté par les signaux de sortie de l'inverseur 116. La borne d'affichage PR et la borne CLR de mise à zéro du bistable 119 sont alimentées par les signaux provenant respectivement de la porte NON-ET 115 et de la porte NON-ET 114. Un dispositif tampon inverseur 120 est alimenté par le signal de sortie Q du bistable 119 et la borne de sortie de la porte 120 communique avec une ligne 128 qui constitue l'une des lignes 46.As previously explained, the clock 17 has a frequency of 0.9 MHz, so that each alternation of the pulse train (A) has a duration of about 550 nanoseconds. As shown in Figure 7, the timing circuit 47 includes an inverter 110 sensitive to the pulses (A) from the clock 17, these pulses being reversed again by a reversing buffer device 111 and transmitted to the interface assembly 55 (Figure 4) on a line 121 which constitutes one of the lines 46. The signal leaving the inverter 110 is also applied to the display terminal PR of a bistable rocker 112 of type D, the terminal D of which is maintained at a low potential and the output Q of which is connected to one of the inputs of a NAND gate 113. The other input of this gate 113 is connected to the output of the inverter 110. NAND gate is connected to one of the inputs of each of the two NAND gates 114 and 115. The other input of NAND gate 115 is supplied by the output signal of an inverter 116, the l input is supplied by a control signal on line 117 which indicates that the microprocessor 16 has chosen an address v alable in memory
RAM 51. The other input of the NAND gate 114 is supplied by an inverter 118 which is supplied by the output signals from the inverter 116. The display terminal PR and the terminal CLR for resetting the bistable 119 are supplied by the signals originating respectively from the NAND gate 115 and from the NAND gate 114. A reversing buffer device 120 is supplied by the output signal Q of the bistable 119 and the output terminal of the gate 120 communicates with a line 128 which constitutes one of the lines 46.

Le signal sur la ligne 121 est appliqué à un dispositif tampon inverseur 122 qui fait partie de l'ensemble à interface 55 (Figure 5), la sortie de ce tampon 122 fournissant le signal (A) sur la ligne 64. En outre, comme indiqué sur la Figure 5, ce signal (A) est encore modifié par les inverseurs successifs 123, 124, 125, de manière à fournir un signal (P) qui est renvoyé dans le circuit de temporisation 47 par une ligne 126 qui constitue l'une des lignes 46. The signal on line 121 is applied to a reversing buffer device 122 which is part of the interface assembly 55 (Figure 5), the output of this buffer 122 providing the signal (A) on line 64. Furthermore, as indicated in FIG. 5, this signal (A) is further modified by the successive inverters 123, 124, 125, so as to provide a signal (P) which is returned to the timing circuit 47 by a line 126 which constitutes the one of lines 46.

Dans le circuit 47, ce signal (P) est appliqué, par l'intermédiaire d'un dispositif tampon inverseur 127, à la borne d'horloge du basculateur bistable 112.In circuit 47, this signal (P) is applied, via an inverter buffer device 127, to the clock terminal of the bistable rocker 112.

De la sorte, comme indiqué sur la Figure 10, un créneau positif du train d'impulsions (A) fourni par l'horloge 17 règle à une valeur élevée le signal (R) à la sortie Q du bistable 112. Le créneau positif du signal (P) renvoyé est retardé de 100 nanosecondes en raison de son passage par les lignes 121, 126, les inverseurs 123, 124 et les dispositifs tampons 122, 125. Le signal (R) est donc réglé à une valeur faible par le signal (P) environ 100 nanosecondes après la descente du train d'impulsions (A) fourni par l'horloge 17.Le signal (R), à la sortie Q du bistable 112, demeure à une valeur élevée pendant 100-nanosecondes après la descente du train d'impulsions (A), et l'impulsion (S) fournie par la porte NON-ET 113 garantit que le signal de commande "d'adresse valable" (T) de la ligne 117 est bien prolongé pendant les 100 nanosecondes complémentaires et est bien appliqué, par l'intermédiaire d'une ligne 128, comme signal (V) de réglage temporel du circuit sélecteur 91 (Figure 5) de manière à entretenir un signal de lecture/écriture dans l'une d'une série de lignes de commande 129 de la mémoire d'accès RAM 51. Ce signal (V) de réglage temporel de la ligne 128 est également appliqué à la partie restante du circuit tampon 44, pour maintenir les données du bus 45 pendant encore 100 nanosecondes. In this way, as shown in FIG. 10, a positive pulse of the pulse train (A) supplied by the clock 17 sets the signal (R) at the output Q of the bistable 112 to a high value. The positive pulse of the signal (P) returned is delayed by 100 nanoseconds due to its passage through lines 121, 126, inverters 123, 124 and buffers 122, 125. The signal (R) is therefore set to a low value by the signal (P) approximately 100 nanoseconds after the descent of the pulse train (A) supplied by the clock 17. The signal (R), at the output Q of the bistable 112, remains at a high value for 100-nanoseconds after the descent of the pulse train (A), and the pulse (S) supplied by the NAND gate 113 guarantees that the "valid address" (T) control signal on line 117 is indeed extended for 100 nanoseconds complementary and is properly applied, via a line 128, as a time setting signal (V) of the selector circuit 91 (Figure 5) is to maintain a read / write signal in one of a series of control lines 129 of the RAM access memory 51. This signal (V) for time adjustment of line 128 is also applied to the remaining part of the buffer circuit 44, to maintain the data of the bus 45 for another 100 nanoseconds.

Les adresses et les données provenant du micro- processeur 16 peuvent donc alimenter la mémoire d'accès 51 pendant une durée complémentaire qui est caractéristique du temps mis par une impulsion fournie par l'horloge 17 pour passer dans le calculateur 21 et revenir au circuit 47. The addresses and the data originating from the microprocessor 16 can therefore supply the access memory 51 for an additional period which is characteristic of the time taken by a pulse supplied by the clock 17 to pass through the computer 21 and return to the circuit 47 .

Comme indiqué sur la Figure 10 les adresses et les données provenant du micro-processeur 16 peuvent toutes deux alimenter la mémoire d'accès direct RAM 51 au cours d'un créneau supérieur du train d'impulsions (A), c'est-à-dire pendant la durée d'un créneau inférieur du train d'impulsions (A). Le micro-processeur 50 peut donc avoir accès à la mémoire RAM 51 pendant des durées qui sont entièrement contenues dans les créneaux supérieurs du train d'impulsions (A), comme indiqué sur la Figure 8. On voit, d'après la Figure 10, que la prolongation de 100 nanosecondes, à l'aide de l'impulsion (S), de la durée pendant laquelle les informations d'adresses et les données fournies par le micro-processeur 16 sont présentes dans le bus 45, a pour effet que ces informations et ces données sont prolongées jusque dans le créneau inférieur suivant du train d'impulsions (A). As shown in FIG. 10, the addresses and the data originating from the microprocessor 16 can both supply the direct access memory RAM 51 during an upper slot of the pulse train (A), that is to say -display for the duration of a lower pulse train pulse (A). The microprocessor 50 can therefore have access to the RAM memory 51 for durations which are entirely contained in the upper slots of the pulse train (A), as shown in Figure 8. We see, from Figure 10 , that the extension of 100 nanoseconds, using the pulse (S), of the time during which the address information and the data supplied by the microprocessor 16 are present on the bus 45, has the effect that this information and data are extended to the next lower slot of the pulse train (A).

Mais, comme indiqué plus haut, les nouvelles informations d'adresses amorcées par le micro-processeur 16 au front de descente du train d'impulsions (A) ne se stabilisent pas pendant environ la durée de 275 nanosecondes qui suit. Les informations d'adresses et les données peuvent donc être retenues dans le circuit tampon 44 pendant la durée de stabilisation du micro-processeur 16 sans nuire aux données et aux informations qui suivent immédiatement. However, as indicated above, the new address information initiated by the microprocessor 16 at the falling edge of the pulse train (A) does not stabilize for approximately the duration of 275 nanoseconds which follows. The address information and the data can therefore be retained in the buffer circuit 44 during the stabilization time of the microprocessor 16 without harming the data and the information which immediately follow.

Le retard introduit par les lignes 121, 126, qui s'ajoute au retard fixe imposé par les éléments 122, 123, 124, 125 et 127, produit cet effet que toute augmentation de la longueur des lignes 121 et 126 a pour conséquence une augmentation correspondante de la durée des impulsions (S). The delay introduced by lines 121, 126, which is added to the fixed delay imposed by elements 122, 123, 124, 125 and 127, produces this effect that any increase in the length of lines 121 and 126 results in an increase corresponding to the pulse duration (S).

Claims

1. Digital computing apparatus, characterized in that it comprises a first digital computing device 16 comprising a control clock 17 serving to supply pulses A having a first frequency, and a second digital computing device 50 comprising a clock control 59 serving to supply pulses having a second frequency, a memory 51, a data bus 45, 57, 61 connecting the devices 16, 50 and the memory 51, synchronization means 55 sensitive to a signal C which corresponds to the request made by the second device 50 to obtain access to the memory 51 and also sensitive to a periodic state given to clock pulses coming from the first device 16, these means having the role of providing a control signal K whose duration is comprised within 11 of one of the periodic states given A, and selector means 91 sensitive to this control signal K, giving the second device 50 access to the memory ~ 51 during the duration of the control signal K and to the first device 16 access to this same memory 51 at any other time.

2. Digital computing apparatus according to claim 1, characterized in that the synchronization means 55 comprise means 81 sensitive to the given periodic state A and serving to supply a second control signal L contained in the duration of the one of the periodic states given and L starting before the first control signal K as well as another selector means 60 sensitive to the second control signal L and intended to let the signals of the bus 45, 57, 61 pass between the second device 50 and memory 51.

3. digital computing apparatus according to claim 2, characterized in that the complementary selector means 60 consist of a multiplexer circuit disposed in the data bus 45, 57, 61 between the memory 51 and the first device 16 and between the memory 51 and the second device 50.

4. digital computing apparatus according to any one of claims 2 and 3, characterized in that the synchronization means 55 comprise means 71, 74, sensitive to a given periodic state of the pulses having the second frequency B and to signal C characteristic of the request, from the second device 50, for access to the memory 51, these means serving to supply a third control signal G, and means 80, 81, 83, 84, sensitive to this third control signal G and in the periodic state given to pulses having the first frequency, the latter means having the role of initiating the first and second control signals K, L.

5. digital computing apparatus according to any one of claims 1 to 4, characterized in that the first selector 91 is sensitive both to the first control signal K and to a time adjustment signal V coming from the first device 16 .

6. digital computing apparatus according to claim 5, characterized in that it comprises means 112, 113, 114, 115, 116, 119 sensitive to the indication T provided by the first device 16 because this device has supplied a valid address in memory 51, and to another periodic state A of pulses having the first frequency, these means being intended to supply the time adjustment signal V of a duration equal to the sum of the duration of the indication T of valid address and at least the duration of transit of the data 46, 41 in the bus between the first computing device 16 and the memory 51.

7. digital computing apparatus according to claim 6, characterized in that the synchronization means 55 are located adjacent to the memory 51; a series circuit 121, 126 included between the first computing device 16 and the synchronization means 55 being provided, the two ends of which are located in the first computing device 16 as well as means 110, 111 serving to refer to one from the ends of this series circuit 121, 126 a fourth control signal P making known the start of the other periodic state A of pulses having the first frequency, and means 119 serving to initiate the time adjustment signal V at the start of the indication of a valid address T and to terminate the time adjustment signal V upon receipt of the fourth control signal P, at the other end of the series circuit 121, 126.