FI88450C

FI88450C - Device for changing clock signal

Info

Publication number: FI88450C
Application number: FI912954A
Authority: FI
Inventors: Sirpa Korhonen
Original assignee: Nokia Mobile Phones Ltd
Priority date: 1991-06-18
Filing date: 1991-06-18
Publication date: 1993-05-10
Also published as: FI88450B; FI912954A0

Description

1 88450 Järjestely kellosignaalin vaihtamiseksi - Anordning för byte av klocksignal 51 88450 Arrangement for changing the clock signal - Anordning för byte av klocksignal 5

Keksintö koskee patenttivaatimuksen 1 johdannon mukaista menetelmää piirin lähdössä olevan kellosignaalin vaihtamiseksi , sekä tämän menetelmän mukaan toimivaa piiriä.The invention relates to a method for changing the clock signal at the output of a circuit according to the preamble of claim 1, and to a circuit operating according to this method.

10 Monissa elektronisissa järjestelmissä pariston säästämiseksi kellotaajuus halutaan vaihtaa, esimerkiksi pienentää, kun järjestelmä ei ole aktiivitilassa. Kun järjestelmä tämän jälkeen otetaan uudelleen käyttöön, ts. kun se siirtyy aktiivitilaan, kellotaajuus tulisi nostaa välit-15 tömästi normaaliksi. Kellosignaalissa ei näissä muutosvaiheissa saa esiintyä mitään häiritseviä signaaleja, kuten piikkejä, koska esimerkiksi mikroprosessorin kellolinjassa oleva häiriö voi aiheuttaa prosessorin toimintahäiriön. Nykyisissä kellosignaalin vaihtopiireissä saattaa lähte-20 vään kellosignaaliin syntyä haitallisia "piikkejä", esim. ··; vaihtokytkentäpiirin epätäsmällisen toiminnan johdosta.10 Many electronic systems want to change the clock frequency to save battery power, for example to reduce it when the system is not in active mode. When the system is then re-enabled, i.e., when it enters the active state, the clock frequency should be immediately raised to normal. The interfering signals, such as spikes, must not appear in the clock signal during these change phases, because, for example, a disturbance in the clock line of the microprocessor can cause the processor to malfunction. Current clock signal switching circuits may generate harmful "spikes" in the source clock signal, e.g., ··; due to inaccurate operation of the switching circuit.

" Toisaalta on myös olemassa laitteita, joissa käytetään useampia kellotaajuuksia vuorotellen. Tällaisia sovellu-*:**: 25 tuksia varten olisi sellainen piiri edullinen, jolla useammasta kellosignaalista voitaisiin valita haluttu signaali lähtösignaaliksi niin, ettei kytkentähetkellä tai ____: sen yhteydessä esiinny häiritseviä piikkejä."On the other hand, there are also devices that use several clock frequencies alternately. For such applications, a circuit would be advantageous to select the desired signal from several clock signals as the output signal without interfering spikes at the time of switching or in connection with ____.

30 Keksinnön tarkoituksena on sellaisen menetelmän ja piirin osoittaminen, jolla piirin lähdössä oleva kellosignaali häiriöittä voidaan vaihtaa toiseen kellosignaaliin.The object of the invention is to show a method and a circuit by which the clock signal at the output of the circuit can be switched to another clock signal without interference.

Keksinnön mukainen menetelmä käsittää patenttivaatimuksen 35 1 tunnusmerkkiosan mukaiset vaiheet. Järjestelyllä on kaksi oleellista periaatetta. Ensiksikin vanha kellosignaali johdetaan piirin lähtöön sillä aikaa, kun uuden kellosig- 2 88450 naalin valinta ja valmisteleva kytkentä tehdään. Varsinainen vaihtokytkentä tehdään sellaisella hetkellä, jolloin sekä vanha että uusi kellosignaali samanaikaisesti täyttävät määrätyt ennalta asetetut ehdot, eli toisena peri-5 aatteena on sopivan vaihtohetken valitseminen siten, että kummatkin signaalit ovat ennalta valitussa samassa tilassa vaihdon tapahtuessa. Tarkoituksenmukaisesti uusi kellosignaali kytketään lähtöön, juuri kun se on vaihtunut valittuun tilaan. Edullisesti valittu sama tila vastaa 10 positiivisen logiikan nollatilaa.The method according to the invention comprises the steps according to the characterizing part of claim 35. The arrangement has two essential principles. First, the old clock signal is applied to the circuit output while the selection of the new clock signal and the preparatory connection are made. The actual switching is made at a time when both the old and the new clock signal simultaneously meet certain preset conditions, i.e. the second principle is to select a suitable switching time so that both signals are in the same preselected state at the time of switching. Conveniently, the new clock signal is connected to the output as soon as it has changed to the selected state. Preferably, the same selected state corresponds to the zero state of the 10 positive logic.

Valitun piirin avulla voidaan useammasta kellosignaalista valita haluttu signaali ja kytkeä se keksinnön mukaisen piirin lähtöön. Keksinnön ensimmäisen periaatteen mukai-15 sesti piirille annetaan aikaa uuden kellosignaalin valitsemiseksi, jolloin piiri on käyttökelpoinen myös suurilla taajuuksilla, sillä valinta ja esikytkennät tapahtuvat vanhan kellosignaalin toimiessa. Toisen periaatteen mukaisesti kellosignaalien varsinainen vaihtaminen tapahtuu 20 niin, ettei piirin lähdössä olevassa valitussa kellosignaalissa esiinny mitään piikkejä vaihtokytkennän johdosta.By means of the selected circuit, the desired signal can be selected from several clock signals and connected to the output of the circuit according to the invention. According to the first principle of the invention, the circuit is given time to select a new clock signal, whereby the circuit is also usable at high frequencies, since the selection and pre-switching take place when the old clock signal is operating. According to the second principle, the actual switching of the clock signals takes place 20 so that no spikes occur in the selected clock signal at the output of the circuit due to the switching.

Normaalisti tuloihin kytkettävät kellosignaalit voivat olla tahdistettuja signaaleja, ts. niiden vaiheet olisivat 25 aina määrätyssä suhteessa toisiinsa. Kellosignaalit voivat myös perustua samaan peruskelloon, niin että eri signaa-litaajuudet ovat peruskellon taajuuden monikertoja. Kek-: sinnön mukainen menetelmä toimii kuitenkin myös sellaisilla kellosignaaleilla, jotka eivät ole toisiinsa tahdistettu-30 ja, koska keksinnön mukaisesti vaihtokytkennässä valvotaan sekä tulevan että lähtevän kellosignaalin tilaa. Vaihto-hetki valitaan siten, ettei lähtöön synny lähtökellosig-naaliin hallitsemattomia lyhytaikaisia tilan vaihtoja eli : piikkejä.Normally, the clock signals connected to the inputs may be synchronized signals, i.e. their phases would always be in a certain relation to each other. The clock signals can also be based on the same basic clock, so that the different signal frequencies are multiples of the basic clock frequency. However, the method according to the invention also works with clock signals which are not synchronized with each other, because according to the invention the state of both the incoming and outgoing clock signal is monitored in the switching circuit. The switching moment is selected so that there are no uncontrolled short-term state changes in the output clock signal, i.e.: spikes.

3535

Keksinnön mukainen piiri käsittää ohjauslogiikan, tulevien kellosignaalien digitaalisesti osoitetut valintaelimet, 3 88450 sekä vaihtokytkentäelimen, joka ohjauslogiikan ohjaamana kytkee lähtöön valintapiireillä valitun kellosignaalin. Va-lintaelimet on edullisesti järjestetty kahteen haaraan, joista kulloinkin toinen johtaa valitun kellosignaalin pii-5 rin lähtöön, ja joista toista haaraa käytetään valitun uuden kellosignaalin johtamiseksi vaihtokytkentäelimille.The circuit according to the invention comprises control logic, digitally assigned selection means for incoming clock signals, 3 88450 and a switching element which, controlled by the control logic, outputs the clock signal selected by the selection circuits. The selection means are preferably arranged in two branches, one of which in each case leads to the output of the circuit of the selected clock signal, and of which the other branch is used to lead the selected new clock signal to the switching elements.

Keksinnön mukaista piiriä sovelletaan tarkoituksenmukaisesti kellosignaaleille, joiden taajuus on alueella 1-50 MHz. 10 Kyseeseen tulevat signaalit voivat olla monitasoisia signaaleja, mutta edullisesti ne ovat binaarisignaaleja. Keksinnön mukaisen piirin vaihtonopeutta rajoittavat vain ohjauslogiikan asetusajat, jotka liittyvät uuden kellon liipaisuun ja vanhan kellosignaalin estämiseen.The circuit according to the invention is expediently applied to clock signals having a frequency in the range from 1 to 50 MHz. The signals in question may be multi-level signals, but are preferably binary signals. The switching speed of the circuit according to the invention is limited only by the control logic setting times related to the triggering of the new clock and the inhibition of the old clock signal.

1515

Keksinnön muita etuja ja ominaisuuksia selitetään oheisen piirustuksen ja erään suoritusesimerkin avulla. Piirustuksessa : 20 kuvio 1 on keksinnön mukaista piiriä havainnollistava periaatteellinen lohkokaavio; kuvio 2 on keksinnön erään suoritusesimerkin yksityiskohtainen piirikaavio; ja ·:· kuviossa 3 on esitetty kuvion 2 mukaisen piirin simuloinnin 25 yhteydessä talletetut, eri signaalilinjoilla esiintyvät pulssikuviot.Other advantages and features of the invention will be explained with reference to the accompanying drawing and an exemplary embodiment. In the drawing: Fig. 1 is a schematic block diagram illustrating a circuit according to the invention; Fig. 2 is a detailed circuit diagram of an embodiment of the invention; and ·: · Fig. 3 shows pulse patterns on different signal lines stored in connection with the simulation 25 of Fig. 2.

Kuviossa 1 on esitetty keksinnön mukaisen piirin periaatteellinen lohkokaavio, jossa tulojen clk(1)...clk(n) kel-30 losignaalit johdetaan kahdessa haarassa A ja B valintaelin-ten 11, 21 ja ohjauslogiikan 12, 22 kautta vaihtokytkentä-·; piiriin 31. Valintaelimet 11, 21 muodostuvat n:1-multiplek- ; sereistä ja vaihtokytkentäpiiri 31 2:1-multiplekseristä.Fig. 1 shows a basic block diagram of a circuit according to the invention, in which the clock signals of the inputs clk (1) ... clk (n) are routed in two branches A and B via selection elements 11, 21 and control logic 12, 22; to the circuit 31. The selection elements 11, 21 consist of n: 1 multiplex; and a switching circuit 31 from a 2: 1 multiplexer.

Rekistereillä 13, 23 vastaanotetaan kellosignaalin osoi- 35 tesignaalit sei(1)...sei(m), jolloin luku m on valittu siten, että binäärijärjestelmän mukaisesti m osoitesignaa-lilla sei(1)...sei(m) voidaan sinänsä tunnetulla tavalla 4 88450 yksikäsitteisesti osoittaa yksi valittu kellosignaali n kellosignaaleista clk(l)...clk(n). Ohjauslogiikat 12, 22 pitävät vaihtokytkentäpiirin 31 tulot kulloinkin valitussa ensimmäisessä tilassa, eli loogisena nollana, vaihtoproses-5 sin aikana ohjauslogiikan 41 ohjauksen mukaisesti. Ohjauslo-giikka 41 ohjaa piirejä 11-31 liipaisusignaaleilla el, e2, ja ohjauslogiikkaa 41 ohjataan enable-signaalilla.The registers 13, 23 receive the address signals sei (1) ... sei (m) of the clock signal, the number m being selected so that, according to the binary system, m with the address signal sei (1) ... sei (m) can be way 4 88450 unambiguously indicates one selected clock signal n from the clock signals clk (l) ... clk (n). The control logics 12, 22 keep the inputs of the switching circuit 31 in the respective selected first state, i.e. a logic zero, during the switching process 5 according to the control of the control logic 41. The control logic 41 controls the circuits 11-31 with the trigger signals e1, e2, and the control logic 41 is controlled by the enable signal.

Vakaassa tilassa, siis kellosignaalin vaihdon jälkeen, 10 valittu kellosignaali ohjataan jommassakummassa haarassa A tai B lähtösignaaliksi clko. Oletetaan nyt, että yksi valittu kellosignaali clk(1)...clk(n) ohjataan lähtöön clko haaran A vaihtokytkentäpiirin 31 ensimmäisen tulon kautta. Tällöin haara B on estotilassa, eli ohjauslogiikan 22 vaiku-15 tuksesta vaihtokytkentäpiirin 31 toinen tulo on nollatilassa.In the steady state, i.e. after changing the clock signal, the selected clock signal is controlled in either branch A or B as the output signal clko. Assume now that one selected clock signal clk (1) ... clk (n) is routed to the output clko via the first input of the switching circuit 31 of branch A. Then branch B is in the inhibit state, i.e. under the influence of the control logic 22, the second input of the changeover circuit 31 is in the zero state.

Signaali enable ohjauslogiikalle 41 käynnistää kellosignaalin vaihtamisen tässä piirissä. Enable-signaali liipaisee 20 ohjauslogiikan 41 kautta pulssin el rekistereille, joka aiheuttaa halutun sisäänmeno-kellosignaalin osoitteen (1....n) lataamisen B-haaran rekisteriin 23 ja tällä tavalla valitun kellosignaalin kytkemisen haarassa B multiplekserin 21 kautta ohjauslogiikkaan 22 saakka. Ohjauslogiikan 22 25 lähtö pysyy edelleen nollatilassa. Lähtökellon clko seuraa-valla laskevalla reunalla ohjauslogiikka 41 muodostaa oh-jauspulssin e2, joka vaihtaa 2:1-multiplekserin 31 tulon haaraan B. Samalla haaran A tulo vaihtokytkentäpiiriin 31 asetetaan nollatilaan. Sen jälkeen vapautetaan haaran B 30 valittu kellosignaali ohjauslogiikalla 22 ja kytketään se pulssin e2 avulla ohjauslogiikan 22 kautta vaihtokytkennän 31 tuloon. Näin uusi kellosignaali saadaan lähtökellosignaa-liksi clko haaran B kautta.The signal enable to control logic 41 initiates the change of the clock signal in this circuit. The enable signal triggers 20 a pulse el via the control logic 41 to the registers, which causes the desired input clock signal address (1 .... n) to be loaded into the B-branch register 23 and the clock signal thus selected to be switched on the branch B via the multiplexer 21 to the control logic 22. The output of the control logic 22 25 remains at zero. At the next falling edge of the output clock clko, the control logic 41 generates a control pulse e2 which switches the input of the 2: 1 multiplexer 31 to branch B. At the same time, the input of branch A to the switching circuit 31 is set to zero. The selected clock signal of the branch B 30 is then released by the control logic 22 and connected to the input of the changeover circuit 31 by means of the pulse e2 via the control logic 22. Thus, the new clock signal is obtained as the output clock signal clko via branch B.

35 Kellosignaalin vaihtaminen tapahtuu seuraavan kerran siten, että uusi kellosignaali valitaan ja kytketään haaran 5 88450 A kautta, ja vastaavasti muut kytkentätoimet tapahtuvat edellä kuvatulla tavalla, haarojen A ja B toimenpiteet vaihtaen.35 The next time the clock signal is changed, the new clock signal is selected and switched via branch 5 88450 A, and the corresponding switching operations are carried out as described above, respectively, changing the operations of branches A and B.

5 Kuviossa 2 on esitetty keksinnön mukaisen kellosignaalin vaihtopiirin yksityiskohtaisempi suoritusesimerkki. Tällä piirillä lähtökelloksi clko (eli CLKO) voidaan valita jokin tulokelloista clk(in), clk(1)...clk(4) (eli CLKIN, CLKl. . .CLK4). Tulokelloja on viisi ja niiden taajuudet ovat 10 tässä esimerkissä 26 Mhz, 13 MHz, 6,5 MHz, 3,25 MHz ja 1,625 MHz. Kellosignaalin vaihtopiiri käsittää kuvion 2 mukaisesti kaksi multiplekseriä 11, 21, joiden avulla valitaan haluttu kellosignaali. Multipleksereitä 11, 21 ohjataan rekistereillä 13, 23, joihin talletetaan valin-15 talinjojen sel(O)...sel(2) (eli SEL0...SEL2) antamat osoitteet. Vaaihtokytkentämultiplekseriä 31 vastaa tässä tapauksessa piiri UMX1, ja sillä valitaan toisen multiplekserin 11, 21 lähdöstä piirin lähtöön kytkettävä kellosignaali clko.Figure 2 shows a more detailed embodiment of a clock signal switching circuit according to the invention. With this circuit, one of the input clocks clk (in), clk (1) ... clk (4) (i.e. CLKIN, CLKl.. .CLK4) can be selected as the output clock clko (i.e. CLKO). There are five input clocks and their frequencies in this example are 26 MHz, 13 MHz, 6.5 MHz, 3.25 MHz and 1.625 MHz. According to Fig. 2, the clock signal switching circuit comprises two multiplexers 11, 21 by means of which the desired clock signal is selected. The multiplexers 11, 21 are controlled by registers 13, 23, in which the addresses given by the selection lines tal (O) ... sel (2) (i.e. SEL0 ... SEL2) are stored. In this case, the switching multiplexer 31 corresponds to the circuit UMX1, and it selects the clock signal clko to be connected from the output of the second multiplexer 11, 21 to the output of the circuit.

2020

Pulssin LOAD laskeva reuna käynnistää piirin kellosignaalin : vaihtotoiminnan. LOAD-signaali saadaan esittämättä olevas- V ta piiristä, joka liittyy esim. mikroprosessoriin, jonka kellosignaali valitaan keksinnön mukaisella piirillä. 25 LOAD-signaali johdetaan ensin pitopiiriin (UNDl ja UND2), jolla varmistetaan riittävän pitkä käynnistyspulssi kuvion 2 piirille siinäkin tapauksessa, että LOAD-pulssi olisi kovin lyhyt. Pitopiirin (UNDl ja UND2) lähtö 11 pysyy liipaisun jälkeen nollassa lähtöpulssin clko yhden jakson 30 ajan. Pulssin LOAD nousevalla reunalla ei-aktiiviseen multiplekseriin 11 tai 21 ohjataan rekistereiden tuloissa : : olevien valintasignaalien sei(0)...sei(2) mukainen valit- "·_ tavan uuden tulokellon osoite. Aktiivinen multiplekseri 11 tai 21 jatkaa kellosignaalin siirtämistä multiplekserin 35 UMXl kautta lähtöön clko. Aktiivinen haara eli multiplekseri 11 tai 21 valitaan UMXl:n valintasignaalilla sl; valittu multiplekseri on 11 (UMX:n tulo B) kun s 1=1, 6 88450 vastaavasti valittu multiplekseri on 21 (UMX:n tulo A) kun s 1=0.The falling edge of the pulse LOAD triggers the clock signal of the circuit: switching operation. The LOAD signal is obtained from a circuit V, not shown, which is connected, for example, to a microprocessor, the clock signal of which is selected by a circuit according to the invention. The LOAD signal is first applied to a latch circuit (UND1 and UND2) to ensure a sufficiently long start pulse for the circuit of Figure 2, even if the LOAD pulse is very short. The output 11 of the latch circuit (UND1 and UND2) remains at zero after the trigger for one period 30 of the output pulse. At the rising edge of the pulse LOAD to the inactive multiplexer 11 or 21, the address of the new input clock according to the selection signals sei (0) ... sei (2) at the inputs of the registers is controlled. The active multiplexer 11 or 21 continues to transmit the clock signal to the multiplexer 35 The active branch or multiplexer 11 or 21 is selected by the UMX1 selection signal sl, the selected multiplexer is 11 (UMX input B) when s 1 = 1, 6 88450 the correspondingly selected multiplexer is 21 (UMX input A) when s 1 = 0.

Sen jälkeen kun LOAD on noussut tilaan 1, lähtökellon clko 5 seuraava laskeva reuna aiheuttaa pulssin muodostamisen (piirit UF4, UF5), joka vaihtaa piirin UMXl valintasignaa-lin sl tilan. Koska pulssi muodostetaan lähtökellon clko laskevalla reunalla, voidaan piirin lähtöön kytkettävä kellosignaali vaihtaa toisen haaran (11 tai 21) kautta 10 tulevaan kellosignaaliin, jonka tila multiplekserin UMXl tulossa tässä tapauksessa vielä on ohjauslogiikalla (12 tai 22) pidetty tilassa 0. Jos esimerkiksi signaalin sl tila on 0, eli valittuna on UMXl:n tulo A, niin tulo B pidetään tilassa 0 pitopiirillä, jonka muodostavat UND10 15 ja UND11. Uusi valittu kellosignaali kytketään lähtöön clko uuden kellosignaalin seuraavalla laskevalla reunalla. Kun uuden kellosignaalin tila muuttuu 0:ksi, se ohjaa pitopii-rin UND10 ja UNDll lähdön tilaan 1, jonka johdosta uusi valittu kellosignaali nyt pääsee portin UAN23 kautta 20 multiplekserin UMXl tuloon B. UMX:n tulo A asetetaan tilaan 0 pitopiirin UND8 ja UND9 avulla, kun signaalin sl tila on muuttunut ja kun vanha kellosignaali (UMX:n tulossa A) laskee tilaan 0. Seuraavalla LOAD-pulssilla multiplekseri UMXl valitsee tulon B kytkettäväksi lähtöön clko.After the LOAD has risen to the state 1, the next falling edge of the output clock clko 5 causes a pulse to be generated (circuits UF4, UF5), which changes the state of the selection signal s1 of the circuit UMX1. Since the pulse is generated at the falling edge of the output clock clko, the clock signal to be connected to the output of the circuit can be changed via the second branch (11 or 21) to the clock signal 10, the state of which at the input of the multiplexer UMX1 is still kept in state 0 by the control logic (12 or 22). is 0, i.e. input A of UMX1 is selected, then input B is kept in state 0 by a latch consisting of UND10 15 and UND11. The new selected clock signal is connected to output clko at the next falling edge of the new clock signal. When the state of the new clock signal changes to 0, it controls the output of the hold circuit UND10 and UND11 to the state 1, as a result of which the newly selected clock signal now enters the input B of the multiplexer UMX1 via the port UAN23. The input A of the UMX is set to 0 by the hold circuit UND8 and UND9. , when the state of the signal sl has changed and when the old clock signal (at input A of UMX) drops to state 0. With the next LOAD pulse, the multiplexer UMX1 selects input B to be connected to output clko.

2525

Kiikkujen UF6 ja UF7 tarkoituksena kuvion 2 piirissä on viivästää pitopiirin (UND6 ja UND7) lähdön vaihtumista, joka lähtö ohjaa uuden kellosignaalin liipaisua. Viivästys tehdään, jotta voidaan taata että uusi haara jo on kytketty 30 piirin lähtöön ja että vaihtopulssi on päättynyt, niin että pitopiiri on stabiilissa tilassa. Tällä varmistetaan, ettei lähtökellossa esiinny piikkejä tai hallitsemattomia tila-vaihteluja.The purpose of the flip-flops UF6 and UF7 in the circuit of Figure 2 is to delay the change of the output of the holding circuit (UND6 and UND7), which output controls the triggering of the new clock signal. A delay is made to ensure that the new branch is already connected to the output of the 30 circuits and that the switching pulse has ended, so that the holding circuit is in a stable state. This ensures that there are no spikes or uncontrolled state variations in the output clock.

35 Kuviossa 3 on esitetty kuvion 2 mukaisen piirin simuloinnin yhteydessä talletetut pulssikuviot. Kuviosta 3 nähdään kellosignaalien CLKIN, CLK1...CLK4, osoitesignaalien 7 88450 SELO...SEL2, liipaisusignaalin LOAD ja lähtökellosignaalin CLKO väliset loogiset riippuvuudet ajan funktiona. Signaali R edustaa piirin nollaussignaalia (Reset). Aikaskaalan merkinnät edustavat nanosekunteja.Figure 3 shows the pulse patterns stored in connection with the simulation of the circuit of Figure 2. Figure 3 shows the logical dependences between the clock signals CLKIN, CLK1 ... CLK4, the address signals 7 88450 SELO ... SEL2, the trigger signal LOAD and the output clock signal CLKO as a function of time. The signal R represents the circuit reset signal. Time scale markings represent nanoseconds.

55

Vaikka edellä on selitetty varsin yksityiskohtaisesti erästä keksinnön mukaisen piirin suoritusesimerkkiä, alan ammattilainen ymmärtää, että keksinnön mukaista menetelmää voidaan soveltaa monilla erilaisilla piiriratkaisuilla.Although an embodiment of a circuit according to the invention has been described in some detail above, one skilled in the art will appreciate that the method according to the invention can be applied to many different circuit solutions.

10 15 20 : ·: 25 \ 30 3510 15 20: ·: 25 \ 30 35

Claims

8 88450

A method for changing a clock signal at the output of a circuit when at least two incoming clock signals are applied to the input of the circuit at a given frequency, one selected clock signal being applied to the output of the circuit, characterized in that a) the second input of the changeover is forced in the first in the selected state where the clock signal connected to the output is applied to the first input, 10 b) the selection means selects a new clock signal to be connected to the circuit output, c) the new clock signal selected by the selection means is applied to the second input of the switching, which is still held in the first state; and when the output changes to said first state, forcing the first input of the changeover permanently to said first state, e) establishing a changeover connection from the second input 20 to the output, and f) releasing the second input of the changeover o, so that its state can follow the state of the incoming signal, whereby a new selected clock signal li is applied to the output of the circuit. 25

2. A patent according to claim 1, which is incorporated in Figure 35, is incorporated into the present invention by means of a cluster signal, and in addition to the data set. il 88450

A method according to claim 1, characterized in that in step f the state of the new selected clock signal is first monitored, and only when it changes to said first state is the second input 30 of the switching circuit released.

3. A patent according to claim 1 or 2, which can be used to block a signal and to provide a zero signal with a positive logic. 5

Method according to claim 1 or 2, characterized in that the clock signal is a binary signal and in that said first state corresponds to the zero state of the positive logic 35.

4. The present invention is based on a patented device, which can be used as a function of the external and low-link circuits of the central logic, and the color signal of the block signal triggers on the logic signal 10.

Method according to one of the preceding claims, characterized in that the operation of the attenuation elements and the switching is controlled by a central logic, the exchange of the clock signal being triggered by a trigger signal applied to the logic. 5

5. Växlingskopplingskrets avsedd att kopplas accounts en klock-signal i och för växling av klocksignalen vid kretsens utgdng, dd til kretsens ingdng & r ledda dtminstone tvenne 15 incommande klocksignaler, vilka vdxlar tillstdnd vid givna frequency frequency och avka , k & nnetecknad av att den omfattar a) organ för att hdlla kretsens andra ingdng tvdngstyrt i ett första ingdt tillstdnd, varvid account den första ingdn- 20 gen dr ledd klockignalen som är kopplad account utgdngen, b) väljarorgan för att field off nya klall (c) the body for which the signal has been used to control the number of clocks and signals, and for example, 25 tillstdnd, f ·.! tvängstyra den första ingdngen hos vdxlingskopplingen permanent account nämnda första tillstdnd,. 30 e) an organ for the image and for the first time in the form of a second and a second account, for example. . (f) the body for the purpose of the redemption and the transfer, shall be replaced by the following information: ': Y: 35 colors shall be shown on the display as a result of the Valda klocksig-nalen. 12 88450

5. A switching circuit to be connected to a clock signal for changing a clock signal at a circuit output when at least two incoming clock signals at a given frequency are applied to the circuit input, one selected clock signal being applied to the circuit output, characterized in that it comprises a) means for another circuit input b) selection means for selecting a new clock signal to be connected to the output of the circuit, c) means or means for directing a new clock signal selected by the circuit to the second input of the switching circuit, which is still held in the first state, 20 d) ) means for monitoring the state of the switching output, and when the output changes to said first state, forcing the first input of the switching permanently to said first state, e) means for establishing a connection to said first state; the second 25 inputs of the switching circuit to its output, and f) means for releasing the second input of the switching circuit so that its state can follow the state of the incoming signal, whereby a new selected clock signal is applied to the output of the circuit. 30

6. A signal according to claim 5, which is shown in the field of reference to a single signal, in which a signal signal is applied to the control signal, and a signal signal is obtained for the signal signal of the control signal.

Circuit according to Claim 5, characterized in that. . that the selection means are arranged in two branches, one of which in each case leads to the output of the circuit of the selected clock signal, and the other of which is used to lead the selected new clock signal to the signal switching means. 88450

7. A patent according to claims 5 or 6, which can be used as a field and a multiplexer. 10

Circuit according to Claim 5 or 6, characterized in that the selection and switching elements are multiplexers.

Circuit according to one of the preceding claims 5 to 7, characterized in that the frequency of the clock signals to be selected is in the range from 1 to 50 MHz. Ratentisray 10 1. Förfarande för växling av en klocksignal vid utgängen av en krets, dä account kretsens ingäng är ledda ätminstone tven-ne incommande klocksignaler, vilka byter läge vid bestämda frequency equalizing och av vilka en vald klocksignal förs account kretsens utgäng, k & n a) in the case of a power supply, the crankshaft cradle and to the ground, the color of the power supply to the LEDs, b) in the case of a cluster signal of the same type of power, 20 c) the signal signal leds to and from the power supply, the power of the power supply and the power supply shall be reduced to a maximum of 25 times the power of the power supply, the power supply shall be ) is not applicable (a) a total of 30 years for the use of such signals, and (f) a maximum of 30 minutes for the use of the above signal, the colors shall be shown on the other side of the signal.

8. The signal is set to a frequency of 5-7 MHz, and the frequency of the signal at a frequency of 1-50 MHz.