ES3052009T3

ES3052009T3 - Power efficient successive approximation analog to digital converter

Info

Publication number: ES3052009T3
Application number: ES21172090T
Authority: ES
Inventors: Yong Liu; Delong Cui; Jun Cao
Original assignee: Avago Technologies International Sales Pte Ltd
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2020-05-05
Filing date: 2021-05-04
Publication date: 2025-12-30
Anticipated expiration: 2041-05-04
Also published as: EP3907892B1; CN113612481A; US10903846B1; CN120017065A; EP3907892A1

Abstract

Se describen aquí sistemas y métodos para un convertidor analógico-digital de aproximación sucesiva (CAD SAR) de bajo consumo. En un aspecto, el CAD SAR incluye un circuito de muestreo y conversión digital-analógica (CAD) para muestrear una tensión de entrada. En un aspecto, el CAD SAR incluye un primer comparador acoplado al circuito CAD y un primer conjunto de circuitos de almacenamiento acoplados entre el primer comparador y el circuito CAD. En un aspecto, el CAD SAR incluye un segundo comparador acoplado al circuito CAD y un segundo conjunto de circuitos de almacenamiento acoplados entre el segundo comparador y el circuito CAD. En un aspecto, el CAD SAR incluye un circuito de control configurado para seleccionar, para cada uno de los múltiples bits correspondientes a la tensión de entrada, un comparador correspondiente para determinar el estado de cada uno de los múltiples bits durante un periodo de tiempo correspondiente. (Traducción automática con Google Translate, sin valor legal)

Description

[0001] DESCRIPCIÓN

[0002] Convertidor analógico-digital de aproximación sucesiva con eficiencia de potencia

[0003] Campo de la divulgación

[0004] La presente divulgación se refiere de manera general a un sistema de comunicación, incluyendo, pero sin limitarse a, un convertidor analógico-digital de aproximación sucesiva con eficiencia de potencia (ADC de SAR).

[0005] Antecedentes de la divulgación

[0006] Recientes desarrollos en dispositivos de comunicación e informáticos requieren altas tasas de transmisión de datos. Por ejemplo, conmutadores de red, enrutadores, concentradores o cualquier dispositivo de comunicación pueden intercambiar datos a alta velocidad (por ejemplo, de 1 Mbps a 100 Gbps) para transmitir datos en flujo continuo en tiempo real o procesar una gran cantidad de datos de una manera fluida. Para mejorar la eficiencia de ancho de banda, una amplitud o una tensión de una señal puede representar múltiples bits, y la señal puede intercambiarse entre dos o más dispositivos de comunicación a través de un cable o un medio inalámbrico. Por ejemplo, 1.2 V de una señal pueden representar [00010110], y 1.3 V de la señal pueden representar [00011001]. Para convertir una tensión de una señal de entrada en bits correspondientes, algunos dispositivos de comunicación implementan un ADC de SAR. Por ejemplo, el ADC de SAR puede determinar una pluralidad de bits correspondientes a la señal de entrada mediante aproximación sucesiva. El documento CN 110311677 A da a conocer un ADC de SAR que presenta un algoritmo de conmutación de conmutador de capacitancia para proporcionar un convertidor analógico-digital de tipo de aproximación sucesiva capacitivo, en el que se adoptan al mismo tiempo medidas tales como una matriz de condensadores de tipo en sección y un comparador que funciona en un modo de tiempo compartido. ALMARASHLI AHMADET AL: “A hybrid comparator for high resolution SAR ADC”, 2016 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS), IEEE, 22 de mayo de 2016 (22/05/2016), páginas 1050-1053, XP032941733, da a conocer un ADC de SAR con el objetivo de resolución superior, rendimiento mejorado y eficiencia de potencia, utilizando dos comparadores dinámicos en un ADC de SAR de 14 bits, en el que las primeras decisiones aproximadas se realizan por un comparador de baja potencia, mientras que el segundo comparador aplica una técnica de reducción de ruido automática.

[0007] Sumario

[0008] Diversas formas de realización divulgadas en la presente memoria se refieren a un dispositivo para la comunicación de datos. El dispositivo incluye un circuito de muestreo y de conversión digital-analógica (DAC) para muestrear una tensión de entrada para obtener una primera tensión muestreada. El dispositivo incluye un primer comparador acoplado al circuito de muestreo y de DAC. El dispositivo incluye un primer conjunto de circuitos de almacenamiento acoplados al primer comparador y al circuito de muestreo y de DAC. El primer conjunto de circuitos de almacenamiento está configurado para almacenar estados de un primer subconjunto de una pluralidad de bits correspondientes a una tensión de entrada. El dispositivo incluye un segundo comparador acoplado al circuito de muestreo y de DAC. El dispositivo incluye un segundo conjunto de circuitos de almacenamiento acoplados al segundo comparador y al circuito de muestreo y de DAC. El segundo conjunto de circuitos de almacenamiento está configurado para almacenar estados de un segundo subconjunto de la pluralidad de bits correspondientes a la tensión de entrada. El dispositivo incluye un circuito de control acoplado al primer comparador y al segundo comparador. El circuito de control está configurado para seleccionar, durante un primer periodo de tiempo para un bit objetivo de la pluralidad de bits correspondientes a la tensión de entrada, el primer comparador para determinar un estado del bit objetivo. El primer comparador determina el estado del bit objetivo según la primera tensión muestreada.

[0009] En algunas formas de realización, el primer comparador presenta una velocidad de detección más rápida que el segundo comparador, en el que el segundo comparador presenta una sensibilidad superior al primer comparador. En algunas formas de realización, un circuito correspondiente del primer conjunto de circuitos de almacenamiento está configurado para almacenar el estado determinado del bit objetivo.

[0010] En algunas formas de realización, el circuito de control está configurado para seleccionar, durante un segundo periodo de tiempo para otro bit objetivo de la pluralidad de bits, y el segundo comparador está configurado para determinar un estado del otro bit objetivo. En algunas formas de realización, el circuito de control está configurado para seleccionar el primer comparador durante el primer periodo de tiempo y para seleccionar el segundo comparador durante el segundo periodo de tiempo, según una secuencia predeterminada. El circuito de muestreo y de DAC está configurado para muestrear la tensión de entrada para obtener una segunda tensión muestreada, basándose al menos en parte en el estado del bit objetivo. El segundo comparador está configurado para determinar un estado del otro bit objetivo según la segunda tensión muestreada. En algunas formas de realización, un circuito correspondiente del segundo conjunto de circuitos de almacenamiento está configurado para almacenar el estado determinado del otro bit objetivo.

[0011] En algunas formas de realización, el circuito de control está configurado para seleccionar, para el bit objetivo, el primer comparador, en respuesta a que el bit objetivo sea uno del primer subconjunto de la pluralidad de bits. En algunas formas de realización, una salida del primer comparador está directamente acoplada a puertos de entrada del primer conjunto de circuitos de almacenamiento, en la que una salida del segundo comparador está directamente acoplada a puertos de entrada del segundo conjunto de circuitos de almacenamiento.

[0012] Diversas formas de realización divulgadas en la presente memoria se refieren a un aparato para comunicación de datos. En algunas formas de realización, el aparato incluye un receptor. En algunas formas de realización, el receptor incluye un circuito de muestreo y de conversión digital-analógica (DAC) para muestrear una tensión de entrada. En algunas formas de realización, el receptor incluye un primer comparador acoplado al circuito de muestreo y de DAC. En algunas formas de realización, el receptor incluye un primer conjunto de circuitos de almacenamiento acoplados entre el primer comparador y el circuito de muestreo y de DAC. En algunas formas de realización, el receptor incluye un segundo comparador acoplado al circuito de muestreo y de DAC. En algunas formas de realización, el receptor incluye un segundo conjunto de circuitos de almacenamiento acoplados entre el segundo comparador y el circuito de muestreo y de DAC. En algunas formas de realización, el receptor incluye un circuito de control configurado para seleccionar, para cada uno de una pluralidad de bits correspondientes a la tensión de entrada, un comparador correspondiente del primer comparador y el segundo comparador para determinar un estado de dicho cada uno de la pluralidad de bits durante un periodo de tiempo correspondiente. En algunas formas de realización, el aparato incluye un procesador acoplado al receptor. En algunas formas de realización, el procesador está configurado para recibir estados de la pluralidad de bits a partir del primer conjunto de circuitos de almacenamiento y el segundo conjunto de circuitos de almacenamiento y realizar cálculos lógicos según los estados recibidos de la pluralidad de bits.

[0013] En algunas formas de realización, el primer comparador presenta una velocidad de detección más rápida que el segundo comparador, en el que el segundo comparador presenta una sensibilidad superior al primer comparador. En algunas formas de realización, el circuito de control está configurado para seleccionar, para un primer subconjunto de la pluralidad de bits, el primer comparador, y seleccionar, para un segundo subconjunto de la pluralidad de bits, el segundo comparador.

[0014] El circuito de muestreo y de DAC está configurado para muestrear, para un primer bit de la pluralidad de bits, la tensión de entrada para obtener una primera tensión muestreada. El primer comparador está configurado para determinar un estado del primer bit de la pluralidad de bits según la primera tensión muestreada. En algunas formas de realización, un circuito correspondiente del primer conjunto de circuitos de almacenamiento está configurado para almacenar el estado determinado del primer bit de la pluralidad de bits. Basándose al menos en parte en el estado determinado del primer bit de la pluralidad de bits a partir del correspondiente del primer conjunto de circuitos de almacenamiento, el circuito de muestreo y de DAC está configurado para muestrear, para un segundo bit de la pluralidad de bits, la tensión de entrada para obtener una segunda tensión muestreada. El segundo comparador está configurado para determinar un estado del segundo bit de la pluralidad de bits según la segunda tensión muestreada.

[0015] En algunas formas de realización, una salida del primer comparador está directamente acoplada a puertos de entrada del primer conjunto de circuitos de almacenamiento, en la que una salida del segundo comparador está directamente acoplada a puertos de entrada del segundo conjunto de circuitos de almacenamiento.

[0016] Diversas formas de realización divulgadas en la presente memoria se refieren a un método para comunicación de datos. El método incluye muestrear, por un circuito de muestreo y de conversión digital-analógica (DAC), una tensión de entrada para obtener una primera tensión muestreada. En algunas formas de realización, el método incluye determinar, por un primer comparador acoplado a un primer conjunto de circuitos de almacenamiento, un estado de un primer bit de una pluralidad de bits correspondientes a la tensión de entrada, según la primera tensión muestreada. En algunas formas de realización, el método incluye muestrear, por el circuito de muestreo y de DAC, la tensión de entrada para obtener una segunda tensión muestreada. En algunas formas de realización, el método incluye determinar, por un segundo comparador acoplado a un segundo conjunto de circuitos de almacenamiento diferente del primer conjunto de circuitos de almacenamiento, un estado de un segundo bit de la pluralidad de bits, según la segunda tensión muestreada.

[0017] En algunas formas de realización, el primer comparador presenta una velocidad de detección más rápida que el segundo comparador, en el que el segundo comparador presenta una sensibilidad superior al primer comparador. En algunas formas de realización, el método incluye almacenar, por un circuito correspondiente del primer conjunto de circuitos de almacenamiento, el estado determinado del primer bit, y almacenar, por un circuito correspondiente del segundo conjunto de circuitos de almacenamiento, el estado determinado del segundo bit. En algunas formas de realización, el muestreo, por el circuito de muestreo y de DAC, de la tensión de entrada para obtener la segunda tensión muestreada se basa al menos en parte en el estado determinado del primer bit almacenado por el correspondiente circuito del primer conjunto de circuitos de almacenamiento. La invención se expone en el juego de reivindicaciones adjunto.

[0018] Breve descripción de los dibujos

[0019] Diversos objetos, aspectos, características, y ventajas de la divulgación resultarán más evidentes y se entenderán mejor haciendo referencia a la descripción detallada tomada junto con los dibujos adjuntos, en los que caracteres de referencia similares identifican elementos correspondientes en su totalidad. En los dibujos, números de referencia similares indican generalmente elementos idénticos, funcionalmente similares, y/o estructuralmente similares.

[0020] La figura 1A es un diagrama de bloques que representa un entorno de red que incluye uno o más puntos de acceso en comunicación con uno o más dispositivos o estaciones, según una o más formas de realización. Las figuras 1B y 1C son diagramas de bloques que representan dispositivos informáticos útiles en relación con los métodos y sistemas descritos en la presente memoria, según una o más formas de realización.

[0021] La figura 2 es un diagrama de bloques que representa un dispositivo de comunicación, según una o más formas de realización.

[0022] La figura 3 es un diagrama esquemático de un ADC de SAR, según una o más formas de realización.

[0023] La figura 4 es un diagrama de tiempos que muestra un funcionamiento del ADC de SAR de la figura 3, según una o más formas de realización.

[0024] La figura 5 es un diagrama de flujo que representa un procedimiento de determinar una pluralidad de bits correspondientes a una tensión de entrada mediante una aproximación sucesiva, según una o más formas de realización.

[0025] Los detalles de diversas formas de realización de los métodos y sistemas se exponen en los dibujos adjuntos y la siguiente descripción.

[0026] Descripción detallada

[0027] Con fines de leer la descripción de las diversas formas de realización a continuación, las siguientes descripciones de las secciones de la memoria descriptiva y su contenido respectivo pueden ser útiles:

[0028] - la sección A describe un entorno de red y entorno informático que pueden ser útiles para poner en práctica formas de realización descritas en la presente memoria; y

[0029] - la sección B describe formas de realización de sistemas y métodos para un ADC de SAR con eficiencia de potencia, según una o más formas de realización.

[0030] A. Entorno informático y de red

[0031] Antes de comentar formas de realización específicas de la presente solución, puede ser útil describir aspectos del entorno de funcionamiento, así como componentes de sistema asociados (por ejemplo, elementos dehardware) en relación con los métodos y sistemas descritos en la presente memoria. Haciendo referencia a la figura 1A, se representa una realización de un entorno de red. En un breve resumen, el entorno de red incluye un sistema de comunicación inalámbrico que incluye uno o más puntos de acceso (AP) 106, uno o más dispositivos de comunicación inalámbricos 102 y un componente dehardwarede red 192. Los dispositivos de comunicación inalámbricos 102 pueden incluir, por ejemplo, ordenadores portátiles 102, tabletas 102, ordenadores personales 102 y/o dispositivos de telefonía celular 102. Los detalles de una realización de cada dispositivo de comunicación inalámbrico 102 y/o AP 106 se describen en mayor detalle con referencia a las figuras 1B y 1C. El entorno de red puede ser un ad hoc, un entorno de red inalámbrico de infraestructura, un entorno de subred, etc., en una realización. Los AP 106 pueden estar operativamente acoplados alhardwarede red 192 mediante conexiones de red de área local. Elhardwarede red 192, que puede incluir un enrutador, pasarela, conmutador, puente, módem, controlador de sistema, aparato, etc., puede proporcionar una conexión de red de área local para el sistema de comunicación. Cada uno de los AP 106 puede presentar una antena asociada o una matriz de antenas para comunicarse con los dispositivos de comunicación inalámbricos en su zona. Los dispositivos de comunicación inalámbricos 102 pueden registrarse con un AP 106 particular para recibir servicios a partir del sistema de comunicación (por ejemplo, mediante una comunicación SU-MIMO o MU-MIMO). Para conexiones directas (por ejemplo, comunicaciones de punto a punto), algunos dispositivos de comunicación inalámbricos pueden comunicarse directamente mediante un protocolo de comunicaciones y canal asignado. Algunos de los dispositivos de comunicación inalámbricos 102 pueden ser móviles o relativamente estáticos con respecto al AP 106.

[0032] En algunas formas de realización, un AP 106 incluye un dispositivo o módulo (que incluye una combinación dehardwareysoftware)que permite a dispositivos de comunicación inalámbricos 102 conectarse a una red cableada utilizando fidelidad inalámbrica (WiFi), u otras normas. Un AP 106 puede denominarse algunas veces punto de acceso inalámbrico (WAP). Un AP 106 puede implementarse (por ejemplo, configurarse, diseñarse y/o construirse) para funcionar en una red de área local inalámbrica (WLAN). Un AP 106 puede conectarse a un enrutador (por ejemplo, a través de una red cableada) como dispositivo autónomo en algunas formas de realización. En otras formas de realización, un AP 106 puede ser un componente de un enrutador. Un AP 106 puede proporcionar a múltiples dispositivos acceso a una red. Un AP 106 puede conectarse, por ejemplo, a una conexión de Ethernet cableada y proporcionar conexiones inalámbricas utilizando enlaces de radiofrecuencia para que otros dispositivos 102 utilicen esa conexión cableada. Un AP 106 puede implementarse para soportar una norma para enviar y recibir datos utilizando una o más radiofrecuencias. Esas normas, y las frecuencias que utilizan, pueden definirse por el IEEE (por ejemplo, las normas IEEE 802.11). Un AP 106 puede estar configurado y/o utilizarse para soportar puntos de conexión a Internet públicos, y/o en una red para extender el alcance de la señal de Wi-Fi de la red.

[0034] En algunas formas de realización, los puntos de acceso 106 pueden utilizarse (por ejemplo, en domicilio o en edificios) para redes inalámbricas (por ejemplo, IEEE 802.11, Bluetooth, ZigBee, cualquier otro tipo de protocolo de red basado en radiofrecuencia y/o variaciones de los mismos). Cada uno de los dispositivos de comunicación inalámbricos 102 puede incluir una radio incorporada y/o está acoplado a una radio. Tales dispositivos de comunicación inalámbricos 102 y/o puntos de acceso 106 pueden funcionar según los diversos aspectos de la divulgación tal como se presentan en la presente memoria para potenciar el rendimiento, reducir los costes y/o tamaño, y/o potenciar las aplicaciones de banda ancha. Cada dispositivo de comunicación inalámbrico 102 puede presentar la capacidad de funcionar como nodo cliente que busca acceso a recursos (por ejemplo, datos, y conexión a nodos conectados en red tales como servidores) a través de uno o más puntos de acceso 106.

[0036] Las conexiones de red pueden incluir cualquier tipo y/o forma de red y puede incluir cualquiera de los siguientes: una red de punto a punto, una red de radiodifusión, una red de telecomunicaciones, una red de comunicación de datos, una red informática. La topología de la red puede ser una topología de red de bus, en estrella, o en anillo. La red puede ser de cualquiera de tales topologías de red tal como conocen los expertos habituales en la materia que puedan soportar las operaciones descritas en la presente memoria. En algunas formas de realización, diferentes tipos de datos pueden transmitirse mediante diferentes protocolos. En otras formas de realización, los mismos tipos de datos pueden transmitirse mediante diferentes protocolos.

[0038] El/los dispositivo(s) de comunicaciones 102 y el/los punto(s) de acceso 106 pueden desplegarse como, y/o ejecutarse en, cualquier tipo y forma de dispositivo informático, tal como un ordenador, dispositivo de red o aparato que puede comunicarse en cualquier tipo y forma de red y realizar las operaciones descritas en la presente memoria. Las figuras 1B y 1C representan unos diagramas de bloques de un dispositivo informático 100 útil para poner en práctica una realización de los dispositivos de comunicación inalámbricos 102 o AP 106. Tal como se muestra en las figuras 1B y 1C, cada dispositivo informático 100 incluye una unidad de procesamiento central 121, y una unidad de memoria principal 122. Tal como se muestra en la figura 1B, un dispositivo informático 100 puede incluir un dispositivo de almacenamiento 128, un dispositivo de instalación 116, una interfaz de red 118, un controlador de I/O 123, dispositivos de visualización 124a-124n, un teclado 126 y un dispositivo de puntero 127, tal como un ratón. El dispositivo de almacenamiento 128 puede incluir un sistema operativo y/osoftware. Tal como se muestra en la figura 1C, cada dispositivo informático 100 también puede incluir elementos opcionales adicionales, tales como, un puerto 103 de memoria, un puente 170, uno o más dispositivos de entrada/salida 130a-130n, y una memoria caché 140 en comunicación con la unidad de procesamiento central 121.

[0040] La unidad de procesamiento central 121 es cualquier conjunto de circuitos lógico que responde a, y procesa, instrucciones recuperadas a partir de la unidad de memoria principal 122. En muchas formas de realización, la unidad de procesamiento central 121 se proporciona por una unidad de microprocesador, tal como: las fabricadas por Intel Corporation de Santa Clara, California; las fabricadas por International Business Machines de White Plains, Nueva York; o las fabricadas por Advanced Micro Devices de Sunnyvale, California. El dispositivo informático 100 puede basarse en cualquiera de estos procesadores, o cualquier otro procesador que pueda funcionar tal como se describe en la presente memoria.

[0042] La unidad de memoria principal 122 puede ser uno o más chips de memoria que pueden almacenar datos y permitir acceder directamente a cualquier ubicación de almacenamiento por el microprocesador 121, tal como cualquier tipo o variante de memoria de acceso aleatorio estática (SRAM), memoria de acceso aleatorio dinámica (DRAM), RAM ferroeléctrica RAM (FRAM), NAND flash, NOR flash y unidades de estado sólido (SSD). La memoria principal 122 puede basarse en cualquiera de los chips de memoria anteriormente descritos, o cualquier otro chip de memoria disponible que pueda funcionar tal como se describe en la presente memoria. En la realización mostrada en la figura 1B, el procesador 121 se comunica con la memoria principal 122 a través de un bus 150 de sistema (descrito en más detalle a continuación). La figura 1C representa una realización de un dispositivo informático 100 en el que el procesador se comunica directamente con la memoria principal 122 a través de un puerto 103 de memoria. Por ejemplo, en la figura 1C la memoria principal 122 puede ser DRDRAM.

[0044] La figura 1C representa una realización en la que el procesador principal 121 se comunica directamente con la memoria caché 140 a través de un bus secundario, algunas veces denominado bus de lado trasero. En otras formas de realización, el procesador principal 121 se comunica con la memoria caché 140 utilizando el bus 150 de sistema. La memoria caché 140 presenta normalmente un tiempo de respuesta más rápido que la memoria principal 122 y se proporciona, por ejemplo, por SRAM, BSRAM, o EDRAM. En la realización mostrada en la figura 1C, el procesador 121 se comunica con diversos dispositivos de I/O 130 a través de un bus 150 de sistema local. Pueden utilizarse diversos buses para conectar la unidad de procesamiento central 121 a cualquiera de los dispositivos de I/O 130, por ejemplo, un bus de VESA VL, un bus de ISA, un bus de EISA, un bus de arquitectura de microcanales (MCA), un bus de PCI, un bus de PCI-X, un bus de PCI-Express, o un NuBus. Para formas de realización en las que el dispositivo de I/O es un elemento de visualización de vídeo 124, el procesador 121 puede utilizar un puerto de gráficos avanzado (AGP) para comunicarse con el elemento de visualización 124. La figura 1C representa una realización de un ordenador 100 en la que el procesador principal 121 puede comunicarse directamente con el dispositivo de I/O 130b, por ejemplo mediante tecnología de comunicaciones HYPERTRANSPORT, RAPIDIO, o INFINIBAND. La figura 1C también representa una realización en la que se mezclan buses locales y comunicación directa: el procesador 121 se comunica con el dispositivo de I/O 130a utilizando un bus de interconexión local mientras que se comunica con el dispositivo de I/O 130b directamente.

[0045] Pueden estar presentes una amplia variedad de dispositivos de I/O 130a-130n en el dispositivo informático 100. Los dispositivos de entrada incluyen teclados, ratones, paneles de control, bolas de control, micrófonos, diales, paneles táctiles, pantalla táctil, y tabletas de dibujo. Los dispositivos de salida incluyen elementos de visualización de vídeo, altavoces, impresoras de chorro de tinta, impresoras de láser, proyectores e impresoras de sublimación de tinta. Los dispositivos de I/O pueden controlarse por un controlador de I/O 123 tal como se muestra en la figura 1B. El controlador de I/O puede controlar uno o más dispositivos de I/O tales como un teclado 126 y un dispositivo de puntero 127, por ejemplo, un ratón o lápiz óptico. Además, un dispositivo de I/O también puede proporcionar almacenamiento y/o un medio de instalación 116 para el dispositivo informático 100. En todavía otras formas de realización, el dispositivo informático 100 puede proporcionar conexiones de USB (no mostradas) para recibir dispositivos de almacenamiento de USB portátiles tales como la línea de dispositivos de unidad flash de USB fabricada por Twintech Industry, Inc. de Los Alamitos, California.

[0047] Haciendo de nuevo referencia a la figura 1B, el dispositivo informático 100 puede soportar cualquier dispositivo de instalación 116 adecuado, tal como una unidad de disco, una unidad de CD-ROM, una unidad de CD-R/RW, una unidad de DVD-ROM, una unidad de memoria flash, unidades de cinta de diversos formatos, dispositivo de USB, disco duro, una interfaz de red, o cualquier otro dispositivo adecuado para instalarsoftwarey programas. El dispositivo informático 100 puede incluir además un dispositivo de almacenamiento, tal como una o más unidades de disco duro o disposiciones redundantes de discos independientes, para almacenar un sistema operativo y otrosoftwarerelacionado, y para almacenar programas de software de aplicación tales como cualquier programa osoftware120 para implementar (por ejemplo, configurado y/o diseñado para) los sistemas y métodos descritos en la presente memoria. Opcionalmente, cualquier de los dispositivos de instalación 116 también puede utilizarse como dispositivo de almacenamiento. Adicionalmente, el sistema operativo y el software pueden ejecutarse a partir de un medio de arranque.

[0049] Además, el dispositivo informático 100 puede incluir una interfaz de red 118 para interconectarse a la red 104 a través de una variedad de conexiones incluyendo, pero sin limitarse a, líneas telefónicas convencionales, enlaces de LAN o WAN (por ejemplo, 802.11, T1, T3, 56kb, X.25, SNA, DECNET), conexiones de banda ancha (por ejemplo, ISDN, Frame Relay, ATM, Gigabit Ethernet, Ethernet sobre SONET), conexiones inalámbricas, o alguna combinación de cualquiera o la totalidad de las anteriores. Pueden establecerse conexiones utilizando una variedad de protocolos de comunicación (por ejemplo, TCP/IP, IPX, SPX, NetBIOS, Ethernet, ARCNET, SONET, SDH, interfaz de datos distribuida de fibra (FDDI), RS232, IEEE 802.11, IEEE 802.11a, IEEE 802.11b, IEEE 802.11g, IEEE 802.11n, IEEE 802.11ac, IEEE 802.11ad, CDMA, GSM, WiMax y conexiones asíncronas directas). En una realización, el dispositivo informático 100 se comunica con otros dispositivos informáticos 100’ a través de cualquier tipo y/o forma de protocolo de tunelación o pasarela tal como capa de puertos seguros (SSL) o seguridad de la capa de transporte (TLS). La interfaz de red 118 puede incluir un adaptador de red, tarjeta de interfaz de red, tarjeta de red de PCMCIA, adaptador de red de bus de tarjeta, adaptador de red inalámbrico, adaptador de red de USB, módem o cualquier otro dispositivo incorporado adecuado para interconectar el dispositivo informático 100 a cualquier tipo de red con capacidad de comunicación y realizar las operaciones descritas en la presente memoria.

[0050] En algunas formas de realización, el dispositivo informático 100 puede incluir o estar conectado a uno o más dispositivos de visualización 124a-124n. Como tal, cualquiera de los dispositivos de I/O 130a-130n y/o el controlador de I/O 123 puede incluir cualquier tipo y/o forma dehardware,software, o combinación dehardwareysoftwareadecuados para soportar, permitir o proporcionar la conexión y utilización del/de los dispositivo(s) de visualización 124a-124n por el dispositivo informático 100. Por ejemplo, el dispositivo informático 100 puede incluir cualquier tipo y/o forma de adaptador de vídeo, tarjeta de vídeo, controlador, y/o biblioteca para interconectar, comunicar, conectar o utilizar de otro modo el/los dispositivo(s) de visualización 124a-124n. En una realización, un adaptador de vídeo puede incluir múltiples conectores para interconectarse con el/los dispositivo(s) de visualización 124a-124n. En otras formas de realización, el dispositivo informático 100 puede incluir múltiples adaptadores de vídeo, estando cada adaptador de vídeo conectado al/a los dispositivo(s) de visualización 124a-124n. En algunas formas de realización, cualquier porción del sistema operativo del dispositivo informático 100 puede estar configurada para utilizar múltiples elementos de visualización 124a-124n. En formas de realización adicionales, un dispositivo de I/O 130 puede ser un puente entre el bus 150 de sistema y un bus de comunicación externo, tal como un bus de USB, un bus de sobremesa Apple, una conexión en serie RS-232, un bus de SCSI, un bus de FireWire, un bus de FireWire 800, un bus de Ethernet, un bus de AppleTalk, un bus de Gigabit Ethernet, un bus de modo de transferencia asíncrona, un bus de FibreChannel, un bus de interfaz de sistemas informáticos pequeños conectados en serie, una conexión de USB, o un bus de HDMI.

[0052] Un dispositivo informático 100 de la clase representada en las figuras 1B y 1C puede funcionar bajo el control de un sistema operativo, que controla la planificación de tareas y el acceso a recursos de sistema. El dispositivo informático 100 puede estar ejecutando cualquier sistema operativo tal como cualquiera de las versiones de los sistemas operativos de MICROSOFT WINDOWS, las diferentes versiones de los sistemas operativos de Unix y Linux, cualquier versión de MAC OS para ordenadores Macintosh, cualquier sistema operativo incorporado, cualquier sistema operativo en tiempo real, cualquier sistema operativo de código abierto, cualquier sistema operativo privado, cualquier sistema operativo para dispositivos informáticos móviles, o cualquier otro sistema operativo que pueda ejecutarse en el dispositivo informático y realizar las operaciones descritas en la presente memoria. Los sistemas operativos típicos incluyen, peor no se limitan a: Android, producido por Google Inc.; WINDOWS 7, 8 y 10, producidos por Microsoft Corporation de Redmond, Washington; MAC OS, producido por Apple Computer de Cupertino, California; WebOS, producido por Research In Motion (RIM); OS/2, producido por International Business Machines de Armonk, New York; y Linux, un sistema operativo disponible de manera gratuita distribuido por Caldera Corp. de Salt Lake City, Utah, o cualquier tipo y/o forma de un sistema operativo de Unix, entre otros.

[0054] El sistema informático 100 puede ser cualquier estación de trabajo, teléfono, ordenador de sobremesa, ordenador portátil o miniordenador portátil, servidor, ordenador de mano, teléfono móvil u otro dispositivo de telecomunicaciones portátil, dispositivo de reproducción de medios, un sistema de videojuegos, dispositivo informático móvil, o cualquier otro tipo y/o forma de dispositivo informático, de telecomunicaciones o de medios que puede realizar comunicación. En algunas formas de realización, el dispositivo informático 100 puede presentar diferentes procesadores, sistemas operativos, y dispositivos de entrada compatibles con el dispositivo. Por ejemplo, en una realización, el dispositivo informático 100 es un teléfono inteligente, un dispositivo móvil, tableta o asistente digital personal. Además, el dispositivo informático 100 puede ser cualquier estación de trabajo, ordenador de sobremesa, ordenador portátil o miniordenador portátil, servidor, ordenador de mano, teléfono móvil, cualquier otro ordenador, u otra forma de dispositivo informático o de telecomunicaciones que puede que puede realizar comunicación y que presenta suficiente potencia de procesador y capacidad de memoria como para realizar las operaciones descritas en la presente memoria.

[0056] Aspectos de los entornos de funcionamiento y componentes descritos anteriormente resultarán evidentes en el contexto de los sistemas y métodos dados a conocer en la presente memoria.

[0058] B. ADC de SAR con eficiencia de potencia

[0060] Diversas formas de realización divulgadas en la presente memoria se refieren a un ADC de SAR con eficiencia de potencia. El ADC de SAR incluye un circuito de conversión digital-analógica (DAC) para muestrear una tensión de entrada. El ADC de SAR incluye un primer comparador acoplado al circuito de DAC, y un primer conjunto de circuitos de almacenamiento acoplados entre el primer comparador y el circuito de DAC. El ADC de SAR incluye un segundo comparador acoplado al circuito de DAC, y un segundo conjunto de circuitos de almacenamiento acoplados entre el segundo comparador y el circuito de DAC. En un aspecto, el ADC de SAR incluye un circuito de control configurado para seleccionar, para cada uno de una pluralidad de bits correspondientes a la tensión de entrada, un comparador correspondiente del primer comparador y el segundo comparador para determinar un estado de dicho cada uno de la pluralidad de bits durante un periodo de tiempo correspondiente.

[0062] Ventajosamente, el ADC de SAR dado a conocer puede lograr eficiencias de velocidad y potencia. En un aspecto, el primer comparador presenta una velocidad de detección más rápida que el segundo comparador, en el que el segundo comparador presenta una sensibilidad superior al primer comparador. Por tanto, configurar selectivamente el primer comparador y el segundo comparador permite realizar de una manera eficiente la determinación de estados de diferentes bits de una tensión de entrada. Por ejemplo, un estado de un bit más significativo (MSB) puede determinarse por el primer comparador de una manera rápida, en el que un estado de un bit menos significativo (LSB) puede determinarse por el segundo comparador con una alta sensibilidad. En una configuración, puertos de salida del primer comparador y el segundo comparador están acoplados a circuitos de almacenamiento, de tal manera que primer comparador y el segundo comparador pueden almacenar los estados determinados de bits mediante los circuitos de almacenamiento. Sin embargo, un gran número de circuitos de almacenamiento (por ejemplo, más de 7) acoplados al primer comparador y al segundo comparador pueden contribuir a una gran cantidad de carga capacitiva, lo cual puede degradar la eficiencia de potencia y/o la velocidad de funcionamiento del primer comparador y el segundo comparador. Implementando el primer comparador acoplado al primer conjunto de circuitos de almacenamiento, y el segundo comparador acoplado al segundo conjunto de circuitos de almacenamiento, pueden reducirse las cargas capacitivas en puertos de salida del primer comparador y el segundo comparador. Debido a las cargas capacitivas reducidas, el primer comparador y el segundo comparador pueden funcionar de una manera rápida y con eficiencia de potencia.

[0063] La figura 2 es un diagrama de bloques que representa un dispositivo de comunicación 200, según una o más formas de realización. En algunas formas de realización, el dispositivo de comunicación 200 es un sistema, un dispositivo, o un aparato para una comunicación de red. Por ejemplo, el dispositivo de comunicación 200 se implementa como parte del dispositivo de red 106, el nodo 192, o el dispositivo 102. En algunas formas de realización, el dispositivo 200 incluye un transmisor 210, un receptor 220, y un procesador 280. Estos componentes pueden funcionar juntos para comunicarse con otro dispositivo de comunicación a través de un cable de red (por ejemplo, Ethernet, USB, Firewire, etc.) y/o a través de un medio inalámbrico (por ejemplo, Wi-Fi, Bluetooth, enlace de 60 GHz, red celular, etc.). En algunas formas de realización, el dispositivo de comunicación 200 incluye más componentes, menos componentes, o componentes diferentes con respecto a los mostrados en la figura 2.

[0064] El transmisor 210 es un circuito o un componente que recibe datos de transmisión, datos TX, a partir del procesador 280, y genera señales de salida, salida+, salida-. El transmisor 210 puede recibir N bits de datos digitales, datos TX, a partir del procesador 280, y generar las señales de salida, salida+, salida-, que presentan tensiones o corrientes correspondientes a los datos digitales, datos TX. Las señales de salida, salida+, salida-, pueden ser señales diferenciales. En algunas formas de realización, el transmisor 210 puede generar una señal de un solo extremo o una señal en una representación diferente para las señales de salida, salida+, salida-. En algunas formas de realización, el transmisor 210 transmite las señales de salida, salida+, salida-, a través de un cable de red. En algunas formas de realización, el transmisor 210 proporciona las señales de salida, salida+, salida-, a un transmisor inalámbrico (no mostrado) que puede someter a conversión ascendente las señales de salida, salida+, salida-, para generar una señal de transmisión inalámbrica a una radiofrecuencia y transmitir la señal de transmisión inalámbrica a través de un medio inalámbrico.

[0066] El receptor 220 es un circuito o un componente que recibe señales de entrada, entrada+, entrada-, y genera datos de recepción, datos RX. En algunas formas de realización, el receptor 220 recibe las señales de entrada, entrada+, entrada-, a través de un cable de red. Las señales de entrada, entrada+, entrada-, pueden ser señales diferenciales. En algunas formas de realización, el receptor 220 puede recibir una señal de un solo extremo o una señal en una representación diferente para las señales de entrada, entrada+, entrada-. En algunas formas de realización, el receptor 220 recibe las señales de entrada, entrada+, entrada-, a partir de un receptor inalámbrico (no mostrado) que puede recibir una señal de recepción inalámbrica a través de un medio inalámbrico y someter a conversión descendente la señal de recepción inalámbrica para generar las señales de entrada, entrada+, entrada-, a una frecuencia de banda base. En algunas formas de realización, el receptor 220 recibe las señales de entrada, entrada+, entrada-, y genera N bits de datos digitales, datos RX, correspondientes a tensiones o corrientes de las señales de entrada, entrada+, entrada-. El receptor 220 puede proporcionar los datos digitales, datos RX, al procesador 280. En algunas formas de realización, el receptor 220 incluye un ADC de SAR 225 que puede convertir las señales de entrada, entrada+, entrada-, en datos digitales de N bits, datos RX, de una manera con eficiencia de potencia. A continuación, se proporciona una descripción detallada sobre implementaciones y operaciones del ADC de SAR 225 con respecto a las figuras 3 a 5.

[0068] El procesador 280 es un circuito o un componente que puede realizar cálculos lógicos. En algunas formas de realización, el procesador 280 se implementa como una matriz de compuertas programables en el campo, un circuito integrado específico de aplicación, o una máquina de estados. El procesador 280 puede estar eléctricamente acoplado al transmisor 210 y al receptor 220 a través de conexiones de bus o pistas conductoras. En esta configuración, el procesador 280 puede recibir los datos, datos RX, a partir del receptor 220 y realizar cálculos lógicos o ejecutar diversas aplicaciones según estados de los datos recibidos, datos RX. El procesador 280 también puede generar los datos, datos TX, y proporcionar los datos, datos TX, al transmisor 210.

[0070] La figura 3 es un diagrama de bloques de un ADC de SAR 300, según una o más de algunas formas de realización. El ADC de SAR 300 puede implementarse como el ADC de SAR 225 de la figura 2. El ADC de SAR 300 incluye un circuito de muestreo y de DAC 310, comparadores 330A, 330B, un primer conjunto de circuitos de almacenamiento 360A, un segundo conjunto de circuitos de almacenamiento 360B, y un circuito de control 370. Estos componentes pueden funcionar juntos para recibir señales de entrada, entrada+, entrada-, y realizar una conversión analógicadigital de aproximación sucesiva para generar datos de N bits, datos RX, correspondientes a tensiones de las señales de entrada, entrada+, entrada-. En algunas formas de realización, el ADC de SAR 300 incluye más componentes, menos componentes o componentes diferentes con respecto a los mostrados en la figura 3. Aunque en la figura 3 se muestra que el circuito de muestreo y de DAC 310, los comparadores 330A, 330B, y los circuitos de almacenamiento 360A, 360B generan y procesan señales diferenciales, algunos o la totalidad de estos componentes pueden generar y procesar señales de un solo extremo.

[0072] En algunas formas de realización, el circuito de muestreo y de DAC 310 es un circuito o un componente que muestrea las señales de entrada, entrada+, entrada-, y genera señales de salida de DAC, salida+ de DAC, salidade DAC. En una implementación, el circuito de muestreo y de DAC 310 se implementa como circuito de DAC capacitivo. En algunas formas de realización, el circuito de muestreo y de DAC 310 incluye puertos de entrada para recibir las señales de entrada, entrada+, entrada-, puertos de realimentación para recibir datos de N bits, datos RX, y puertos de salida para emitir señales de salida de DAC, salida+ de DAC, salida- de DAC. En una configuración, un número N-M de puertos de realimentación del circuito de muestreo y de DAC 310 están acoplados a un número N-M de puertos de salida del primer conjunto de circuitos de almacenamiento 360A, y un número M de puertos de realimentación del circuito de muestreo y de DAC 310 están acoplados a un número M de puertos de salida del segundo conjunto de circuitos de almacenamiento 360B. En un ejemplo, N puede ser 9 y M puede ser 4. En una configuración, un primer puerto de salida del circuito de muestreo y de DAC 310 está acoplado a un primer puerto de entrada del comparador 330A y a un primer puerto de entrada del comparador 330B. En una configuración, un segundo puerto de salida del circuito de muestreo y de DAC 310 está acoplado a un segundo puerto de entrada del comparador 330A y a un segundo puerto de entrada del comparador 330B. En esta configuración, el circuito de muestreo y de DAC 310 recibe las señales de entrada, entrada+, entrada-, en los puertos de entrada y datos de N bits, datos RX, en los puertos de realimentación, y muestrea las señales de entrada, entrada+, entrada-. El circuito de muestreo y de DAC 310 puede realizar DAC, según los datos de N bits, datos RX, para generar señales de salida de DAC, salida+ de DAC, salida- de DAC, en los puertos de salida. El circuito de muestreo y de DAC 310 puede proporcionar las señales de salida de DAC, salida+ de DAC, salida- de DAC, a los comparadores 330A, 330B. En un enfoque, para un X<ésimo>bit de los datos de N bits, datos RX, las señales de salida de DAC, salida+ de DAC, salida- de DAC, indican tensiones (por ejemplo, Ventrada+, Ventrada-) de las señales de entrada, entrada+, entrada-, con tensiones correspondientes al número N-X de MSB de los datos RX. En un enfoque, el circuito de muestreo y de DAC 310 genera las señales de salida de DAC, salida+ de DAC, salida- de DAC, según la siguiente ecuación:

[0075]

[0078] En algunas formas de realización, el comparador 330A es un circuito o un componente que recibe las señales de salida de DAC, salida+ de DAC, salida- de DAC, y determina un estado de un bit correspondiente de los datos, datos RX, según las señales de salida de DAC, salida+ de DAC, salida- de DAC. En una configuración, el comparador 330A incluye un primer puerto de entrada acoplado al primer puerto de salida del circuito de muestreo y de DAC 310 para recibir la señal de salida de DAC, salida+ de DAC, un segundo puerto de entrada acoplado al segundo puerto de salida del circuito de muestreo y de DAC 310 para recibir la señal de salida de DAC, salida- de DAC, un primer puerto de salida acoplado a primeros puertos de entrada del primer conjunto de circuitos de almacenamiento 360A, un segundo puerto de salida acoplado a segundos puertos de entrada del primer conjunto de circuitos de almacenamiento 360A, y un puerto de entrada de reloj acoplado a un primer puerto de salida de reloj del circuito de control 370. El primer puerto de salida del comparador 330A puede estar directamente acoplado a los primeros puertos de entrada de los circuitos de almacenamiento 360A, y el segundo puerto de salida del comparador 330A puede estar directamente acoplado a los segundos puertos de entrada de los circuitos de almacenamiento 360A. De manera similar, el primer puerto de salida del comparador 330B puede estar directamente acoplado a los primeros puertos de entrada de los circuitos de almacenamiento 360B, y el segundo puerto de salida del comparador 330B puede estar directamente acoplado a los segundos puertos de entrada de los circuitos de almacenamiento 360B. En esta configuración, el comparador 330A puede habilitarse o deshabilitarse según la señal de reloj CLK1 a partir del circuito de control 370. Por ejemplo, el comparador 330A se habilita en respuesta a un borde ascendente o estado lógico ‘1’ de la señal de reloj CLK1. Por ejemplo, el comparador 330A se deshabilita en respuesta a un borde descendente o estado lógico ‘0’ de la señal de reloj CLK1. Cuando el comparador 330A está habilitado, el comparador 330A puede determinar un estado de un bit según las señales de salida de DAC, salida+ de DAC, salida- de DAC, y generar salidas de comparador, salida1+ de comp, salida1- de comp, en los puertos de salida que indican el estado determinado del bit. Por ejemplo, cuando el comparador 330A está habilitado, en respuesta a que una diferencia en las tensiones de la señal de salida de DAC, salida+ de DAC, salida- de DAC, sea superior a 0 V o una tensión de referencia, el comparador 330A puede generar la salida de comparador, salida1+ de comp, que presenta un estado lógico ‘1’ y la salida de comparador, salida1-de comp, que presenta un estado lógico ‘0’. Por ejemplo, cuando el comparador 330A está habilitado, en respuesta a que una diferencia en las tensiones de las señales de salida de DAC, salida+ de DAC, salida- de DAC, sea inferior a 0 V o la tensión de referencia, el comparador 330A puede generar la salida de comparador, salida1+ de comp, que presenta un estado lógico ‘0’ y la salida de comparador, salida1- de comp, que presenta un estado lógico ‘1’. Cuando el comparador 330A está deshabilitado, el comparador 330A puede restablecer las salidas de comparador, salida1+ de comp, salida1- de comp, al estado lógico ‘0’. El comparador 330A puede proporcionar las salidas de comparador, salida1+ de comp, salida1- de comp, al primer conjunto de circuitos de almacenamiento 360A. Las salidas de comparador, salida1+ de comp, salida1- de comp, pueden ser señales diferenciales.

[0080] En algunas formas de realización, el comparador 330B es un circuito o un componente que recibe las señales de salida de DAC, salida+ de DAC, salida- de DAC, y determina bits correspondientes de los datos, datos RX, según las señales de salida de DAC, salida+ de DAC, salida- de DAC. En algunas formas de realización, el comparador 330A presenta una velocidad de detección superior y/o presenta más eficiencia de potencia que el comparador 330B, en el que el comparador 330B presenta una sensibilidad superior al comparador 330A. En una configuración, el comparador 330B incluye un primer puerto de entrada acoplado al primer puerto de salida del circuito de muestreo y de DAC 310 para recibir la señal de salida de DAC, salida+ de DAC, un segundo puerto de entrada acoplado al segundo puerto de salida del circuito de muestreo y de DAC 310 para recibir la señal de salida de DAC, salida- de DAC, un primer puerto de salida acoplado a primeros puertos de entrada del segundo conjunto de circuitos de almacenamiento 360B, un segundo puerto de salida acoplado a segundos puertos de entrada del segundo conjunto de circuitos de almacenamiento 360B, y un puerto de entrada de reloj acoplado a un segundo puerto de salida de reloj del circuito de control 370. El funcionamiento del comparador 330B es similar al funcionamiento del comparador 330A, excepto por que el comparador 330B se habilita o deshabilita en respuesta a la señal de reloj CLK<2>en lugar de la señal de reloj CLK1, y el comparador 330B proporciona las salidas de comparador, salida2+ de comp, salida2- de comp, al segundo conjunto de circuitos de almacenamiento 360B en lugar del primer conjunto de circuitos de almacenamiento 360A. Por tanto, en la presente memoria se omite una descripción detallada de la porción duplicada por motivos de brevedad.

[0082] En algunas formas de realización, el primer conjunto de circuitos de almacenamiento 360A es un conjunto de componentes que almacena N-M bits (por ejemplo, MSB) de datos. En una implementación, el primer conjunto de circuitos de almacenamiento 360A se implementa como un número N-M de elementos biestables o elementos de cierre. En algunas formas de realización, un primer puerto de entrada de cada circuito de almacenamiento 360A está acoplado al primer puerto de salida del comparador 330A, y un segundo puerto de entrada de cada circuito de almacenamiento 360A está acoplado al segundo puerto de salida del comparador 330A. En algunas formas de realización, un puerto de habilitación de cada circuito de almacenamiento 360A está acoplado a un puerto de salida de habilitación correspondiente del circuito de control 370, y un puerto de salida de cada circuito de almacenamiento 360A está acoplado a un puerto de realimentación correspondiente del circuito de muestreo y de DAC 310. En esta configuración, cada circuito de almacenamiento 360A puede habilitarse o deshabilitarse según un bit correspondiente de señal de habilitación entrada1 de N-M bits. Por ejemplo, un primer circuito de almacenamiento 360A se habilita en respuesta a que la señal de habilitación entrada1 presente [00001]; un segundo circuito de almacenamiento 360A se habilita en respuesta a que la señal de habilitación entrada1 presente [00010]; un tercer circuito de almacenamiento 360A se habilita en respuesta a que la señal de habilitación entrada1 presente [00100]; un cuarto circuito de almacenamiento 360A se habilita en respuesta a que la señal de habilitación entrada1 presente [01000]; y un quinto circuito de almacenamiento 360A se habilita en respuesta a que la señal de habilitación entrada1 presente [10000]. Por ejemplo, la totalidad del primer conjunto de circuitos de almacenamiento 360A se deshabilitan en respuesta a que la señal de habilitación entrada1 presente [00000]. Cuando un circuito de almacenamiento 360A está habilitado, el circuito de almacenamiento 360A puede actualizar un bit correspondiente de los datos, datos RX, según las salidas de comparador, salida1+ de comp, salida1- de comp. Por ejemplo, si un circuito de almacenamiento 360A se habilita en respuesta a que la salida de comparador, salida1+ de comp, presente un estado lógico ‘1’ y la salida de comparador, salida1- de comp, presente un estado lógico ‘0’, el circuito de almacenamiento 360A puede actualizar un bit correspondiente de los datos, datos RX, a ‘1’. Por ejemplo, si un circuito de almacenamiento 360A se habilita en respuesta a que la salida de comparador, salida1- de comp, presente un estado lógico ‘1’ y la salida de comparador, salida1+ de comp, presente un estado lógico ‘0’, el circuito de almacenamiento 360A puede actualizar un bit correspondiente de los datos, datos RX, a ‘0’. Si un circuito de almacenamiento 360A se deshabilita, el circuito de almacenamiento 360A puede conservar o mantener un bit correspondiente de los datos, datos RX, independientemente de las salidas de comparador, salida1+ de comp, salida1- de comp, en los puertos de entrada.

[0084] En algunas formas de realización, el segundo conjunto de circuitos de almacenamiento 360B es un conjunto de componentes que almacena M bits (por ejemplo, LSB) de datos. En una implementación, el segundo conjunto de circuitos de almacenamiento 360B se implementa como un número M de elementos biestables o elementos de cierre. En algunas formas de realización, un primer puerto de entrada de cada circuito de almacenamiento 360B está acoplado al primer puerto de salida del comparador 330B, y un segundo puerto de entrada de cada circuito de almacenamiento 360B está acoplado al segundo puerto de salida del comparador 330B. En algunas formas de realización, un puerto de habilitación de cada circuito de almacenamiento 360B está acoplado a un puerto de salida de habilitación correspondiente del circuito de control 370, y un puerto de salida de cada circuito de almacenamiento 360B está acoplado a un puerto de realimentación correspondiente del circuito de muestreo y de DAC 310. El funcionamiento de los circuitos de almacenamiento 360B es similar al funcionamiento del primer conjunto de circuitos de almacenamiento 360A, excepto por que cada uno de los circuitos de almacenamiento 360B se habilita o deshabilita en respuesta a un estado correspondiente de la señal de habilitación entrada2 de M bits en lugar de la señal de habilitación entrada1 de N-M bits, y cada uno de los circuitos de almacenamiento 360B almacena y emite un bit correspondiente de M bits (por ejemplo, LSB) de los datos, datos RX, en lugar de N-M bits (por ejemplo, MSB) de los datos, datos RX. Por tanto, en la presente memoria se omite una descripción detallada de la porción duplicada por motivos de brevedad.

[0086] En algunas formas de realización, el circuito de control 370 es un componente que configura los comparadores 330A, 330B y los circuitos de almacenamiento 360A, 360B para realizar conversión analógica-digital de aproximación sucesiva. En una implementación, el circuito de control 370 se implementa como una máquina de estados o circuitos lógicos digitales. En algunas formas de realización, el circuito de control 370 incluye un puerto de entrada para recibir una señal de reloj CLK, por ejemplo, a partir de un generador de reloj (no mostrado), el primer puerto de salida de reloj acoplado al puerto de entrada de reloj del comparador 330A, el segundo puerto de salida de reloj acoplado al puerto de entrada de reloj del comparador 330B, un número N-M de puertos de salida de habilitación acoplados a puertos de habilitación del primer conjunto de circuitos de almacenamiento 360A y un número M de puertos de salida de habilitación acoplados a puertos de habilitación del segundo conjunto de circuitos de almacenamiento 360B. En esta configuración, el circuito de control 370 puede generar la señal de reloj CLK1 en el primer puerto de salida de reloj según la señal de reloj CLK, y proporcionar la señal de reloj CLK1 al primer comparador 330A. Además, el circuito de control 370 puede generar la señal de reloj CLK<2>en el segundo puerto de salida de reloj según la señal de reloj CLK, y proporcionar la señal de reloj CLK<2>al segundo comparador 330B. Además, el circuito de control 370 puede generar la señal de habilitación entrada1 de N-M bits en el número N-M de puertos de salida de habilitación según la señal de reloj CLK, y proporcionar la señal de habilitación entrada1 de N-M bits al primer conjunto de circuitos de almacenamiento 360A. Además, el circuito de control 370 puede generar la señal de habilitación entrada2 de M bits en el número M de puertos de salida de habilitación según la señal de reloj CLK, y proporcionar la señal de habilitación entrada2 de M bits al segundo conjunto de circuitos de almacenamiento 360B. En algunas formas de realización, se generan una o más de las señales CLK1, CLK<2>, entrada1, entrada2, independientemente de la señal de reloj CLK, pero pueden generarse según las salidas de comparador, salida1+ de comp, salida1- de comp, y/o las salidas de comparador, salida1+ de comp, salida1- de comp. Por ejemplo, las señales CLK1, CLK<2>, entrada1, entrada2, pueden generarse en respuesta a un borde ascendente de la salida de comparador, salida1+ de comp, salida1- de comp, salida2+ de comp, salida2- de comp.

[0087] En un aspecto, el circuito de control 370 genera las señales de reloj CLK1, CLK<2>, y las señales de habilitación entrada1, entrada2, para configurar el circuito de muestreo y de DAC 310, los comparadores 330A, 330B, y los circuitos de almacenamiento 360A, 360B para realizar conversión analógica-digital de aproximación sucesiva. En un enfoque, el circuito de control 370 puede generar la señal de reloj CLK1 que presenta un tren de pulsos para seleccionar o habilitar el comparador 330A durante un periodo de tiempo correspondiente para determinar estados de N-M bits (por ejemplo, MSB) de los datos, datos RX, mientras se genera la señal de reloj CLK<2>que presenta un estado lógico ‘0’ para deshabilitar el comparador 330B. Cuando el comparador 330A está habilitado, el circuito de control 370 puede generar la señal de habilitación entrada1 de N-M bits para configurar los circuitos de almacenamiento 360A para almacenar los estados determinados de los N-M bits (por ejemplo, MSB) de los datos, datos RX. Por ejemplo, para el MSB de los datos, datos RX, el circuito de muestreo y de DAC 310 puede muestrear las señales de entrada, entrada+, entrada-, para generar las señales de salida de DAC, salida+ de DAC, salidade DAC. En respuesta a un borde ascendente o un estado lógico ‘1’ de la señal de reloj CLK1, el comparador 330A puede generar salidas de comparador, salida1+ de comp, salida1- de comp, que indican un estado del MSB, según las señales de salida de DAC, salida+ de DAC, salida- de DAC. Entonces, en respuesta a un pulso o un estado lógico ‘1’ de un bit correspondiente de la señal de habilitación entrada1, un circuito de almacenamiento 360A correspondiente puede almacenar el estado del MSB de los datos, datos RX, según las salidas de comparador, salida1+ de comp, salida1- de comp. Para el siguiente bit de los datos, datos RX, el circuito de muestreo y de DAC 310 puede muestrear las señales de entrada, entrada+, entrada-, según el/los estado(s) de bit(s) anterior(es) de los datos, datos RX, para generar las señales de salida de DAC, salida+ de DAC, salida- de DAC. En respuesta a un borde ascendente o un estado lógico ‘1’ de la señal de reloj CLK1, el comparador 330A puede generar salidas de comparador, salida1+ de comp, salida1- de comp, que indican un estado del siguiente bit, según las señales de salida de DAC, salida+ de DAC, salida- de DAC, según las señales de salida de DAC, salida+ de DAC, salida- de DAC. Entonces, en respuesta a un pulso o un estado lógico ‘1’ de un bit correspondiente de la señal de habilitación entrada1, un circuito de almacenamiento 360A correspondiente puede almacenar el estado del siguiente bit de los datos, datos RX, según las salidas de comparador, salida1+ de comp, salida1- de comp. El procedimiento puede repetirse para los bits restantes de los N-M bits de los datos, datos RX.

[0089] Después de determinar los estados de N-M bits de los datos, datos RX, el circuito de control 370 puede generar la señal de reloj CLK<2>que presenta un tren de pulsos para seleccionar o habilitar el comparador 330B durante un periodo de tiempo correspondiente para determinar estados de M bits (por ejemplo, LSB) de los datos, datos RX, mientras se genera la señal de reloj CLK1 que presenta un estado lógico ‘0’ para deshabilitar el comparador 330A. Cuando el comparador 330B está habilitado, el circuito de control 370 puede generar la señal de habilitación entrada2 de M bits para configurar los circuitos de almacenamiento 360B para almacenar los estados determinados de los M bits (por ejemplo, LSB) de los datos, datos RX. Por ejemplo, para el M<ésimo>bit de los datos, datos RX, el circuito de muestreo y de DAC 310 puede muestrear las señales de entrada, entrada+, entrada-, según estados de N-M bits anteriores de los datos, datos RX, para generar las señales de salida de DAC, salida+ de DAC, salidade DAC, y el comparador 330B puede generar salidas de comparador, salida2+ de comp, salida2- de comp, que indican un estado del M<ésimo>bit, según las señales de salida de DAC, salida+ de DAC, salida- de DAC. Entonces, un circuito de almacenamiento 360B correspondiente puede almacenar el estado del M<ésimo>bit de los datos, datos RX. Para el siguiente bit de los datos, datos RX, el circuito de muestreo y de DAC 310 puede muestrear las señales de entrada, entrada+, entrada-, según los estados de bits anteriores de los datos, datos RX, para generar las señales de salida de DAC, salida+ de DAC, salida- de DAC. En respuesta a un borde ascendente o un estado lógico ‘1’ de la señal de reloj CLK<2>, el comparador 330B puede generar salidas de comparador, salida2+ de comp, salida2- de comp, que indican un estado del siguiente bit, según las señales de salida de DAC, salida+ de DAC, salida- de DAC. Entonces, en respuesta a un pulso o un estado lógico ‘1’ de un bit correspondiente de la señal de habilitación entrada2, un circuito de almacenamiento 360B correspondiente puede almacenar el estado del siguiente bit de los datos, datos RX, según las salidas de comparador, salida2+ de comp, salida2- de comp. El procedimiento puede repetirse para los bits restantes de los M bits de los datos, datos RX.

[0091] Ventajosamente, el ADC de SAR 300 puede lograr velocidad y eficiencia de potencia. En un aspecto, el comparador 330A presenta una velocidad de detección superior y/o presenta más eficiencia de potencia que el comparador 330B, en el que el comparador 330B presenta una sensibilidad superior al comparador 330A. Por tanto, el comparador 330A puede determinar estados de un primer subconjunto de bits (por ejemplo, MSB) de los datos, datos RX, en el que el comparador 330B puede determinar estados de un segundo subconjunto de bits (por ejemplo, LSB) de los datos, datos RX. En una implementación, puede añadirse un multiplexor entre puertos de salida de los comparadores 330A, 330B y puertos de entrada de los circuitos de almacenamiento 360A, 360B, y puede acoplar eléctricamente el comparador 330A o el comparador 330B a los circuitos de almacenamiento 360A, 360B. Sin embargo, acoplar eléctricamente el comparador 330A o el comparador 330B a los circuitos de almacenamiento 360A, 360B puede aumentar las cargas capacitivas en los puertos de salida de los comparadores 330A, 330B. Tales cargas capacitivas aumentadas pueden degradar la velocidad y eficiencia de potencia. Implementando el comparador 330A que presenta puertos de salida directamente acoplados a puertos de entrada de los circuitos de almacenamiento 360A y el comparador 330B que presenta puertos de salida directamente acoplados a puertos de entrada de los circuitos de almacenamiento 360B, pueden reducirse las cargas capacitivas en los puertos de salida de los comparadores 330A, 330B, logrando de ese modo la velocidad y la eficiencia de potencia.

[0093] La figura 4 es un diagrama 400 de tiempos que muestra un funcionamiento del ADC de SAR 300 de la figura 3, según una o más formas de realización. En algunas formas de realización, el circuito de control 370 genera las señales de reloj CLK1, CLK<2>, y las señales de habilitación entrada1, entrada2, para configurar el circuito de muestreo y de DAC 310, los comparadores 330A, 330B, y los circuitos de almacenamiento 360A, 360B para realizar la conversión analógica-digital de aproximación sucesiva para determinar estados de datos de N bits, datos RX. En el ejemplo mostrado en la figura 4, N es 9 y M es 4. En algunas formas de realización, los principios dados a conocer en la presente memoria pueden aplicarse para realizar la conversión analógica-digital de aproximación sucesiva para determinar estados de un número diferente de bits de los datos, datos RX. En un enfoque, el circuito de control 370 puede generar la señal de reloj CLK1 que presenta pulsos en los tiempos T1-T5, y generar la señal de reloj CLK<2>que presenta pulsos en los tiempos T6-T9. En un aspecto, el comparador 330A se habilita en respuesta a los pulsos de la señal de reloj CLK1 en los tiempos T1-T5, mientras que el comparador 330B se deshabilita. En un aspecto, el comparador 330B se habilita en respuesta a los pulsos de la señal de reloj CLK<2>en los tiempos T6-T9, mientras que el comparador 330A se deshabilita.

[0095] En un ejemplo, cerca o antes del tiempo T1, el circuito de muestreo y de DAC 310 puede muestrear las señales de entrada, entrada+, entrada-, para generar las señales de salida de DAC, salida+ de DAC, salida- de DAC. Tras estabilizarse las señales de salida de DAC, salida+ de DAC, salida- de DAC, en el tiempo T1, el comparador 330A puede generar salidas de comparador, salida1+ de comp, salida1- de comp, que indican un estado del primer bit (o MSB) de los datos, datos RX, según las señales de salida de DAC, salida+ de DAC, salida- de DAC. Entonces, un circuito de almacenamiento 360A correspondiente puede almacenar el estado del primer bit o MSB de los datos, datos RX, en respuesta a un estado lógico ‘1’ de la señal de habilitación entrada1(9).

[0097] En un ejemplo, después del tiempo T1 y cerca o antes del tiempo T2, el circuito de muestreo y de DAC 310 puede realizar DAC según el estado del primer bit de los datos, datos RX, para generar las señales de salida de DAC, salida+ de DAC, salida- de DAC. Tras estabilizarse las señales de salida de DAC, salida+ de DAC, salida- de DAC, en el tiempo T2, el comparador 330A puede generar salidas de comparador, salida1+ de comp, salida1- de comp, que indican un estado del siguiente bit (o el segundo bit), según las señales de salida de DAC, salida+ de DAC, salida- de DAC. Entonces, un circuito de almacenamiento 360A correspondiente puede almacenar el estado del siguiente bit (o el segundo bit) de los datos, datos RX, en respuesta a un estado lógico ‘1’ de la señal de habilitación entrada1(8).

[0099] En un ejemplo, después del tiempo T2 y cerca o antes del tiempo T3, el circuito de muestreo y de DAC 310 puede realizar DAC, según los estados determinados de dos bits de los datos, datos RX, para generar las señales de salida de DAC, DAC+, DAC-. Tras estabilizarse las señales de salida de DAC, DAC+, DAC-, en el tiempo T3, el comparador 330A puede generar salidas de comparador, salida1+ de comp, salida1- de comp, que indican un estado del siguiente bit (o el tercer bit), según las señales de salida de DAC, DAC+, DAC-. Entonces, un circuito de almacenamiento 360A correspondiente puede almacenar el estado del siguiente bit (o el tercer bit) de los datos, datos RX, en respuesta a un estado lógico ‘1’ de la señal de habilitación entrada1(7).

[0101] En un ejemplo, después del tiempo T3 y cerca o antes del tiempo T4, el circuito de muestreo y de DAC 310 puede realizar DAC, según los estados determinados de tres bits de los datos, datos RX, para generar las señales de salida de DAC, DAC+, DAC-. Tras estabilizarse las señales de salida de DAC, DAC+, DAC-, en el tiempo T4, el comparador 330A puede generar salidas de comparador, salida1+ de comp, salida1- de comp, que indican un estado del siguiente bit (o el cuarto bit), según las señales de salida de DAC, DAC+, DAC-. Entonces, un circuito de almacenamiento 360A correspondiente puede almacenar el estado del siguiente bit (o el cuarto bit) de los datos, datos RX, en respuesta a un estado lógico ‘1’ de la señal de habilitación entrada1(6).

[0103] En un ejemplo, después del tiempo T4 y cerca o antes del tiempo T5, el circuito de muestreo y de DAC 310 puede realizar DAC, según los estados determinados de cuatro bits de los datos, datos RX, para generar las señales de salida de DAC, DAC+, DAC-. Tras estabilizarse las señales de salida de DAC, DAC+, DAC-, en el tiempo T5, el comparador 330A puede generar salidas de comparador, salida1+ de comp, salida1- de comp, que indican un estado del siguiente bit (o el quinto bit), según las señales de salida de DAC, DAC+, DAC-. Entonces, un circuito de almacenamiento 360A correspondiente puede almacenar el estado del siguiente bit (o el quinto bit) de los datos, datos RX, en respuesta a un estado lógico ‘1’ de la señal de habilitación entrada1(5).

[0104] En un ejemplo, después del tiempo T5 y cerca o antes del tiempo T6, el circuito de muestreo y de DAC 310 puede realizar DAC, según los estados determinados de cinco bits de los datos, datos RX, para generar las señales de salida de DAC, DAC+, DAC-. Tras estabilizarse las señales de salida de DAC, DAC+, DAC-, en el tiempo T6, el comparador 330B puede generar salidas de comparador, salida2+ de comp, salida2- de comp, que indican un estado del siguiente bit (o el sexto bit), según las señales de salida de DAC, DAC+, DAC-. Entonces, un circuito de almacenamiento 360B correspondiente puede almacenar el estado del siguiente bit (o el sexto bit) de los datos, datos RX, en respuesta a un estado lógico ‘1’ de la señal de habilitación entrada2(4).

[0105] En un ejemplo, después del tiempo T6 y cerca o antes del tiempo T7, el circuito de muestreo y de DAC 310 puede realizar DAC, según los estados determinados de seis bits de los datos, datos RX, para generar las señales de salida de DAC, DAC+, DAC-. Tras estabilizarse las señales de salida de DAC, DAC+, DAC-, en el tiempo T7, el comparador 330B puede generar salidas de comparador, salida2+ de comp, salida2- de comp, que indican un estado del siguiente bit (o el séptimo bit), según las señales de salida de DAC, DAC+, DAC-. Entonces, un circuito de almacenamiento 360B correspondiente puede almacenar el estado del siguiente bit (o el séptimo bit) de los datos, datos RX, en respuesta a un estado lógico ‘1’ de la señal de habilitación entrada2(3).

[0106] En un ejemplo, después del tiempo T7 y cerca o antes del tiempo T8, el circuito de muestreo y de DAC 310 puede realizar DAC, según los estados determinados de siete bits de los datos, datos RX, para generar las señales de salida de DAC, DAC+, DAC-. Tras estabilizarse las señales de salida de DAC, DAC+, DAC-, en el tiempo T8, el comparador 330B puede generar salidas de comparador, salida2+ de comp, salida2- de comp, que indican un estado del siguiente bit (o el octavo bit), según las señales de salida de DAC, DAC+, DAC-. Entonces, un circuito de almacenamiento 360B correspondiente puede almacenar el estado del siguiente bit (o el octavo bit) de los datos, datos RX, en respuesta a un estado lógico ‘1’ de la señal de habilitación entrada2(2).

[0107] En un ejemplo, después del tiempo T8 y cerca o antes del tiempo T9, el circuito de muestreo y de DAC 310 puede realizar DAC, según los estados de ocho bits de los datos, datos RX, para generar las señales de salida de DAC, DAC+, DAC-. Tras estabilizarse las señales de salida de DAC, DAC+, DAC-, en el tiempo T9, el comparador 330B puede generar salidas de comparador, salida2+ de comp, salida2- de comp, que indican un estado del siguiente bit (o el noveno bit), según las señales de salida de DAC, DAC+, DAC-, Entonces, un circuito de almacenamiento 360B correspondiente puede almacenar el estado del siguiente bit (o el noveno bit) de los datos, datos RX, en respuesta a un estado lógico ‘1’ de la señal de habilitación entrada2(1).

[0108] La figura 5 es un diagrama de flujo que representa un procedimiento 500 de determinación de una pluralidad de bits correspondientes a una tensión de entrada mediante una aproximación sucesiva, según una o más formas de realización. En algunas formas de realización, el procedimiento 500 se realiza por el dispositivo 200 (por ejemplo, el ADC de SAR 225 o el ADC de SAR 300). En otras formas de realización, el procedimiento 500 se realiza por otras entidades. En algunas formas de realización, el procedimiento 500 incluye más etapas, menos etapas, o etapas diferentes con respecto a las mostradas en la figura 5.

[0109] En un enfoque, para determinar un estado de un bit objetivo de los datos de N bits, datos RX, el dispositivo 200 muestrea 505, por un circuito de DAC (por ejemplo, el circuito de muestreo y de DAC 310), una tensión de entrada (por ejemplo, tensiones de señales de entrada, entrada+, entrada-). El dispositivo 200 realiza 510, por el circuito de DAC (por ejemplo, el circuito de muestreo y de DAC 310), DAC para generar señales de salida de DAC, salida+ de DAC, salida- de DAC. Inicialmente, el bit objetivo puede ser el MSB de los datos de N bits, datos RX. El circuito de DAC puede realizar DAC según estado(s) conocido(s) o determinado(s) de uno o más bits anteriores de los datos de N bits, datos RX, tal como se describió anteriormente con respecto a las figuras 3 y 4.

[0110] En un enfoque, el dispositivo 200 selecciona 520 un comparador para determinar un estado de un bit objetivo durante un periodo de tiempo correspondiente. Por ejemplo, el circuito de control 370 puede generar señales de reloj CLK1, CLK<2>para seleccionar uno de los comparadores 330A, 330B. En un aspecto, el comparador 330A está acoplado a un primer conjunto de circuitos de almacenamiento 360A y el comparador 330B está acoplado a un segundo conjunto de circuitos de almacenamiento 360B. El comparador 330A puede presentar una velocidad de detección superior y/o presentar más eficiencia de potencia que el comparador 330B, en el que el comparador 330B puede presentar una sensibilidad superior al comparador 330A. En un aspecto, el circuito de control 370 selecciona el comparador 330A, en respuesta a que el bit objetivo sea uno de un primer subconjunto de bits predeterminados (por ejemplo, los N-M bits (por ejemplo, MSB)) de los datos de N bits, datos RX. En un aspecto, el circuito de control 370 selecciona el comparador 330B, en respuesta a que el bit objetivo sea uno de un segundo subconjunto de bits predeterminados (por ejemplo, los M bits (por ejemplo, LSB)) de los datos de N bits, datos RX. En un enfoque, el dispositivo 200 determina 530, por el comparador seleccionado, el estado del bit objetivo, según la tensión muestreada. En un enfoque, el dispositivo 200 puede almacenar 540, por uno del conjunto correspondiente de circuitos de almacenamiento acoplados al comparador seleccionado, el estado del bit determinado. Por ejemplo, el circuito de control 370 puede generar la señal de habilitación entrada1 o la señal de habilitación entrada2 para habilitar dicho uno del conjunto correspondiente de circuitos de almacenamiento para almacenar el estado del bit determinado.

[0112] En un enfoque, el dispositivo 200 determina 550 si un estado de un bit adicional no está determinado. Por ejemplo, el circuito de control 370 puede determinar que un estado de un bit adicional de los datos, datos RX, no está determinado, en respuesta a que el bit objetivo no sea el LSB de los datos de N bits, datos RX. En respuesta a determinar que un estado de un bit adicional (o siguiente MSB) no está determinado, el dispositivo 200 puede seleccionar el bit adicional como bit objetivo, y proceder a la etapa 510. Por ejemplo, el circuito de control 370 puede determinar que estados de la totalidad de los N bits de los datos, datos RX, están determinados, en respuesta a que el bit objetivo sea el LSB de los datos de N bits, datos RX. En respuesta a determinar que estados de todos los bits de los datos de N bits, datos Rx, están determinados, el dispositivo 200 puede terminar 570 el procedimiento 500.

[0114] Ventajosamente, el ADC de SAR 300 puede lograr velocidad y eficiencia de potencia. Tal como se expuso anteriormente, el comparador 330A puede presentar una velocidad de detección superior y/o presentar más eficiencia de potencia que el comparador 330B, en el que el comparador 330B puede presentar una sensibilidad superior al comparador 330A. Por tanto, el comparador 330A puede determinar estados de un primer subconjunto de bits (por ejemplo, MSB) de los datos, datos RX, en el que el comparador 330B puede determinar estados de un segundo subconjunto de bits (por ejemplo, LSB) de los datos, datos RX. Implementando el comparador 330A que presenta puertos de salida directamente acoplados a puertos de entrada de los circuitos de almacenamiento 360A y el comparador 330B que presenta puertos de salida directamente acoplados a puertos de entrada de los circuitos de almacenamiento 360B, pueden reducirse las cargas capacitivas en los puertos de salida de los comparadores 330A, 330B, logrando de ese modo la velocidad y la eficiencia de potencia.

[0116] Debe observarse que determinados fragmentos de esta divulgación pueden hacer referencia a términos tales como “primero” y “segundo” en relación con subconjuntos de flujos espaciales de transmisión, tramas de sondeo, respuesta, y dispositivos, con fines de identificar o distinguir uno de otro u otros. No se pretende que estos términos simplemente relacionen entidades (por ejemplo, un primer dispositivo y un segundo dispositivo) temporalmente o según una secuencia, aunque en algunos casos, estas entidades pueden incluir una relación de este tipo. Estos términos tampoco limitan el número de entidades posibles que pueden funcionar dentro de un sistema o entorno. Debe entenderse que los sistemas descritos anteriormente pueden proporcionar múltiples de cualquiera o cada uno de estos componentes y estos componentes pueden proporcionarse en una máquina autónoma o, en algunas formas de realización, en múltiples máquinas en un sistema distribuido. Además, los sistemas y métodos descritos anteriormente pueden proporcionarse como uno o más programas legibles por ordenador o instrucciones ejecutables implementadas sobre o en uno o más artículos de fabricación, por ejemplo, un disco flexible, un disco duro, un CD-ROM, una tarjeta de memoria flash, una PROM, una RAM, una ROM, o una cinta magnética. Los programas pueden implementarse en cualquier lenguaje de programación, tal como LISP, PERL, C, C++, C#, o en cualquier lenguaje de código de bytes tal como JAVA. Los programas desoftwareo instrucciones ejecutables pueden almacenarse sobre o en uno o más artículos de fabricación como código objeto.

Claims

1. REIVINDICACIONES

1. Dispositivo que incluye:

un circuito de muestreo y de conversión digital-analógica, DAC, (310) configurado para muestrear una tensión de entrada para obtener una primera tensión muestreada;

un primer comparador (330A) acoplado al circuito de muestreo y de DAC (310);

un primer conjunto de circuitos de almacenamiento (360A) acoplado al primer comparador (330A) y al circuito de muestreo y de DAC (310), estando el primer conjunto de circuitos de almacenamiento (360A) configurado para almacenar un primer subconjunto de una pluralidad de bits correspondientes a la tensión de entrada; un segundo comparador (330B) acoplado al circuito de muestreo y de DAC (310);

un segundo conjunto de circuitos de almacenamiento (360B) acoplados al segundo comparador (330B) y al circuito de muestreo y de DAC (310), estando el segundo conjunto de circuitos de almacenamiento (360B) configurado para almacenar un segundo subconjunto de la pluralidad de bits correspondientes a la tensión de entrada; y

un circuito de control (370) acoplado al primer comparador (330A) y al segundo comparador (330B), estando el circuito de control (370) configurado para seleccionar, durante un primer periodo de tiempo para un primer bit de la pluralidad de bits correspondientes a la tensión de entrada, el primer comparador (330A) para determinar un estado del primer bit de la pluralidad de bits según la primera tensión muestreada; en el que el circuito de muestreo y de DAC (310) está configurado para muestrear, para el primer bit de la pluralidad de bits, la tensión de entrada para obtener la primera tensión muestreada, en el que el primer comparador (330A) está configurado para determinar un estado del primer bit de la pluralidad de bits según la primera tensión muestreada; y

basándose al menos en parte en el estado determinado del primer bit de la pluralidad de bits a partir del correspondiente circuito del primer conjunto de circuitos de almacenamiento (360A), el circuito de muestreo y de DAC (310) está configurado para muestrear, para un segundo bit de la pluralidad de bits, la tensión de entrada para obtener una segunda tensión muestreada, en el que el segundo comparador (330B) está configurado para determinar un estado del segundo bit de la pluralidad de bits según la segunda tensión muestreada.

2. Dispositivo según la reivindicación 1, en el que el primer comparador (330A) presenta una velocidad de detección más rápida que el segundo comparador (330B), en el que el segundo comparador (330B) presenta una sensibilidad superior al primer comparador (330A).

3. Dispositivo según la reivindicación 1, en el que el circuito de control (370) está configurado para seleccionar, durante un segundo periodo de tiempo para el segundo bit de la pluralidad de bits, el segundo comparador (330B) para determinar un estado del segundo bit de la pluralidad de bits.

4. Dispositivo según la reivindicación 1, en el que un circuito correspondiente del primer conjunto de circuitos de almacenamiento (360A) está configurado para almacenar el estado determinado del primer bit de la pluralidad de bits.

5. Dispositivo según la reivindicación 1, en el que el circuito de control (370) está configurado para seleccionar, durante un segundo periodo de tiempo para el segundo bit de la pluralidad de bits, el segundo comparador (330B) para determinar un estado del segundo bit de la pluralidad de bits, en el que el segundo comparador (330B) está configurado para determinar un estado del segundo bit de la pluralidad de bits según la segunda tensión muestreada a partir del circuito de muestreo y de DAC (310).

6. Dispositivo según la reivindicación 1, en el que un circuito correspondiente del segundo conjunto de circuitos de almacenamiento (360B) está configurado para almacenar el estado determinado del segundo bit de la pluralidad de bits.

7. Dispositivo según la reivindicación 1, en el que el circuito de control (370) está configurado para seleccionar, para el primer bit de la pluralidad de bits, el primer comparador (330A), en respuesta a que el primer bit de la pluralidad de bits sea uno de entre el primer subconjunto de la pluralidad de bits.

8. Dispositivo según la reivindicación 1, en el que una salida del primer comparador (330A) está directamente acoplada a unos puertos de entrada del primer conjunto de circuitos de almacenamiento (360A), en el que una salida del segundo comparador (330B) está directamente acoplada a unos puertos de entrada del segundo

conjunto de circuitos de almacenamiento (360B).

9. Dispositivo según la reivindicación 1, que comprende además:

un procesador (280) acoplado a un receptor (220), estando el procesador (280) configurado para recibir estados de la pluralidad de bits a partir del primer conjunto de circuitos de almacenamiento (360A) y el segundo conjunto de circuitos de almacenamiento (360B) y realizar cálculos lógicos según los estados recibidos de la pluralidad de bits.

10. Método para utilizar un dispositivo según cualquiera de las reivindicaciones anteriores, comprendiendo el método:

muestrear, por el circuito de muestreo y de conversión digital-analógica, DAC, (310), la tensión de entrada para obtener la primera tensión muestreada;

determinar, por el primer comparador (330A) acoplado al primer conjunto de circuitos de almacenamiento (360A), un estado de un primer bit de la pluralidad de bits correspondientes a la tensión de entrada, según la primera tensión muestreada;

basándose al menos en parte en el estado determinado del primer bit de la pluralidad de bits a partir del correspondiente circuito del primer conjunto de circuitos de almacenamiento (360A), muestrear, por el circuito de muestreo y de DAC (310), para el segundo bit de la pluralidad de bits, la tensión de entrada para obtener la segunda tensión muestreada; y

determinar, por el segundo comparador (330B) acoplado al segundo conjunto de circuitos de almacenamiento (360B) diferente del primer conjunto de circuitos de almacenamiento (360A), el estado del segundo bit de la pluralidad de bits, según la segunda tensión muestreada.

11. Método según la reivindicación 10, que comprende además:

almacenar, por un circuito correspondiente del primer conjunto de circuitos de almacenamiento (360A, 360B), el estado determinado del primer bit de la pluralidad de bits; y

almacenar, por un circuito correspondiente del segundo conjunto de circuitos de almacenamiento (360A, 360B), el estado determinado del segundo bit de la pluralidad de bits.

12. Método según las reivindicaciones 10 u 11, en el que el muestreo, por el circuito de muestreo y de DAC (310), de la tensión de entrada para obtener la segunda tensión muestreada, se basa al menos en parte en el estado determinado del primer bit de la pluralidad de bits almacenado por el circuito correspondiente del primer conjunto de circuitos de almacenamiento (360A, 360B).