ES2619686T3 - Equipo y procedimiento para generar bits aleatorios - Google Patents

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ES2619686T3 ES14707725.9T ES14707725T ES2619686T3 ES 2619686 T3 ES2619686 T3 ES 2619686T3 ES 14707725 T ES14707725 T ES 14707725T ES 2619686 T3 ES2619686 T3 ES 2619686T3
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Abstract

Equipo (1) para generar bits aleatorios (ZB) que incluye: varios equipos de representación (21 - 2m), estando preparado el equipo de representación (21 - 2m) correspondiente para representar una cantidad n predeterminada de señales de entrada (E11 - Emn), con ayuda de una representación combinatoria (K1 - Km), en una cantidad p predeterminada de señales de salida (A11 - Amp), en el que los equipos de representación (21 - 2m) están encadenados entre sí y está configurado al menos un bucle de realimentación tal que una variación del estado de al menos una señal de entrada (Aij) de un equipo de representación (2i) se lleva como una variación del estado de al menos una señal de entrada (Ekl) a otro equipo de representación (2k), caracterizado porque al menos una representación combinatoria (K1 - Km) está establecida tal que una variación de estado de una señal de entrada (E11 - Emn) del correspondiente equipo de representación (21 - 2m) en promedio se reproduce en más de una señal de salida (Am1 - Amp) del correspondiente equipo de representación (21 - 2m).

Description

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EQUIPO Y PROCEDIMIENTO PARA GENERAR BITS ALEATORIOS
DESCRIPCION
La presente invencion se refiere a un equipo y a un procedimiento para generar uno o varios bits aleatorios. Se genera por ejemplo una secuencia de bits aleatorios, que se utiliza como numero binario aleatorio. Los equipos y procedimientos propuestos para generar bits aleatorios sirven por ejemplo para implementar generadores de numeros aleatorios.
En aplicaciones relevantes para la seguridad, por ejemplo en procedimientos de autentificacion asimetricos, son necesarias secuencias de bits aleatorios como numeros binarios aleatorios. Al respecto se desea, en particular en aplicaciones moviles, una inversion en hardware lo mas reducida posible. Las medidas conocidas para generar numeros aleatorios son por ejemplo numeros pseudoaleatorios, fuentes aleatorias analogicas, osciladores en anillo y sus variantes.
En numeros pseudoaleatorios se utilizan seeds (valores iniciales o semillas), partiendo de los cuales se calculan numeros pseudoaleatorios deterministas. Para generar los seeds se utiliza por lo general un generador aleatorio ffsico. Como fuentes aleatorias analogicas se utilizan fuentes de ruidos, como por ejemplo el ruido de diodos Zener, amplificado y digitalizado. Al respecto el enlace entre las tecnicas de conexion digital y analogica por lo general solo puede realizarse con elevados costes.
En osciladores en anillo, que estan constituidos por un numero impar de inversores conectados uno tras otro, resultan jitter (fluctuaciones de fase) aleatorias debidas a tiempos de propagacion oscilantes de las senales a traves de los inversores. Estos jitter, es decir, oscilaciones irregulares en el tiempo cuando se modifica el estado de las senales enviadas a traves de los inversores, pueden acumularse cuando se realizan varias pasadas a traves del circuito del oscilador en anillo, con lo que en definitiva resulta una senal analogica aleatoria. Un inconveniente en los osciladores en anillo es a menudo el largo tiempo necesario desde el inicio de la oscilacion hasta que resulta una senal aleatoria util debido a la acumulacion de jitter. Por ello resultan la mayona de las veces en osciladores en anillo bajas velocidades de generacion de datos, que son inaceptables. Ademas es posible que las aportaciones de jitter que se suman se anulen por sf mismas, con lo que en promedio los cortos tiempos de propagacion aleatorios en las puertas se compensen mediante largos tiempos de propagacion aleatorios en las puertas.
Los osciladores el anillo de Fibonacci y Galois generan formas de senal aleatorias mas rapidas que las de los osciladores en anillo clasicos. Desde luego se utilizan diversas puertas digitales como puertas XOR y NOT. Debido a ello pueden resultar, en particular cuando se trata de implementaciones sobre ASICs, grandes diferencias de velocidades de los tipos de puertas. A menudo existe el deseo de generar secuencias de bits aleatorios con la ayuda de FPGAs (Field Programmable Gate Arrays, batenas de puertas programables en campo). Desde luego pueden generarse tambien en estos modulos digitales, por ejemplo debido a oscilaciones de la temperatura ambiente, oscilaciones periodicas, que solo tienen una reducida entropfa o aleatoriedad en las senales.
La solicitud de patente europea EP 1 643 643 A1 da a conocer un generador de numeros aleatorios con dos osciladores en anillo, estando prevista una realimentacion de una senal de paridad externa.
Por ello un objetivo de la presente invencion consiste en proporcionar un equipo y/o un procedimiento mejorados para generar bits aleatorios.
En consecuencia, se propone un equipo para generar bits aleatorios que incluye varios equipos de representacion, estando preparado el equipo de representacion correspondiente para representar una cantidad n predeterminada de senales de entrada con ayuda de una representacion combinatoria en una cantidad p predeterminada de senales de salida. Al respecto estan encadenados los equipos de representacion entre sf y esta configurado al menos un bucle de realimentacion. El bucle de realimentacion esta configurado en particular tal que una variacion del estado de al menos una senal de salida de un equipo de representacion elegido se lleva como una variacion del estado de al menos una senal de entrada a otro equipo de representacion.
Con preferencia no es el otro equipo de representacion ningun equipo de representacion directamente contiguo.
Al respecto existe en particular un bucle de realimentacion cuando una variacion de estado de al menos una senal de salida de realimentacion de un determinado equipo de representacion se lleva como una variacion de estado de al menos una senal de entrada de otro equipo de representacion tal que una o varias senales de salida del equipo de representacion determinado se vea/n influida/s por la variacion del estado de la senal de salida de realimentacion.
Ademas esta establecida una representacion combinatoria tal que una variacion de estado de una senal de entrada del correspondiente equipo de representacion en promedio se reproduzca en mas de una senal de salida del correspondiente equipo de representacion.
La cantidad n de senales de entrada del correspondiente equipo de representacion puede corresponderse con la cantidad p de senales de salida. No obstante, puede tambien pensarse en que n sea diferente de p, es decir, que con ayuda del correspondiente equipo de representacion se reproduzcan los estados de las senales de entrada en
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estados de senales de salida, siendo la cantidad de senales de salida menor o mayor que la cantidad de senales de entrada para el correspondiente equipo de representacion.
Los equipos de representacion pueden ser puertas logicas o combinatorias, que en particular realizan una representacion biyectiva de n senales de entrada en n senales de salida. Las senales de entrada oscilan entre niveles que pueden asociarse a estados logicos, como bits 1 o high o bien 0 o low. Bajo una reproduccion biyectiva se entiende una reproduccion inequvoca entre los 2n valores logicos posibles de las senales de entrada y los 2n valores logicos de las senales de salida.
En este sentido resulta con ayuda de los equipos de representacion en unas formas de realizacion del equipo, un oscilador en anillo de n pistas. Los equipos de representacion pueden denominarse tambien nodos o puertas. La correspondiente representacion combinatoria esta realizada en particular tal que en promedio cuando tiene lugar una variacion del estado de una senal de entrada tiene lugar un cambio de estado en mas de una senal de salida. Esto da lugar a que el correspondiente jitter de la senal de entrada se reproduzca en varias senales de salida y por lo tanto se amplifique. Un jitter que se presente una sola vez en una senal, se copia con ayuda de los equipos de representacion o bien de las reproducciones combinatorias allf implementadas en varias pistas de salida, con lo que los componentes del jitter apenas pueden compensarse.
Se puede hablar en cuanto al equipo tambien de un circuito oscilador en anillo multipista. Respecto a los osciladores en anillo clasicos de una sola pista, existe en particular la ventaja de que pueden tomarse valores de bits aleatorios con una mayor velocidad de datos. Por ejemplo puede derivarse una senal de bits aleatoria en una o varias de las rutas de datos que resultan en base a las n senales de entrada y/o salida.
Se puede decir que el equipo desarrolla "oscilaciones" o propaga cambios de senal en el circuito. Con preferencia depende al menos una de las senales de salida causalmente de sf misma, al realimentarse, realizandose la realimentacion con ayuda de varias representaciones intercaladas.
En una forma de realizacion del equipo esta realizada al menos una representacion combinatoria tal que las senales de entrada se reproducen, sometiendolas a un jitter y a una funcion logica, en las senales de salida. Mediante la implementacion en hardware de la representacion combinatoria mediante los equipos de representacion, pueden resultar jitters, es decir, oscilaciones en la evolucion en el tiempo de flancos de senal. Este jitter se retransmite entonces y se acumula, al realizarse por completo la funcion logica, es decir, la representacion de la combinacion de n senales de entrada o valores de bit en n senales de salida o valores de bit a lo largo de los ciclos y la realimentacion de los equipos de representacion.
Con preferencia no son, al menos algunas de las representaciones, representaciones combinatorias que aportan exclusivamente una permutacion de las senales de entrada en las senales de salida. Una permutacion de las senales de entrada existe en particular cuando las senales de salida se corresponden con las senales de entrada, o bien resultan simplemente de una modificacion de la secuencia de las senales de entrada. En una permutacion no resulta ninguna "multiplicacion " del jitter.
En unas formas de realizacion del equipo para generar bits aleatorios, estan preparados los equipos de representacion tal que sus tiempos de propagacion de la senal son iguales. Mediante tiempos de propagacion de la senal lo mas iguales posible, se reduce el riesgo de que las aportaciones de los jitter se puedan compensar mutuamente. Ademas se facilita una implementacion al modo de ASlCs o FPGAs. Por ejemplo estan preparados los equipos de representacion tal que todos los cambios de estado se realizan en las correspondientes salidas dentro de un intervalo de tolerancia de 100 ps y con preferencia dentro de 50 ps.
En unas formas de realizacion del equipo, incluye al menos un equipo de representacion una tabla lookup o tabla de consulta para implementar la representacion combinatoria. Tambien es posible que todos los equipos de representacion esten dotados de la correspondiente tabla lookup. Las tablas lookup pueden leerse facilmente y exigen solo un pequeno coste en hardware. A menudo estan previstas en chips de logica programable, como FPGAs, los campos correspondientes o ya tablas.
En unas formas de realizacion del equipo, pueden llenarse las tablas lookup con valores de bits aleatorios utilizando elementos aleatorios. Es posible por ejemplo generar las tablas lookup, que en funcion de un patron de bits de entrada en las entradas de los equipos de representacion, aportan en las salidas el correspondiente patron de bits de salida, tal que se elija la reproduccion representada por la tabla lookup aleatoriamente a partir de todas las (2n) biyecciones de n senales logicas en n senales logicas. Con preferencia estan implementadas en los equipos de representacion en cada caso distintas representaciones combinatorias.
En unas formas de realizacion del equipo, constituyen los equipos de representacion encadenados entre sf un circuito de oscilador en anillo de varias pistas.
Puede pensarse en que en el equipo existan varios ramales de realimentacion de equipos de representacion encadenados. Es posible por ejemplo interconectar varias cadenas individuales a diversas realimentaciones.
En unas formas de realizacion del equipo, esta preparado el equipo tal que en particular cuando se realiza un acoplamiento por primera vez de senales de entrada, las senales de entrada estan predeterminadas tal que el
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equipo no se encuentra en un punto fijo. Por ejemplo pueden aplicarse niveles fijos claramente definidos a las entradas de uno de los equipos de representacion, para arrancar a partir de un estado bien definido. A continuacion resulta mediante la realimentacion y la aplicacion encadenada de las representaciones combinatorias en las senales, una senal de bits aleatorios con la anchura de n o de p bits.
El equipo esta preparado con preferencia en particular tal que el mismo no presenta ningun punto fijo. Para ello se eligen e implementan las representaciones combinatorias tal que no existe ningun punto fijo.
Con preferencia la cantidad predeterminada n y p de senales de entrada y senales de salida respectivamente, es de al menos tres. En unas formas de realizacion, la anchura de bits o la cantidad n y p de senales predeterminadas de entrada y de salida respectivamente en los equipos de representacion es de cuatro o mas.
En unas formas de realizacion del equipo esta previsto un dispositivo de exploracion, para explorar una o varias senales de salida en salidas de un equipo de representacion. El dispositivo de exploracion puede tambien captar la correspondiente senal de entrada o de salida en distintos equipos de representacion. La exploracion se realiza por ejemplo controlada por impulsos periodicos o bien en otros instantes predeterminados y sirve para deducir un valor de bit H o L, que debido a que la senal aleatoria oscila fuertemente, presenta una elevada entropfa o aleatoriedad.
En unas formas de realizacion incluye el dispositivo de exploracion al menos un elemento de almacenamiento intermedio. El elemento de almacenamiento intermedio puede presentar un flip-flop, como por ejemplo un T-flip-flop o un equipo latch. Tambien puede pensarse en uno o varios contadores para captar flancos de senal o cambio de estado de senales individuales. Un T-flip-flop es en particular adecuado para contar flancos de senal ascendente o descendente modulo 2.
El equipo de deteccion puede estar equipado tal que una senal de salida se explore en funcion de otra senal de salida. Tambien puede pensarse por ejemplo que un flanco de senal active (trigger) o provoque la exploracion de otra senal de salida.
En unas formas de realizacion, el equipo es parte de un equipo FPGA o de un equipo ASIC.
Se propone ademas un procedimiento para generar bits aleatorios en el que se realizan varias representaciones combinatorias encadenadas una tras otra. Al respecto reproduce cada representacion combinatoria una cantidad n predeterminada de senales de entrada en una cantidad p predeterminada de senales de salida. Encadenando representaciones combinatorias se forma al menos un bucle de realimentacion. Entonces se elige al menos una representacion combinatoria tal que una variacion de estado de una senal de entrada se represente mediante las representaciones combinatorias en promedio en mas de una senal de salida. La correspondiente senal de entrada puede por ejemplo representar el valor de un bit.
Con preferencia se forma el acoplamiento, de los que al menos hay uno, tal que una variacion de estado de al menos una senal de salida de una representacion combinatoria elegida se lleva como una variacion de estado de al menos una senal de entrada de otra representacion combinatoria.
Las representaciones combinatorias pueden denominarse representaciones de n en p.
El procedimiento puede implementarse en particular mediante lenguajes de descripcion adecuados, por ejemplo VHDL o Verilog, o en un equipo FPGA o ASIC. En el equipo FPGA o bien en el procedimiento estan preparados los equipos de representacion con preferencia tal que variaciones de estado en una senal de entrada de las n senales de entrada, en funcion de la representacion combinatoria, provocan en el mismo instante un cambio de estado en una o varias de las p senales de salida, lo mas simultaneamente posible.
Otras posibles implementaciones de la invencion incluyen tambien combinaciones no citadas explfcitamente de equipos o variantes del procedimiento antes descritos o que se describen en lo que sigue en relacion con los ejemplos de realizacion. Al respecto anadira o modificara el especialista tambien aspectos individuales como mejoras o complementos a la correspondiente forma basica de la invencion.
Las caractensticas, particularidades y ventajas de esta invencion antes descritas, asf como la forma para alcanzarlas, quedaran mas claras y se entenderan mejor en relacion con la siguiente descripcion de los ejemplos de ejecucion que se describiran mas en detalle en relacion con los dibujos.
Al respecto muestran:
figura 1 una representacion esquematica de un primer ejemplo de realizacion de un equipo para generar bits aleatorios;
figura 2 una representacion esquematica de un segundo ejemplo de realizacion de un equipo para generar bits aleatorios;
figuras 3 - 6 evoluciones en el tiempo de senales de bits aleatorios generados segun ejemplos de realizacion del procedimiento y del equipo para generar bits aleatorios y
figura 7 una representacion esquematica de un tercer ejemplo de realizacion de un equipo para generar bits aleatorios.
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En las figuras estan dotados los elementos que tienen las mismas funciones de las mismas referencias, siempre que no se indique otra cosa.
La figura 1 muestra una representacion esquematica de un primer ejemplo de realizacion de un equipo para generar bits aleatorios. El equipo 1 esta constituido a modo de un oscilador en anillo de n canales o n pistas. Para ello estan acoplados en serie uno tras otro circuitos digitales combinatorios 2i a 2m. Los circuitos digitales combinatorios 2i a 2m pueden entenderse tambien como puertas logicas o equipos de representacion para la correspondiente representacion combinatoria.
Cada equipo de representacion 2i tiene n entradas para una senal de entrada Ey de n bits de anchura con j = 1...n y p salidas para una senal de salida de p bits de anchura Ay con j = 1...p. En la figura 1 no se indican explfcitamente las entradas y salidas. Un equipo de representacion correspondiente 2i recibe por lo tanto Ei1 bis Ein senales de entrada y emite Ai1 bis Aip senales de salida. La combinacion entre senales de entrada y senales de salida se realiza mediante una representacion combinatoria Ki. Se observa en la representacion de la figura 1, en la que es n = p, que las representaciones combinatorias K1 a Km se realizan encadenadas una tras otra y el resultado de la representacion o las senales de salida Am1 bis Amp se conduce/n como senales de entrada E11 bis E1n al primer equipo de representacion 21. Por lo tanto resulta una realimentacion como en un oscilador en anillo.
Para lograr una realimentacion no han de llevarse necesariamente todas las senales de salida Am1 a Amp como senales de entrada E11 a E1n a un equipo de representacion 21 encadenado en la direccion de avance del circuito de senales. Basicamente es suficiente elegir una unica senal de salida Ay y llevarla a un equipo de representacion 2k antepuesto en el circuito de senales o ruta de senales, siempre que un cambio de estado de la senal Ekl ~ Ay existente en la correspondiente entrada de lugar en promedio a cambios de estado en mas de una de las senales de salida Ako (o=1...n). Cuanto mas senales de salida se realimenten, tanto mas fuertemente se amplifica un jitter existente con ayuda de las representaciones combinatorias K1 - Km y se copia en los n "canales". Los equipos de representacion tampoco tienen que tener forzosamente la misma cantidad de entradas y salidas n, pero para simplificar se explicaran aqrn ejemplos con la misma cantidad de senales de entrada y senales de salida.
Puesto que los equipos de representacion 21 a 2m configuran una topologfa con forma anular, puede dar lugar tambien un acoplamiento en el sentido de avance de senales de salida Am1 a Amn a entradas de equipos de representacion 21 a 2m encadenados en el sentido de avance a que flancos de senal afectados por jitter se propaguen a traves de los equipos de representacion encadenados 21 a 2m y entonces los jitter se amplifiquen y se multipliquen.
El correspondiente equipo de representacion 2i con la representacion combinatoria Ki implementada puede denominarse tambien nodo, puerta o circuito digital combinatorio. Las representaciones combinatorias K1 a Km implementadas en los equipos de representacion 21 a 2m estan elegidas tal que una variacion del correspondiente bit de entrada (input) o bien del estado logico de una senal de entrada Eij en promedio de lugar a variaciones en mas de uno de los bits de salida (output) del correspondiente nodo o del correspondiente equipo de representacion. Por lo tanto se acumulan y multiplican jitter que existen en las senales E11 a Emn o bien A11 a Amn, en el recorrido a traves de los equipos de representacion encadenados 21 a 2m.
El correspondiente tiempo de propagacion en un equipo de representacion o bien una puerta logica o combinatoria 2i es esencialmente igual para todas las senales de entrada Ei1 a Ein, con lo que en base a la representacion combinatoria Ki implementada, el cambio de un estado logico en una senal de entrada Eij es esencialmente simultaneo a cambios logicos en una o varias senales de salida Ail con l G {1, 2,...n}. Por lo tanto resultan n canales con formas de senal aleatorias, provocadas por los jitter, que son provocadas por los elementos de conmutacion que constituyen los equipos de representacion digitales.
Se preve un dispositivo de exploracion 4, que por ejemplo capta una o varias de las senales de salida Am1 bis Amn del equipo de representacion 2m y que, puesto que resulta en cada caso una forma aleatoria de evolucion de la senal, deduce de ello una senal de bit aleatoria ZB. Por ejemplo puede tomarse y captarse, con control mediante impulsos periodicos o segun necesidades, un nivel de senal e interpretarse el mismo como un valor de bit H o L o bien 1 o 0.
Es posible al respecto situar el aparato o el generador de bits aleatorios 1 en un estado inicial en el que no exista ningun punto fijo. Esto se realiza por ejemplo recibiendo en toda la anchura de bits n por ejemplo las senales de entrada E11 a E1n para el primer equipo de representacion 21 en cada caso un nivel claramente definido. Ademas puede estar interrumpida transitoriamente la lmea de realimentacion entre el equipo de representacion 2m y el equipo de representacion 21. A continuacion se deja que transcurra libremente la oscilacion, con lo que resultan formas de senal aleatorias en los n canales o circuitos en los que puede realizarse la toma.
En la figura 1 se indica opcionalmente que tambien puede implementarse otra ruta de realimentacion 3 (representada en lmea discontinua). Basicamente pueden realizarse tambien topologfas de realimentacion mas complicadas, por ejemplo a modo de topologfas de Galois o Fibonacci con equipos de representacion de n pistas.
El equipo indicado esquematicamente para generar bits aleatorios 1 puede realizarse en particular economicamente en equipos FPGA o ASIC. En comparacion con osciladores en anillo clasicos monocanal, pueden generarse bits aleatorios con una mayor velocidad de datos, ya que en particular el jitter que favorece la aleatoriedad puede
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multiplicarse potencialmente n veces con la ayuda de los varios canales. Debido a la gran cantidad de canales y representaciones, es improbable que las aportaciones de los jitter puedan compensarse entre sr En este sentido puede realizarse un generador de numeros aleatorios con una elevada frecuencia de generacion de bits aleatorios.
En la figura 2 se muestra otro ejemplo de realizacion de un equipo para generar bits aleatorios. Esencialmente se representan los mismos elementos que en la figura 1, pero se realiza el generador de bits aleatorios 10 con ayuda de un modulo FPGA. Se tienen m = 10 puertas combinatorias o equipos de representacion 2i a 2io encadenados entre sf en serie y realimentados. Las puertas combinatorias 2i a 2io tienen en cada caso cuatro entradas y cuatro salidas, con lo que resulta un oscilador en anillo de cuatro canales o cuatro pistas. Las representaciones combinatorias realizadas mediante las puertas 2i a 2io resultan de las tablas lookup 5i bis 5io.
En la siguiente tabla se muestra una representacion combinatoria Kq a modo de ejemplo, que representa n = 4 estados de entrada o senales de entrada Eqi - Eq4 en p=4 estados de salida o senales de salida Aqi - Aq4. Para simplificar la representacion se supone que las senales de entrada Eqi - Eq4 y las senales de salida Aqi - Aq4 representan estados logicos 0 o i y L o H respectivamente, aun cuando mediante la “aleatorizacion” y fuerte sometimiento a jitter aleatorios, mas bien no existe ningun nivel logico claramente definido en el equipo implementado como hardware o como circuito para generar bits aleatorios.
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La tabla puede implementarse como tabla lookup para configurar el equipo de representacion 2q. Entonces se realiza una representacion biyectiva, con lo que cualquier patron de bits posible formado por cuatro bits de entrada o estados de senales de entrada Eqi, Eq2, Eq3, Eq4 se presenta exactamente una vez en las salidas del equipo de representacion 2q como estados de la senal de salida Aqi, Aq2, Aq3, Aq4.
En el caso de que las senales de entrada Eqi, Eq2, Eq3, Eq4 inicialmente formen un patron de bits 0000, lo cual segun la fila i de la tabla se representa en senales de salida 0i00 y la senal de entrada Eqi realice un cambio de estado, resulta como patron de bits de salida segun la segunda fila de la tabla anterior i00i. Es decir, que el cambio de estado de la senal de entrada Eqi de 0 a i se “multiplica” con ayuda de la representacion combinatoria Kq en las tres senales de salida Aqi, Aq3 y Aq4, ya que la senal de salida Aqi se modifica debido al cambio de estado de Eqi de 0 a i, la senal de salida Aq3 de i a 0 y la senal de salida Aq4 de 0 a i.
Un patron de bits de entrada de 00i0 da lugar un patron de bits de salida 00ii (vease al respecto la tercera fila de la tabla). Partiendo de un patron de bits 0000 y de un cambio de estado de la senal de entrada Eq2 de 0 a i, resultan por lo tanto igualmente cambios de estado en las tres senales de salida Aqi, Aq2 y Aq3, aun cuando solo se ha realizado un cambio de estado en el lado de entrada, en la senal de entrada Eq2.
Analogamente se detecta para patrones de bits de entrada 0i00 y i000, partiendo de 0000, que se modifican tres o los cuatro estados de salida. Investigaciones de la entidad solicitante relativas a todas las posibles variaciones de estado de senales de entrada individuales partiendo de todos los i6 patrones de bits de entrada, han dado como resultado que en la representacion Kq que se ha representado, en promedio un cambio de estado o una variacion de estado de una senal de entrada Eqi da lugar a 2,75 cambios de estado o variaciones de estado en senales de salida.
Por lo tanto en la transformacion de las representaciones combinatorias como circuitos de conexion electronicos, los flancos de senal que corresponden a los cambios de estado se someten a otros jitter y se "copian" en varias senales de salida, en el presente ejemplo en 2,75 senales de salida. En particular se transforma y se reproduce una senal de entrada afectada por jitter en varias senales de salida afectadas por jitter, completandose mediante la propia reproduccion correspondiente jitter adicionales. El jitter, que se utiliza como fenomeno que aporta aleatoriedad, se distribuye asf amplificado y en varios canales.
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La representacion combinatoria Kq reproducida como ejemplo en forma de tabla, puede representarse equivalentemente en forma de funciones booleanas.
Escrita como forma normal disyuntiva, la reproduccion combinatoria Kq es:
Aq4 =
OR [AND (Eq4 f Eq3 f Eqi ) ,
AND (Eq4 , NOT [Eq3 ] , NOT [Eql ] ) ,
AND (NOT [Eq4 ] , Eq3, NOT [Eql ] ) ,
AND (NOT [Eq4 ] , NOT [Eq3] ,Eql) ] ,
Aq3 =
OR [AND (Eq4 , NOT [Eq3] ,Eq2) ,
AND (Eq4 , NOT [Eq2 ] , Eql) ,
AND (NOT [ Eq4 ] , Eq2 , Eql) ,
AND (NOT [Eq4 ] , NOT [Eq2 ] , NOT [Eql ] ) ]
Aq2 =
OR [AND (Eq4, NOT [Eq3 ] , NOT [Eq2 ] ) ,
AND (NOT [Eq4 ] r NOT [Eq3 ] , Eq2) ,
AND (Eq3, Eq2 , Egi ) ,
AND (Eq3, NOT [Eq2 ] , NOT [Eqi ] ) ]
Aql =
OR [AND (Eq4, NOT (Eq3) , Eq2, Eq4) ,
AND (Eq4, NOT [ Eq3 ] , NOT [ Eq2 ] , NOT [Eql ] ) ,
AND (NOT [Eq4 ] , Eq3, NOT [Eq2 ] ) ,
AND (NOT [Eq4 ] , Eq3, Eqi) ,
AND (NOT [Eq4 ] , NOT [Eq3 ] , Eq2, NOT [Eql ] ) ,
AND (NOT [Eq4 ] , NOT [Eq2 ] , Eql) ,
AND (Eq3, NOT [Eq2 ] , Eqi) ]
Aqm OR es una combinacion logica „O“, AND es una combinacion logica ”Y“ y NOT es una combinacion logica “NO”. Para la implementacion en cuanto a hardware, pueden realizarse las representaciones combinatorias, en vez de en base a una tabla look-up, tambien como combinacion de puertas logicas segun la representacion anterior. La representacion de forma normal disyuntiva puede reescribirse tambien en una forma normal algebraica, que igualmente puede utilizarse para disenar los correspondientes circuitos logicos. Se puede escribir:
Aq4 XOR [ Eqi r Eq3 r Eq4 ]
Aq3=NOT [XOR (Eqi, Eq2 , Eq4 , AND [Eq4, Eq2 , Eq4 ] , AND [Eq4? Eq3 , Eq2 ] ) ] Aq2=XOR [ Eq2 , Eq3 , Eq4 , AND (Eq3 , Eql ) , AND (Eq4f Eq3 ) ]
■Aql XOR[Eqi,Eq2,Eq3,Eq4, AND ( Eq3 , Eqi ) , AND ( Eq3 f Eq2 f Eqi ) f AND (Eq4; Eq3 , Eql ) , AND (Eq4? Eq3 , Eq2 ) ]
Se observa en ambas representaciones que la senal de salida Aq4 es independiente de un cambio de estado de la senal de entrada Eq2. Una estructura mas optimizada aun de las representaciones combinatorias Kq preve que una senal de salida correspondiente dependa de tantas senales de entrada como sea posible. Se preferiria especialmente que cada senal de salida de una representacion combinatoria dependiese de todas las senales de entrada para la representacion. Entonces se multiplicarian y amplificarian los jitter en las senales especialmente bien.
Las rutas de las senales o acoplamientos de las puertas combinatorias 2i a 2io se indican simplemente de manera esquematica. Solo entre las puertas 25 y 26 se representan explicitamente las cuatro lmeas o uniones.
Ahora, una vez que el oscilador anular de cuatro pistas (n=4) oscila, por ejemplo la senal A51, que se ha conducido como senal de entrada E61 a la puerta combinatoria 26, puede considerarse como senal que oscila aleatoriamente.
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Un dispositivo de exploracion 4 toma por ejemplo en la salida para la senal A51 el nivel que oscila y genera a partir del mismo un bit aleatorio ZB.
Investigaciones de la entidad solicitante han dado como resultado que aparecen curvas de senal aleatorias favorables tambien a igualdad de estados de entrada. Las figuras 3 a 6 muestran variantes de senales de bits aleatorias ZB, que se han generado con una implementacion FPGA del circuito representado en la figura 2.
Sobre el eje y se representa el nivel de senal en voltios y sobre el eje x el tiempo en nanosegundos. Se utilizaron representaciones de bits biyectivas aleatorias n-en-n. Se observa que a igualdad de valores iniciales, ya despues de un breve tiempo, por ejemplo despues de 10 ns, resultan formas de senal completamente diferentes, que discurren aleatoriamente. Por lo tanto pueden utilizarse las formas de senal aleatorias como base para determinar valores de bits aleatorios.
La figura 7 muestra una representacion esquematica de un tercer ejemplo de realizacion de un equipo para generar bits aleatorios. El equipo 100 implementa un cierto numero de variantes opcionales de los equipos 1 y 10 descritos en relacion con las figuras 1 y 2. El equipo 100 incluye cinco equipos de representacion 21 - 25, que implementan en cada caso una representacion combinatoria K1 - K5. Al respecto reproducen las representaciones K1 y K5 en cada caso cuatro senales de entrada en cuatro senales de salida. Asf tienen los equipos de representacion 21 y 25 entradas para cuatro senales de entrada E11 - E14 y E51 - E54 respectivamente y el mismo numero de salidas para cuatro senales de salida de A11 - A14 y A51 - A54 respectivamente. Las representaciones K2 y K3 reproducen tres
senales de entrada E21, E22, E23 y E31, E32, E33 respectivamente en cuatro senales de salida A21 - A24 y A31 - A34
respectivamente. La representacion K4 es una representacion de cuatro en tres y genera a partir de cuatro senales de entrada E41 - E44tres senales de salida A41, A42, A43.
La senal de salida A23 se realimenta como senal de entrada E51 segun se considere en alimentacion y/o retroalimentacion. Las senales de salida A13 y A14 se combinan logicamente en Y con ayuda de una puerta Y 11 y se llevan como senal de entrada E23 al equipo de representacion 22. Similarmente se combinan logicamente en O las senales de salida A52 y A53 con ayuda de una puerta O11, se invierten con un inversor 8 y se llevan como senal de entrada E11 al equipo de representacion 21. La senal de salida A31 se invierte con ayuda de un inversor 6 respecto a la senal de entrada E44.
Resultan aqrn varias realimentaciones tal que una variacion de estado de al menos una senal de salida de un equipo de representacion se lleva como una variacion de estado de al menos una senal de entrada de otro equipo de representacion. Ademas estan realizadas las representaciones K1 - K5 tal que una variacion de estado de una senal de entrada como promedio se reproduce en mas de una senal de salida. Por ejemplo puede utilizarse para los equipos de representacion K1 y K5 una representacion biyectiva, tal como se ha descrito antes en relacion con la tabla.
Un bucle de realimentacion resulta por ejemplo a partir de las senales A14, E23, A23, E51 y A51, transmitiendose en base a la configuracion de las representaciones K1, K2 y K5 flancos de senal tambien en otras rutas en el equipo 100 y provocando evoluciones de senal aleatorias.
Las senales A33 y A54 se toman en cada caso con ayuda de flip-flops toggle (de cambio de estado) 9. El correspondiente flip-flop T 9 sirve como contador, que computa los flancos de senal ascendentes como transiciones 0^1 modulo 2. En la salida de datos Q del flip-flop 9 puede tomarse entonces el correspondiente bit aleatorio.
El equipo propuesto y el procedimiento que sirve de base son especialmente adecuados para la implementacion en ASICs. Las funciones logicas de los equipos de representacion tienen preferiblemente la misma profundidad logica, para lograr el mismo tiempo de propagacion de las representaciones combinatorias. A tablas lookup puede por lo tanto renunciarse tambien. La invencion hace posible en consecuencia, entre otros, una rapida generacion de bits aleatorios con un coste de hardware reducido.
Aun cuando la invencion se ha ilustrado y descrito mas en detalle mediante el ejemplo de ejecucion preferente, la invencion no queda limitada por los ejemplos dados a conocer y el especialista puede a partir de ello derivar otras variaciones sin abandonar el ambito de proteccion de la invencion.

Claims (15)

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    REIVINDICACIONES
    1. Equipo (1) para generar bits aleatorios (ZB) que incluye:
    varios equipos de representacion (2i - 2m), estando preparado el equipo de representacion (2i - 2m) correspondiente para representar una cantidad n predeterminada de senales de entrada (E11 - Emn), con ayuda de una representacion combinatoria (Ki - Km), en una cantidad p predeterminada de senales de salida (A11 -
    Amp),
    en el que los equipos de representacion (21 - 2m) estan encadenados entre si y esta configurado al menos un bucle de realimentacion tal que una variacion del estado de al menos una senal de entrada (Aij) de un equipo de representacion (2i) se lleva como una variacion del estado de al menos una senal de entrada (Ekl) a otro equipo de representacion (2k),
    caracterizado porque al menos una representacion combinatoria (K1 - Km) esta establecida tal que una variacion de estado de una senal de entrada (E11 - Emn) del correspondiente equipo de representacion (21 - 2m) en promedio se reproduce en mas de una senal de salida (Am1 - Amp) del correspondiente equipo de representacion (21 - 2m).
  2. 2. Equipo (1) de acuerdo con la reivindicacion 1,
    en el que al menos una representacion combinatoria (K1 - Km) esta establecida tal que las senales de entrada (E11 - Emn) se reproducen, sometiendolas a un jitter y a una funcion logica, en las senales de salida (A11 - Amp).
  3. 3. Equipo (1) de acuerdo con la reivindicacion 1 o 2,
    en el que las representaciones combinatorias (K1 - Km) no implementan ninguna representacion combinatoria que aporte una permutacion de las senales de entrada (E11 - Emn) en las senales de salida (A11 - Amp).
  4. 4. Equipo (1) de acuerdo con una de las reivindicaciones 1 a 3,
    en el que los equipos de representacion (21 - 2m) estan realizados tal que sus tiempos de propagacion de la senal son iguales.
  5. 5. Equipo (1) de acuerdo con una de las reivindicaciones 1 a 4,
    en el que al menos un equipo de representacion (21 - 2m) incluye una tabla lookup (51 - 5m) para implementar la representacion combinatoria (K1 - Km).
  6. 6. Equipo (1) de acuerdo con una de las reivindicaciones 1 a 5,
    en el que al menos una representacion combinatoria (Kq) corresponde a una biyeccion.
  7. 7. Equipo (1) de acuerdo con una de las reivindicaciones 1 a 6,
    en el que los equipos de representacion (21 - 2m) implementan en cada caso distintas representaciones combinatorias (K1 - Km).
  8. 8. Equipo (1) de acuerdo con una de las reivindicaciones 1 a 7,
    en el que los equipos de representacion (21 - 2m) encadenados entre si constituyen un circuito de oscilador en anillo de varias pistas.
  9. 9. Equipo (1) de acuerdo con una de las reivindicaciones 1 a 8
    en el que el equipo incluye varios ramales de realimentacion (3) de equipos de representacion (21 - 2m) encadenados.
  10. 10. Equipo (1) de acuerdo con una de las reivindicaciones 1 a 9,
    en el que el equipo (1) esta realizado tal que cuando se realiza un acoplamiento de senales de entrada predeterminadas (E11 - Emn), las senales de entrada predeterminadas (E11 - Emn) son tales que el equipo (1) no se encuentra en un punto fijo.
  11. 11. Equipo (1) de acuerdo con una de las reivindicaciones 1 a 10,
    que incluye ademas un dispositivo de exploracion (4), para explorar una o varias senales de salida (A11 - Amp) en salidas de uno o de distintos equipos de representacion (21 -2m).
  12. 12. Equipo (1) de acuerdo con la reivindicacion 11,
    en el que el dispositivo de exploracion (4) presenta un elemento de almacenamiento intermedio, en particular un T-flip-flop.
  13. 13. Equipo FPGA o equipo ASIC con un equipo de acuerdo con una de las reivindicaciones 1-12.
  14. 14. Procedimiento para generar bits aleatorios (ZB) en el que se realizan varias representaciones combinatorias (K1 - Km) encadenadas una tras otra, reproduciendo la correspondiente representacion combinatoria (K1 - Km) una cantidad n predeterminada de senales de entrada (E11 - Emn) en una cantidad p predeterminada de senales de salida (A11 - Amp),
    en el que al menos un bucle de realimentacion esta formado tal que una variacion del estado de al menos una senal de entrada (Ay) de una representacion combinatoria (Ki) se lleva como una variacion del estado de al menos una senal de entrada (Ekl) a otra representacion combinatoria (Kk),
    caracterizado porque al menos una representacion combinatoria (Ki - Km) esta elegida tal que una variacion de 5 estado de una senal de entrada (Eii - Emn) se representa mediante la representacion combinatoria (Ki - Km) en
    promedio en mas de una senal de salida (Aii - Amp).
  15. 15. Procedimiento de acuerdo con la reivindicacion 14, en el que una senal de entrada (Eii - Emn) correspondiente representa un valor de un bit.
    10
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