ES2396890B1

ES2396890B1 - FREQUENCY SYNTHETIZER AND FREQUENCY DIVIDER BY D BASED ON THE INJECTION HITCH TOPOLOGY

Info

Publication number: ES2396890B1
Application number: ES201130084A
Authority: ES
Inventors: Davide BRANDANO; José Luis GONZÁLEZ JIMÉNEZ
Original assignee: Universitat Politecnica de Catalunya UPC
Current assignee: Universitat Politecnica de Catalunya UPC
Priority date: 2011-01-25
Filing date: 2011-01-25
Publication date: 2014-01-27
Anticipated expiration: 2031-01-25
Also published as: ES2396890A2; ES2396890R1

Abstract

Sintetizador de frecuencia y divisor de frecuencia por D basado en la topología de enganche por inyección.#El sintetizador comprende:#- un VCO (3), que proporciona una señal de salida con una frecuencia determinada (f{sub,VCO});#- un ILFD (4), con una entrada conectada a la salida del VCO (3), y que proporciona, en condiciones de enganche, una señal con una frecuencia de enganche f{sub,VCO}/D, siendo D un entero; y#- un circuito de calibración de frecuencia (6) que genera y envía a unas entradas de control del VCO (3) y del ILFD (4) una o más señales de sintonización, para sintonizar, de manera simultánea, al VCO (3) a una curva de frecuencia determinada, y al ILFD (4) a una frecuencia de auto-resonancia determinada.#El divisor de frecuencia por D basado en la topología de enganche por inyección, o ILFD, está adaptado para su inclusión en el sintetizador de frecuencia.Frequency synthesizer and frequency divider by D based on the injection hitch topology. # The synthesizer comprises: # - a VCO (3), which provides an output signal with a certain frequency (f {sub, VCO}); # - an ILFD (4), with an input connected to the output of the VCO (3), and which provides, under hook conditions, a signal with a hook frequency f {sub, VCO} / D, where D is an integer ; and # - a frequency calibration circuit (6) that generates and sends to one VCO (3) and ILFD (4) control inputs one or more tuning signals, to simultaneously tune to the VCO (3 ) at a given frequency curve, and ILFD (4) at a given auto-resonance frequency. # The frequency divider by D based on the injection hitch topology, or ILFD, is adapted for inclusion in the synthesizer of frequency.

Description

Sintetizador de frecuencia y divisor de frecuencia por D basado en la topología de enganche por inyección Frequency synthesizer and frequency divider by D based on injection hitch topology

Sector de la técnica Technical sector

La presente invención concierne, en un primer aspecto, a un sintetizador de frecuencia que incluye un VCO y un ILFD, y más particularmente a un sintetizador de frecuencia que proporciona una calibración de frecuencia, de ambos, el VCO y el ILFD, que garantiza que la frecuencia de salida del VCO, que es la frecuencia de entrada del ILFD, pueda ser siempre dividida adecuadamente por el ILFD. The present invention concerns, in a first aspect, a frequency synthesizer that includes a VCO and an ILFD, and more particularly a frequency synthesizer that provides a frequency calibration of both the VCO and the ILFD, which guarantees that The output frequency of the VCO, which is the input frequency of the ILFD, can always be properly divided by the ILFD.

Un segundo aspecto de la invención concierne a un divisor de frecuencia por D basado en la topología de enganche por inyección, o ILFD, adaptado para su inclusión en el sintetizador de frecuencia propuesto por el primer aspecto. A second aspect of the invention concerns a frequency divider by D based on the injection hitch topology, or ILFD, adapted for inclusion in the frequency synthesizer proposed by the first aspect.

Estado de la técnica anterior Prior art

En general, la arquitectura basada en divisores ILFD resulta atractiva e interesante por varios motivos, principalmente por su bajo consumo de potencia y por su capacidad de alta velocidad. Por otra parte, el principal inconveniente viene dado por el limitado ancho de banda, que se refleja en un margen de enganche reducido si se compara con otras topologías de divisores de frecuencia, haciendo difícil su integración en un PLL para la conversión directa de un transductor operando a altas frecuencias, i.e. ondas milimétricas. In general, the architecture based on ILFD dividers is attractive and interesting for several reasons, mainly because of its low power consumption and its high speed capacity. On the other hand, the main drawback is given by the limited bandwidth, which is reflected in a reduced coupling range compared to other frequency divider topologies, making it difficult to integrate into a PLL for the direct conversion of a transducer. operating at high frequencies, ie millimeter waves.

Por este motivo es indispensable maximizar el margen de enganche del ILFD si se quiere considerar la ventaja que supone una arquitectura con bajo consumo de potencia. Para aplicaciones de alta frecuencia, como WirelessHD, no funcionan otras topologías de divisores, ya que los requerimientos de altas velocidades suponen un impedimento en estos casos. For this reason, it is essential to maximize the margin of attachment of the ILFD if you want to consider the advantage of an architecture with low power consumption. For high frequency applications, such as WirelessHD, other splitter topologies do not work, since high-speed requirements are an impediment in these cases.

Para incrementar las posibilidades de mercado de las aplicaciones de alta frecuencia, como WirelessHD, son necesarios productos con un bajo coste de producción y un bajo consumo de potencia en el ámbito de la electrónica de consumo, lo que pone de relieve la necesidad de alternativas a las caras tecnologías existentes, como las que emplean Arsenio de Galio (GaAs) o Fosfito de Indium (InP), que actualmente son ampliamente usadas en la fabricación de circuitos integrados monolíticos de microondas (MMIC). To increase the market possibilities of high frequency applications, such as WirelessHD, products with a low production cost and low power consumption in the field of consumer electronics are necessary, which highlights the need for alternatives to expensive existing technologies, such as those used by Arsenio de Galio (GaAs) or Phosphite Indium (InP), which are currently widely used in the manufacture of microwave monolithic integrated circuits (MMIC).

La tecnología CMOS resulta aún hoy muy atractiva desde una perspectiva de costes, pero las variaciones PVT para estos procesos, especialmente a altas frecuencias, como en la banda de ondas milimétricas, son altas y eso crea la necesidad de sistemas que garanticen una frecuencia de calibración para cubrir correctamente la banda de interés. CMOS technology is still very attractive today from a cost perspective, but the PVT variations for these processes, especially at high frequencies, such as in the millimeter wave band, are high and that creates the need for systems that guarantee a calibration frequency. to cover the band of interest correctly.

Por la patente US7804367 se conoce un sintetizador de frecuencia para su uso en un circuito integrado, que utiliza un VCO con un valor bajo de ganancia Kvco, y que tiene un tiempo corto de calibración automática de frecuencia, y es capaz de hacer frente, de manera automática, a cambios en el entorno, así como un método de calibración de frecuencia. El sintetizador de frecuencia incluye un divisor de referencia, un detector de fase, un divisor principal, un circuito de bomba de carga, un filtro en bucle, un primer interruptor, un segundo interruptor, un VCO, y un bloque de calibración automática de frecuencia. El método de calibración de frecuencia incluye una etapa de inicialización y unas etapas de ejecución de una serie de algoritmos. A frequency synthesizer is known from US7804367 for use in an integrated circuit, which uses a VCO with a low Kvco gain value, and which has a short time for automatic frequency calibration, and is capable of coping with automatically, to changes in the environment, as well as a method of frequency calibration. The frequency synthesizer includes a reference splitter, a phase detector, a main splitter, a load pump circuit, a loop filter, a first switch, a second switch, a VCO, and an automatic frequency calibration block . The frequency calibration method includes an initialization stage and execution stages of a series of algorithms.

El sintetizador propuesto por US7804367 realiza, de forma rápida y sencilla, una calibración de frecuencia en modo grueso usando la señal de referencia y una salida de un pre-escalador, lo que reduce el consumo de energía del sintetizador de frecuencia y las dimensiones del área donde se implementa el mismo. El sintetizador obtiene efectivamente un enganche de frecuencia en un corto período de tiempo, y utiliza el VCO con menos ruido. El sintetizador afronta de forma automática un cambio en las condiciones del entorno, evitando así el mal funcionamiento de un PLL causado por un cambio en la temperatura. The synthesizer proposed by US7804367 performs, quickly and easily, a frequency calibration in coarse mode using the reference signal and an output of a pre-scaler, which reduces the energy consumption of the frequency synthesizer and the dimensions of the area where it is implemented. The synthesizer effectively obtains a frequency hitch in a short period of time, and uses the VCO with less noise. The synthesizer automatically faces a change in environmental conditions, thus preventing the malfunction of a PLL caused by a change in temperature.

US7154348 describe un sintetizador de frecuencia que incluye un circuito de calibración de frecuencia adaptativo y un PLL, y que es capaz de trabajar en un modo de enganche de frecuencia y en un modo de enganche de fase. En el modo de enganche de frecuencia, el circuito de calibración de frecuencia adaptativo compara la frecuencia de una señal de entrada con la frecuencia de una señal de salida de un oscilador controlado por tensión del PLL y genera unos bits de control como resultado de la comparación. El oscilador controlado por tensión tiene una pluralidad de curvas características de funcionamiento y selecciona una de ellas en respuesta a los bits de control. En el modo de enganche de fase, el PLL controla una fase de salida del oscilador de voltaje controlado mediante una tensión de sintonización de la curva característica de operación seleccionada. US7154348 describes a frequency synthesizer that includes an adaptive frequency calibration circuit and a PLL, and which is capable of working in a frequency hitch mode and in a phase hitch mode. In the frequency hitch mode, the adaptive frequency calibration circuit compares the frequency of an input signal with the frequency of an output signal from a voltage controlled oscillator of the PLL and generates control bits as a result of the comparison . The voltage controlled oscillator has a plurality of characteristic operating curves and selects one of them in response to the control bits. In phase hitch mode, the PLL controls an output phase of the voltage controlled oscillator by a tuning voltage of the selected operating characteristic curve.

El sintetizador ajusta con precisión la fase del oscilador en un modo de enganche de fase cuando se determinan, en modo de frecuencia, los bits de control, reduciendo así y controlando con precisión el tiempo de configuración. El sintetizador puede lograr una pequeña ganancia para el oscilador y por lo tanto puede generar frecuencias precisas en una variedad de sistemas de transmisión y recepción RF, tales como GSM, GPRS, CDMA, CDMA de banda ancha y Bluetooth. The synthesizer precisely adjusts the phase of the oscillator in a phase hitch mode when the control bits are determined in frequency mode, thus reducing and controlling the configuration time accurately. The synthesizer can achieve a small gain for the oscillator and therefore can generate precise frequencies in a variety of RF transmission and reception systems, such as GSM, GPRS, CDMA, CDMA broadband and Bluetooth.

La patente EP1271788 propone un sintetizador de frecuencia para su uso en comunicaciones de radio para generar una señal de frecuencia estable, que incluye un circuito VCO con dos o más estados operacionales en cada uno de los cuales el circuito VCO es operable para proporcionar la activación de un PLL seleccionado, mediante unos medios de conmutación incluidos en el circuito VCO, de entre dos o más PLLs diferentes conectables al circuito VCO. EP1271788 proposes a frequency synthesizer for use in radio communications to generate a stable frequency signal, which includes a VCO circuit with two or more operational states in each of which the VCO circuit is operable to provide the activation of a selected PLL, by means of switching means included in the VCO circuit, from two or more different PLLs connectable to the VCO circuit.

Explicación de la invención Explanation of the invention.

La presente invención concierne a un sintetizador de frecuencia, que comprende: The present invention concerns a frequency synthesizer, comprising:

--: un oscilador controlado por tensión, o VCO, que proporciona, por una salida, al menos una señal de salida con una frecuencia determinada fVCO; y a voltage controlled oscillator, or VCO, that provides, by an output, at least one output signal with a determined frequency fVCO; Y

--: un divisor de frecuencia por D basado en la topología de enganche por inyección, o ILFD, con una entrada conectada a dicha salida de dicho VCO, y que proporciona por una salida, en condiciones de enganche, una señal con una frecuencia de enganche fVCO/D, siendo D un entero. a frequency divider by D based on the injection hitch topology, or ILFD, with an input connected to said output of said VCO, and which provides for an output, under hook conditions, a signal with a hitch frequency fVCO / D, where D is an integer.

A diferencia de los sintetizadores de frecuencia convencionales, en el propuesto por la invención, de manera característica, el VCO está previsto para trabajar según una pluralidad de curvas de frecuencia distintas, el ILFD está previsto para trabajar según una pluralidad de frecuencias de auto-resonancia distintas, y el sintetizador de frecuencia comprende un circuito de calibración de frecuencia previsto para generar y enviar a unas respectivas entradas de control de dichos VCO e ILFD al menos una señal de sintonización, para sintonizar, de manera simultánea, al VCO a una curva de frecuencia determinada, y al ILFD a una frecuencia de auto-resonancia determinada. Unlike conventional frequency synthesizers, in the one proposed by the invention, characteristically, the VCO is intended to work according to a plurality of different frequency curves, the ILFD is intended to work according to a plurality of auto-resonance frequencies. different, and the frequency synthesizer comprises a frequency calibration circuit intended to generate and send at least one tuning signal to respective control inputs of said VCO and ILFD, to simultaneously tune the VCO to a curve of determined frequency, and to the ILFD at a given auto-resonance frequency.

Para un ejemplo de realización, el circuito de calibración de frecuencia está previsto para enviarle a ambas entradas de control, la del VCO y la del ILFD, la misma señal de sintonización, la cual es, para una realización no limitativa, una señal digital en la forma de una palabra de n bits. For an exemplary embodiment, the frequency calibration circuit is intended to send to both control inputs, that of the VCO and that of the ILFD, the same tuning signal, which is, for a non-limiting embodiment, a digital signal in The shape of a word of n bits.

El sintetizador de frecuencia comprende un bus de n bits por el que enviar dicha palabra de n bits a las respectivas entradas de control del VCO y del ILFD, según un ejemplo de realización. The frequency synthesizer comprises an n-bit bus through which said n-bit word is sent to the respective VCO and ILFD control inputs, according to an exemplary embodiment.

Para otro ejemplo de realización, el circuito de calibración de frecuencia está previsto para generar como mínimo dos señales de sintonización distintas y enviarle una a la entrada de control del VCO y la otra a la entrada de control del ILFD, señales de sintonización las cuales son, para una realización no limitativa, dos respectivas señales digitales, en la forma de una palabra de n bits y una palabra de m bits. For another embodiment, the frequency calibration circuit is intended to generate at least two different tuning signals and send one to the control input of the VCO and the other to the control input of the ILFD, tuning signals which are , for a non-limiting embodiment, two respective digital signals, in the form of a word of n bits and a word of m bits.

El sintetizador de frecuencia comprende, según un ejemplo de realización, un bus de n bits por el que enviar dicha palabra de n bits a la entrada de control del VCO y un bus de m bits por el que enviar dicha palabra de m bits a la entrada de control del ILFD. The frequency synthesizer comprises, according to an exemplary embodiment, an n-bit bus through which to send said n-bit word to the VCO control input and a m-bit bus through which to send said m-bit word to the ILFD control input.

El circuito de calibración de frecuencia es apto para variar el valor de dicha o dichas señales de sintonización, dentro de un rango de valores correspondiente a un rango de frecuencias de trabajo del VCO y del ILFD, con el fin de hacerlos trabajar en unas u otras frecuencias de operación. The frequency calibration circuit is capable of varying the value of said or said tuning signals, within a range of values corresponding to a working frequency range of the VCO and the ILFD, in order to make them work in one or the other operating frequencies

Según un ejemplo de realización, el circuito de calibración está dispuesto para recibir, respectivamente, a través de una primera y una segunda entradas, una señal con una frecuencia de referencia fREF, y la señal de salida de dicho ILFD a dicha frecuencia de enganche fVCO/D o tras dividirse por al menos otro divisor de frecuencia adicional, estando el circuito de calibración previsto para comparar las señales recibidas por sus dos entradas y para generar dicha o dichas señales de sintonización como resultado de dicha comparación. According to an exemplary embodiment, the calibration circuit is arranged to receive, respectively, through a first and a second input, a signal with a reference frequency fREF, and the output signal of said ILFD at said coupling frequency fVCO / D or after being divided by at least one additional frequency divider, the calibration circuit being provided to compare the signals received by its two inputs and to generate said or said tuning signals as a result of said comparison.

Para otros ejemplos de realización menos preferidos, el circuito de calibración genera las señales de sintonización por otros medios distintos a la mencionada comparación de señales. For other less preferred embodiments, the calibration circuit generates the tuning signals by means other than the mentioned signal comparison.

Según un ejemplo de realización preferido, el sintetizador de frecuencia está formado por un lazo de seguimiento de fase, o PLL (Phase-Locked Loop), siendo el VCO de banda ancha y el ILFD de ancho margen de enganche. According to a preferred embodiment, the frequency synthesizer is formed by a phase-tracking loop, or PLL (Phase-Locked Loop), the VCO being broadband and the ILFD having a wide coupling range.

Otros ejemplos de realización se hallan descritos en las reivindicaciones adjuntas y en un apartado posterior de la presente memoria descriptiva. Other examples of embodiment are described in the appended claims and in a later section of the present specification.

Mediante el sintetizador de frecuencia propuesto por el primer aspecto de la invención se consigue incrementar el margen de enganche de un ILFD integrado en un PLL, reduciendo el impacto de las variaciones de Proceso, Voltaje y Temperatura (PVT) en un circuito integrado, ya que la curva de frecuencia generada por el VCO está siempre relacionada con la propia frecuencia de auto-resonancia del ILFD, debido a que la frecuencia más baja y la más alta generadas por el VCO corresponden, a cada momento, a la más baja y la más alta, respectivamente, de las frecuencias de auto-resonancia del ILFD. By means of the frequency synthesizer proposed by the first aspect of the invention, it is possible to increase the coupling range of an integrated ILFD in a PLL, reducing the impact of the Process, Voltage and Temperature (PVT) variations in an integrated circuit, since The frequency curve generated by the VCO is always related to the self-resonant frequency of the ILFD, because the lowest and highest frequencies generated by the VCO correspond, at each moment, to the lowest and highest high, respectively, of the auto-resonance frequencies of the ILFD.

No es necesario añadir más circuitos para ajustar las frecuencias de calibración, lo que supone una evidente ventaja en términos de área de chip y de consumo de potencia, ya que la topología del ILFD permite la arquitectura de más bajo consumo en cuanto a divisores de frecuencia se refiere. It is not necessary to add more circuits to adjust the calibration frequencies, which is an obvious advantage in terms of chip area and power consumption, since the ILFD topology allows the architecture of lower consumption in terms of frequency dividers it means.

El funcionamiento del sintetizador de frecuencia propuesto, y en particular la operativa del circuito de calibración de frecuencia para generar y aplicar la señal o señales de sintonización comentadas, constituyen una metodología que, sin bien no se ha reivindicado, es objeto de protección de manera independiente a los dos aspectos de la presente invención reivindicados. The operation of the proposed frequency synthesizer, and in particular the operation of the frequency calibration circuit to generate and apply the commented signal or tuning signals, constitute a methodology that, although not claimed, is independently protected. to the two aspects of the present invention claimed.

Un segundo aspecto de la invención concierne a un divisor de frecuencia por D basado en la topología de enganche por inyección, o ILFD, previsto para su inclusión en el sintetizador de frecuencia según el primer aspecto de la invención. A second aspect of the invention concerns a frequency divider by D based on the injection hitch topology, or ILFD, intended for inclusion in the frequency synthesizer according to the first aspect of the invention.

El sintetizador de frecuencia está previsto para trabajar en al menos una de las siguientes frecuencias de aplicación: mm-W, WirelessHD, según IEEE 802.15.3c, y banda V. The frequency synthesizer is intended to work on at least one of the following application frequencies: mm-W, WirelessHD, according to IEEE 802.15.3c, and V band.

Breve descripción de los dibujos Brief description of the drawings

Las anteriores y otras ventajas y características se comprenderán más plenamente a partir de la siguiente descripción detallada de unos ejemplos de realización con referencia a los dibujos adjuntos, que deben tomarse a título ilustrativo y no limitativo, en los que: The foregoing and other advantages and features will be more fully understood from the following detailed description of some embodiments with reference to the attached drawings, which should be taken by way of illustration and not limitation, in which:

La Figura 1 muestra la arquitectura típica de un PLL. Figure 1 shows the typical architecture of a PLL.

La Figura 2 muestra la arquitectura del sintetizador de frecuencia propuesto por la invención, para un ejemplo de realización donde éste está formado por un PLL. La Figura 3 muestra el circuito esquemático del ILFD (4) del sintetizador ilustrado por la Figura 2. Figure 2 shows the architecture of the frequency synthesizer proposed by the invention, for an embodiment where it is formed by a PLL. Figure 3 shows the schematic circuit of the ILFD (4) of the synthesizer illustrated by Figure 2.

La figura 4 muestra el circuito esquemático de un VCO (3), del sintetizador de frecuencia de la Figura 2. Figure 4 shows the schematic circuit of a VCO (3), of the frequency synthesizer of Figure 2.

En las Figuras 5 y 6 se muestra un ejemplo del esquema del tanque LC del ILFD (4) y del tanque LC del VCO (3), respectivamente. La Figura 7 muestra una arquitectura para implementar un banco de varactores para sintonización discreta, en este caso controlado por 4 bits, para proporcionar un cambio de capacidad escalado en binario. An example of the scheme of the ILFD LC tank (4) and the VCO LC tank (3), respectively, is shown in Figures 5 and 6. Figure 7 shows an architecture to implement a varactor bank for discrete tuning, in this case controlled by 4 bits, to provide a binary scaled capacity change.

La Figura 8 muestra una gráfica con las curvas de frecuencias operativas del VCO, en consecuencia con la estructura de PLL mostrada en la Figura 2, donde n=3, en función del voltaje en continua Vc. Figure 8 shows a graph with the operational frequency curves of the VCO, in consequence with the PLL structure shown in Figure 2, where n = 3, as a function of the continuous voltage Vc.

La Figura 9 muestra un ejemplo de la frecuencia del VCO (3) y de la salida de frecuencia del ILFD (4), en condiciones de enganche en un PLL como el mostrado en la Figura 2. La Figura 10 muestra la salida en frecuencia del ILFD, como el mostrado en la Figura 3, antes y después que ocurra el enganche, para D=2 y n=4, donde Pin = 0 dBm a 65 GHz. Figure 9 shows an example of the frequency of the VCO (3) and the frequency output of the ILFD (4), under hook conditions in a PLL as shown in Figure 2. Figure 10 shows the frequency output of the ILFD, as shown in Figure 3, before and after the hitch occurs, for D = 2 and n = 4, where Pin = 0 dBm at 65 GHz.

La Figura 11 muestra las curvas de sensibilidad del ILFD, como el mostrado en la Figura 3, que puede implementarse en el PLL de la Figura 2, para D=2 y n=4. Figure 11 shows the sensitivity curves of the ILFD, as shown in Figure 3, which can be implemented in the PLL of Figure 2, for D = 2 and n = 4.

La Figura 12 muestra la curva resultante de los diferentes cruces entre las curvas de sensibilidad adyacentes mostradas en la gráfica de la Figura 11. En la Figura 12 las condiciones son las mismas que en la Figura 11. Figure 12 shows the resulting curve of the different crosses between adjacent sensitivity curves shown in the graph of Figure 11. In Figure 12 the conditions are the same as in Figure 11.

Descripción detallada de unos ejemplos de realización Detailed description of some embodiments

La presente invención hace referencia a un sintetizador de frecuencia, o PLL, la arquitectura típica del cual se muestra en la Figura 1, donde (1) es el Detector de Fase-Frecuencia, (2) es el filtro pasa bajo (LPF) que genera una señal en continua (Vc) que controla el VCO (3) permitiendo generar la frecuencia f0 requerida en función de la señal de error que proporciona el Detector de Fase-Frecuencia (1), (4) es el divisor por D, o divisor de frecuencia, donde D es el factor de división, que puede ser 2, 3 ó 4 (básicamente un entero), (5) es una cadena divisora, que disminuye la frecuencia de la señal de salida del divisor de frecuencia (4) permitiendo al Detector de Fase-Frecuencia (1) hacer una comparación con la frecuencia (fREF) del Oscilador Local (LO). The present invention refers to a frequency synthesizer, or PLL, the typical architecture of which is shown in Figure 1, where (1) is the Phase-Frequency Detector, (2) is the low pass filter (LPF) that generates a continuous signal (Vc) that controls the VCO (3) allowing the frequency f0 to be generated based on the error signal provided by the Phase-Frequency Detector (1), (4) is the divisor by D, or frequency divider, where D is the division factor, which can be 2, 3 or 4 (basically an integer), (5) is a divider chain, which decreases the frequency of the output signal of the frequency divider (4) allowing the Phase-Frequency Detector (1) to make a comparison with the frequency (fREF) of the Local Oscillator (LO).

Un ejemplo de realización se encuentra ilustrado en la Figura 2, donde los bloques (1), (2), (3) y (4) son los mismos que en la Figura 1, excepto por la arquitectura del VCO (3), que es un VCO como el mostrado en la Figura 4, con un banco de varactores (Figura 11), controlado por n bits. El divisor por D de frecuencia (4) es un divisor por D ILFD, como el mostrado en la Figura 3, basado en una topología LC, con un banco de varactores (8) controlado por los mismos n bits que controlan el VCO (3). (6) es un Circuito de Calibración de Frecuencia encargado de proporcionar una palabra de n bits como resultado de la comparación de frecuencias de la señal del LO a fREF y de la señal divida proveniente del VCO en lazo de realimentación. An example of embodiment is illustrated in Figure 2, where the blocks (1), (2), (3) and (4) are the same as in Figure 1, except for the VCO architecture (3), which It is a VCO as shown in Figure 4, with a bank of varactors (Figure 11), controlled by n bits. The frequency D divisor (4) is a D ILFD divisor, as shown in Figure 3, based on an LC topology, with a bank of varactors (8) controlled by the same n bits that control the VCO (3 ). (6) is a Frequency Calibration Circuit responsible for providing a n-bit word as a result of the frequency comparison of the LO signal to fREF and the split signal coming from the VCO in feedback loop.

Tanto el VCO 3 como el ILFD 4 están basados en tanques LC y controlados por una tira de bits, que por simplicidad en la siguiente descripción se asumirá como única y de longitud n, siendo n un entero. El factor de división D es tal que D=1, 2, 3, 4… es decir un entero. Both VCO 3 and ILFD 4 are based on LC tanks and controlled by a strip of bits, which for simplicity in the following description will be assumed as unique and of length n, being n an integer. The division factor D is such that D = 1, 2, 3, 4 ... that is, an integer.

De la Figura 2 se deduce que los n bits de control son empleados para darle 2n curvas de frecuencias de operación al VCO 3, como puede verse, por ejemplo, en la Figura 8 para el caso de n=3. Dependiendo de la salida del bus del Circuito de Calibración de Frecuencia 6, el VCO 3 selecciona una curva sobre las 2n curvas de frecuencia de operación. El Circuito de Calibración de Frecuencia 6 recibe como entradas la señal del Oscilador Local a frecuencia fREF y la señal dividida procedente del VCO 3, y proporciona una salida de n bits de control como resultado de la comparación entre las dos frecuencias de entrada, para ajustar y asignar al VCO 3 la curva de frecuencia adecuada. Ello puede lograrse cambiando la capacidad del banco de varactores 11 del VCO 3 por medio de n bits de control. Una vez establecida, la palabra binaria [bn-1, bn-2,…, b0] provoca un cambio en la capacidad en el banco de varactores 11 del VCO 3, permitiendo al VCO 3 establecer la curva de frecuencia apropiada sobre la totalidad de curvas de frecuencias operativas (ver Figura 8). From Figure 2 it follows that the n control bits are used to give 2n operating frequency curves to the VCO 3, as can be seen, for example, in Figure 8 for the case of n = 3. Depending on the bus output of the Frequency Calibration Circuit 6, the VCO 3 selects a curve over the 2n operating frequency curves. Frequency Calibration Circuit 6 receives as inputs the Local Oscillator at fREF frequency and the split signal from VCO 3, and provides an output of n control bits as a result of the comparison between the two input frequencies, to adjust and assign the appropriate frequency curve to VCO 3. This can be achieved by changing the capacity of the varactor bank 11 of the VCO 3 by means of n control bits. Once established, the binary word [bn-1, bn-2,…, b0] causes a change in the capacity in the varactor bank 11 of the VCO 3, allowing the VCO 3 to establish the appropriate frequency curve over the totality of operating frequency curves (see Figure 8).

Los mismos n bits de control pueden utilizarse también para seleccionar la frecuencia de auto-resonancia del ILFD 4. Para un ejemplo de realización, ello se consigue cambiando la capacidad del banco de varactores 8 por medio de los mismos n bits de control. Una vez establecida, la palabra binaria [bn-1, bn-2,…, b0] provoca un cambio en la capacidad en el banco de varactores 8 del ILFD 4, permitiendo a éste establecer la frecuencia de auto-resonancia apropiada sobre las 2n posibles frecuencias de oscilación disponibles. The same n control bits can also be used to select the auto-resonance frequency of ILFD 4. For an exemplary embodiment, this is achieved by changing the capacity of the varactor bank 8 by means of the same n control bits. Once established, the binary word [bn-1, bn-2,…, b0] causes a change in the capacity in the varactor bank 8 of ILFD 4, allowing it to establish the appropriate auto-resonance frequency over 2n Possible oscillation frequencies available.

Como consecuencia de la salida del Filtro Paso Bajo 2 y de las salidas del Circuito de Calibración de Frecuencia 6, la frecuencia de resonancia del VCO 3 se establece en f0 y la frecuencia de resonancia del ILFD se establece en f0/D, aproximadamente. Una vez que la tira de bits de control se ha conformado, se establece la curva de frecuencia operativa del VCO 3 así como la frecuencia de resonancia del ILFD 4. La sintonización discreta sucede simultáneamente para el VCO 3 y el ILFD 4. As a result of the output of the Low Pass Filter 2 and the outputs of the Frequency Calibration Circuit 6, the resonant frequency of the VCO 3 is set to f0 and the resonant frequency of the ILFD is set to approximately f0 / D. Once the control bit strip has been formed, the operating frequency curve of VCO 3 is established as well as the resonant frequency of ILFD 4. Discrete tuning occurs simultaneously for VCO 3 and ILFD 4.

De esta manera se establece la frecuencia de calibración entre el ILFD 4 y el VCO 3 y se inyecta la frecuencia de oscilación fVCO en el ILFD 4, que oscila por sí mismo a una frecuencia de auto-resonancia de fVCO/D, aproximadamente. Si la potencia de salida del VCO 3 es suficientemente elevada para el enganche por inyección del divisor por D 4, la frecuencia de salida del ILFD 4 es exactamente fVCO/D. In this way, the calibration frequency between the ILFD 4 and the VCO 3 is established and the fVCO oscillation frequency is injected into the ILFD 4, which oscillates on its own at an auto-resonance frequency of approximately fVCO / D. If the output power of the VCO 3 is sufficiently high for the injection hitch of the splitter by D 4, the output frequency of the ILFD 4 is exactly fVCO / D.

En esta situación el ILFD 4 está en estado de enganche y su frecuencia de salida es exactamente igual a fVCO/D. La frecuencia de realimentación del PLL disminuye, relajando la división de frecuencia del siguiente bloque 5. Además el margen de enganche del ILFD 4 se extiende (Figura 11 y Figura 12) ya que con esta técnica la frecuencia de salida del ILFD 4 es capaz de cubrir la totalidad del rango de sintonía del VCO 3 también en presencia de variaciones PVT (Figura 9, donde n=4 y D=2). In this situation, ILFD 4 is in a hooked state and its output frequency is exactly equal to fVCO / D. The feedback frequency of the PLL decreases, relaxing the frequency division of the next block 5. In addition, the hookup range of the ILFD 4 is extended (Figure 11 and Figure 12) since with this technique the output frequency of the ILFD 4 is capable of cover the entire tuning range of VCO 3 also in the presence of PVT variations (Figure 9, where n = 4 and D = 2).

El ILFD 4 y el VCO 3 están diseñados para que la capacidad del banco de varactores 11 del VCO 3 más baja y más alta correspondan, respectivamente, a la capacidad del banco de varactores 8 del ILFD 4 más baja y más alta. En la Figura 7 puede verse un ejemplo de banco de varactores compuesto de cuatro grupos de varactores, 12, 13, 14 y 15, para el ILFD 4 y el VCO 3, controlados por la palabra b[3:0], correspondiente a n=4. The ILFD 4 and VCO 3 are designed so that the capacity of the lowest and highest VCO 3 varactor bank 11 corresponds, respectively, to the lower and higher ILFD 4 varactor bank capacity 8. Figure 7 shows an example of a varactor bank consisting of four groups of varactors, 12, 13, 14 and 15, for ILFD 4 and VCO 3, controlled by the word b [3: 0], corresponding an = Four.

El tanque del ILFD 4 (Figura 7) y el tanque del VCO 3 (Figura 8) están diseñados para resonar a aproximadamente fO/D, y fO, respectivamente, dependiendo de los n bits de control, para el ILFD, y dependiendo de los mismos n bits de control y de la tensión de salida en continua Vc del LPF 2 para el VCO 3. The ILFD 4 tank (Figure 7) and the VCO 3 tank (Figure 8) are designed to resonate at approximately fO / D, and fO, respectively, depending on the n control bits, for the ILFD, and depending on the same n control bits and the continuous output voltage Vc of the LPF 2 for the VCO 3.

Un ejemplo de realización, que no debe ser interpretado como una restricción del alcance de la invención, sino como un ejemplo de cómo puede implementarse el sintetizador de frecuencia de la invención, se presenta para un PLL, como el mostrado en la Figura 2, operando a frecuencias de ondas milimétricas: n=4 y D=2. Se establece una tira de 4 bits de control, es decir 0000, según la salida del Circuito de Calibración de Frecuencia 6. En consecuencia, la frecuencia de resonancia del ILFD 4 se establece en el mínimo valor, así como la frecuencia del VCO 3, para una tensión dada Vc, en función de la salida del LPF 2. Cuando para un nivel de potencia dado de salida del VCO 3, la frecuencia de salida del ILFD 4 es exactamente fVCO/2, se sitúa un punto en un plano cartesiano [frecuencia del VCO, potencia de salida del VCO] para construir, repitiendo la misma operación para las 16 posibles combinaciones de bits (0001, 0010,…, 1111), curvas como las mostradas en la Figura 11. An exemplary embodiment, which should not be construed as a restriction on the scope of the invention, but as an example of how the frequency synthesizer of the invention can be implemented, is presented for a PLL, as shown in Figure 2, operating at millimeter wave frequencies: n = 4 and D = 2. A 4-bit control strip, ie 0000, is established according to the output of the Frequency Calibration Circuit 6. Consequently, the resonant frequency of the ILFD 4 is set to the minimum value, as well as the VCO 3 frequency, for a given voltage Vc, depending on the output of the LPF 2. When for a given output power level of VCO 3, the output frequency of ILFD 4 is exactly fVCO / 2, a point is placed on a Cartesian plane [ VCO frequency, VCO output power] to build, repeating the same operation for the 16 possible combinations of bits (0001, 0010, ..., 1111), curves like those shown in Figure 11.

Todas las dieciséis curvas de sensibilidad del ILFD del ejemplo de realización previo pueden también así obtenerse, mostrándose en la Figura 11 solamente las más significativas. Analizando el cruce entre curvas adyacentes, como las partes marcadas de las curvas de la Figura 11 indican, es posible obtener la totalidad ajustable (o sintonizable) del margen de enganche alcanzado para una potencia de entrada dada para el ILFD 4, que es la salida de potencia del VCO 3, como muestra la gráfica de la Figura 12. Como consecuencia, con el objetivo técnico de esta invención, se amplía el margen de enganche del ILFD 4. All sixteen sensitivity curves of the ILFD of the previous embodiment example can also be obtained, with only the most significant being shown in Figure 11. By analyzing the crossing between adjacent curves, as the marked parts of the curves of Figure 11 indicate, it is possible to obtain the whole adjustable (or tunable) range of the hitch reached for a given input power for ILFD 4, which is the output of power of the VCO 3, as shown in the graph of Figure 12. As a consequence, with the technical objective of this invention, the coupling range of ILFD 4 is extended.

A continuación se hace una descripción más detallada de la invención, para unos ejemplos de realización. A more detailed description of the invention is given below, for some embodiments.

Tal y como se ha dicho anteriormente, el sintetizador de frecuencia propuesto por la invención se ha ilustrado en la Figura 2, para un ejemplo de realización para el que éste está formado por un PLL, con los elementos arriba mencionados, es decir un VCO 3 y un ILFD 4, ambos controlados por el mismo bus de n bits, un detector de Fase-Frecuencia 1, un filtro paso bajo 2, un Circuito de Calibración de Frecuencia 6 y una cadena de divisores 5. As stated above, the frequency synthesizer proposed by the invention has been illustrated in Figure 2, for an exemplary embodiment for which it is formed by a PLL, with the elements mentioned above, ie a VCO 3 and an ILFD 4, both controlled by the same n-bit bus, a Phase-Frequency detector 1, a low pass filter 2, a Frequency Calibration Circuit 6 and a chain of dividers 5.

Todos los bloques del circuito del PLL en la Figura 2, exceptuando eventualmente el LPF 2, se encuentran integrados, para un ejemplo de realización. Además, todos los bloques de la Figura 2 se implementan, para una realización, en tecnología CMOS, incluyendo el VCO 3 y el ILFD 4, garantizando el rango de frecuencias operativo del PLL hasta la banda de ondas milimétricas. All the circuit blocks of the PLL in Figure 2, with the exception of the LPF 2, are integrated for an exemplary embodiment. In addition, all the blocks of Figure 2 are implemented, for one embodiment, in CMOS technology, including VCO 3 and ILFD 4, guaranteeing the operating frequency range of the PLL up to the millimeter wave band.

El Detector de Fase-Frecuencia 1 compara la fase de la señal de referencia del oscilador local fREF con la fase de la señal de realimentación procedente de la Cadena de Divisores 5 y genera una señal de error en función del resultado de la comparación. Funciona como un detector de error en lazo de realimentación. Phase-Frequency Detector 1 compares the phase of the reference signal of the local oscillator fREF with the phase of the feedback signal from Divider Chain 5 and generates an error signal based on the result of the comparison. It works as a feedback loop error detector.

El LPF 2 es el bloque encargado de suprimir las componentes a altas frecuencias del Detector de Fase-Frecuencia 1, dando como salida una tensión en continua Vc que controla, en parte, la frecuencia del VCO. The LPF 2 is the block responsible for suppressing the high-frequency components of the Phase-Frequency Detector 1, resulting in a DC voltage that controls, in part, the VCO frequency.

El VCO 3 genera una señal de salida a fVCO = f0 haciendo uso de los bits b[n-1:0], provenientes del Circuito de Calibración de Frecuencia 6, y de la tensión en continua Vc, que sale del LPF 2. El bus de bits de control b[n-1:0] está compuesto de n bits (siendo n un entero). El VCO 3 tiene diversas curvas de frecuencias operativas, concretamente 2n. The VCO 3 generates an output signal at fVCO = f0 using the bits b [n-1: 0], coming from the Frequency Calibration Circuit 6, and the continuous voltage Vc, which leaves the LPF 2. The control bit bus b [n-1: 0] is composed of n bits (where n is an integer). The VCO 3 has various operating frequency curves, specifically 2n.

El ILFD 4, en condiciones de no enganche, genera una señal de salida a aproximadamente f0/D haciendo uso de los bits de control b[n-1:0] provenientes del Circuito de Calibración de Frecuencia 6. La tira de bits de control b[n1:0] está formada por n bits (siendo n un entero). El ILFD 4 tiene diversas curvas de frecuencias de auto-resonancia, concretamente 2n. ILFD 4, in non-latching conditions, generates an output signal at approximately f0 / D using the control bits b [n-1: 0] from the Frequency Calibration Circuit 6. The control bit strip b [n1: 0] is made up of n bits (where n is an integer). ILFD 4 has various auto-resonance frequency curves, specifically 2n.

Para una tira concreta de bits b[n-1:0], la frecuencia de auto-resonancia más baja y más alta del ILFD 4 corresponden, simultáneamente, a la curva de frecuencia operativa más baja y más alta del VCO 3. For a specific strip of bits b [n-1: 0], the lowest and highest self-resonance frequency of ILFD 4 corresponds, simultaneously, to the lowest and highest operating frequency curve of VCO 3.

El Circuito de Calibración de Frecuencia 6 proporciona a la salida una tira de n bits de control b[n-1:0] en función del resultado de la comparación entre la señal de realimentación proveniente de la Cadena de Divisores 5 y la señal de referencia a fREF. The Frequency Calibration Circuit 6 provides the output with a strip of n control bits b [n-1: 0] depending on the result of the comparison between the feedback signal from Divider Chain 5 and the reference signal to fREF.

El bus de n bits se conecta al VCO 3 y al ILFD 4 y se usa para controlar la curva de frecuencia del VCO 3 y la frecuencia de auto-resonancia del ILFD 4. The n-bit bus is connected to VCO 3 and ILFD 4 and is used to control the VCO 3 frequency curve and the ILFD 4 self-resonant frequency.

El VCO 3 selecciona una curva de entre las 2n posibles en función de los bits de control b[n-1:0], como los mostrados por la Figura 6 donde n=3. The VCO 3 selects a curve from the 2n possible depending on the control bits b [n-1: 0], such as those shown in Figure 6 where n = 3.

El ILFD 4 selecciona una frecuencia de auto-resonancia sobre las 2n posibles en función de los bits de control b[n-1:0]. The ILFD 4 selects a self-resonant frequency over the 2n possible based on the control bits b [n-1: 0].

Para un ejemplo de realización, la tira de bits de control b[n-1:0] es la misma para el ILFD 4 y el VCO 3, como se ilustra en la Figura 2. No obstante, para otro ejemplo de realización el Circuito de Calibración de Frecuencia 6 genera y proporciona en su salida dos tiras de bits de control b[n-1:0] y k[m-1:0] (n f m) en funcion de la comparacion de frecuencias. En tal caso, los bits b[n-1:0] controlan la curva de frecuencia operativa del VCO 3 y los bits k[m-1:0] la frecuencia de auto-resonancia del ILFD 4, y la frecuencia de resonancia del ILFD 4 más baja y más alta corresponden, simultáneamente, a la curva de frecuencia operativa más baja y más alta del VCO 3. For one example of embodiment, the control bit strip b [n-1: 0] is the same for ILFD 4 and VCO 3, as illustrated in Figure 2. However, for another embodiment the Circuit Frequency Calibration 6 generates and provides two strips of control bits b [n-1: 0] and k [m-1: 0] (nfm) as a function of frequency comparison. In this case, bits b [n-1: 0] control the operating frequency curve of VCO 3 and bits k [m-1: 0] the self-resonant frequency of ILFD 4, and the resonant frequency of The lowest and highest ILFD 4 correspond, simultaneously, to the lowest and highest operating frequency curve of the VCO 3.

La Figura 3 muestra un circuito esquemático del ILFD 4 de la Figura 2, para un ejemplo de realización. En la Figura 3 un inductor LI 7 (que puede implementarse como un inductor diferencial) se conecta entre el drenador del PMOS Mbias_i y los nodos Vout_i+ y Vout_i-. Un banco de varactores 8 controlado por n bits se conecta entre los nodos Vout_i+ y Vout_i-. Figure 3 shows a schematic circuit of ILFD 4 of Figure 2, for an exemplary embodiment. In Figure 3 an inductor LI 7 (which can be implemented as a differential inductor) is connected between the drain of the PMOS Mbias_i and the nodes Vout_i + and Vout_i-. A bank of varactors 8 controlled by n bits is connected between nodes Vout_i + and Vout_i-.

La puerta del transistor M1I se conecta a Vout_i+, que es el drenador del transistor M2I, mientras que la puerta del transistor M2I se conecta a Vout_i-, que es el drenador del transistor M1I. Ambas fuentes de los transistores M2I y M1I están conectadas a tierra, por ejemplo a través de una línea de transmisión, que se ha omitido en el esquema. La relación W/L de M1I y de M2I es la misma. The gate of transistor M1I is connected to Vout_i +, which is the drain of transistor M2I, while the gate of transistor M2I is connected to Vout_i-, which is the drain of transistor M1I. Both sources of transistors M2I and M1I are connected to ground, for example through a transmission line, which has been omitted in the scheme. The W / L ratio of M1I and M2I is the same.

El transistor de polarización Mbias-i, es decir la etapa de entrada del ILFD 4 en la Figura 3, se usa para proporcionar un camino para la señal de entrada y un camino para la polarización CC. Si no hay señal de entrada o su amplitud (resultante de la corriente de inyección Iinj) es demasiado baja, el ILFD 4 oscila a su propia frecuencia de resonancia, dependiendo de los bits de control b[n-1:0]. En estado de enganche, los transistores M1I y M2I conmutan a un régimen de fin/D mientas Mbias_i inyecta una corriente de suficiente amplitud para el enganche por inyección del ILFD 4. The Mbias-i polarization transistor, that is the input stage of ILFD 4 in Figure 3, is used to provide a path for the input signal and a path for DC polarization. If there is no input signal or its amplitude (resulting from the Iinj injection current) is too low, the ILFD 4 oscillates at its own resonant frequency, depending on the control bits b [n-1: 0]. In the coupling state, transistors M1I and M2I switch to an end / D regime while Mbias_i injects a current of sufficient amplitude for the injection coupling of ILFD 4.

Para el caso de utilizar un ILFD divisor por 2 (D=2), de una forma similar a un mezclador de equilibrado sencillo, M1I y M2I trasladan la entrada a fin ± fin/2, inyectando el resultado al tanque del ILFD. Esta traslación viene acompañada de un factor de conversión 2/ en cruz (M1I y M2I) conmutan abruptamente y la In the case of using an ILFD divisor by 2 (D = 2), in a similar way to a single balancing mixer, M1I and M2I transfer the input to end ± end / 2, injecting the result into the ILFD tank. This translation is accompanied by a 2 / cross conversion factor (M1I and M2I) switch abruptly and the

n si el par conectadocapacidad del nodo P se desprecia. Como resultado, la corriente inyectada al tanque del ILFD a fin/2 tiene un valor de pico de 2/n . linj, permitiendo encontrar la siguiente expresión para el margen de enganche del ILFD de la Figura 3: donde f es la relación de inyección igual a Iinj / Iosc, donde Iosc es la corriente de oscilación, aproximadamente igual a la corriente de cola del circuito de la Figura 3, Wn es la frecuencia angular de resonancia del tanque del ILFD y es igual a 2n . (fin/2) cuando el circuito funciona correctamente. Q es el factor de calidad del tanque del ILFD. n if the connected torque capacity of node P is neglected. As a result, the current injected into the ILFD tank at the end / 2 has a peak value of 2 / n. linj, making it possible to find the following expression for the hookup range of the ILFD of Figure 3: where f is the injection ratio equal to Iinj / Iosc, where Iosc is the oscillation current, approximately equal to the tail current of the circuit of Figure 3, Wn is the angular resonance frequency of the ILFD tank and is equal to 2n. (end / 2) when the circuit works correctly. Q is the quality factor of the ILFD tank.

Una capacidad Cdec se usa para desacoplar la señal en continua de la fuente de entrada fin, mientras que el resistor R se usa para atenuar la señal RF, garantizando la tensión de polarización. A Cdec capacity is used to decouple the continuous signal from the end input source, while the resistor R is used to attenuate the RF signal, guaranteeing the bias voltage.

La Figura 4 muestra un circuito esquemático del VCO 3 de la Figura 2. En la Figura 4, un inductor LV 9 (que puede ser implementado como un inductor diferencial) se conecta entre el drenador del PMOS Mbias_v y los nodos Vout+ y Vout-. Un banco de varactores 11 controlado por n bits se conecta entre los nodos Vout- y Vout+ así como también un único varactor 10. Una capacidad Cf se encarga del filtraje del ruido. Figure 4 shows a schematic circuit of the VCO 3 of Figure 2. In Figure 4, an inductor LV 9 (which can be implemented as a differential inductor) is connected between the drain of the PMOS Mbias_v and the nodes Vout + and Vout-. A bank of varactors 11 controlled by n bits is connected between nodes Vout- and Vout + as well as a single varactor 10. A capacity Cf is responsible for filtering noise.

La puerta del transistor M1V se conecta a Vout+, que es el drenador del transistor M2V, mientras que la puerta del transistor M2V se conecta a Vout-, que es el drenador del transistor M1V. Ambas fuentes de los transistores M2V y M1V están conectadas a tierra, por ejemplo a través de una línea de transmisión que se ha omitido en el esquema. La relación W/L de M1V y de M2V es la misma. The M1V transistor gate is connected to Vout +, which is the drain of the M2V transistor, while the M2V transistor gate is connected to Vout-, which is the drain of the M1V transistor. Both sources of the transistors M2V and M1V are connected to ground, for example through a transmission line that has been omitted in the scheme. The W / L ratio of M1V and M2V is the same.

En las Figuras 5 y 6 se muestra un ejemplo del esquema del tanque LC del ILFD (4) y del tanque LC del VCO (3), respectivamente. Los inductores LI (7) y LV (9), así como los bancos de varactores CVI (8) y CVO (11) y el varactor Cv (10), están diseñados para que el VCO y el ILFD resuenen en una banda a f0 y " f 0/D respectivamente, como frecuencias centrales, en función de los n bits de control y de la tensión en continua Vc An example of the scheme of the ILFD LC tank (4) and the VCO LC tank (3), respectively, is shown in Figures 5 and 6. The inductors LI (7) and LV (9), as well as the banks of varactor CVI (8) and CVO (11) and the varactor Cv (10), are designed so that the VCO and the ILFD resonate in a band at f0 and "f 0 / D respectively, as center frequencies, as a function of the n control bits and the continuous voltage Vc

La Figura 5 muestra en concreto, un circuito esquemático del tanque del ILFD 4 de la Figura 3. El banco de varactores 8 se diseña para que resuene la inductancia LI 9 del tanque del ILFD 4 a la frecuencia de resonancia. Figure 5 shows, in particular, a schematic circuit of the ILFD 4 tank of Figure 3. The varactor bank 8 is designed to resonate inductance LI 9 of the ILFD 4 tank at the resonant frequency.

El cambio en la capacidad del banco de varactores 8 está garantizado por medio del bus de n bits. El banco de varactores 8 permite seleccionar la frecuencia de auto-resonancia del ILFD 4 requerida, en función de la tira de n bits que proporciona el Circuito de Calibración de Frecuencia 6. The change in the capacity of the varactor bank 8 is guaranteed by means of the n-bit bus. The varactor bank 8 allows the self-resonance frequency of the required ILFD 4 to be selected, depending on the n-bit strip provided by the Frequency Calibration Circuit 6.

El tanque del ILFD se diseña para resonar a f0/D aproximadamente, dependiendo de los n bits. Esto hace que el ILFD pueda proporcionar 2n frecuencias de auto-resonancia. The ILFD tank is designed to resonate at approximately f0 / D, depending on the n bits. This makes the ILFD can provide 2n auto-resonance frequencies.

La capacidad más baja y la más alta del banco de varactores 8 del ILFD 4 corresponden, con la misma tira de bits, a la curva de capacidad más baja y más alta, respectivamente, del banco de varactores 11 del VCO 3. En consecuencia, la frecuencia de auto-resonancia más baja y la más alta del ILFD 4 corresponden, con la misma tira de bits, a la curva de frecuencia operativa más baja y más alta, respectivamente, del VCO 3. The lowest and highest capacity of the varactor bank 8 of the ILFD 4 corresponds, with the same bit strip, to the lowest and highest capacity curve, respectively, of the varactor bank 11 of the VCO 3. Consequently, the lowest and highest auto-resonance frequency of ILFD 4 corresponds, with the same bit band, to the lowest and highest operating frequency curve, respectively, of VCO 3.

La Figura 6 muestra un circuito esquemático del tanque del VCO 3 de la Figura 4. El banco de varactores 11 se diseña para que, junto con el único varactor 10, hacer resonar a la inductancia LV 9 del tanque del VCO 3 a la frecuencia de resonancia. El cambio en la capacidad del banco de varactores 11 está garantizado por medio del bus de n bits, mientras que el cambio en la capacidad del varactor único 10 se asegura por medio de la salida en continua Vc del LPF 2. Figure 6 shows a schematic circuit of the VCO 3 tank of Figure 4. The varactor bank 11 is designed so that, together with the single varactor 10, the LV 9 inductance of the VCO 3 tank resonates at the frequency of resonance. The change in the capacity of the varactor bank 11 is guaranteed by means of the n-bit bus, while the change in the capacity of the single varactor 10 is ensured by means of the continuous Vc output of the LPF 2.

El banco de varactores 11 permite seleccionar la curva de frecuencia del VCO 3 requerida, como las mostradas en la Figura 8 donde n=3, en función de la tira de n bits que proporciona el Circuito de Calibración de Frecuencia 6. El varactor único 10 permite obtener una sintonización continua y seleccionar la frecuencia del VCO 3 requerida en función de la salida en continua Vc del LPF 2. The varactor bank 11 allows to select the required VCO 3 frequency curve, such as those shown in Figure 8 where n = 3, based on the n-bit strip provided by the Frequency Calibration Circuit 6. The single varactor 10 it allows to obtain a continuous tuning and to select the frequency of the VCO 3 required based on the continuous Vc output of the LPF 2.

El tanque del VCO está diseñado para resonar a f0, dependiendo de los n bits y de la tensión continua de control Vc. El VCO proporciona 2n curvas de frecuencias operativas. The VCO tank is designed to resonate at f0, depending on the n bits and the continuous control voltage Vc. The VCO provides 2n operating frequency curves.

La Figura 7 muestra un circuito esquemático de un banco de varactores controlado por n bits. En el caso de la Figura 7, n=4. Se compone de n grupos de varactores en paralelo 12, 13, 14 y 15, donde n=4 en el ejemplo de la Figura 7. Figure 7 shows a schematic circuit of a varactor bank controlled by n bits. In the case of Figure 7, n = 4. It consists of n groups of parallel varactors 12, 13, 14 and 15, where n = 4 in the example of Figure 7.

Un grupo de varactores puede constituirse mediante varactores diferenciales MOS N+poly/Nwell en paralelo. La tensión de control de cada grupo de varactores está directamente conectada a una señal digital que conmuta el grupo de varactores a ON o a OFF, mediante la aplicación de una tensión continua (0 ó 1,8V en el presente ejemplo) a la puerta de los varactores diferenciales N+poly/Nwell. A group of varactors can be constituted by means of differential varactors MOS N + poly / Nwell in parallel. The control voltage of each varactor group is directly connected to a digital signal that switches the varactor group to ON or OFF, by applying a continuous voltage (0 or 1.8V in this example) to the door of the N + poly / Nwell differential varactors.

La sintonización discreta, por medio de los n bits, se implementa, para un ejemplo de realización, en el VCO 3 y en el ILFD 4 usando un grupo de varactores escalado en binario. El banco de varactores produce, según una realización, un cambio en la capacidad escalada en binario si se implementa como una combinación del mismo varactor unitario 15 y los grupos de 4, 2, 1 unidades (en el caso de 3 bits de control) o grupos de 8 (12), 4 (13), 2 (14) y 1(15) unidades (en el caso de 4 bits de control, como en el caso de la Figura 7). En general, para el caso de n bits, un cambio de la capacidad escalada en binario se proporciona mediante la combinación de un conjunto de varactores agrupados a su vez en conjuntos de 2n-1, 2n-2, …, 2n-(n-1), 1 elementos. Discrete tuning, by means of the n bits, is implemented, for an exemplary embodiment, in VCO 3 and in ILFD 4 using a group of varactors scaled in binary. The varactor bank produces, according to one embodiment, a change in the binary scaled capacity if it is implemented as a combination of the same unit varactor 15 and groups of 4, 2, 1 units (in the case of 3 control bits) or groups of 8 (12), 4 (13), 2 (14) and 1 (15) units (in the case of 4 control bits, as in the case of Figure 7). In general, in the case of n bits, a change in binary scaled capacity is provided by combining a set of varactors grouped in turn into sets of 2n-1, 2n-2, ..., 2n- (n- 1), 1 elements.

El bit menos significativo (LSB: Least Significant Bit) b0 se conecta al varactor unitario 15, que es el varactor que proporciona un mínimo cambio en la capacidad. El segundo bit b1 se conecta al conjunto de 2 varactores. Así en The least significant bit (LSB: Least Significant Bit) b0 is connected to unit varactor 15, which is the varactor that provides a minimum change in capacity. The second bit b1 is connected to the set of 2 varactors. So in

adelante, el bit más significativo (MSB: Most Significant Bit) bn-1 se conecta al conjunto de 2n-1 varactores, el cual proporciona el máximo cambio en la capacidad. forward, the most significant bit (MSB: Most Significant Bit) bn-1 is connected to the set of 2n-1 varactors, which provides the maximum change in capacity.

El banco de varactores 8 del ILFD 4 y el banco 11 del VCO 3 están diseñados para que la capacidad más baja y más alta del banco de varactores 8 del ILFD 4 corresponda a la capacidad más baja y más alta, respectivamente, del banco de varactores 11 del VCO 3, con la misma tira de n bits, pero también en el caso de tener dos tiras de bits diferentes b[n-1:0] y k[m-1:0] (n f m) que esten controlando un VCO 3 Y un ILFD divisor por D 4, respectivamente. The varactor bank 8 of ILFD 4 and the bank 11 of VCO 3 are designed so that the lowest and highest capacity of the varactor bank 8 of ILFD 4 corresponds to the lowest and highest capacity, respectively, of the varactor bank 11 of VCO 3, with the same n-bit strip, but also in the case of having two different bit strips b [n-1: 0] and k [m-1: 0] (nfm) that are controlling a VCO 3 And an ILFD divisor by D 4, respectively.

El banco de varactores controlados digitalmente de la Figura 7 proporciona una amplia sintonización para la compensación de PVT y la calibración de frecuencia. The digitally controlled varactor bank of Figure 7 provides extensive tuning for PVT compensation and frequency calibration.

La Figura 8 es una gráfica que ilustra las curvas de frecuencia del VCO 3 en función de la tensión de salida en continua Vc del LPF 2, en el caso de n=3. La frecuencia mínima f0 del VCO 3 plasmada en la Figura 8 puede expresarse como: Figure 8 is a graph illustrating the frequency curves of VCO 3 as a function of the continuous output voltage Vc of LPF 2, in the case of n = 3. The minimum frequency f0 of the VCO 3 shown in Figure 8 can be expressed as:

En el grupo de ecuaciones 2), CVV,max representa el valor máximo de la capacidad del banco de varactores 11, que es función de la tira de n bits de control. Cvmax es el valor máximo de la capacidad del varactor único 10 del VCO 3, que es función de la tensión de salida en continua Vc del LPF 2. LV 9 es la inductancia del tanque del VCO, mientras que Cp es la contribución de una capacidad parásita debida a las capacidades de los transistores y a los efectos capacitivos de las interconexiones en el circuito de la Figura 4. In the group of equations 2), CVV, max represents the maximum value of the capacity of the varactor bank 11, which is a function of the strip of n control bits. Cvmax is the maximum capacity value of the single varactor 10 of the VCO 3, which is a function of the continuous output voltage Vc of the LPF 2. LV 9 is the inductance of the VCO tank, while Cp is the contribution of a capacity parasite due to transistor capacities and capacitive effects of interconnections in the circuit of Figure 4.

La suma de la capacidad del banco de varactores Cvv y las capacidades Cv y Cp del varactor único del VCO 3 es la capacidad total del tanque del VCO 3, que es función de Vc y b[n-1:0]. The sum of the capacity of the Cvv varactor bank and the Cv and Cp capabilities of the VCO 3 single varactor is the total tank capacity of the VCO 3, which is a function of Vc and b [n-1: 0].

La frecuencia máxima f0max del VCO 3 es aquella tal que la variación total fC en la capacidad del tanque del VCO es: The maximum frequency f0max of the VCO 3 is that such that the total variation fC in the capacity of the VCO tank is:

para permitir al VCO 3 cubrir la banda de interés con un margen adicional para compensar las variaciones PVT. fC es función de Vc y b[n-1:0]. to allow VCO 3 to cover the interest band with an additional margin to compensate for PVT variations. fC is a function of Vc and b [n-1: 0].

La Figura 9 es una gráfica que muestra, en dos ejes, la frecuencia del VCO 3 y la frecuencia de salida del ILFD 4 en condiciones de enganche, para una tensión de salida en continua Vc del LPF 2, como función de los bits de control b[n-1:0], donde n=4 y el factor de división D es dos (D=2). El rango de frecuencias de operación es aquél que permite al PLL trabajar a frecuencias de ondas milimétricas. Figure 9 is a graph showing, on two axes, the frequency of the VCO 3 and the output frequency of the ILFD 4 in hook conditions, for a continuous output voltage Vc of the LPF 2, as a function of the control bits b [n-1: 0], where n = 4 and the division factor D is two (D = 2). The operating frequency range is one that allows the PLL to work at millimeter wave frequencies.

En el PLL de la Figura 2, dependiendo de los bits de control b[n-1:0] para una tensión de salida en continua Vc del LPF 2, la frecuencia de salida del VCO 3 a f0 se inyecta en el ILFD 4. Un instante antes de que ocurra dicha inyección, el ILFD 4 está auto-oscilando a una frecuencia de f0/2 aproximadamente. Una vez que la señal del VCO 3 a f0 se inyecta en el ILFD 4, la frecuencia de salida de éste se establece exactamente en f0/2 (la Figura 10 puede servir también para entender el mecanismo de enganche). In the PLL of Figure 2, depending on the control bits b [n-1: 0] for a continuous output voltage Vc of the LPF 2, the output frequency of the VCO 3 to f0 is injected into the ILFD 4. An instant before said injection occurs, ILFD 4 is auto-oscillating at a frequency of approximately f0 / 2. Once the VCO 3 signal at f0 is injected into ILFD 4, its output frequency is set exactly at f0 / 2 (Figure 10 can also be used to understand the engagement mechanism).

Se reporta la banda de interés, referida a un ILFD divisor por 2 y a un VCO, así como el margen adicional para compensaciones de variaciones PVT. The interest band is reported, referring to an ILFD divisor by 2 and a VCO, as well as the additional margin for compensation of PVT variations.

La Figura 10 muestra la frecuencia de salida de un ILFD divisor por 2 antes y después de que ocurra la inyección. Para obtener la respuesta del ILFD representada en la Figura 10 se ha añadido en el circuito de la Figura 3 un interruptor temporizado (omitido en el esquema) entre la capacidad de desacoplo Cdec y la fuente de entrada en fin. Antes de que se cierre el interruptor, el ILFD auto-oscila a una frecuencia de fin/2 aproximadamente, para una tira de bits de control dada, en este caso 1000, correspondiente a n=4. Después de 5 ns el interruptor se cierra y la señal en fin se inyecta en el ILFD divisor por 2 y la frecuencia de salida del ILFD se establece exactamente en fin/2. Figure 10 shows the output frequency of an ILFD divisor by 2 before and after the injection occurs. To obtain the response of the ILFD represented in Figure 10, a timed switch (omitted in the scheme) between the decoupling capacity Cdec and the input source is finally added in the circuit of Figure 3. Before the switch is closed, the ILFD auto-oscillates at an end / 2 frequency approximately, for a given control bit strip, in this case 1000, corresponding to n = 4. After 5 ns the switch closes and the signal is finally injected into the ILFD divider by 2 and the output frequency of the ILFD is set exactly at end / 2.

La Figura 11 muestra un conjunto de curvas de sensibilidad de entrada del ILFD 4, para el caso de n=4, que se producen con los bits de control b[n-1:0] y D=2. En el eje x se representa la frecuencia del VCO 3 que se inyecta en el ILFD, así como la banda de interés. En el eje y se representa el nivel de potencia de salida del VCO 3 correspondiente a la frecuencia del VCO 3 para la cual ocurre la condición de enganche del ILFD. Figure 11 shows a set of input sensitivity curves of ILFD 4, in the case of n = 4, which occur with the control bits b [n-1: 0] and D = 2. On the x-axis the frequency of the VCO 3 that is injected into the ILFD is represented, as well as the band of interest. The output power level of the VCO 3 corresponding to the frequency of the VCO 3 for which the coupling condition of the ILFD occurs is represented on the y-axis.

El número total de curvas de sensibilidad de entrada del ILFD es 2n. La salida del Circuito de Calibración de Frecuencia 6 selecciona una curva de sensibilidad de entrada, así como una curva de frecuencia de operación del VCO. The total number of input sensitivity curves of the ILFD is 2n. The output of the Frequency Calibration Circuit 6 selects an input sensitivity curve, as well as a VCO operating frequency curve.

En la Figura 11 se muestran las curvas de sensibilidad de entrada más significativas, para el caso de un ILFD divisor por 2 (D=2) controlado por n=4 bits. Analizando los cruces entre curvas de sensibilidad de entrada adyacentes (por ejemplo 0001 con 0000 y 0010), como indican las marcas en la gráfica, es posible obtener la totalidad ajustable (o sintonizable) del margen de enganche del ILFD para el nivel más alto de potencia en el que ocurre un cruce, lo que fija el peor caso de margen de enganche del ILFD. The most significant input sensitivity curves are shown in Figure 11, in the case of an ILFD divisor by 2 (D = 2) controlled by n = 4 bits. By analyzing the crossings between adjacent input sensitivity curves (for example 0001 with 0000 and 0010), as indicated by the markings in the graph, it is possible to obtain the adjustable (or tunable) totality of the ILFD hitch margin for the highest level of power at which a crossover occurs, which fixes the worst case of ILFD hitch margin.

En la Figura 12 se muestra la curva resultante de los cruces de niveles de potencia de las curvas de la Figura The resulting curve of the crossings of power levels of the curves of Figure is shown in Figure 12

11. En el eje x se representa la frecuencia del VCO 3, inyectada en el ILFD, así como la banda de interés. En el eje y se representa el nivel de potencia de salida del VCO 3 correspondiente a la frecuencia del VCO 3 para la cual ocurre la condición de enganche del ILFD. 11. The frequency of VCO 3, injected into the ILFD, as well as the band of interest is represented on the x-axis. The output power level of the VCO 3 corresponding to the frequency of the VCO 3 for which the coupling condition of the ILFD occurs is represented on the y-axis.

Se muestra también el margen adicional de banda logrado para la compensación de variaciones PVT, así como la totalidad del margen de enganche del ILFD logrado para un potencia de entrada de 0 dBm. It also shows the additional band margin achieved for the compensation of PVT variations, as well as the entire hookup margin of the ILFD achieved for an input power of 0 dBm.

La totalidad del margen de enganche del ILFD, para un nivel de potencia de entrada dado, ha sido extendido haciendo uso de un banco de varactores, como se muestra en la Figura 7. The entire ILFD hitch margin, for a given input power level, has been extended using a bank of varactors, as shown in Figure 7.

Un experto en la materia podría introducir cambios y modificaciones en los ejemplos de realización descritos sin salirse del alcance de la invención según está definido en las reivindicaciones adjuntas. A person skilled in the art could introduce changes and modifications in the described embodiments without departing from the scope of the invention as defined in the appended claims.

Claims

1.- Frequency synthesizer, of the type comprising:

--: un oscilador controlado por tensión, o VCO (3), que proporciona, por una salida, al menos una señal de salida con una frecuencia determinada (fVCO); y a voltage controlled oscillator, or VCO (3), which provides, by an output, at least one output signal with a certain frequency (fVCO); Y

--: un divisor de frecuencia por D basado en la topología de enganche por inyección, o ILFD (4), con una entrada conectada a dicha salida de dicho VCO (3), y que proporciona por una salida, en condiciones de enganche, una señal con una frecuencia de enganche fVCO/D, siendo D un entero; a frequency divider by D based on the injection hitch topology, or ILFD (4), with an input connected to said output of said VCO (3), and which provides an output, under hook conditions, a signal with a hitch frequency fVCO / D, where D is an integer;

said frequency synthesizer being characterized in that said VCO (3) is intended to work according to a plurality of different frequency curves, said ILFD (4) is intended to work according to a plurality of different auto-resonance frequencies, and because the synthesizer of frequency comprises a frequency calibration circuit (6) intended to generate and send at least one tuning signal to respective control inputs of said VCO (3) and ILFD (4), to simultaneously tune to the VCO ( 3) at a given frequency curve, and to the ILFD (4) at a given auto-resonance frequency.

2. Frequency synthesizer according to claim 1, characterized in that said frequency calibration circuit (6) is provided to send to both control inputs, the VCO (3) and the ILFD (4), the same signal of tuning.

3. Frequency synthesizer according to claim 2, characterized in that said tuning signal generated by said frequency calibration circuit (6) is a digital signal, in the form of an n-bit word.

4. Frequency synthesizer according to claim 3, characterized in that it comprises an n-bit bus through which said n-bit word is sent to the respective control inputs of the VCO (3) and the ILFD (4).

5. Frequency synthesizer according to claim 1, characterized in that said frequency calibration circuit (6) is intended to generate at least two different tuning signals and send one to the VCO control input (3) and the other to the ILFD control input (4).

6. Frequency synthesizer according to claim 5, characterized in that said two tuning signals generated by said frequency calibration circuit (6) are two respective digital signals, in the form of a word of n bits and a word of m bits .

7. Frequency synthesizer according to claim 6, characterized in that it comprises an n-bit bus through which said n-bit word is sent to the VCO control input (3) and a m-bit bus through which to send said word m bits to the control input of the ILFD (4).

8. Frequency synthesizer according to any one of the preceding claims, characterized in that the frequency calibration circuit (6) is capable of varying the value of said or said tuning signals, within a range of values corresponding to a range of working frequencies of VCO (3) and ILFD (4).

9. Frequency synthesizer according to any one of the preceding claims, characterized in that said frequency calibration circuit (6) is arranged to receive, respectively, through a first and second inputs, a signal with a reference frequency fREF , and the output signal of said ILFD (4) at said fVCO / D coupling frequency or after being divided by at least one additional frequency divider, the frequency calibration circuit (6) being provided to compare the signals received by its two inputs and to generate said or said tuning signals as a result of said comparison.

10. Frequency synthesizer according to any one of the preceding claims, characterized in that it is formed by a phase tracking loop, or PLL.

11. Frequency synthesizer according to claim 10 when it depends on the 9, characterized in that it comprises a frequency divider chain (5), which includes said additional frequency divider, with an input connected to said output of the ILFD (4) and an output by which it provides an output signal with a frequency lower than said fVCO / D hitch frequency to at least said second input of the frequency calibration circuit (6).

12. Frequency synthesizer according to claim 11, characterized in that it comprises a phase-frequency detector (1) arranged to receive, respectively, through a first and a second input, said signal with a reference frequency fREF, and said output signal of said frequency divider chain (5), said phase-frequency detector (1) being provided to compare the signals received by its two inputs and to generate, for one output, an error signal, depending on the result of such comparison.

13. Frequency synthesizer according to claim 12, characterized in that it comprises a low pass filter

(2) with an input connected to said phase-frequency detector output (1) and an output connected to the VCO input (3), to eliminate the high-frequency components of the phase-frequency detector output (1 ), providing for its output a continuous signal to assist in controlling the frequency of the VCO (3).

14. Frequency synthesizer according to any one of the preceding claims, characterized in that the VCO (3) and the ILFD (4) are based on LC tanks, or inductor-capacitor, where at least part of the capacitors of said LC tanks are variable capacity, or varactors, with at least part of its adjustment inputs connected to said control inputs of the VCO (3) and the ILFD (4).

15. Frequency synthesizer according to claim 14 when it depends on the 13, characterized in that one of said VCO varactors (3) has its adjustment input connected to said low pass filter output (2) and is intended to adjust its capacity depending on the value of said continuous signal provided by the low pass filter (1).

16. Frequency synthesizer according to claim 14 when it depends on the 4 or 7, characterized in that the VCO varactors (3) and those of the ILFD (4) are grouped, respectively, forming sets of binary scaled varactors, and arranged so that each set is controlled by at least one bit of the word of n or m bits received, to vary the total capacity in a binary scaled manner.

17. Frequency synthesizer according to any one of the preceding claims, characterized in that it is intended to work on at least one of the following application frequencies: mm-W, WirelessHD, according to IEEE 802.15.3c, and V-band.

18. Frequency synthesizer according to any one of the preceding claims, characterized in that the calibration circuit (6) is intended to tune to the VCO (3) and the ILFD (4) so that the minimum and maximum frequency curves at the that the VCO (3) is tuned corresponds, simultaneously, to the minimum and maximum auto-resonance frequencies of the ILFD (4).

19. Frequency synthesizer according to claim 14, characterized in that the calibration circuit (6) is intended to generate and send said or said tuning signals to the VCO (3) and the ILFD (4) d so that the capacitance curves The minimum and maximum of the LC tank of the VCO (3) correspond simultaneously to the minimum and maximum capacitance curves of the LC tank of the ILFD (4).

20. Frequency divider by D based on the topology by injection hitch, or ILFD, characterized in that it is intended for inclusion in the frequency synthesizer according to any one of claims 1 to 19.

SPANISH OFFICE OF THE PATENTS AND BRAND

Application no .: 201130084

SPAIN

Date of submission of the application: 01.25.2011

Priority Date:

REPORT ON THE STATE OF THE TECHNIQUE

51 Int. Cl.: H03L7 / 08 (2006.01)

RELEVANT DOCUMENTS

Categoría Category: 56 Documentos citados Reivindicaciones afectadas 56 Documents cited Claims Affected

Y Y: PELLERANO S. et al.. "A 39.1-to-41.6 GHz f"Fractional-N Frequency Synthesizer in 90nm 1-20 PELLERANO S. et al .. "A 39.1-to-41.6 GHz f" Fractional-N Frequency Synthesizer in 90nm 1-20

CMOS". Solid-State Circuits Conference, 2008. ISSCC 2008. Digest of Technical Papers. IEEE CMOS ". Solid-State Circuits Conference, 2008. ISSCC 2008. Digest of Technical Papers. IEEE

International, 03.02.2008 VOL: Pags: 484-630; XP031440523 ISBN 978-1-4244-2010-0 International, 03.02.2008 VOL: Pags: 484-630; XP031440523 ISBN 978-1-4244-2010-0

ISBN 1-4244-2010-5. ISBN 1-4244-2010-5.

Y Y: US 2009079506 A1 (WU JI-HAO et al.) 26.03.2009, 1-20 US 2009 079506 A1 (WU JI-HAO et al.) 26.03.2009, 1-20

párrafos [0023]-[0050]; figuras 1-12. paragraphs [0023] - [0050]; Figures 1-12.

Categoría de los documentos citados X: de particular relevancia Y: de particular relevancia combinado con otro/s de la misma categoría A: refleja el estado de la técnica O: referido a divulgación no escrita P: publicado entre la fecha de prioridad y la de presentación de la solicitud E: documento anterior, pero publicado después de la fecha de presentación de la solicitud Category of the documents cited X: of particular relevance Y: of particular relevance combined with other / s of the same category A: reflects the state of the art O: refers to unwritten disclosure P: published between the priority date and the date of priority submission of the application E: previous document, but published after the date of submission of the application

El presente informe ha sido realizado • para todas las reivindicaciones • para las reivindicaciones nº: This report has been prepared • for all claims • for claims no:

Fecha de realización del informe 26.02.2013 Date of completion of the report 02.22.2013: Examinador J. Botella Maldonado Página 1/4 Examiner J. Maldonado Bottle Page 1/4

REPORT OF THE STATE OF THE TECHNIQUE

Application number: 201130084

Minimum documentation sought (classification system followed by classification symbols) H03L Electronic databases consulted during the search (name of the database and, if possible, terms of

search used) INVENES, EPODOC, WPI, NPL, XPESP, XPAIP, XPI3E, INSPEC.

State of the Art Report Page 2/4

WRITTEN OPINION

Application number: 201130084

Date of Completion of Written Opinion: 02.22.2013

Statement

Novedad (Art. 6.1 LP 11/1986) Novelty (Art. 6.1 LP 11/1986): Reivindicaciones Reivindicaciones 1-20 SI NO Claims Claims 1-20 IF NOT

Actividad inventiva (Art. 8.1 LP11/1986) Inventive activity (Art. 8.1 LP11 / 1986): Reivindicaciones Reivindicaciones 1-20 SI NO Claims Claims 1-20 IF NOT

The application is considered to comply with the industrial application requirement. This requirement was evaluated during the formal and technical examination phase of the application (Article 31.2 Law 11/1986).

Opinion Base.-

This opinion has been made on the basis of the patent application as published.

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WRITTEN OPINION

Application number: 201130084

1. Documents considered.-

The documents belonging to the state of the art taken into consideration for the realization of this opinion are listed below.

Documento Document: Número Publicación o Identificación Fecha Publicación Publication or Identification Number publication date

D01 D01: PELLERANO S. et al.. "A 39.1-to-41.6 GHz f" Fractional-N Frequency Synthesizer in 90nm CMOS". Solid-State Circuits Conference, 2008. ISSCC 2008. Digest of Technical Papers. IEEE International, 03.02.2008 VOL: Pags: 484-630; XP031440523 ISBN 978-1-4244-2010-0 ISBN 1-4244-2010-5. 03.02.2008 PELLERANO S. et al .. "A 39.1-to-41.6 GHz f" Fractional-N Frequency Synthesizer in 90nm CMOS ". Solid-State Circuits Conference, 2008. ISSCC 2008. Digest of Technical Papers. IEEE International, 03.02.2008 VOL : Pags: 484-630; XP031440523 ISBN 978-1-4244-2010-0 ISBN 1-4244-2010-5. 03.02.2008

D02 D02: US 2009079506 A1 (WU JI-HAO et al.) 26.03.2009 US 2009 079506 A1 (WU JI-HAO et al.) 03.23.2009

2. Statement motivated according to articles 29.6 and 29.7 of the Regulations for the execution of Law 11/1986, of March 20, on Patents on novelty and inventive activity; quotes and explanations in support of this statement

Document D01 presents a frequency synthesizer f "; divisor by N at 90 nm CMOS based on ILFD technology. It comprises a VCO that can act in different frequency bands to which the auto-resonance frequency of the ILFD is engaged during the initial stage Calibration The auto-resonance frequencies determined during the calibration are stored in a table in memory Document D02 presents a PLL for wireless communications with a calibration unit that receives the reference signal and the feedback signal and acts on a first divider of frequency in ILFD technology whose output signal after passing through a second frequency divider constitutes the feedback signal We consider that one skilled in the art could combine the main parts of documents D01 and D02 of the nearest state of the art , to obtain the characteristics of the claims from 1 to 20 with a reasonable expectation unusually high success. Therefore, the object determined by the claims from 1 to 20 does not satisfy the criteria established in Article 8.1 LP for inventive activity.

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