ES2379936A1 - System and procedure to detect a defect in the high length interconnections of an advanced digital circuit. (Machine-translation by Google Translate, not legally binding) - Google Patents
System and procedure to detect a defect in the high length interconnections of an advanced digital circuit. (Machine-translation by Google Translate, not legally binding) Download PDFInfo
- Publication number
- ES2379936A1 ES2379936A1 ES200900693A ES200900693A ES2379936A1 ES 2379936 A1 ES2379936 A1 ES 2379936A1 ES 200900693 A ES200900693 A ES 200900693A ES 200900693 A ES200900693 A ES 200900693A ES 2379936 A1 ES2379936 A1 ES 2379936A1
- Authority
- ES
- Spain
- Prior art keywords
- interconnections
- amplifier
- interconnection
- defect
- amplifiers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007547 defect Effects 0.000 title claims abstract description 89
- 238000000034 method Methods 0.000 title claims abstract description 48
- 230000010355 oscillation Effects 0.000 claims abstract description 81
- 230000005284 excitation Effects 0.000 claims abstract description 13
- 238000004590 computer program Methods 0.000 claims description 12
- 230000004913 activation Effects 0.000 claims description 6
- 238000012795 verification Methods 0.000 description 36
- 230000008859 change Effects 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 238000004088 simulation Methods 0.000 description 7
- 230000002457 bidirectional effect Effects 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000010348 incorporation Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000002459 sustained effect Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 235000021170 buffet Nutrition 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000035899 viability Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Description
Sistema y procedimiento para detectar un defecto en las interconexiones de gran longitud de un circuito digital avanzado.System and procedure to detect a defect in the long interconnections of a digital circuit advanced.
La presente invención se refiere a un procedimiento para detectar un defecto en las interconexiones de gran longitud de un circuito digital avanzado que comprende dos circuitos digitales que están conectados mediante al menos dos interconexiones de gran longitud, cada una de las cuales comprende, en uno de sus extremos, al menos un amplificador para excitar la interconexión de gran longitud, y en el otro de sus extremos, al menos un amplificador para recibir la señal generada por la excitación de la interconexión de gran longitud. Más concretamente, la invención se refiere a un procedimiento para detectar circuitos abiertos y cortocircuitos resistivos en los buses de un circuito digital avanzado, tal como un circuito CMOS (por ejemplo, un microprocesador).The present invention relates to a procedure to detect a defect in the interconnections of great length of an advanced digital circuit comprising two digital circuits that are connected by at least two large interconnections, each of which comprises, at one of its ends, at least one amplifier to excite the interconnection of great length, and at the other end, at minus an amplifier to receive the signal generated by the excitation of the interconnection of great length. More concretely, the invention relates to a method for detecting circuits open and resistive short circuits in the buses of a circuit advanced digital, such as a CMOS circuit (for example, a microprocessor).
Además, la invención se refiere también a un sistema y a un programa de ordenador para detectar un defecto en las interconexiones de gran longitud de un circuito digital avanzado, adecuados para llevar a cabo dicho procedimiento.In addition, the invention also relates to a system and a computer program to detect a defect in the large interconnections of an advanced digital circuit, suitable for carrying out said procedure.
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
Es conocido en el estado de la técnica que los defectos más comunes presentes en circuitos digitales avanzados (por ejemplo, circuitos CMOS) son los circuitos abiertos y los cortocircuitos resistivos.It is known in the state of the art that most common defects present in advanced digital circuits (for example, CMOS circuits) are open circuits and resistive shorts.
También es ampliamente conocido el hecho de que estos defectos puede que no produzcan fallos lógicos y, por tanto, pueden permanecer indetectables cuando se aplican técnicas convencionales de verificación. De este modo, son necesarias técnicas específicas, tales como la verificación de retardo (en inglés, Delay Testing) o la verificación de I_{DDQ} (en inglés I_{DDQ} Testing), para detectar dichos defectos. Este hecho se describe, por ejemplo, en [J.C.M. Li, C.-W. Tseng and E.J. McCluskey, "Testing for resistive opens and stuck opens", Proceedings of ITC 2001, pp. 1049-1058], mientras que en [D. Arumí, R. Rodríguez-Montañés, J. Figueras, "Experimental Characterization of CMOS Interconnect Open Defects", IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 27, No 1, pp. 123-136, January 2008] se describe el impacto del defecto en el retardo de las interconexiones.It is also widely known that these defects may not produce logical failures and, therefore, may remain undetectable when conventional verification techniques are applied. Thus, specific techniques, such as delay verification (in English, Delay Testing ) or verification of I DDQ (in English I DDQ Testing ), are necessary to detect such defects. This fact is described, for example, in [ JCM Li, C.-W. Tseng and EJ McCluskey , " Testing for resistive opens and stuck opens ", Proceedings of ITC 2001, pp. 1049-1058 ], while in [ D. Arumí, R. Rodríguez-Montañés, J. Figueras , " Experimental Characterization of CMOS Interconnect Open Defects ", IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 27, No 1, pp. 123-136, January 2008 ] describes the impact of the defect on the delay of the interconnections.
La técnica de verificación de retardo de circuitos lógicos se basa en el hecho de que, si existe un circuito abierto o un cortocircuito resistivos, se incrementa el retardo en la interconexión y en las puertas asociadas a dicha interconexión. El principal problema es que dicho incremento en el retardo puede permanecer indetectable para las técnicas convencionales si el defecto no se encuentra en la trayectoria crítica del circuito (lo hace invisible). Una manera de detectar el defecto consiste en añadir una lógica incorporada (en inglés, built-in logic) para introducir una realimentación (es decir, feedback) en la trayectoria lógica a ser testada, de tal manera que se fuerce a que oscile. Puesto que la suma de los retardo de las puertas (y de las interconexiones) que conforman la trayectoria lógica determina el período de oscilación, éste será mayor cuando el defecto esté presente. Consecuentemente, la frecuencia de oscilación será menor. Así, comparando dicha frecuencia con un valor de referencia, es posible la detección del defecto, tal como se describe, por ejemplo, en [K. Arabi, H. Ihs, C. Duzafa and C. Kaminska, "Dynamic Digital Integrated Circuit Testing using Oscillation-Test Method", Electronic Letters, Vol 34, No. 8, pp. 762-763, April 1988], en [K. Shu-Min, Ch. Len Lee, Ch. Su and J. E. Chen, "Oscillation Ring Based Interconnect Test Scheme for SOCs", Proceedings of DAC2005, pp. 184-187] y en [H.J. Vermaak and H.G. Kerkhof, "Using the oscillation Test Method to test for Delay Faults in Embedded Cores", Proceedings of AFRICON 2004, pp. 1105-1110].The logic circuit delay verification technique is based on the fact that, if there is an open circuit or a resistive short circuit, the delay in the interconnection and in the doors associated with said interconnection is increased. The main problem is that said increase in delay can remain undetectable for conventional techniques if the defect is not in the critical path of the circuit (makes it invisible). One way to detect the defect is to add a built-in logic (in English, built-in logic ) to introduce a feedback (that is, feedback ) in the logical path to be tested, so that it is forced to oscillate. Since the sum of the delay of the doors (and of the interconnections) that make up the logical path determines the period of oscillation, this will be greater when the defect is present. Consequently, the frequency of oscillation will be lower. Thus, by comparing said frequency with a reference value, defect detection is possible, as described, for example, in [ K. Arabi, H. Ihs, C. Duzafa and C. Kaminska , " Dynamic Digital Integrated Circuit Testing using Oscillation-Test Method ", Electronic Letters, Vol 34, No. 8, pp. 762-763, April 1988 ], in [ K. Shu-Min, Ch. Len Lee, Ch. Su and JE Chen , " Oscillation Ring Based Interconnect Test Scheme for SOCs ", Proceedings of DAC2005, pp. 184-187 ] and in [ HJ Vermaak and HG Kerkhof , " Using the oscillation Test Method to test for Delay Faults in Embedded Cores ", Proceedings of AFRICON 2004, pp. 1105-1110 ].
Por otro lado, la técnica de verificación de I_{DDQ} en circuitos lógicos se basa en el hecho de que, si existe un circuito abierto o un cortocircuito resistivos, puede detectarse un consumo de energía excesivo cuando el circuito está en reposo.On the other hand, the verification technique of I_ {DDQ} in logic circuits is based on the fact that, if it exists an open circuit or a short circuit resistive, can be detected excessive power consumption when the circuit is in repose.
De forma parecida a los circuitos lógicos, también es posible detectar fallos lógicos en las interconexiones de gran longitud (por ejemplo, buses) de un circuito digital avanzado mediante técnicas convencionales de verificación, aplicando un conjunto de patrones a la interconexión y obteniendo la respuesta a estos patrones. Sin embargo, los circuitos abiertos y los cortocircuitos resistivos pueden permanecer indetectables para estas técnicas convencionales.Similar to logical circuits, it is also possible to detect logical failures in the interconnections of large length (e.g. buses) of an advanced digital circuit using conventional verification techniques, applying a set of patterns to the interconnection and getting the answer to these patterns. However, open circuits and resistive short circuits may remain undetectable for these conventional techniques
En la solicitud de patente estadounidense US 6502212 B1, con título "Method and apparatus for bus parameter optimization using probes of system configurations", a nombre de Sun Microsystems, Inc. se describe un procedimiento para verificar un sistema de buses, con la intención de detectar errores en los mismos, normalmente provocados por defectos. Sin embargo, dicho procedimiento se basa en la utilización de técnicas convencionales de verificación de buses. Básicamente, el procedimiento comprende el envío de un conjunto de patrones a diferentes cadencias, tal como se ha comentado anteriormente, y se verifica que se reciben correctamente.In US patent application US 6502212 B1, entitled " Method and apparatus for bus parameter optimization using probes of system configurations ", in the name of Sun Microsystems, Inc. A procedure for verifying a bus system is described, with the intention of detecting errors in them, normally caused by defects. However, this procedure is based on the use of conventional bus verification techniques. Basically, the procedure includes sending a set of patterns to different rates, as discussed above, and verifying that they are received correctly.
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
A partir de lo descrito anteriormente, es un objetivo de la presente invención proporcionar un sistema para detectar un defecto en las interconexiones de gran longitud de un circuito digital avanzado, siendo dichos defectos cortocircuitos o circuitos abiertos resistivos.From what is described above, it is a Object of the present invention to provide a system for detect a defect in large interconnections of a advanced digital circuit, said defects being short circuits or resistive open circuits
Este objetivo se consigue de acuerdo con la reivindicación 1, proporcionando un sistema para detectar un defecto en las interconexiones de gran longitud de un circuito digital avanzado que comprende dos circuitos digitales que están conectados mediante al menos dos interconexiones de gran longitud, cada una de las cuales comprende, en uno de sus extremos, al menos un amplificador para excitar la interconexión de gran longitud, y en el otro de sus extremos, al menos un amplificador para recibir la señal generada por la excitación de la interconexión de gran longitud, comprendiendo el sistema al menos un amplificador para disponerse, en al menos uno de los extremos de las interconexiones, entre las dos interconexiones de gran longitud, de manera que, en funcionamiento, si se habilita, conecta una interconexión con la otra interconexión; al menos un elemento inversor; al menos un amplificador para disponerse, en al menos uno de los extremos de las interconexiones, entre la salida del elemento inversor y una de las interconexiones de gran longitud; al menos un amplificador para disponerse entre la otra interconexión de gran longitud y una de las entradas del elemento inversor; medios para deshabilitar el amplificador de excitación y el amplificador de recepción de las interconexiones de gran longitud; medios para habilitar los amplificadores proporcionados requeridos para generar una trayectoria cerrada de la señal a través de dichos amplificadores habilitados, las interconexiones de gran longitud y el elemento inversor, de modo que, en funcionamiento, se produzca una oscilación; medios para obtener la frecuencia de oscilación de las interconexiones de gran longitud; medios para comparar dicha frecuencia obtenida con un valor de referencia; medios para determinar la presencia de un defecto en una de las interconexiones, a partir de la comparación entre la frecuencia obtenida y el valor de referencia.This objective is achieved in accordance with the claim 1, providing a system for detecting a defect in the long interconnections of a digital circuit advanced comprising two digital circuits that are connected through at least two large interconnections, each of which comprises, at one of its ends, at least one amplifier to excite the interconnection of great length, and in the another of its ends, at least one amplifier to receive the signal generated by the excitation of the long interconnection, the system comprising at least one amplifier to be arranged, at least one of the ends of the interconnections, between the two long length interconnections, so that, in operation, if enabled, connects an interconnection with the other interconnection; at least one investor element; at least one amplifier to be arranged, at least one of the ends of the interconnections, between the output of the inverter element and one of the long interconnections; at least one amplifier for be arranged between the other large interconnection and one of the inverter element inputs; means to disable the excitation amplifier and the reception amplifier of the long interconnections; means to enable provided amplifiers required to generate a closed signal path through said amplifiers enabled, long length interconnections and the element inverter, so that, in operation, a oscillation; means to obtain the oscillation frequency of the long interconnections; means to compare said frequency obtained with a reference value; means for determine the presence of a defect in one of the interconnections, from the comparison between the frequency obtained and the value reference.
Por consiguiente, la incorporación de la lógica adicional descrita en las interconexiones de gran longitud (por ejemplo, un bus) del circuito digital avanzado, tal como un circuito CMOS (por ejemplo, un microprocesador) permite introducir realimentación (en inglés, feedback) en las interconexiones y forzar a toda la estructura (más concretamente, los amplificadores proporcionados y las interconexiones) a que oscile. La presencia del elemento inversor genera la inversión requerida para iniciar una oscilación sostenida.Therefore, the incorporation of the additional logic described in the long-term interconnections (for example, a bus) of the advanced digital circuit, such as a CMOS circuit (for example, a microprocessor) allows feedback (in English, feedback ) to be introduced into the interconnections and forcing the entire structure (more specifically, the amplifiers provided and the interconnections) to oscillate. The presence of the inverter element generates the investment required to initiate a sustained oscillation.
Es importante destacar que la frecuencia de oscilación depende del retardo de las interconexiones, del retardo de los amplificadores (en inglés, buffers) y del número de interconexiones y amplificadores conectados en serie. Dicha disposición en serie es la que obtiene con la presencia de los medios para habilitar los amplificadores, puesto que dichos medios son los que habilitan los amplificadores necesarios para generar la trayectoria adecuada. Además, la frecuencia de oscilación depende también de la presencia de defectos, que modifican los parámetros eléctricos de una o más interconexiones.It is important to note that the oscillation frequency depends on the delay of the interconnections, the delay of the amplifiers (in English, buffers ) and the number of interconnections and amplifiers connected in series. This serial arrangement is what you get with the presence of the means to enable the amplifiers, since these means are what enable the amplifiers necessary to generate the proper path. In addition, the oscillation frequency also depends on the presence of defects, which modify the electrical parameters of one or more interconnections.
Por otro lado, los defectos detectados por el sistema de la invención pueden ser principalmente cortocircuitos resistivos y/o circuitos abiertos resistivos, que pueden ser indetectables por las técnicas convencionales de verificación de las interconexiones de gran longitud, tal como se ha descrito anteriormente.On the other hand, the defects detected by the system of the invention can be mainly short circuits resistive and / or resistive open circuits, which can be undetectable by conventional verification techniques large interconnections, as described previously.
De acuerdo con una realización de la invención, el sistema de la invención comprende un dispositivo de control del sistema, que comprende los medios para deshabilitar el amplificador de excitación y el amplificador de recepción de las interconexiones de gran longitud, los medios para habilitar los amplificadores proporcionados requeridos para generar una trayectoria cerrada de la señal a través de dichos amplificadores habilitados, las interconexiones de gran longitud y el elemento inversor, los medios para obtener la frecuencia de oscilación de las interconexiones de gran longitud, los medios para comparar dicha frecuencia obtenida con un valor de referencia, los medios para determinar la presencia de un defecto en una de las interconexiones, a partir de la comparación entre la frecuencia obtenida y el valor de referencia.According to an embodiment of the invention, the system of the invention comprises a control device of the system, which comprises the means to disable the amplifier excitation and amplifier receiving interconnections of great length, the means to enable amplifiers provided required to generate a closed trajectory of the signal through said amplifiers enabled, the Long length interconnections and the inverter element, the means to obtain the oscillation frequency of the interconnections of great length, the means to compare said frequency obtained with a reference value, the means to determine the presence of a defect in one of the interconnections, from the comparison between the frequency obtained and the value of reference.
Preferentemente, el elemento inversor puede comprender unos medios de recepción de una señal de activación. De este modo, el elemento inversor puede activarse o desactivarse desde el propio dispositivo de control del sistema. Además, el elemento inversor puede ser un circuito lógico o una puerta lógica.Preferably, the inverter element can comprise means for receiving an activation signal. From In this way, the inverter element can be activated or deactivated from the system control device itself. In addition, the element inverter can be a logic circuit or a logic gate.
De acuerdo con otro aspecto de la invención, se proporciona un procedimiento para detectar un defecto en interconexiones de gran longitud de un circuito digital avanzado que comprende dos circuitos digitales que están conectados mediante al menos dos interconexiones de gran longitud, cada una de las cuales comprende, en uno de sus extremos, al menos un amplificador para excitar la interconexión de gran longitud, y en el otro de sus extremos, al menos un amplificador para recibir la señal generada por la excitación de la interconexión de gran longitud, comprendiendo el procedimiento las etapas de:In accordance with another aspect of the invention, provides a procedure to detect a defect in large interconnections of an advanced digital circuit that It comprises two digital circuits that are connected to the minus two long interconnections, each of which it comprises, at one of its ends, at least one amplifier for excite the interconnection of great length, and on the other of its ends, at least one amplifier to receive the generated signal by the excitation of the long interconnection, the procedure comprising the steps of:
- a.to.
- Proporcionar, en al menos uno de los extremos de las interconexiones, al menos un amplificador entre las dos interconexiones de gran longitud, de manera que, en funcionamiento, si se habilita, conecta una interconexión con la otra interconexión;Provide, in at least one of the ends of the interconnections, at least one amplifier between the two long length interconnections, so that, in operation, if enabled, connects an interconnection with the other interconnection;
- b.b.
- Proporcionar al menos un elemento inversor;Provide at least one item investor;
- c.C.
- Proporcionar, en al menos uno de los extremos de las interconexiones, al menos un amplificador entre la salida del elemento inversor y una de las interconexiones de gran longitud;Provide, in at least one of the ends of the interconnections, at least one amplifier between the output of the inverter element and one of the large interconnections length;
- d.d.
- Proporcionar al menos un amplificador entre la otra interconexión de gran longitud y una de las entradas del elemento inversor;Provide at least one amplifier between the other long interconnection and one of the inputs of the inverter element;
- e.and.
- Deshabitar el amplificador de excitación y el amplificador de recepción de las interconexiones de gran longitud;Disable the amplifier excitation and the amplifier receiving the interconnections of great length;
- f.F.
- Habilitar los amplificadores proporcionados requeridos para generar una trayectoria cerrada de la señal a través de dichos amplificadores habilitados, las interconexiones de gran longitud y el elemento inversor, de modo que, en funcionamiento, se produzca una oscilación;Enable amplifiers provided required to generate a closed trajectory of the signal through said amplifiers enabled, the Long interconnections and the inverter element, so that, in operation, there is a swing;
- g.g.
- Obtener la frecuencia de oscilación de las interconexiones de gran longitud;Get the oscillation frequency of long interconnections;
- h.h.
- Comparar dicha frecuencia obtenida con un valor de referencia;Compare said frequency obtained with a reference value;
- i.i.
- En caso de que el valor de la frecuencia obtenida sea diferente al valor de referencia, determinar la presencia de un defecto en una de las interconexiones.In in case the value of the frequency obtained is different from the reference value, determine the presence of a defect in one of the interconnections.
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
Preferiblemente, en la etapa (g), la frecuencia de oscilación puede obtenerse a partir de contar el número de oscilaciones que hacen las interconexiones de gran longitud durante un período de tiempo predeterminado.Preferably, in step (g), the frequency of oscillation can be obtained from counting the number of oscillations that make the interconnections of great length during a predetermined period of time.
De acuerdo con una realización preferida de la invención, en la etapa (a) se proporciona, en cada uno de los extremos de las interconexiones, al menos un amplificador entre las dos interconexiones de gran longitud, de manera que, en funcionamiento, si se habilita, conecta una interconexión con la otra interconexión; en la etapa (b) se proporcionan dos elementos inversores; en la etapa (c) se proporciona al menos un amplificador entre la salida del primer elemento inversor y uno de los extremos de una de las interconexiones de gran longitud y al menos un amplificador entre la salida del segundo elemento inversor y el otro de los extremos de la interconexión de gran longitud; en la etapa (d) se proporciona al menos un amplificador entre uno de los extremos de la otra interconexión de gran longitud y una de las entradas del primer elemento inversor y al menos un amplificador entre el otro de los extremos de la otra interconexión de gran longitud y una de las entradas del segundo elemento inversor; en la etapa (f) se habilitan los amplificadores proporcionados requeridos para generar una primera trayectoria cerrada, en una dirección, de la señal a través de dichos amplificadores habilitados, las interconexiones de gran longitud y el primer elemento inversor, de modo que, en funcionamiento, se produzca una oscilación; en la etapa (g) se obtiene la frecuencia de oscilación de las interconexiones de gran longitud a partir de dicha primera trayectoria; en la etapa (h) se compara dicha frecuencia obtenida para dicha primera trayectoria con un valor de referencia; en la etapa (i), en caso de que el valor de la frecuencia obtenida sea diferente al valor de referencia, determinar la presencia de un defecto en una de las interconexiones; y por el hecho de que el procedimiento comprende además las etapas de:According to a preferred embodiment of the invention, in step (a) is provided, in each of the ends of the interconnections, at least one amplifier between the two long length interconnections, so that, in operation, if enabled, connects an interconnection with the other interconnection; in step (b) two elements are provided investors; in step (c) at least one amplifier is provided between the output of the first inverter element and one of the ends of one of the long interconnections and at least one amplifier between the output of the second inverter element and the other of the ends of the interconnection of great length; on stage (d) at least one amplifier is provided between one of the ends of the other long interconnection and one of the inputs of the first inverter element and at least one amplifier between the other end of the other interconnection of great length and one of the inputs of the second inverter element; in the step (f) the required provided amplifiers are enabled to generate a first closed path, in one direction, of the signal through said amplifiers enabled, the large interconnections and the first inverter element, of so that, in operation, a swing occurs; on stage (g) the oscillation frequency of the interconnections of great length from said first trajectory; on stage (h) said frequency obtained for said first trajectory is compared with a reference value; in step (i), in case the value of the frequency obtained is different from the reference value, determine the presence of a defect in one of the interconnections; and by the fact that the procedure further comprises the steps from:
- f'.F'.
- Habilitar los amplificadores proporcionados requeridos para generar una segunda trayectoria cerrada, en la otra dirección, de la señal a través de dichos amplificadores habilitados, las interconexiones de gran longitud y el segundo elemento inversor, de modo que, en funcionamiento, se produzca una oscilación;Enable amplifiers provided required to generate a second trajectory closed, in the other direction, of the signal through said enabled amplifiers, long length interconnections and the second inverter element, so that, in operation, it produce a swing;
- g'.g '.
- Obtener la frecuencia de oscilación de las interconexiones de gran longitud a partir de dicha segunda trayectoria;Get the oscillation frequency of the long length interconnections from said second trajectory;
- j.j.
- Comparar la frecuencia de oscilación obtenida para la primera trayectoria con dicha frecuencia de oscilación obtenida para la segunda trayectoria;Compare the oscillation frequency obtained for the first trajectory with said frequency of oscillation obtained for the second trajectory;
- k.k.
- Obtener información sobre la posición (o lo que es lo mismo, determinar la posición) del defecto en una de las interconexiones, a partir de la comparación entre frecuencias de oscilación.Get position information (or what is the same, determine the position) of the defect in one of interconnections, from the comparison between frequencies of oscillation.
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
Estas cuatro etapas permiten la obtención de información para la detección de un defecto y para la determinación de la posición del defecto con respecto de los amplificadores en la interconexión correspondiente. La determinación de la posición del defecto se refiere a la obtención del grado de proximidad de éste con sus amplificadores asociados. Es importante destacar que la situación del defecto interviene de manera destacable en la variación de la frecuencia de oscilación, mientras que el acoplamiento entre interconexiones de gran longitud produce, en ciertas condiciones, un incremento en lugar de un decremento en la frecuencia de oscilación.These four stages allow obtaining information for the detection of a defect and for the determination of the position of the defect with respect to the amplifiers in the corresponding interconnection. The determination of the position of the defect refers to obtaining the degree of proximity of it with its associated amplifiers. It is important to note that the defect situation intervenes remarkably in the oscillation frequency variation, while the coupling between large interconnections produces, in certain conditions, an increase instead of a decrease in the oscillation frequency
De acuerdo con otro aspecto, la invención proporciona un programa de ordenador que comprende instrucciones de programa que se ejecutan en un sistema de computación para realizar las etapas (e) a (i) del procedimiento para detectar un defecto en interconexiones de gran longitud de un circuito digital avanzado.According to another aspect, the invention provides a computer program that includes instructions for program that run on a computer system to perform steps (e) to (i) of the procedure to detect a defect in large interconnections of a digital circuit advanced.
Además, dicho programa de ordenador puede comprender también instrucciones de programa para provocar que el sistema de computación ejecute las etapas (f'), (g'), (j), (k) de dicho procedimiento.In addition, said computer program can also understand program instructions to cause the computer system execute stages (f '), (g'), (j), (k) of said procedure.
Dicho programa de ordenador puede estar almacenado en unos medios de almacenamiento físico, tales como unos medios de grabación, una memoria de ordenador, o una memoria de solo lectura, o puede ser portado por una onda portadora, tal como eléctrica u óptica.Said computer program may be stored in physical storage media, such as ones recording media, a computer memory, or a memory of only reading, or it can be carried by a carrier wave, such as electrical or optical
Por otro lado, la invención puede implementarse en formato hardware y puede tomar, por ejemplo, la forma de un sistema digital configurable o de un controlador digital.On the other hand, the invention can be implemented in hardware format and can take, for example, the form of a configurable digital system or a digital controller.
La invención se refiere también a un circuito digital avanzado que comprende un sistema para detectar un defecto en interconexiones de gran longitud, como el descrito anteriormente. Básicamente, el sistema de la invención puede ser externo al circuito digital avanzado (como un dispositivo aparte), al que se conecta de manera adecuada si se desean verificar sus interconexiones, o puede estar integrado en el propio circuito, en cuyo caso el circuito debe presentar los pins adecuados, accesibles externamente, para poder realizar las lecturas pertinentes y determinar si existen o no defectos en sus interconexiones de gran longitud (más concretamente, en este caso, en sus buses).The invention also relates to a circuit advanced digital comprising a system to detect a defect in large interconnections, as described above. Basically, the system of the invention can be external to the advanced digital circuit (as a separate device), to which connect properly if you want to verify your interconnections, or it can be integrated in the circuit itself, in in which case the circuit must have the appropriate, accessible pins externally, to be able to make the relevant readings and determine whether or not there are defects in your large interconnections length (more specifically, in this case, in their buses).
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
Para mayor comprensión de cuanto se ha expuesto se acompaña unos dibujos en los cuales, esquemáticamente y sólo a título de ejemplo no limitativo, se representa un caso práctico de realización.For greater understanding of how much has been exposed accompanying some drawings in which, schematically and only to non-limiting example title, a case study of realization.
En los dibujos,In the drawings,
Fig. 1 es una representación esquemática de un circuito digital avanzado que comprende dos circuitos digitales conectados mediante interconexiones de gran longitud bidireccionales (por ejemplo, buses), que presentan defectos en forma de un circuito abierto y un cortocircuito resistivos, de acuerdo con el estado de la técnica;Fig. 1 is a schematic representation of a advanced digital circuit comprising two digital circuits connected via bi-directional long length interconnections (for example, buses), which have defects in the form of a circuit Open and short circuit resistive, according to the state of The technique;
Fig. 2 es una representación esquemática del circuito digital avanzado de la Fig. 1, al que se le incorpora el sistema para detectar defectos en las interconexiones de gran longitud, de acuerdo con la invención;Fig. 2 is a schematic representation of the advanced digital circuit of Fig. 1, to which the system to detect defects in large interconnections length, according to the invention;
Fig. 3 es una representación esquemática de una primera configuración de funcionamiento del sistema para detectar defectos en las interconexiones de gran longitud aplicado sobre el circuito digital avanzado de la Fig. 1;Fig. 3 is a schematic representation of a first system operation configuration to detect defects in the interconnections of great length applied on the advanced digital circuit of Fig. 1;
Fig. 4 es una representación esquemática de una segunda configuración de funcionamiento del sistema para detectar defectos en las interconexiones de gran longitud aplicado sobre el circuito digital avanzado de la Fig. 1;Fig. 4 is a schematic representation of a second system operating configuration to detect defects in the interconnections of great length applied on the advanced digital circuit of Fig. 1;
Fig. 5 es una representación gráfica de la dependencia de la frecuencia de oscilación con el valor de la resistencia de un defecto correspondiente a un circuito abierto resistivo, para un bus (es decir, una interconexión de gran longitud) de cuatro líneas;Fig. 5 is a graphic representation of the dependence on the frequency of oscillation with the value of the resistance of a defect corresponding to an open circuit resistive, for a bus (that is, a large interconnection length) of four lines;
Fig. 6 es una representación gráfica de la dependencia de la frecuencia de oscilación con el valor de la resistencia de un defecto correspondiente a un cortocircuito resistivo, para un bus (es decir, una interconexión de gran longitud) de cuatro líneas;Fig. 6 is a graphic representation of the dependence on the frequency of oscillation with the value of the resistance of a defect corresponding to a short circuit resistive, for a bus (that is, a large interconnection length) of four lines;
Fig. 7 es una representación gráfica de la dependencia de la frecuencia de oscilación con el valor de la resistencia de un defecto correspondiente a un circuito abierto resistivo, para una interconexión;Fig. 7 is a graphic representation of the dependence on the frequency of oscillation with the value of the resistance of a defect corresponding to an open circuit resistive, for an interconnection;
Fig. 8 es una representación gráfica de la dependencia de la frecuencia de oscilación con el valor de la resistencia de un defecto correspondiente a un cortocircuito resistivo, para una interconexión;Fig. 8 is a graphic representation of the dependence on the frequency of oscillation with the value of the resistance of a defect corresponding to a short circuit resistive, for an interconnection;
Fig. 9 es una representación gráfica de la dependencia de la frecuencia de oscilación con el valor de la resistencia de un defecto correspondiente a un circuito abierto resistivo, para un chip de verificación (es decir, bajo condiciones de experimentación sobre una pastilla de silicio real);Fig. 9 is a graphic representation of the dependence on the frequency of oscillation with the value of the resistance of a defect corresponding to an open circuit resistive, for a verification chip (that is, under conditions of experimentation on a pill of real silicon);
Fig. 10 es una representación gráfica de la dependencia de la frecuencia de oscilación con el valor de la resistencia de un defecto correspondiente a un cortocircuito resistivo, para un chip de verificación;Fig. 10 is a graphic representation of the dependence on the frequency of oscillation with the value of the resistance of a defect corresponding to a short circuit resistive, for a verification chip;
Fig. 11 es una representación gráfica de la dependencia de la frecuencia de oscilación con el tiempo, debido al calentamiento del chip de verificación;Fig. 11 is a graphic representation of the dependence on the frequency of oscillation over time, due to the heating of the verification chip;
Fig. 12a es un diagrama de bloques de un sistema en un chip (en inglés, system-on-chip) genérico;Fig. 12a is a block diagram of a generic system (on English, system-on-chip );
Fig. 12b es diagrama de bloques del sistema en un chip de la Fig. 12a al que se le incorpora el sistema para detectar defectos en las interconexiones de gran longitud, de acuerdo con la invención;Fig. 12b is a block diagram of the system in a chip of Fig. 12a to which the system is incorporated for detect defects in large interconnections of according to the invention;
Fig. 13 es un diagrama de bloques del dispositivo de control que forma parte del sistema para detectar defectos en las interconexiones de gran longitud, de acuerdo con la invención, utilizado en la Fig. 12b.Fig. 13 is a block diagram of the control device that is part of the system to detect defects in large interconnections, according to the invention, used in Fig. 12b.
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
A continuación se realizará la descripción de una realización preferida de la invención aplicada en una estructura convencional de buses bidireccionales, aunque « podría tratarse de cualquier otro tipo de estructura (por ejemplo, con buses unidireccionales). Además, se supone también que el sistema dé la invención se encuentra incorporado en el propio circuito digital avanzado, y que las medidas se obtienen a partir de determinados pins del circuito digital avanzado, destinados a ello. Obviamente, el sistema de la invención podría ser un dispositivo externo, totalmente aparte del circuito digital avanzado.The description of a preferred embodiment of the invention applied in a conventional two-way bus structure, although «could be any other type of structure (for example, with unidirectional buses). In addition, the system is also supposed to give the invention is incorporated in the digital circuit itself advanced, and that the measurements are obtained from certain Advanced digital circuit pins, intended for this. Obviously, The system of the invention could be an external device, totally apart from the advanced digital circuit.
En la Fig. 1 se muestra un diagrama esquemático de la estructura convencional de un bus bidireccional de n líneas 10 establecido entre dos circuitos digitales 11, 12. Cada línea 10 del bus, en cada uno de sus extremos, comprende un amplificador triestado 13 (en inglés, tristate buffet) que excita la línea 10; 10a; 10b; 10c correspondiente del bus, y un receptor 14 que captura la excitación de la línea en forma de señal eléctrica. Las señales de activación adecuadas de los amplificadores y de los receptores permiten la comunicación entre los circuitos digitales 11, 12 en una u otra dirección. En general, un bus bidireccional tiene más pares amplificador/receptor conectados a los extremos de cada línea del bus, y se representan mediante el bloque de interconexión 15.A schematic diagram of the conventional structure of a bidirectional bus of n lines 10 established between two digital circuits 11, 12 is shown in Fig. 1. Each line 10 of the bus, at each of its ends, comprises a truncated amplifier 13 ( in English, tristate buffet ) that excites line 10; 10a; 10b; Corresponding bus 10c, and a receiver 14 that captures the excitation of the line in the form of an electrical signal. The appropriate activation signals of amplifiers and receivers allow communication between digital circuits 11, 12 in one direction or another. In general, a bidirectional bus has more amplifier / receiver pairs connected to the ends of each bus line, and are represented by interconnection block 15.
Por otro lado, la Fig. 1 muestra también una representación de un circuito abierto resistivo en la forma de un primer elemento resistivo 16 dispuesto en una línea 10 del bus, y un cortocircuito resistivo en la forma de un segundo elemento resistivo 17 dispuesto entre dos líneas 10, 10a del bus.On the other hand, Fig. 1 also shows a representation of a resistive open circuit in the form of a first resistive element 16 arranged on a bus line 10, and a resistive short circuit in the form of a second resistive element 17 arranged between two lines 10, 10a of the bus.
Partiendo de la estructura ilustrada en la Fig. 1, en la Fig. 2 se muestra la incorporación en dicha estructura del sistema para detectar defectos en interconexiones de gran longitud de un circuito digital avanzado, de acuerdo con la invención. En primer lugar, para poder realizar la técnica de verificación de la invención, es necesario introducir lógica adicional al bus. Más concretamente, se trata de añadir un par de amplificadores (amplificadores) adicionales 20, 21, 22, 23, 24, 25 que conectan cada línea del bus a sus líneas adyacentes, así como un para de amplificadores 26, 27, 28, 29 en cada extremo de la primera línea 10a del bus y de la última línea 10d. La incorporación del par de amplificadores es la base para el procedimiento de detección de defectos, objeto de la invención.Starting from the structure illustrated in Fig. 1, in Fig. 2 the incorporation into said structure of the system to detect defects in long interconnections of an advanced digital circuit, according to the invention. In first, to be able to perform the verification technique of the invention, it is necessary to introduce additional logic to the bus. Plus specifically, it's about adding a pair of amplifiers additional (amplifiers) 20, 21, 22, 23, 24, 25 that connect each bus line to its adjacent lines, as well as a stop for amplifiers 26, 27, 28, 29 at each end of the first line 10a of the bus and the last line 10d. The incorporation of the pair of amplifiers is the basis for the detection procedure of defects, object of the invention.
Como se puede ver en la Fig. 3, se incorpora también una primera puerta inversora 30 de tipo NAND, cuya salida se conecta al par de amplificadores 26 del extremo izquierdo de la primera línea 10a del bus, y una de las entradas se conecta al par de amplificadores 28 del extremo izquierdo de la última línea 10d del bus; y una segunda puerta inversora 31 también de tipo NAND, cuya salida se conecta al par de amplificadores 27 del extremo derecho de la primera línea 10a del bus, y una de las entradas se conecta al par de amplificadores 29 del extremo derecho de la última línea 10d del bus.As you can see in Fig. 3, it is incorporated also a first inverter gate 30 of type NAND, whose output is connect to the pair of amplifiers 26 on the left end of the first line 10a of the bus, and one of the inputs is connected to the pair of amplifiers 28 from the left end of the last line 10d of the bus; and a second inverting door 31 also of the NAND type, whose output is connected to the pair of amplifiers 27 at the end right of the first line 10a of the bus, and one of the entries is connect to the pair of amplifiers 29 on the right end of the last 10d bus line.
Así, cuando se ejecuta el procedimiento para detectar defectos, todos los amplificadores 13, 14 conectados a los circuitos digitales se desactivan y la conectividad del bus viene controlada por los amplificadores 20, 21, 22, 23, 24, 25, 26, 27, 28, 29 incorporados. De este modo, la activación de los amplificadores necesarios y la adición de la primera puerta inversora adicional 30, permite la introducción de realimentación (en inglés, feedback) y fuerza toda la estructura (es decir, el conjunto formado por los amplificadores adicionales y las líneas de bus) a oscilar. En la presente realización preferida, la otra entrada, tanto de la primera puerta inversora 30 como la entrada de la segunda puerta inversora 31.Thus, when the procedure for detecting defects is executed, all amplifiers 13, 14 connected to the digital circuits are deactivated and bus connectivity is controlled by amplifiers 20, 21, 22, 23, 24, 25, 26, 27, 28, 29 incorporated. In this way, the activation of the necessary amplifiers and the addition of the first additional inverting door 30, allows the introduction of feedback (in English, feedback ) and forces the entire structure (that is, the set formed by the additional amplifiers and the bus lines) to oscillate. In the present preferred embodiment, the other input, both of the first inverting door 30 and the input of the second inverting door 31.
Obviamente, existen diferentes posibilidades de implementación. En la Fig. 3 y en la Fig. 4 se muestran algunas de ellas.Obviously, there are different possibilities of implementation. Some of the following are shown in Fig. 3 and Fig. 4 they.
En la Fig. 3, se habilitan los amplificadores de cada par de amplificadores que permiten la circulación de la señal en sentido descendiente, y de manera alterna a extremo izquierdo/extremo derecho de las líneas del bus. Así, se habilita el amplificador descendiente del par de amplificadores 23 del extremo derecho que une la primera línea 10a y la segunda línea 10b del bus; el amplificador descendiente del par de amplificadores 21 del extremo izquierdo que une la segunda línea 10b y la tercera línea 10c del bus; el amplificador descendiente del par de amplificadores 25 del extremo derecho que une la tercera línea 10c y la última línea 10d del bus; el amplificador descendiente del par de amplificadores 28 del extremo izquierdo que une la última línea 10d y la entrada de la primera puerta inversora 30; el amplificador descendiente del par de amplificadores 26 del extremo izquierdo que une la primera línea 10a y la salida de la primera puerta inversora 30; de manera que se genera una trayectoria cerrada de la señal.In Fig. 3, the amplifiers of each pair of amplifiers that allow signal circulation descendingly, and alternately to extreme left / right end of bus lines. Thus, the amplifier descending from the pair of end amplifiers 23 right that joins the first line 10a and the second line 10b of the bus; the amplifier descending from the pair of amplifiers 21 of the left end that joins the second line 10b and the third line 10c of the bus; the amplifier descending from the amplifier pair 25 of the right end that joins the third line 10c and the last 10d bus line; the amplifier descending from the pair of amplifiers 28 on the left end linking the last line 10d and the entrance of the first inverting door 30; the amplifier descended from the pair of amplifiers 26 from the left end that joins the first line 10a and the output of the first inverting door 30; so that a closed signal path is generated.
De este modo, la oscilación se propaga de izquierda a derecha a través de la línea superior 10a del bus, y después se propaga de derecha a izquierda a través de la segunda línea 10b del bus, y así sucesivamente. Finalmente, la realimentación se consigue conectando el amplificador descendiente del par de amplificadores 28 del extremo izquierdo de la última línea 10d del bus a una de las entradas de la primera puerta NAND 30, que es la encargada de proporcionar una oscilación sostenida.In this way, the oscillation spreads from left to right through the top line 10a of the bus, and then it spreads from right to left through the second bus line 10b, and so on. Finally the feedback is achieved by connecting the descending amplifier of the pair of amplifiers 28 from the left end of the last 10d bus line to one of the inputs of the first NAND gate 30, which is responsible for providing a swing sustained.
Otra configuración similar se muestra en la Fig. 4, en la que la propagación de la oscilación se realiza en el sentido contrario. En dicha figura, se habilitan los amplificadores de cada par de amplificadores que permiten la circulación de la señal en sentido descendiente, y de manera alterna a extremo izquierdo/extremo derecho de las líneas del bus. Así, se habilita el amplificador descendiente del par de amplificadores 20 del extremo izquierdo que une la primera línea 10a y la segunda línea 10b del bus; el amplificador descendiente del par de amplificadores 24 del extremo derecho que une la segunda línea 10b y la tercera línea 10c del bus; el amplificador descendiente del par de amplificadores 22 del extremo izquierdo que une la tercera línea 10c y la última línea 10d del bus; el amplificador descendiente del par de amplificadores 29 del extremo derecho que une la última línea 10d y la entrada de la segunda puerta inversora 31; el amplificador descendiente del par de amplificadores 27 del extremo derecho que une la primera línea 10a y la salida de la segunda puerta inversora 31; de manera que se genera una segunda trayectoria cerrada de la señal.Another similar configuration is shown in Fig. 4, in which the propagation of the oscillation takes place in the Wrong Way. In this figure, the amplifiers are enabled of each pair of amplifiers that allow the circulation of the downward signal, and alternately to extreme left / right end of bus lines. Thus, the amplifier descending from the pair of end amplifiers 20 left that joins the first line 10a and the second line 10b of the bus the amplifier descending from the pair of amplifiers 24 of the right end that joins the second line 10b and the third line 10c of the bus; the amplifier descending from the pair of amplifiers 22 from the left end that joins the third line 10c and the last line 10d of the bus; the amplifier descending from the amplifier pair 29 of the right end that joins the last line 10d and the entrance of the second inverting door 31; the pair descending amplifier of amplifiers 27 of the right end that joins the first line 10a and the output of the second inverting door 31; so that it generates a second closed signal path.
Así, la oscilación se propaga de derecha a izquierda a través de la línea superior 10a del bus, y después se propaga de izquierda a derecha a través de la segunda línea 10b del bus, y así sucesivamente. La realimentación se consigue conectando el amplificador descendiente del par de amplificadores 29 del extremo derecho de la última línea 10d del bus a una de las entradas de la segunda puerta NAND 31, que, en dicha configuración, es la encargada de proporcionar la oscilación sostenida.Thus, the oscillation spreads from right to left through the top line 10a of the bus, and then propagates from left to right through the second line 10b of the bus, and so on. Feedback is achieved by connecting the amplifier descending from the pair of amplifiers 29 of the right end of the last 10d bus line to one of the inputs of the second door NAND 31, which, in said configuration, is the responsible for providing sustained oscillation.
A partir de las dos configuraciones descritas no sólo es posible detectar un fallo en alguna de las líneas del bus, sino que también es posible determinar la posición del defecto en dicha línea. La determinación de la posición del defecto se refiere a la obtención del grado de proximidad de éste con sus amplificadores asociados.From the two configurations described no it is only possible to detect a fault in any of the bus lines, it is also possible to determine the position of the defect in said line. The determination of the position of the defect refers to obtain the degree of proximity of this with its associated amplifiers.
Básicamente, es necesario comparar la frecuencia de oscilación obtenida para la primera configuración, con la frecuencia de oscilación obtenida para la segunda configuración. En este punto es importante recordar que la frecuencia de oscilación depende del retardo de la línea del bus, del retardo de los amplificadores, y del número de amplificadores y líneas de bus conectados en serie. También depende de la presencia de defectos, que cambian los parámetros eléctricos de una o más líneas que presentan defectos.Basically, it is necessary to compare the frequency of oscillation obtained for the first configuration, with the oscillation frequency obtained for the second configuration. In This point is important to remember that the frequency of oscillation depends on the delay of the bus line, the delay of the amplifiers, and the number of amplifiers and bus lines connected in series. It also depends on the presence of defects, that change the electrical parameters of one or more lines that They have defects.
El sistema de la invención comprende también un dispositivo de control (no mostrado) que tiene como objetivo determinar la dirección de la oscilación a lo largo de las líneas de bus, activando las entradas de los amplificadores adicionales deseados. Este control de la dirección de propagación de la oscilación es importante porque la respuesta del bus ante la presencia de defectos depende de la distancia del defecto con respecto al amplificador. Así, alternando la activación de los amplificadores del bus en los dos extremos de cada línea del bus, es posible observar diferencias en la frecuencia de oscilación que son debidas a la distancia entre el defecto y el amplificador correspondiente.The system of the invention also comprises a control device (not shown) that aims to determine the direction of the oscillation along the lines of bus, activating the inputs of the additional amplifiers desired This control of the direction of propagation of the oscillation is important because the bus response to the presence of defects depends on the distance of the defect with regarding the amplifier. Thus, alternating the activation of bus amplifiers at the two ends of each bus line, is possible to observe differences in the frequency of oscillation that are due to the distance between the defect and the amplifier correspondent.
Otro objetivo del dispositivo de control es el de medir la frecuencia de oscilación del bus que se pretende verificar. Una de las posibilidades es la de utilizar un contador para contar el número de oscilaciones que presenta el bus durante un período de tiempo predeterminado. Comparando los contenidos de dicho contador con un valor de referencia es posible detectar la presencia de un defecto.Another objective of the control device is the of measuring the oscillation frequency of the intended bus check. One of the possibilities is to use a counter to count the number of oscillations the bus presents during a predetermined period of time. Comparing the contents of said counter with a reference value it is possible to detect the presence of a defect.
A partir de los descrito hasta ahora, parece sencillo implementar otros esquemas que, por ejemplo, comparan el recuento producido por la primera mitad de las líneas del bus con el recuento producido por la otra mitad de las líneas del bus, activando un indicador de error si la diferencia de recuentos es mayor que un umbral predeterminado. Así, es evidente que añadiendo la lógica de control adecuada es posible implementar otros esquemas para realizar la técnica de verificación de buses propuesta.From those described so far, it seems simple to implement other schemes that, for example, compare the count produced by the first half of the bus lines with the count produced by the other half of the bus lines, activating an error indicator if the difference in counts is greater than a predetermined threshold. Thus, it is obvious that by adding the appropriate control logic is possible to implement other schemes to perform the proposed bus verification technique.
Por otro lado, con referencia al número y a la disposición de los pares de amplificadores y a las políticas de control, parece fácil imaginar como adaptar, a partir de los esquemas básicos mostrados hasta el momento, dichas características para obtener esquemas adecuados para, por ejemplo, buses unidireccionales o buses bidireccionales con múltiples entradas/salidas.On the other hand, with reference to the number and the availability of amplifier pairs and to the policies of control, it seems easy to imagine how to adapt, from the basic schemes shown so far, these characteristics to obtain suitable schemes for, for example, buses unidirectional or bidirectional buses with multiple inputs / outputs
A continuación se describen los resultados que se obtienen mediante la simulación eléctrica de un bus y de una interconexión de gran longitud, implementando la técnica de verificación descrita anteriormente. En primer lugar, se explican los resultados para un bus con cuatro líneas de bus y, a continuación, los resultados para una interconexión de gran longitud individual.The following describes the results that they are obtained by the electrical simulation of a bus and a long interconnection, implementing the technique of verification described above. First, they are explained the results for a bus with four bus lines and, to then the results for a long interconnection individual.
En relación al bus con cuatro líneas, las simulaciones han sido realizadas con el simulador eléctrico SPECTRE con una tecnología AMS (Austria Micro Systems) CMOS (Metal Óxido Semiconductor Complementario) de 0.35 \mum. Los parámetros de la línea de bus se muestran en la Tabla 1.In relation to the bus with four lines, the simulations have been performed with the SPECTRE electric simulator with AMS technology (Austria Micro Systems) CMOS (Metal Oxide Complementary Semiconductor) of 0.35 µm. The parameters of the bus line are shown in Table 1.
Existen cuatro líneas de bus que en adelante son numeradas mediante 1 (o primera), 2 (o segunda), 3 (o tercera) y 4 (o cuarta). El defecto de circuito abierto resistivo está situado en mitad de la línea de bus número 2 y el defecto de cortocircuito resistivo está situado entre la mitad de la línea de bus número 1 y la mitad de la línea de bus número 2. Las líneas de bus son excitadas mediante amplificadores triestado BUF15 según la librería AMS. En las simulaciones, se han considerado acoplamientos capacitivos entre las líneas de bus, con el mismo valor para la capacitancia de acoplamiento que para la capacitancia a tierra. Por motivos de precisión, cada línea está dividida en 20 segmentos iguales. Las simulaciones son ejecutadas para el proceso nominal, V_{DD} (voltaje de drenaje) y temperatura.There are four bus lines that are from now on numbered by 1 (or first), 2 (or second), 3 (or third) and 4 (or fourth). The resistive open circuit defect is located at half of the bus line number 2 and the short circuit defect resistive is located between the middle of bus line number 1 and half of the bus line number 2. The bus lines are excited by BUF15 triestated amplifiers according to the library AMS In simulations, links have been considered capacitive between bus lines, with the same value for the coupling capacitance than for ground capacitance. By precision reasons, each line is divided into 20 segments same. Simulations are executed for the nominal process, V_ {DD} (drain voltage) and temperature.
La Fig. 5 representa un gráfico que muestra la dependencia de la frecuencia con respecto del valor de la resistencia del defecto de circuito abierto resistivo.Fig. 5 represents a graph showing the frequency dependence with respect to the value of the Resistance of resistive open circuit defect.
En dicha figura se observa que circuitos abiertos de 10 \Omega hasta aproximadamente 65 K\Omega producen un decremento monótono en la frecuencia de oscilación desde el valor nominal hasta aproximadamente el 55% de la frecuencia nominal. Para circuitos abiertos por encima de 65 K\Omega, el pulso enviado por el amplificador del bus transita a través de la capacitancia de acoplamiento en lugar de la propia línea de bus, de forma que introduce una transición en el receptor de la segunda línea de bus. Este efecto se observa por el incremento brusco de la frecuencia de oscilación.This figure shows that circuits 10 \ Omega openings up to approximately 65 K \ Omega produce a monotonous decrease in the oscillation frequency from the value nominal up to about 55% of the nominal frequency. For open circuits above 65 K \ Omega, the pulse sent by the bus amplifier transits through the capacitance of coupling instead of the bus line itself, so that introduces a transition in the receiver of the second bus line. This effect is observed by the sharp increase in the frequency of oscillation.
Dado que la capacitancia y resistencia efectivas son menores que la capacitancia de un bus sin defecto, la frecuencia de oscilación puede alcanzar valores por encima del valor nominal en caso de fuertes circuitos abiertos. Si el acoplamiento entre líneas adyacentes no es fuerte, este efecto no se observa y la frecuencia decrece monótonamente hacia cero cuando el circuito abierto es más y más resistivo.Since effective capacitance and resistance are less than the capacitance of a bus without defect, the frequency of oscillation can reach values above the nominal value in case of strong open circuits. If the coupling between lines Adjacent is not strong, this effect is not observed and the frequency decreases monotonously towards zero when the open circuit is over and more resistive.
Como se puede observar, circuitos abiertos débiles de hasta unos pocos K\Omega pueden detectarse como un cambio en la frecuencia de oscilación de varios MHz, que puede ser medido fácilmente mediante instrumentación convencional.As you can see, open circuits Weaknesses of up to a few K \ Omega can be detected as a change in the oscillation frequency of several MHz, which can be easily measured by conventional instrumentation.
La Fig. 6 muestra el comportamiento de la frecuencia de oscilación con respecto a la resistencia de cortocircuito.Fig. 6 shows the behavior of the oscillation frequency with respect to the resistance of short circuit.
Cortocircuitos desde 10 \Omega hasta aproximadamente 1 K\Omega producen una variación aproximada de la frecuencia de oscilación de un 27%. Para el rango más bajo de valores de cortocircuito, es decir, desde 10 \Omega hasta 100 \Omega, la verificación basada en lógica convencional puede detectar el defecto porque el nivel de voltaje en las líneas de bus puede producir un valor lógico erróneo. Sin embargo, para resistencias por encima de 100 \Omega, la verificación basada en lógica convencional puede fallar, mientras que el procedimiento de la invención es efectivo. Como era de esperar, pequeños cortocircuitos (con resistencias por encima de 1 K\Omega en el ejemplo) casi no cambian la frecuencia de oscilación.Short circuits from 10 \ Omega to approximately 1 K \ Omega produce an approximate variation of the oscillation frequency of 27%. For the lowest range of short circuit values, that is, from 10 \ Omega to 100 \ Omega, verification based on conventional logic can detect the defect because the voltage level in the bus lines It can produce a wrong logical value. However, for resistors above 100 \ Omega, verification based on Conventional logic may fail, while the procedure of The invention is effective. As expected, little ones short circuits (with resistors above 1 K \ Omega in the example) they almost do not change the frequency of oscillation.
Es importante destacar que para resistencias de cortocircuito entre 1 K\Omega y varios K\Omega la frecuencia de oscilación es levemente superior a la frecuencia libre del defecto, lo cual puede explicarse por la propagación avanzada del pulso a través de la resistencia de cortocircuito y el decremento de |a resistencia equivalente de las líneas cortocircuitadas.It is important to note that for resistance of short circuit between 1 K \ Omega and several K \ Omega the frequency of swing is slightly higher than the free frequency of the defect, which can be explained by the advanced spread of the pulse to through short circuit resistance and decrement of | a equivalent resistance of shorted lines.
Respecto a las interconexiones individuales de gran longitud, éstas han sido diseñadas según la misma tecnología CMOS, al igual que en el anterior ejemplo del bus de cuatro líneas, y sus parámetros se indican en la Tabla 2.Regarding the individual interconnections of great length, these have been designed according to the same technology CMOS, as in the previous example of the four-line bus, and its parameters are indicated in Table 2.
El diseño de la interconexión presenta 6 giros de 180 grados, por lo que presenta el aspecto de 6 interconexiones en paralelo de 1,77 mm de longitud unidas en extremos alternados. La separación de las interconexiones es dos veces su anchura, por lo que es probable algún acoplamiento. A pesar de ello, la simulación eléctrica se ha realizado ignorando la capacitancia de acoplamiento.The interconnection design has 6 turns 180 degrees, so it looks like 6 interconnections in parallel of 1.77 mm in length joined at alternate ends. The separation of the interconnections is twice its width, so That some coupling is likely. Despite this, the simulation electrical has been performed ignoring the capacitance of coupling
La Fig. 7 muestra los resultados para el circuito abierto. Los cuadrados indican que la distancia entre el defecto y el amplificador que excita la interconexión es de 2/3 de la longitud total de la interconexión. Los rombos indican que el defecto se encuentra a una distancia del buffer igual a 1/3 de la longitud total de la interconexión.Fig. 7 shows the results for the open circuit. The squares indicate that the distance between the defect and the amplifier that excites the interconnection is 2/3 of the total length of the interconnection. The rhombuses indicate that the defect is at a buffer distance equal to 1/3 of the total length of the interconnection.
En dicha figura se observa como la localización del defecto cambia la respuesta de frecuencia en varios MHz. También se observa el decremento monótono en la frecuencia de oscilación cuando el circuito abierto es más y más resistivo.This figure shows how the location the default changes the frequency response by several MHz. Also the monotonous decrease in oscillation frequency is observed when the open circuit is more and more resistive.
En estas simulaciones, los cortocircuitos resistivos se han situado entre la interconexión y tierra, por lo que la respuesta de frecuencia a dichos cortocircuitos es diferente a la obtenida con el bus de cuatro líneas.In these simulations, the short circuits resistives have been located between the interconnection and ground, so that the frequency response to these short circuits is different to that obtained with the four-line bus.
La Fig. 8 muestra la respuesta para los cortocircuitos. Los cuadrados y los rombos tienen el mismo significado que en la figura anterior. Se observa en este caso como también el rango de resistencias de cortocircuitos que detecta el procedimiento cambia con la ubicación del defecto.Fig. 8 shows the answer for the short circuits Squares and rhombuses have the same meaning than in the previous figure. It is observed in this case as also the range of short circuit resistors detected by the procedure changes with the location of the defect.
A continuación se describen unos experimentos realizados con el objetivo de confirmar la validez del procedimiento propuesto bajo condiciones reales, para lo cual se ha diseñado, fabricado y medido un chip de verificación, cuyo nombre es BUS_DEFECTS.Some experiments are described below. carried out in order to confirm the validity of the procedure proposed under real conditions, for which it has been designed, manufactured and measured a verification chip, whose name is BUS_DEFECTS.
El chip de verificación contiene 18 interconexiones individuales con características similares a las de la interconexión individual descrita anteriormente. Dos de estas interconexiones no presentan defectos, siendo usada una de ellas como referencia para la frecuencia de oscilación. Las 16 interconexiones restantes tienen defectos de cortocircuito y de circuito abierto, los cuales se sitúan en 1/3 de la longitud total de la interconexión. La Tabla 3 muestra las principales características del chip de verificación.The verification chip contains 18 individual interconnections with characteristics similar to those of the individual interconnection described above. Two of these interconnections have no defects, one of them being used as a reference for the oscillation frequency. The 16 Remaining interconnections have short circuit and open circuit, which are located at 1/3 of the total length of the interconnection. Table 3 shows the main Features of the verification chip.
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
La Tabla 4 presenta los valores de las resistencias de cortocircuito y de abertura de circuito.Table 4 presents the values of the short circuit and circuit opening resistors.
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
Todas las resistencias de cortocircuito y de circuito abierto está hechas de metal, polisilicio, o, en el caso de las resistencias más grandes, n-well, conforme a lo especificado en la librería de tecnología CMOS. El chip de verificación puede programarse para permitir la oscilación en una interconexión individual. El resultado de cada frecuencia de oscilación es internamente dividido por 8 mediante un divisor de frecuencia asíncrono. Por lo tanto, las frecuencias indicadas a continuación deben ser multiplicadas por 8 para obtener la frecuencia de oscilación real.All short-circuit and open-circuit resistors are made of metal, polysilicon, or, in the case of larger, n-well resistors, as specified in the CMOS technology library. The verification chip can be programmed to allow oscillation in an individual interconnection. The result of each oscillation frequency is internally divided by 8 by an asynchronous frequency divider. Therefore, the frequencies indicated below must be multiplied by 8 to obtain the actual oscillation frequency.
Además, la propagación de la oscilación puede ser invertida, obteniendo así resultados para dos distancias diferentes entre el defecto y el amplificador. El chip de verificación BUS_DEFECTS ha sido verificado mediante un ATE HP82000 (sistema de verificación automática de Hewlett-Packard). Un osciloscopio Tektronix TDS5104 registra las ondas resultantes de la oscilación y mide su frecuencia (dividida por 8). Las funcionalidades estadísticas que ofrece el osciloscopio permiten la obtención de valores medios (1024 muestras en todas las mediciones), así como la desviación estándar, el valor máximo y el valor mínimo. Se verificaron cinco muestras del chip y los resultados se presentan en las figuras 9 y 10.In addition, the propagation of the oscillation can be inverted, thus obtaining results for two distances different between the defect and the amplifier. Chip verification BUS_DEFECTS has been verified by means of an ATE HP82000 (automatic verification system of Hewlett-Packard). A Tektronix TDS5104 oscilloscope record the waves resulting from the oscillation and measure their frequency (divided by 8). The statistical functionalities offered by the oscilloscope allow obtaining average values (1024 samples in all measurements), as well as the standard deviation, the value maximum and minimum value. Five samples of the chip were checked and The results are presented in Figures 9 and 10.
La Fig. 9 muestra la frecuencia de oscilación (dividida por 8) frente a R_{circuito\_abierto}. Los cuadrados son los resultados cuando el defecto está a una distancia del amplificador de 2/3 la longitud total de la interconexión, mientras que los rombos se refieren a los resultados cuando dicha distancia es 1/3 de la longitud total de la interconexión. La figura muestra los valores medios de las cinco muestras. La desviación máxima respecto a los valores promedio para todos los chips verificados y todas las frecuencias es inferior a 1.6%.Fig. 9 shows the oscillation frequency (divided by 8) versus R_ {open \ circuit}. The squares are the results when the defect is at a distance of 2/3 amplifier the total length of the interconnection, while that rhombuses refer to the results when said distance It is 1/3 of the total length of the interconnection. The figure shows the average values of the five samples. The maximum deviation regarding the average values for all verified chips and All frequencies is less than 1.6%.
Se observa un gran cambio en la frecuencia de oscilación (20% para defectos lejanos al amplificador y 24% para defectos cercanos al amplificador) cuando la resistencia de circuito abierto aumenta. También se advierte como la frecuencia de oscilación sufre un brusco incremento (incluyendo valores por encima del nominal) para las resistencias de abertura más altas (20700 \Omega y 54594 \Omega). Como se ha comentado anteriormente, este efecto se debe al acoplamiento entre las conexiones de las interconexiones. Para circuitos abiertos altamente resistivos, en la conexión abierta el pulso transita a través de la capacitancia de acoplamiento en lugar de la propia línea. Esto acorta la trayectoria de la señal y, en consecuencia, incrementa la frecuencia de oscilación.A large change in the frequency of oscillation (20% for faults far from the amplifier and 24% for defects close to the amplifier) when the resistance of open circuit increases. It is also noted as the frequency of swing undergoes a sharp increase (including values above of nominal) for the highest opening resistors (20700 \ Omega and 54594 \ Omega). As previously mentioned, this effect is due to the coupling between the connections of the interconnections. For highly resistive open circuits, in the open connection the pulse transits through the capacitance of coupling instead of the line itself. This shortens the trajectory. of the signal and, consequently, increases the frequency of oscillation.
Los cortocircuitos en este chip de verificación son cortocircuitos a tierra. La Fig. 10 muestra los resultados para dichos cortocircuitos.The short circuits in this verification chip They are short to ground. Fig. 10 shows the results for said short circuits.
En esta figura, los cuadrados y rombos tienen el mismo significado que en la figura anterior y se muestran los valores promedio. La desviación máxima para todos los chips verificados y todas las frecuencias es inferior a 2.2%.In this figure, the squares and rhombuses have the same meaning as in the previous figure and the average values. The maximum deviation for all chips verified and all frequencies is less than 2.2%.
Se observa que el cambio en la frecuencia de oscilación es muy sensible a la ubicación del defecto y como para cortocircuitos poco resistivos la oscilación se interrumpe. Se advierte también que en el rango de resistencias de cortocircuito, el cambio en la frecuencia de oscilación es del 14% para defectos lejanos y del 11% para defectos cercanos.It is observed that the change in the frequency of swing is very sensitive to the location of the defect and as for little resistive short circuits the oscillation is interrupted. Be also warns that in the range of short-circuit resistors, the change in the oscillation frequency is 14% for defects distant and 11% for near defects.
Como ya se ha mencionado, los defectos de cortocircuito en el chip de verificación son resistencias conectadas desde la interconexión a tierra. Debido al diseño del chip de verificación, cuando las interconexiones están en estado inactivo, éstas se encuentran en el nivel lógico "1", es decir, a V_{DD} (3.3) voltios. Por tanto, en dicha condición las resistencias de cortocircuito y los amplificadores disipan consumo de energía estática, la cual calienta el chip. Además, cualquiera interconexión oscilando disipa energía, sufriendo así un auto-calentamiento.As already mentioned, the defects of short on the verification chip are resistors connected from the ground connection. Due to the design of the verification chip, when interconnections are in state inactive, these are at the logical level "1", that is, at V_ {DD} (3.3) volts. Therefore, in that condition the short circuit resistors and amplifiers dissipate consumption of static energy, which heats the chip. In addition, anyone oscillating interconnection dissipates energy, thus suffering a self-heating
Este calor del circuito no es un problema real porque las partes calentadas funcionan bien en dichas condiciones. No obstante, se ha observado que este calentamiento produce un ligero cambio en la frecuencia de las interconexiones oscilando. La Fig. 11 ilustra este fenómeno, representando el cambio temporal en la frecuencia de oscilación de la interconexión sin defecto, estando todas las interconexiones restantes en estado inactivo. Se observa que el cambio en la frecuencia es aproximadamente de 0,4% después de 10 minutos.This circuit heat is not a real problem. because the heated parts work well in these conditions. However, it has been observed that this heating produces a slight change in the frequency of interconnections oscillating. The Fig. 11 illustrates this phenomenon, representing the temporal change in the oscillation frequency of the interconnection without defect, being all remaining interconnections in idle state. It is noted that the change in frequency is approximately 0.4% after 10 minutes.
Con el fin de reducir la incertidumbre en los resultados como consecuencia de este fenómeno, todas las mediciones se realizaron dentro del primer medio minuto después de la conexión energética del chip de verificación, desconectando de nuevo el suministro de energía después de la medición, y esperando durante un período de tiempo suficiente para alcanzar de nuevo la temperatura de inactividad antes del siguiente experimento.In order to reduce uncertainty in results as a result of this phenomenon, all measurements were performed within the first half minute after connection energy of the verification chip, disconnecting the power supply after measurement, and waiting for a enough time to reach the temperature again of inactivity before the next experiment.
Por tanto, parece demostrada la viabilidad de la técnica propuesta por la presente invención, para detectar circuitos abiertos y cortocircuitos resistivos en interconexiones de gran longitud y buses. El procedimiento de la invención puede resumirse de la siguiente manera:Therefore, the viability of the technique proposed by the present invention, to detect circuits open and resistive shorts in large interconnections Length and buses. The process of the invention can be summarized. as follows:
- 1.one.
- Poner el bus o la interconexión en modo de verificación, aislándolo del resto del circuito deshabilitando sus amplificadores;Put on the bus or interconnection in verification mode, isolating it from rest of the circuit disabling its amplifiers;
- 2.2.
- Habilitar los amplificadores adicionales que ponen al bus o a la interconexión en la configuración deseada, introduce realimentación y fuerza al bus o a la interconexión a oscilar;Enable amplifiers additional that put the bus or interconnection in the desired configuration, introduce feedback and force to the bus or to the interconnection to oscillate;
- 3.3.
- Medir la frecuencia de oscilación y compararla con un valor de referencia.To size the oscillation frequency and compare it with a value of reference.
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
Se ha obtenido, a partir de la simulación y de manera experimental, que los circuitos abiertos y los cortocircuitos en las interconexiones con valores reales de resistencia pueden producir un cambio entre el 10% y en 25% en la frecuencia de oscilación con respecto a la frecuencia nominal. Este hecho hace relativamente fácil la detección de dichos defectos utilizando la técnica propuesta. Se ha podido observar también que la frecuencia de oscilación depende de la distancia entre el amplificador y el defecto. Puesto que la trayectoria de oscilación puede invertirse, esta característica puede ser útil para localizar, así como para detectar, el defecto.It has been obtained, from the simulation and from experimental way, that the open circuits and the short circuits in interconnections with real values of resistance can produce a change between 10% and 25% in the oscillation frequency with respect to the nominal frequency. This done makes it relatively easy to detect these defects using the proposed technique. It has also been observed that the oscillation frequency depends on the distance between the Amplifier and defect. Since the swing path can be reversed, this feature can be useful for locate, as well as to detect, the defect.
Es importante destacar también que, a partir de la técnica de la invención, es posible detectar uno o más defectos en una o más interconexiones (o líneas de bus).It is also important to note that, from the technique of the invention, it is possible to detect one or more defects in one or more interconnections (or bus lines).
A continuación se realizará la descripción de un ejemplo de implementación del dispositivo de control que forma parte del sistema de la invención, aplicada a un sistema en un chip genérico.Next, the description of a example of implementation of the control device that is part of the system of the invention, applied to a system on a chip generic.
La primera función del bloque de control es determinar la dirección de la oscilación a lo largo de las líneas del bus, activando las entradas de activación deseadas de los pares de amplificadores adicionales. Otra función del bloque de control es medir la frecuencia de las oscilaciones del bus verificado. Estas acciones deben realizarse cuando el sistema de la invención decide ejecutar la verificación del bus y activa una señal para iniciar dicha verificación.The first function of the control block is determine the direction of the oscillation along the lines of the bus, activating the desired activation inputs of the pairs of additional amplifiers. Another function of the control block is measure the frequency of the oscillations of the verified bus. These actions must be performed when the system of the invention decides run the bus check and activate a signal to start such verification.
A continuación se describe un ejemplo de la estructura general del dispositivo de control cuando es implementado en un SOC (sistema en un chip) genérico, siendo posibles diferentes diseños de esquemas e implementaciones alternativos para realizar las mismas funciones.An example of the general structure of the control device when it is implemented in a generic SOC (system on a chip) is described below, being possible different designs of alternative schemes and implementations to perform the same functions.
La Fig. 12a representa un SOC 12a01 que comprende un bus dé datos 12a02 bidireccional de "n" bits de ancho, que interconecta los diferentes componentes del SOC 12a01: unidad central de proceso CPU, memoria MEM y módulo de entrada/salida I/O. Para la comunicación de estos componentes, y bajo el control de la unidad central de proceso CPU, unos amplificadores internos conectan y desconectan dichos componentes del bus.Fig. 12a depicts a SOC 12a01 comprising a two-way wide data bus 12a02, which interconnects the different components of SOC 12a01: CPU central processing unit, MEM memory and I / O input / output module . For the communication of these components, and under the control of the central CPU process unit, internal amplifiers connect and disconnect said components from the bus.
La Fig. 12b representa los elementos adicionales que debe incluir el SOC 12a01 para realizar la verificación del bus 12a02, de acuerdo con una realización de la invención.Fig. 12b represents the additional elements that SOC 12a01 must include to perform the verification of bus 12a02, in accordance with an embodiment of the invention.
La señal iniciar/finalizado 12b05 y la señal resultado 12b06 controlan la ejecución de la verificación. Una señal de reloj 12b04 (que puede ser la del reloj de la unidad central de proceso CPU) también es transmitida al bloque de control 12b01. Para empezar la verificación del bus 12a02, la unidad central de proceso CPU desconecta todos los amplificadores internos y activa la señal iniciar/finalizado 12b05 para notificar al dispositivo de control 12b01 que debe iniciar una verificación del bus 12a02. Después de la finalización de la verificación, el dispositivo de control 12b01 activa la señal iniciar/finalizado 12b05 para notificar a la unidad central de proceso CPU que la verificación ha finalizado. El resultado de la verificación (correcto o incorrecto) es comunicado por el dispositivo de control 12b01 a la unidad central de proceso CPU a través de la señal resultado 12b06.The 12b05 start / end signal and the signal Result 12b06 control the execution of the verification. A signal of clock 12b04 (which can be the clock of the central unit of CPU process) is also transmitted to control block 12b01. For start the verification of bus 12a02, the central processing unit CPU disconnects all internal amplifiers and activates the signal start / end 12b05 to notify the control device 12b01 that must initiate a verification of bus 12a02. After the completion of verification, control device 12b01 activates the 12b05 start / end signal to notify the unit CPU process center that verification is complete. He Verification result (correct or incorrect) is communicated by control device 12b01 to the central processing unit CPU through the result signal 12b06.
Además, el SOC 12a01 comprende unos amplificadores 12b02 y 12b03 bidireccionales. Dado que los "n" bits del bus 12a02 son accesibles desde dichos amplificadores 12b02 y 12b03, no son necesarios amplificadores adicionales. La señal 12b07 bidireccional entre el bloque de control 12b01 y el amplificador 12b02, y la señal 12b08 bidireccional entre el bloque de control 12b01 y el amplificador 12b03, determinan la configuración de la retroalimentación entre las líneas del bus 12a02.In addition, the SOC 12a01 comprises two-way amplifiers 12b02 and 12b03. Since the "n" bits of bus 12a02 are accessible from said amplifiers 12b02 and 12b03, no additional amplifiers are necessary. The bidirectional signal 12b07 between the control block 12b01 and the amplifier 12b02, and the bidirectional signal 12b08 between the control block 12b01 and the amplifier 12b03, determine the feedback configuration between the bus lines 12a02.
La Fig. 13 representa un diagrama de bloques del dispositivo de control 12b01, cuyo funcionamiento consiste en el conteo y la comparación del número de oscilaciones producidas, durante un período de tiempo determinado, por la verificación de la mitad de las líneas del bus 12a02 (desde la línea 0 hasta la línea "n"/2-1), con el número de oscilaciones producidas por la otra mitad (desde la línea "n"/2 hasta la línea "n"-1). Si la diferencia entre los conteos supera un determinado umbral, la señal resultado 12b06 indicará que hay error y, en caso contrario, indicará que el resultado es correcto.Fig. 13 represents a block diagram of the control device 12b01, whose operation consists of the counting and comparing the number of oscillations produced, for a certain period of time, by verifying the half of bus lines 12a02 (from line 0 to line "n" / 2-1), with the number of oscillations produced by the other half (from line "n" / 2 to the line "n" -1). If the difference between counts exceeds one determined threshold, the result signal 12b06 will indicate that there is an error and, otherwise, it will indicate that the result is correct.
Las puertas NAND 1318 y 1319 activan 1317 y reciben 1317 la oscilación de las líneas 0 hasta la "n"/2-1, mientras que las puertas NAND 1320 y 1321 están dedicadas 1316 a la oscilación de las líneas "n"/2 hasta la "n"-1 del bus 12a02. Las cuatro oscilaciones (dos por cada una de las mitades de líneas del bus) son multiplexadas, a través del bloque multiplexor 1305, y contadas por el bloque contador 1304 durante el período de tiempo determinado por el bloque cronometrador 1306.Doors NAND 1318 and 1319 activate 1317 and receive 1317 the oscillation of lines 0 to the "n" / 2-1, while the doors NAND 1320 and 1321 are dedicated 1316 to the oscillation of the "n" / 2 lines to "n" -1 of bus 12a02. The four oscillations (two times each of the bus line halves) are multiplexed, to through the multiplexer block 1305, and counted by the block counter 1304 during the period of time determined by the block timekeeper 1306.
Los conteos resultantes para cada oscilación son almacenados en cuatro registros 1302. Después, los contenidos de dichos registros 1302 son comparados en el bloque comparador 1301 y la señal resultado 12b06 toma el valor correcto o incorrecto. Un bloque autómata 1307 genera las señales de control 1311, 1312, 1313 y 1314 para las puertas NAND 1318, 1319, 1320 y 1321 respectivamente, y las señales 1315 para los amplificadores bidireccionales 12b02, 12b03, con el objetivo de realizar las operaciones requeridas en el siguiente ciclo. La estructura del autómata 1307 incluye un registro en serie para almacenar la configuración de todas las señales de control.The resulting counts for each swing are stored in four records 1302. Next, the contents of said records 1302 are compared in comparator block 1301 and the result signal 12b06 takes the correct or incorrect value. A automaton block 1307 generates control signals 1311, 1312, 1313 and 1314 for doors NAND 1318, 1319, 1320 and 1321 respectively, and 1315 signals for amplifiers bidirectional 12b02, 12b03, with the aim of performing operations required in the next cycle. The structure of PLC 1307 includes a serial record to store the configuration of all control signals.
Esta realización del bloque de control presenta la ventaja de que no necesita un valor de referencia externo para el contador, ya que al dividir el bus en dos mitades iguales, cada una de las mitades actúa como una referencia para la otra, haciendo así que el proceso de verificación sea auto-referenciado.This embodiment of the control block presents the advantage that you don't need an external reference value for the counter, since by dividing the bus into two equal halves, each of the halves acts as a reference for the other, doing so that the verification process be self-referenced
A pesar de que se han descrito y representado realizaciones concretas de la presente invención, es evidente que el experto en la materia podrá introducir variantes y modificaciones, o sustituir los detalles por otros técnicamente equivalentes, sin apartarse del ámbito de protección definido por las reivindicaciones adjuntas.Although they have been described and represented specific embodiments of the present invention, it is evident that the subject matter expert may introduce variants and modifications, or replace the details with technically equivalent ones, without depart from the scope of protection defined by the claims attached.
A pesar también de que las realizaciones descritas de la invención con referencia a los dibujos comprenden sistemas de computación y procesos realizados en sistemas de computación, la invención también se extiende a programas de ordenador, más particularmente a programas de ordenador en o sobre unos medios portadores, adaptados para poner la invención en práctica. El programa de ordenador puede estar en forma de código fuente, de código objeto o en un código intermedio entre código fuente y código objeto, tal como en forma parcialmente compilada, o en cualquier otra forma adecuada para usar en la implementación de los procesos de acuerdo con la invención. El medio portador puede ser cualquier entidad o dispositivo capaz de portar el programa.Although also the realizations described of the invention with reference to the drawings comprise computer systems and processes performed in systems computing, the invention also extends to programs of computer, more particularly to computer programs in or on carrier means, adapted to put the invention into practice. The computer program can be in code form source, object code or intermediate code between code source and object code, such as in partially compiled form, or in any other form suitable for use in the implementation of the processes according to the invention. The carrier medium can be any entity or device capable of carrying the program.
Por ejemplo, el medio portador puede comprender un medio de almacenamiento, tal como una ROM, por ejemplo un CD ROM o una ROM semiconductora, o un medio de grabación magnético, por ejemplo un floppy disc o un disco duro. Además, el medio portador puede ser un medio portador transmisible tal como una señal eléctrica u óptica que puede transmitirse vía cable eléctrico u óptico o mediante radio u otros medios.For example, the carrier medium may comprise a storage medium, such as a ROM , for example a CD ROM or a semiconductor ROM , or a magnetic recording medium, for example a floppy disc or a hard disk. In addition, the carrier means may be a transmissible carrier medium such as an electrical or optical signal that can be transmitted via electrical or optical cable or by radio or other means.
Cuando el programa de ordenador está contenido en una señal que puede transmitirse directamente mediante un cable u otro dispositivo o medio, el medio portador puede estar constituido por dicho cable u otro dispositivo o medio.When the computer program is contained in a signal that can be transmitted directly via a cable or another device or medium, the carrier means may be constituted by said cable or other device or means.
Alternativamente, el medio portador puede ser un circuito integrado en el que está encapsulado (embedded) el programa de ordenador, estando adaptado dicho circuito integrado para realizar, o para usarse en la realización de, los procesos relevantes.Alternatively, the carrier means can be an integrated circuit in which the computer program is encapsulated ( embedded ), said integrated circuit being adapted to perform, or to be used in the realization of, the relevant processes.
Claims (18)
- a.to.
- Proporcionar, en al menos uno de los extremos de las interconexiones, al menos un amplificador entre las dos interconexiones de gran longitud, de manera que, en funcionamiento, si se habilita, conecta una interconexión con la otra interconexión (20, 21, 22, 23, 24, 25);Provide, in at least one of the ends of the interconnections, at least one amplifier between the two long length interconnections, so that, in operation, if enabled, connects an interconnection with the other interconnection (20, 21, 22, 23, 24, 25);
- b.b.
- Proporcionar al menos un elemento inversor (30, 31);Provide at least one item investor (30, 31);
- c.C.
- Proporcionar, en al menos uno de los extremos de las interconexiones, al menos un amplificador (26, 27) entre la salida del elemento inversor (30, 31) y una de las interconexiones de gran longitud;Provide, in at least one of the ends of the interconnections, at least one amplifier (26, 27) between the output of the inverter element (30, 31) and one of the long interconnections;
- d.d.
- Proporcionar al menos un amplificador entre la otra interconexión de gran longitud y una de las entradas del elemento inversor;Provide at least one amplifier between the other long interconnection and one of the inputs of the inverter element;
- e.and.
- Deshabilitar el amplificador de excitación y el amplificador de recepción de las interconexiones de gran longitud;Disable the amplifier excitation and the amplifier receiving the interconnections of great length;
- f.F.
- Habilitar los amplificadores proporcionados requeridos para generar una trayectoria cerrada de la señal a través de dichos amplificadores habilitados, las interconexiones de gran longitud y el elemento inversor, de modo que, en funcionamiento, se produzca una oscilación;Enable amplifiers provided required to generate a closed trajectory of the signal through said amplifiers enabled, the Long interconnections and the inverter element, so that, in operation, there is a swing;
- g.g.
- Obtener la frecuencia de oscilación de las interconexiones de gran longitud;Get the oscillation frequency of long interconnections;
- h.h.
- Comparar dicha frecuencia obtenida con un valor de referencia;Compare said frequency obtained with a reference value;
- i.i.
- En caso de que el valor de la frecuencia obtenida sea diferente al valor de referencia, determinar la presencia de un defecto (16, 17) en una de las interconexiones.In in case the value of the frequency obtained is different from the reference value, determine the presence of a defect (16, 17) in one of the interconnections.
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
- f'.F'.
- Habilitar los amplificadores proporcionados requeridos para generar una segunda trayectoria cerrada, en la otra dirección, de la señal a través de dichos amplificadores habilitados, las interconexiones de gran longitud y el segundo elemento inversor, de modo que, en funcionamiento, se produzca una oscilación;Enable amplifiers provided required to generate a second trajectory closed, in the other direction, of the signal through said enabled amplifiers, long length interconnections and the second inverter element, so that, in operation, it produce a swing;
- g'.g '.
- Obtener la frecuencia de oscilación de las interconexiones de gran longitud a partir de dicha segunda trayectoria;Get the oscillation frequency of the long length interconnections from said second trajectory;
- j.j.
- Comparar la frecuencia de oscilación obtenida para la primera trayectoria con dicha frecuencia de oscilación obtenida para la segunda trayectoria;Compare the oscillation frequency obtained for the first trajectory with said frequency of oscillation obtained for the second trajectory;
- k.k.
- Obtener información sobre la posición del defecto en una de las interconexiones, a partir de la comparación entre frecuencias de oscilación.Get position information of the defect in one of the interconnections, from the comparison between oscillation frequencies.
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
- --
- al menos un amplificador (20, 21, 22, 23, 24, 25) para disponerse, en al menos uno de los extremos de las interconexiones, entre las dos interconexiones de gran longitud, de manera que, en funcionamiento, si se habilita, conecta una interconexión con la otra interconexión;to the minus an amplifier (20, 21, 22, 23, 24, 25) to be arranged, in at least one of the ends of the interconnections, between the two long interconnections, so that, in operation, if enabled, connect one interconnection with the other interconnection;
- --
- al menos un elemento inversor (30, 31);to the less an investment element (30, 31);
- --
- al menos un amplificador (26, 27) para disponerse, en al menos uno de los extremos de las interconexiones, entre la salida del elemento inversor y una de las interconexiones de gran longitud;to the at least one amplifier (26, 27) to be arranged, in at least one of the ends of the interconnections, between the output of the element inverter and one of the long interconnections;
- --
- al menos un amplificador (28, 29) para disponerse entre la otra interconexión de gran longitud y una de las entradas del elemento inversor;to the minus one amplifier (28, 29) to be arranged between the other long interconnection and one of the element inputs investor;
- --
- medios para deshabilitar el amplificador de excitación y el amplificador de recepción de las interconexiones de gran longitud;media to disable the excitation amplifier and the amplifier of reception of large interconnections;
- --
- medios para habilitar los amplificadores proporcionados requeridos para generar una trayectoria cerrada de la señal a través de dichos amplificadores habilitados, las interconexiones de gran longitud y el elemento inversor, de modo que, en funcionamiento, se produzca una oscilación;media to enable the provided amplifiers required to generate a closed signal path through said enabled amplifiers, long length interconnections and the inverter element, so that, in operation, occurs a swing;
- --
- medios para obtener la frecuencia de oscilación de las interconexiones de gran longitud;media to obtain the oscillation frequency of the interconnections of great length;
- --
- medios para comparar dicha frecuencia obtenida con un valor de referencia;media to compare said frequency obtained with a value of reference;
- --
- medios para determinar la presencia de un defecto en una de las interconexiones, a partir de la comparación entre la frecuencia obtenida y el valor de referencia.media to determine the presence of a defect in one of the interconnections, from the comparison between the frequency obtained and the reference value.
\vskip1.000000\baselineskip\ vskip1.000000 \ baselineskip
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ES200900693A ES2379936B1 (en) | 2009-03-06 | 2009-03-06 | SYSTEM AND PROCEDURE FOR DETECTING A DEFECT IN THE LARGE LENGTH INTERCONNECTIONS OF AN ADVANCED DIGITAL CIRCUIT. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ES200900693A ES2379936B1 (en) | 2009-03-06 | 2009-03-06 | SYSTEM AND PROCEDURE FOR DETECTING A DEFECT IN THE LARGE LENGTH INTERCONNECTIONS OF AN ADVANCED DIGITAL CIRCUIT. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| ES2379936A1 true ES2379936A1 (en) | 2012-05-07 |
| ES2379936B1 ES2379936B1 (en) | 2013-03-20 |
Family
ID=45952729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES200900693A Active ES2379936B1 (en) | 2009-03-06 | 2009-03-06 | SYSTEM AND PROCEDURE FOR DETECTING A DEFECT IN THE LARGE LENGTH INTERCONNECTIONS OF AN ADVANCED DIGITAL CIRCUIT. |
Country Status (1)
| Country | Link |
|---|---|
| ES (1) | ES2379936B1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6502212B1 (en) * | 1999-08-31 | 2002-12-31 | Sun Microsystems, Inc. | Method and apparatus for bus parameter optimization using probes of system configurations |
-
2009
- 2009-03-06 ES ES200900693A patent/ES2379936B1/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6502212B1 (en) * | 1999-08-31 | 2002-12-31 | Sun Microsystems, Inc. | Method and apparatus for bus parameter optimization using probes of system configurations |
Non-Patent Citations (4)
| Title |
|---|
| Arabi, K.; Ihs, H.; Dufaza, C.; Kaminska, B.; , "Dynamic digital integrated circuit testing using oscillation-test method," Electronics Letters , vol.34, no.8, pp.762-764, 16 Apr 1998. URL: http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=674907&isnumber=14837 * |
| Arumi, D.; Rodriguez-Montanes, R.; Figueras, J.; , "Experimental Characterization of CMOS Interconnect Open Defects," Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on , vol.27, no.1, pp.123-136, Jan. 2008.URL: http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=4358504&isnumber=4407552 * |
| Li, J.C.M.; Chao-Wen Tseng; McCluskey, E.J.; , "Testing for resistive opens and stuck opens," Test Conference, 2001. Proceedings. International , vol., no., pp.1049-1058, 2001.URL: http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=966731&isnumber=20866 * |
| Vermaak, H.J.; Kerkhoff, H.G.; , "Using the oscillation test method to test for delay faults in embedded cores," AFRICON, 2004. 7th AFRICON Conference in Africa , vol.2, no., pp. 1105- 1110 Vol.2, 15-17 Sept. 2004.URL: http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1406859&isnumber=30508 * |
Also Published As
| Publication number | Publication date |
|---|---|
| ES2379936B1 (en) | 2013-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10444279B2 (en) | Non-invasive pre-bond TSV test using ring oscillators and multiple voltage levels | |
| US7856581B1 (en) | Methods and apparatuses for external test methodology and initialization of input-output circuits | |
| Noia et al. | Pre-bond probing of TSVs in 3D stacked ICs | |
| Tehranipoor et al. | Test and diagnosis for small-delay defects | |
| Deutsch et al. | Non-invasive pre-bond TSV test using ring oscillators and multiple voltage levels | |
| US20030204353A1 (en) | Apparatus and method for determining effect of on-chip noise on signal propagation | |
| US7814386B2 (en) | Built in self test for input/output characterization | |
| Kim et al. | Low-cost gate-oxide early-life failure detection in robust systems | |
| Deutsch et al. | Contactless pre-bond TSV fault diagnosis using duty-cycle detectors and ring oscillators | |
| Sung et al. | A delay test architecture for TSV with resistive open defects in 3-D stacked memories | |
| Yi et al. | A pulse shrinking-based test solution for prebond through silicon via in 3-D ICs | |
| US9448281B2 (en) | In situ on the fly on-chip variation measurement | |
| US20120197570A1 (en) | Measurement of Parameters Within an Integrated Circuit Chip Using a Nano-Probe | |
| US7482886B1 (en) | System for measuring propagation delays | |
| Konishi et al. | Supply current testing of open defects at interconnects in 3D ICs with IEEE 1149.1 architecture | |
| Fang et al. | TSV prebond test method based on switched capacitors | |
| US7685488B2 (en) | Circuit interconnect testing arrangement and approach therefor | |
| US20150177304A1 (en) | Efficient power supply noise measurement based on timing uncertainty | |
| ES2379936A1 (en) | System and procedure to detect a defect in the high length interconnections of an advanced digital circuit. (Machine-translation by Google Translate, not legally binding) | |
| Ni et al. | Vernier ring based pre-bond through silicon vias test in 3D ICs | |
| US8248094B2 (en) | Acquisition of silicon-on-insulator switching history effects statistics | |
| Konishi et al. | A built-in test circuit for supply current testing of open defects at interconnects in 3D ICs | |
| US7552372B2 (en) | Semiconductor device and test method thereof | |
| US9646717B2 (en) | Memory device with internal measurement of functional parameters | |
| US20170010320A1 (en) | Reducing test time and system-on-chip (soc) area reduction using simultaneous clock capture based on voltage sensor input |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FG2A | Definitive protection |
Ref document number: 2379936 Country of ref document: ES Kind code of ref document: B1 Effective date: 20130320 |