ES2206300T3 - Procedimiento y dispositivo de verificacion integrada para un convertidor analogico digital. - Google Patents
Procedimiento y dispositivo de verificacion integrada para un convertidor analogico digital.Info
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Abstract
Procedimiento de prueba por histograma de un convertidor analógico-digital, , consistente en descomponer en el tiempo, la acumulación y la explotación del histograma, caracterizado por el hecho de que utiliza recursos comunes para tratar sucesivamente las características funcionales del convertidor analógico-digital y y por el hecho de que consiste en inicializar y configurar sucesivamente dichos recursos en aras a adaptarlos a la determinación de cada una de las características funcionales de dicho convertidor.
Description
Procedimiento y dispositivo de verificación
integrada para un convertidor analógico digital.
La presente invención se refiere a los
convertidores analógico-digitales y se refiere
particularmente a la integración de un módulo de autoprueba que
permite medir las características funcionales del convertidor, como
el desfase, la ganancia, las no linealidades y otras, utilizando el
principio de la prueba por histograma.
En lo referente a la prueba de los convertidores
analógico-digitales, los industriales utilizan
principalmente dos métodos, a saber, la prueba por histograma y la
prueba por Transformada de Fourier Rápida (TFR).
La implementación de estos métodos necesita un
equipo de prueba externa eficaz y muy costoso, bajo la forma de un
aparato de prueba industrial.
Una solución clásica para disminuir el coste de
esta prueba externa consiste en integrar módulos de prueba en el
interior del circuito.
Se acepta que este tipo de solución es
económicamente viable en la medida en que la superficie de los
módulos añadidos no representa más que el 10% al 15% de la
superficie original del circuito.
La integración de un dispositivo de prueba por
histograma en su forma clásica plantea un problema en la medida en
que la superficie de los módulos de prueba añadida es excesiva
habida cuenta del volumen extremadamente importante de datos a
almacenar por una parte, y de las operaciones complejas a realizar
para permitir la explotación por otra parte.
El documento EP 0 336 715 describe la
arquitectura de un convertidor analógico-digital que
comprende una lógica digital para acumular datos de densidad de
códigos destinados a ser utilizados para caracterizar el
convertidor. A continuación, los datos acumulados por esta lógica
digital son transmitidos a un ordenador para ser tratados.
El documento de J. Raczkowycz y otros,
"Embedded ADC characterization techniques using a BIST structure,
an ADC model and histogram data", Microelectronics Journal, GB,
Mackintosh Publications, Ltd., Luton, vol. 27, nº 6, 1 de septiembre
de 1996, páginas 539-549, XP004007233, describe una
técnica de prueba para caracterizar un convertidor
analógico-digital. Esta técnica utiliza una memoria
RAM y una célula de incremento embarcadas con el convertidor
analógico-digital a fin de reducir el número de
informaciones intercambiadas entre el convertidor analógico a probar
y un aparato de prueba externo.
El documento de Franck K.Y. MOK y otros,
"Strech: Self testing reliability evaluation chip" Proceedings
of the Custom Integrated Circuit Conference, US, New York, IEEE vol.
Conf. 15, 1993, páginas 30.4.1-30.4.4, XP000409779,
describe un circuito ASIC equipado con una sección digital apta para
determinar una no linealidad diferencial a partir de un histograma
de datos de códigos.
La invención trata de remediar este inconveniente
redefiniendo la técnica de prueba por histograma a fin de no tener
más que un número reducido de informaciones a almacenar en el
circuito integrado y evaluar las características del convertidor a
partir de operaciones simples.
Igualmente trata de realizar un módulo de prueba
integrado que ocupa una débil superficie a fin de hacer la solución
de la prueba por histograma económicamente interesante.
Por lo tanto, tiene por objeto un procedimiento
de prueba por histograma de un convertidor
analógico-digital, consistente en descomponer en el
tiempo, la acumulación y la explotación del histograma,
caracterizado por el hecho de que utiliza recursos comunes para
tratar sucesivamente las características funcionales del convertidor
analógico-digital y por el hecho de que consiste en
inicializar y configurar sucesivamente dichos recursos en aras a
adaptarlos a la determinación de cada una de las características
funcionales de dicho convertidor.
Igualmente, la invención tiene por objeto un
dispositivo de autoprueba de un convertidor
analógico-digital para la implementación del
procedimiento definido previamente, que comprende medios de
aplicación al convertidor de señales de prueba, y medios de
análisis, caracterizado por el hecho de que dichos medios de
análisis comprenden recursos comunes integrados con el convertidor y
configurables para determinar sucesivamente características
funcionales del convertidor y medios de configuración de dichos
medios de análisis en aras de adaptarlos a las características a
determinar.
Según otras características, el dispositivo
comprende un contador de un código de
referencia-comparador conectado a la salida del
convertidor analógico-digital, un
contador/descontador de explotación y de almacenamiento cuya salida
entrega señales relativas a las características funcionales del
convertidor y un controlador de gestión de las fases de prueba por
medio de dicho contador-comparador y de dicho
contador-descontador.
La invención se comprenderá más adecuadamente con
la lectura de la descripción siguiente, dada únicamente a título de
ejemplo y hecha en referencia a los dibujos anexos, en los
cuales:
la figura 1 es un esquema sinóptico de un
convertidor analógico-digital con un circuito de
prueba incorporado a su circuito integrado;
la figura 2 es un esquema sinóptico más detallado
de un modo de realización de un módulo de análisis según la
invención;
la figura 3 es una representación más detallada
del contador del esquema de la figura 2;
la figura 4 es una representación más detallada
del contador/descontador del esquema de la figura 2;
la figura 5 es un esquema detallado de un
organigrama que ilustra el cálculo del desfase, de la ganancia y de
las no linealidades con la ayuda del módulo según la invención;
la figura 6 es un gráfico que muestra la
determinación del desfase;
la figura 7 es un gráfico que muestra la
determinación de la ganancia;
la figura 8 representa un algoritmo de prueba de
los parámetros esenciales del convertidor;
la figura 9 representa un algoritmo de cálculo
del desfase;
la figura 10 representa un algoritmo de cálculo
de la ganancia;
la figura 11 representa un algoritmo de cálculo
de las no linealidades diferenciales; y
la figura 12 representa un algoritmo de cálculo
de las no linealidades integrales.
La invención se refiere a la prueba integrada de
los convertidores analógico-digitales.
De forma clásica, según una solución de este
tipo, se trata de integrar en el mismo silicio que el CAN, un módulo
que permite aplicar en la entrada del convertidor de los estímulos
de prueba y un módulo que permite observar y analizar las respuestas
de salida del convertidor.
Una disposición de este tipo se representa en la
figura 1, que representa un convertidor
analógico-digital CAN 1 a cuya entrada se conecta un
multiplexor 2 con una entrada conectada a la entrada analógica 3 del
circuito, una entrada conectada a una línea 4 de aplicación de una
señal de prueba y una entrada unida a la salida de un generador 5 de
estímulos de prueba.
En su salida, el CAN 1 está conectado a un módulo
de análisis 6 que comprende una entrada por la cual se conecta a la
línea 4 de aplicación de las señales de prueba y una salida de
prueba 7, mientras que el CAN comprende una salida digital 8
independiente.
Sabiendo que ya existen soluciones desarrolladas
para la generación de estímulos, la invención se dirige de forma más
específica al módulo de análisis a fin de favorecer la posibilidad
de integración en el CAN de la técnica de prueba por histograma.
La prueba por histograma está basada en un
análisis estadístico de la frecuencia de aparición de los códigos a
la salida del convertidor a probar.
En efecto, un CAN de n bits posee 2^{n} códigos
posibles en su salida.
Cuando un estímulo de prueba es aplicado a la
entrada del CAN 1, cada código debe aparecer un número dado de
veces.
Por lo tanto, el principio del histograma
consiste en contar el número de veces H(i), que cada código i
aparece efectivamente.
Estas frecuencias de aparición H(i) son
explotadas a continuación para determinar las características
funcionales (desfase, ganancia, no linealidades y otras) del
convertidor.
En externo, de forma clásica, este tipo de prueba
necesita recursos materiales importantes.
En efecto, para efectuar la prueba de un CAN de n
bits, es necesario utilizar 2^{n+1} palabras de memoria para el
almacenamiento del histograma y un procesador de señal digital DSP o
un microprocesador para su explotación.
La integración directa de esta técnica representa
consiguientemente una solución inaceptable porque la superficie
ocupada por la memoria y el microprocesador es ampliamente superior
a la del propio convertidor.
A fin de hacer económicamente viable la
integración de la prueba por histograma, se redefine la técnica para
disminuir los recursos necesarios para su funcionamiento preservando
sus prestaciones.
La idea fundamental de la invención consiste en
descomponer en el tiempo, la acumulación y la explotación del
histograma.
En efecto, la prueba por histograma considerada
como un algoritmo, puede ser descompuesta según dos dimensiones: una
temporal y la otra espacial.
Con la restricción de una superficie mínima
impuesta para el módulo de prueba integrado en el convertidor, la
solución según la invención consiste en privilegiar la
descomposición temporal del algoritmo.
Por tanto, la invención está basada en la
acumulación código a código del histograma y en un tratamiento
secuencial de las informaciones relativas a cada código.
Para restricciones de superficie menos estrictas,
es posible calcular y explotar el histograma por grupo de códigos (2
códigos por 2 códigos...).
En un instante dado del tratamiento secuencial,
los recursos materiales requeridos no tienen que ver más que con el
código en curso.
En efecto, después del tratamiento de un código,
estos recursos son liberados y liberados para el código
siguiente.
Además, una segunda descomposición temporal
consiste en no determinar más que una sola de las características
funcionales a la vez.
Por consiguiente, el análisis es descompuesto en
tres fases.
1. Determinación del desfase,
2. Determinación de la ganancia,
3. Determinación de las no linealidades.
Durante la aplicación de estas tres fases, se ha
escogido un estímulo de entrada triangular que permite minimizar los
recursos de cálculo necesarios para la explotación del
histograma.
En la primera fase, sólo los códigos extremos son
explotados para determinar el desfase.
Desfase=k_{1}
[p(2^{n})-p(1)]
siendo k_{1} una constante conocida.
En la segunda fase, sólo una parte de los códigos
del medio son explotados secuencialmente para determinar la
ganancia.
Ganancia=K_{2}\sum^{n}_{i=1}p(i+A)
siendo k_{2} una constante
conocida,
siendo A una constante conocida dependiente del
número de bits del convertidor.
En la tercera fase, cada código es tratado
secuencialmente. De este modo se obtiene la no linealidad
diferencial NLD(i) asociada a cada código i.
NLD(i)=k_{3}p(i)
siendo k_{3} una constante conocida.
Además, la acumulación secuencial de NLD permite
obtener la no linealidad integral NLI(i) asociada a cada
código
\hbox{ i:}
NLI(i)=\sum^{i}_{j=1}NLD(j)
\newpage
Finalmente, el balance de los recursos materiales
necesarios para la aplicación de la técnica según la invención es el
siguiente.
La detección de la presencia de un código a la
salida puede ser realizada con la ayuda de un simple comparador y un
contador para posicionar el código de referencia.
Los diferentes tratamientos sólo hacen intervenir
operaciones simples que pueden ser implantadas con la ayuda de un
contador-descontador.
La gestión de las tres fases de prueba es
asegurada por un controlador poco complejo.
El esquema de principio de una implantación
posible de un módulo de prueba según la invención se representa en
la figura 2.
Este módulo que es de hecho el módulo de análisis
del esquema de la figura 1, comprende un
contador-comparador 10 de n entradas 11
In<7:0> conectadas a las salidas correspondientes del CAN (no
representado) y que representan el código de salida de 8 bits de
éste.
Además comprende una entrada de borrado o de
puesta a cero 12, una entrada de reloj 13, una entrada de control 14
y una entrada de establecimiento 15.
Además comprende salidas 16 unidas a tres
entradas outB2, outB6, outB8, 17a, 17b, 17c de un controlador 20 y
una salida 21 unida a una entrada 22 del controlador 20.
El controlador 20 comprende además una entrada 23
unida a las salidas del CAN, una salida de borrado 24 unida a la
entrada 12 del contador-comparador 10, una salida de
código siguiente 25 conectada a la entrada de reloj 13, una salida
de control 26 conectada a la entrada de control 14 del circuito 10 y
una salida de establecimiento 27 conectada a la entrada de
establecimiento 15 del contador-comparador 10.
El controlador comprende además una entrada de
reloj ck28, una entrada de borrado clear 29, una entrada de comienzo
30 y una entrada de fin 31.
Además comprende una salida C1 32 y una salida C2
33, conectadas respectivamente a entradas C1, C2, 34, 35 de un
contador-descontador 36 y una salida de borrado 37
conectada a una entrada de borrado 38 del
contador-descontador 36.
Finalmente, el controlador 20 comprende una
entrada múltiple 40 a través de la cual se conecta a salidas 41
correspondientes del contador-descontador 36.
Este último comprende una entrada de reloj 42 y
una salida múltiple 43 S<6:0> que es la salida de las básculas
sobre 8 bits más una salida de arrastre y representa el código de
referencia.
El contador-comparador 10 ha sido
representado en detalle en la figura 3.
En el presente ejemplo está realizado a partir de
un contador de ocho bits, cada una de cuyas ocho etapas comprende un
conjunto de puertas 45a a 45h a la que se asocia una báscula 46a a
46h. Las funciones contador o comparador de este circuito son
determinadas por la señal procedente del circuito de control 20 y
aplicadas a la entrada de control 14 + arrastre.
La función de comparación es asegurada por una
puerta NOR EXCLUSIVA 47a, una de cuyas entradas está unida a la
entrada 11 de recepción de las señales de salida del convertidor
analógico-digital por medio de un multiplexor 48a,
otra de cuyas entradas está unida por medio de una puerta NAND 49a
al borne Q de la báscula 46b de la etapa siguiente.
La salida de cada una de las puertas NOR
EXCLUSIVA 47a a 47h se conecta a una entrada correspondiente de una
puerta NAND 50.
La salida de esta puerta constituye la salida 21
del contador-comparador que entrega la señal
Ini-A destinada al controlador 20, y que da el
resultado de la comparación entre el código de referencia y el
código de salida del CAN.
El contador-descontador 36 del
circuito de la figura 2 es representado en detalle en la figura
4.
Comprende seis grupos de puertas 52a a 52f a los
que se asocian básculas correspondientes 53a a 53g.
Cada grupo de puertas como el grupo 52a comprende
tres puertas NAND 54a, 55a, 56a.
La puerta 54a tiene dos entradas conectadas
respectivamente a las entradas 34, 35 de las señales C_{2} y
C_{1}.
La puerta 55a es una puerta de tres entradas, una
de las cuales está unida a la entrada 35 de la señal C_{2}, una
segunda entrada está conectada por medio de un inversor 57a a una
entrada de una puerta OR EXCLUSIVA del grupo de puertas 52b
siguiente, y una tercera entrada está conectada a la salida de una
puerta NAND del grupo de puertas 52b.
La tercera puerta 56a es una puerta de tres
entradas, la primera de las cuales está conectada a la salida de la
puerta NAND del grupo de puertas 52b, la segunda entrada está
conectada a la entrada 34 de la señal C_{1} y la tercera entrada
está conectada a la entrada de la puerta OR EXCLUSIVA del grupo de
puertas 52b siguiente.
Las salidas de las puertas 54a, 55a, 56a están
conectadas a tres entradas respectivas de una puerta NAND 58a cuya
salida está unida a una entrada de una puerta OR EXCLUSIVA 59a.
La salida de la puerta 59a está unida al borne D
de la báscula 53 mientras que la otra entrada de la puerta OR
EXCLUSIVA está conectada al borne Q de la báscula 53a.
El borne C de dicha báscula está conectado a la
entrada de reloj ck 42, mientras que su borne RN está conectado al
borne de borrado 38.
Las otras etapas del
contador-descontador son idénticas y no serán
descritas.
Las señales C_{1} y C_{2} son, por otra
parte, aplicadas a una puerta NOR cuya salida está conectada por
medio de un inversor 61 a una entrada de una puerta OR EXCLUSIVA 62
cuya otra entrada está unida al borne Q de una báscula 53g
suplementaria. La salida de la puerta 62 está conectada al borne D
de la báscula 53g unida a la salida 41 del circuito. El borne Q de
la báscula 53g está unido a la salida 43, mientras que sus bornes C
y RN están conectados respectivamente a las entradas de reloj y de
borrado 42 y 38.
La técnica presentada permite determinar las
características funcionales como el desfase, la ganancia y las no
linealidades de un convertidor
analógico-digital.
Esta prueba dinámica se basa en un análisis
estadístico de la frecuencia de aparición H(i) de cada código
i a la salida de un CAN de n bits.
El conjunto de la prueba se efectúa con una
entrada triangular a la frecuencia máxima de funcionamiento del
convertidor.
Para este tipo de señal, la frecuencia de
aparición teórica H_{teo} tiene el mismo valor para todos los
códigos
H_{teo} =
\frac{N}{2^{n}}
Depende únicamente del número N de muestras y del
número n de bits del convertidor.
A continuación se describe en referencia a las
figuras 6 y 7, la determinación del desfase y de la ganancia.
La definición clásica del error de desfase es la
siguiente. En un CAN, el error de desfase es la diferencia entre las
tensiones real y teórica de la entrada que hace conmutar el bit de
menor peso.
Según la invención, el desfase es calculado con
la ayuda de dos códigos extremos que son los únicos códigos
modificados en el caso de un error de desfase para una señal
triangular como la señal de la figura 6.
Aquí, el error tiene un efecto lineal sobre la
frecuencia de aparición de cada código.
Por consiguiente, se llega a una expresión muy
simple del desfase expresado en LSB:
(1)Desfase =
\frac{(H(2^{n})-H(1))\cdot A \cdot Te
\cdot 2^{n}}{Tin\cdot
PE}+C
en la
cual:
A es la amplitud de la señal de entrada,
Te es el período de muestreo,
Tin es el período de la señal de entrada,
PE es la escala total del convertidor,
C es una constante conocida teniendo en cuenta el
desfase de la característica ideal.
Si, por ejemplo, se desea medir un error superior
a 1 LSB, hay que aumentar la amplitud de la señal de entrada. En
efecto, si la amplitud de la señal de entrada corresponde a la
escala total PE del convertidor y si el desfase es superior a 1 LSB,
el código 00....00 no será presente nunca a la salida del
convertidor.
El valor mínimo de la amplitud de entrada depende
directamente del desfase máximo medido.
A\geq desfase_{max}+PE
A continuación se describe la determinación de la
ganancia en referencia a la figura 7, que representa el paso de
cuantificación en función del número N de muestras para cada
código.
Si el convertidor tiene una ganancia g diferente
de 1, su paso de cuantificación qr siempre es constante, pero tiene
un valor g veces menor que en el caso ideal qr=q/g.
Para un estudio similar al del desfase, qr puede
ser obtenido con bastante facilidad:
qr = \frac{Ncod\cdot A\cdot
fin}{fe}
\hskip2cmq = \frac{PE}{2^{n-1}}
El error de la ganancia expresado en LSB puede
ser determinado gracias a qr.
(2)Error \ de \ ganancia =
\frac{qr-q}{q}=\frac{Ncod\cdot
2^{n-1}\cdot A\cdot Te- PE\cdot
Tin}{PE-Tin}
En esta ecuación, A, Te, Tin, PE y q representan
respectivamente la amplitud de la señal de entrada, el período de
muestreo, el período de la señal de entrada, la tensión de escala
total del convertidor y el paso de cuantificación ideal.
Esta medida no puede ser realizada sobre un solo
código, porque hay que tener en cuenta las variaciones del paso de
cuantificación debidas a las no linealidades del convertidor.
El menor error de no linealidad sobre el código
tomado como referencia será repercutido en la medida de la
ganancia.
Por consiguiente, la medida se llevará sobre
códigos diferentes. La variación del paso de cuantificación para un
código i es causada por la no linealidad diferencial de este
código.
Por el contrario, para una variación debida a
varios códigos, es interesante estudiar la influencia de la
incertidumbre sobre la no linealidad integral.
Situémonos en el caso extremo en el que la
variación del paso de cuantificación debida a las no linealidades de
los códigos estudiados es igual a la no linealidad integral máxima
admitida.
Para una precisión de medida sobre la ganancia de
\Deltag y un error de no linealidad integral máximo, NLI_{max},
el número de códigos es igual a la división NLI_{max} por
\Deltag.
Número \ de \ códigos =
\frac{NLI_{max}}{\Delta
g}
La precisión de la medida de la ganancia es muy
importante en lo sucesivo porque influye en todas las medidas
futuras.
Por ejemplo, con restricciones bastante
estrictas:
NLI_{max}=1. LSB y una buena precisión de
medida, sea \Deltag=0,02 LSB.
Es necesario calcular la media del error de
ganancia sobre 50 códigos.
A continuación se describe la determinación de
las no linealidades.
Se pueden definir dos tipos de no
linealidades:
- las no linealidades diferenciales (NLD)
- las no linealidades integrales.
Las no linealidades diferenciales representan la
diferencia con respecto a un LSB, de los valores analógicos
correspondientes a dos códigos sucesivos.
En la presente técnica, son determinadas
directamente a partir de la frecuencia de aparición del código con
el que se relacionan.
(3)NLD(i) =
\frac{H(i)-H_{teo}}{H_{teo}}
con H_{teo} =
\frac{N}{2^{n}}
Las no linealidades integrales (NLI) representan
la máxima diferencia entre la característica real y la recta de
transferencia ideal.
Son calculadas acumulando las NLD.
(4)NLI(i) =
\sum^{i}_{j=1}NLD(j)
A continuación se describe en referencia a la
figura 5, el algoritmo global de la técnica según la invención.
Se observará que todos los recursos del sistema
son reutilizables después de cada inicialización. Como consecuencia,
los recursos globales necesarios para la aplicación de la técnica de
la invención son pocos y por lo tanto la estructura es fácilmente
integrable en un convertidor analógico-digital.
El algoritmo se ha representado en la figura 5
bajo la forma de un organigrama.
Comprende:
- una fase 1 de cálculo del desfase,
- una fase 2 de cálculo de la ganancia,
- una fase 3 de cálculo de las no linealidades
diferenciales e integrales.
La fase 1 comprende una etapa 70 de
inicialización de todos los recursos H_{dec}=0.
Después, durante una etapa 71, se calcula la
frecuencia de aparición H(0) del código 0.
Durante la fase 72, se calcula la frecuencia de
aparición H(2^{n}) del código 2^{n}.
Durante la etapa 73, se procede al cálculo de
H_{dec}=H(2^{n})-H(0).
Estas operaciones son realizadas con los recursos
descritos en referencia a las figuras 2 a 4 programadas para
asegurar el cálculo del desfase.
Durante la etapa 74, se procede a la
inicialización de los recursos para la fase 2 de cálculo de la
ganancia. Después de esta inicialización H_{gan}=0.
Después, durante la etapa 75, se calcula la
frecuencia de aparición H(N1) del código N1.
Durante la etapa 76, se acumula con el valor de
ganancia anterior, H_{gan}=H_{gan}+H(N1).
Durante la etapa 77, se procede al incremento del
código de referencia N1:N1=N1+1.
Durante la etapa 78, se determina si
N1<N2.
En el caso afirmativo, se vuelve a la etapa 75 de
cálculo de la frecuencia de aparición H(N1) del código
N1.
En el caso negativo, se pasa a la etapa 79 de
inicialización de los recursos H_{NLD}=0 para el paso a la fase 3
de cálculo de las no linealidades.
Durante la etapa 80, se calcula la frecuencia de
aparición H(2) del código 2,
H_{NLD}(2)=H(2).
Durante la etapa 81, se inicializan de nuevo
todos los recursos H_{NLD}=0.
Durante la etapa 82, se calcula la frecuencia de
aparición H(3) del código 3,
H_{NLD}(3)=H(3).
Durante la etapa 83, se inicializa de nuevo el
conjunto de recursos para el cálculo de la frecuencia de aparición
del código i, y después se reinician estas operaciones hasta el
cálculo durante la etapa 84 de la frecuencia de aparición H
(2^{n}-1) del código 2^{n}-1.
H_{NLD} (2^{n}-1) =H
(2^{n}-1).
Durante la etapa 85, se inicializan todos los
recursos para el cálculo de las no linealidades integrales.
Después, durante la etapa 86, se calcula la
frecuencia de aparición H(2) del código 2.
Durante la etapa 87, se procede a la acumulación
con el valor anterior H_{NLI}=H_{NLI}+H(2).
Durante la etapa 88, se calcula la frecuencia de
aparición H(3) del código 3.
Durante la etapa 89, se procede a la acumulación
con el valor anterior H_{NLI}=H_{NLI}+H(3) y así
sucesivamente hasta el cálculo durante la etapa 90 de la frecuencia
de aparición H(2^{n}-1) del código
2^{n}-1.
Durante la etapa 91, se procede a la acumulación
con el valor anterior y se llega a la obtención de la no linealidad
integral H_{NLI}=H_{NLI}+(2^{n}-1).
Finalmente, en la etapa 92, se inicializa el
conjunto de los recursos para la serie de cálculos siguiente.
A continuación se da un ejemplo práctico de
realización de un convertidor analógico-digital con
módulo de autoprueba implantado.
- -
- Convertidor analógico-digital de 8 bits (256 códigos),
- -
- frecuencia de muestreo 10MHz
- -
- frecuencia de la señal de entrada 1,22MHz
- -
- 8192 muestras por trama de prueba. Por lo tanto, 1000 períodos de la señal de entrada para cada trama,
- -
- error de desfase admitido \pm1,5 LSB
- -
- error de ganancia admitido \pm1,5 LSB,
- -
- no linealidades diferenciales admitidas \pm0,5 LSB,
- -
- no linealidades integrales admitidas \pm0,5 LSB.
Los recursos materiales necesarios para la
implementación de la invención se representan en la figura 2.
Comprenden
- -
- un bloque de detección de la presencia de un código a la salida del convertidor analógico-digital.
Este bloque representado como 10 en la figura 2,
es como se indica anteriormente, un contador comparador para
posicionar el código de referencia.
- -
- un bloque 36 de explotación de histograma es realizado bajo la forma de un contador-descontador de complemento a 1,
- -
- un bloque 20 de gestión de las tres fases de prueba o controlador.
Los dos bloques 36 y 10 pueden ser reagrupados en
un mismo bloque.
La implantación de esta técnica es descrita en
referencia a las figuras 3 y 4. Ventajosamente es realizada en
tecnología AMSO, 8\mum.
A continuación se detalla la construcción y el
funcionamiento de cada bloque.
El bloque contador-comparador 10
permite posicionar en el contador el código de referencia que se
desea tratar y compararlo con el código de salida del
convertidor.
\newpage
Está constituido por 8 básculas 46a a 46h con
puesta a uno y puesta a cero unidos por la lógica combinatoria
descrita en referencia a la figura 3.
Este bloque tiene dos funciones: poner el código
de referencia y compararlo con el código de salida del
convertidor.
La ubicación del código de referencia es
realizada incrementando la salida del bloque que funciona en modo
contador y la comparación en modo comparador se efectúa reutilizando
las puertas OR EXCLUSIVA 47a a 47h del contador.
La entrada de control 12 es necesaria para pasar
de un modo al otro.
Si la entrada de control 12 recibe una señal
ctr=0, el bloque es puesto en modo contador y la salida es
incrementada a cada flanco de reloj.
Si la entrada de control 12 recibe una señal
ctr=1, el bloque efectúa la comparación entre el código de
referencia, out y el código de salida del convertidor
I_{1}<7:0>.
Si los dos códigos son iguales,
Ini-A pasa a cero.
Si los dos códigos son diferentes,
Ini-A pasa a uno.
El bloque de tratamiento representado en la
figura 4 permite efectuar todas las operaciones necesarias para la
explotación del histograma. Como se representa en la figura 4, está
constituido por siete básculas 53a a 53f y 63 con puesta a cero y
una lógica combinatoria entre estas diferentes básculas.
La salida 41 es una salida de ocho bits que
representa las diferentes características.
La salida 43 es la salida de la última báscula
53g y forma una entrada del controlador.
Para calcular el desfase, el bloque de
tratamiento debe efectuar la sustracción entre la frecuencia de
aparición de los dos códigos extremos y debe almacenar el
resultado.
Esta operación es realizada configurando el
bloque de tratamiento como contador-descontador de
7b bits. Para el cálculo de las otras características, el bloque de
tratamiento tiene una sola función de acumulador permaneciendo en
configuración de contador.
El resultado contenido en el bloque de
tratamiento representa la diferencia entre el valor teórico y el
valor real de la frecuencia de aparición
H(i)-H_{teo}.
Para poder explotar el resultado, hay que tener
en cuenta el signo de esta diferencia.
Si el valor almacenado en el bloque 36 es
negativo, la salida es complementada a 1.
Las dos entradas de control C1, C2, 34, 35 son
utilizadas para configurar el bloque de tratamiento.
Hay cuatro modos de funcionamiento:
- 1.
- Modo de transparencia: la salida S es igual a la salida de las básculas 53a a 53f (C1=C2=1).
- 2.
- Modo complemento: la salida S es igual al complemento a 1 de la salida de las básculas (C1=C2=0).
- 3.
- Modo contador: la salida es incrementada con cada flanco de reloj (C1=1; C2=0).
- 4.
- Modo descontador: la salida es decrementada con cada flanco de reloj (C1=0; C2=1).
El controlador 20 permite gestionar el conjunto
de las fases de prueba.
Las entradas reciben las señales siguientes:
- -
- Ini-A 22 da el resultado de la comparación entre el código de salida del CAN y el código de referencia.
- -
- InO 23 recibe el bit de menor peso del código de salida del convertidor.
- -
- La entrada 28 es la entrada de la señal de reloj ck del controlador.
- -
- Las entradas 17a, 17b, 17c, reciben outB2, outB6, y outB8, que son respectivamente los bits 3, 7 y el arrastre del bloque contador-comparador 10.
Las entradas outA5 y outA7 40 representan los
bits de arrastre 0 y 1 de la salida 41 del bloque de tratamiento
36.
Las entradas 30, 31 de comienzo y fin están
unidas a un generador de estímulos (no representado) e indican
cuando los códigos de salida del convertidor son explotables. La
entrada de borrado o clear permite la inicialización del
controlador.
Las salidas 32, 33 y 37 entregan bits de control
C1, C2 y clr-A hacia el bloque de tratamiento
36.
La salida 25 es conectada al reloj del bloque
contador-comparador 10 para entregarle una señal
código siguiente.
Las salidas 24, 26, 27 entregan bits de control
ctr, clr-B y set-B al
contador-comparador 10.
El funcionamiento general del comparador se
detalla en el algoritmo representado en la figura 8.
Durante todas las fases de prueba descritas
anteriormente, se considera que el generador de estímulos entrega
dos señales binarias Comienzo y Fin además de la señal
triangular.
Estas señales indican el comienzo y el fin de
cada trama de prueba.
El número de períodos P de la señal de entrada
comprendidos en la trama depende de la frecuencia de la señal de
entrada f_{in}, de la frecuencia de muestreo f_{e} y del número
de muestras a tratar N.
P=\frac{fe*N}{fin}
Es necesario gestionar tantas tramas como códigos
a tratar durante las diferentes fases.
En esta fase cuyo algoritmo de cálculo se
representa en la figura 9, el contador del
contador-comparador 10 sólo debe tener a su salida
dos valores 00....00 ó 11....11.
Por consiguiente, el controlador no controla más
que la entrada de puesta a cero y a uno del contador.
El bloque de tratamiento 36 es configurado como
descontador si el código de salida es el código 00000000 y como
contador si el código de salida es 11111111.
Como consecuencia, el bloque 36 efectúa la
sustracción entre las frecuencias de aparición de los dos códigos
extremos.
Esta diferencia es proporcional al desfase como
se puede ver en la ecuación (1).
Durante esta fase, el tratamiento de los dos
códigos extremos se efectúa simultáneamente no necesitando más que
una trama de prueba.
Se observa en el algoritmo de cálculo de la
figura 9 que los bits C1, C2, clr-A,
clr-B, set-B,
cod-sig y ctr, tienen respectivamente los valores
100010 y 1.
La inicialización del conjunto de los bloques es
asegurada por:
- -
- la puesta a cero del bloque de tratamiento 36(clr-A=0)
- -
- la puesta a cero del contador-comparador 10 B(clr-B=0).
Entonces los bits citados pasan a los estados
siguientes:
| C1 | C2 | clr-A | clr-B | set-B | cod-sig | ctr |
| 0 | 0 | 1 | 1 | 1 | 0 | 1 |
Entonces el controlador espera la señal
(comienzo) procedente del generador de estímulos para comenzar el
cálculo del desfase.
La señal comienzo pasa a 1 y el cálculo del
desfase tiene lugar. Esto continúa mientras que la señal Fin=0.
Este cálculo es asegurado por el posicionamiento
del contador del contador-comparador 10 en el código
0 ó 1 (clr-B/set-B) según si In0 es
igual a 0 o a 1.
A continuación se compara la salida del contador
y el código de salida del CAN (In).
A continuación se incrementa o decrementa el
contador 36 según el resultado y el valor de In0 y el resultado de
la comparación (valor de Ini-A).
Al final del cálculo del desfase, los bits
citados tienen los valores siguientes:
| C1 | C2 | clr-A | clr-B | Set-B | Cod-sig | ctr | |
| Ini-A=0 y In0=1 | 0 | 1 | 1 | 1 | 0 | 0 | 1 |
| Ini-A=0 y In0=0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 |
| Ini-A=1 | 0 | 0 | 1 | 1 | 1 | 0 | 1 |
El resultado es leído en el bloque de tratamiento
o contador-descontador 36 y se toma o no el
complemento de resultado según el valor de arrastre 0.
Entonces los bits citados tienen los valores
respectivos siguientes:
| C1 | C2 | clr-A | clr-B | Set-B | Cod-sig | ctr | |
| outA7=0 | 0 | 0 | 1 | 0 | 1 | 0 | 1 |
| outA7=1 | 1 | 1 | 1 | 0 | 1 | 0 | 1 |
La fase de determinación de la ganancia va a ser
descrita en referencia al algoritmo de cálculo de la ganancia
representado en la figura 10.
La ganancia es calculada con la ayuda de los
códigos centrales. Es necesario tratar un número de códigos lo
bastante importante como para obtener una buena precisión de
medida.
A este efecto, se acumula por ejemplo la
frecuencia de aparición de 61 códigos repartidos entre el tercero y
el sexagésimo cuarto.
Se comenzará poniendo el primer código de
referencia en el contador del contador-comparador 10
(código
00000100).
00000100).
Se calcula la frecuencia de aparición de este
código.
A continuación, el contador es incrementado
(código 00000101) y el valor de la frecuencia de aparición es
añadido al anterior.
Esta operación es repetida hasta el último código
a tratar (código 01000000). Entonces el resultado puede ser extraído
del bloque de tratamiento 36.
Para cada código, el generador debe entregar una
trama de prueba completa.
Para el ejemplo tratado aquí, la medida de la
ganancia necesita 61 tramas.
Las operaciones son las siguientes.
Durante la inicialización, los bits C1, C2,
clr-A, clr-B, set-B,
cod-sig, crt, tienen inicialmente los valores
respectivos 0001100.
Entonces se inicializa el
contador-descontador 36 y el
contador-comparador 10.
A continuación los bits citados pasan a los
valores respectivos siguientes:
| C1 | C2 | clr-A | clr-B | Set-B | Cod-sig | ctr |
| 0 | 0 | 1 | 1 | 1 | 1 | 0 |
Hay puesta del código de referencia en el
contador del contador-comparador 10, a continuación
incremento de este contador hasta el código 00000100=primer código
tratado para determinar la ganancia, incremento mientras que
outB2=0.
Cuando outB2=1, los bits citados toman los
valores 0011110.
El sistema está en espera: el controlador 20
espera la señal (comienzo) procedente del generador de estímulos
para comenzar el cálculo de la ganancia.
La señal de comienzo pasa a Comienzo=1.
Los bits citados pasan a los valores
siguientes:
| C1 | C2 | Clr-A | clr-B | Set-B | Cod-sig | ctr | |
| IniA=0 | 1 | 0 | 1 | 1 | 1 | 0 | 1 |
| IniA=1 | 0 | 0 | 1 | 1 | 1 | 1 | 0 |
Hay cálculo de ganancia mientras que la señal
Fin=0.
Hay comparación entre la salida del contador del
contador-comparador 10 y el código de salida del CAN
(In).
Según el resultado de esta comparación, hay
incremento del contador-descontador 36.
Entonces los bits citados pasan a los valores
siguientes 0011100.
Entonces se incrementa el contador del
contador-comparador 10 si el código de referencia
no es igual al último código a tratar (01000000) para determinar la
ganancia y se vuelve a empezar sin inicializar el
contador-descontador.
Cuando la señal outB6=1, los bits citados pasan a
los valores siguientes:
| C1 | C2 | Clr-A | clr-B | Set-B | Cod-sig | ctr | |
| outA5=0 | 0 | 0 | 1 | 0 | 1 | 0 | 0 |
| outA5=1 | 1 | 1 | 1 | 0 | 1 | 0 | 0 |
Se lee el resultado en el bloque de tratamiento
36 y se toma o no el complemento del resultado según el valor de
outA5.
A continuación se describe la fase de
determinación de las no linealidades.
Se comienza por las no linealidades
diferenciales. La fase de determinación de las no linealidades
diferenciales va a ser descrita en referencia al algoritmo de
cálculo de las NLD representado en la figura 11.
El primer código a tratar es posicionado en la
salida del contador-comparador 10.
La frecuencia de aparición de este código es
calculada en el contador-descontador 36. A
continuación, el contador-descontador 36 es
inicializado y se incrementa el contador del
contador-comparador 10 para situar el código
siguiente y así sucesivamente.
Una trama completa (Pperíodos) de la señal de
entrada es necesaria para cada código (tratamiento secuencial).
Durante la inicialización, los bits C1, C2,
clr-A, clr-B, set-B,
cod-sig, ctr, tienen respectivamente los valores
siguientes 0000100.
Hay inicialización de los circuitos 36 y 10.
A continuación, los bits citados pasan a los
valores siguientes 0011110. El controlador 20 espera la señal
"comienzo" procedente del generador de estímulos (no
representado) para comenzar el cálculo de las no linealidades.
Cuando las señales comienzo=1 y outB8=0, los bits
citados toman los valores siguientes:
| C1 | C2 | clr-A | clr-B | Set-B | Cod-sig | ctr | |
| IniA=0 | 1 | 0 | 1 | 1 | 1 | 0 | 1 |
| IniA=1 | 0 | 0 | 1 | 1 | 1 | 0 | 1 |
Mientras que Fin=0, hay cálculo de las no
linealidades. Hay comparación entre la salida del circuito 10 y el
código de salida del CAN(In), y después incremento o no del
circuito 36 según el resultado.
Cuando Fin=1, los bits citados pasan a
continuación a los valores siguientes:
| C1 | C2 | clr-A | clr-B | Set-B | Cod-sig | ctr | |
| outA5=0 | 0 | 0 | 1 | 1 | 1 | 0 | 0 |
| outA5=1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
Después, hay lectura del resultado en el circuito
36 y complemento o no de este resultado según el valor de outA5.
Finalmente, los bits citados toman los valores
siguientes 0001100.
Entonces se incrementa el contador del
contador-comparador 10 y se inicializa el
contador-descontador 36
(ctr-A=0).
Las no linealidades integrales NLI son
determinadas como sigue en referencia al algoritmo de cálculo
representado en la figura 12.
La misma operación que para la determinación de
las no linealidades diferenciales es repetida, pero sin inicializar
el contador-descontador 36 antes de cada trama.
En el algoritmo de la figura 12 se observa que a
la inicialización del dispositivo, los bits citados tienen los
valores siguientes: 0000100.
Hay inicialización de los bloques 36 y 10 (figura
2).
A continuación, estos bits pasan respectivamente
a los valores siguientes 0011110.
El controlador 20 espera la señal "comienzo"
procedente del generador de estímulos para comenzar el cálculo de
las no linealidades.
Si outB8=1, los bits citados pasan a los
valores:
0000100. Se inicializan los bloques 36 y 10.
Si outB8=0, el controlador 20 espera la señal
"comienzo" procedente del generador de estímulos para comenzar
el cálculo de las no linealidades integrales.
Con la aparición de las señales de Comienzo=1 y
outB8=0, los bits citados toman los valores siguientes:
| C1 | C2 | clr-A | clr-B | Set-B | Cod-sig | ctr | |
| IniA=0 | 0 | 1 | 1 | 1 | 1 | 0 | 1 |
| IniA=1 | 0 | 0 | 1 | 1 | 1 | 1 | 0 |
El cálculo de las no linealidades integrales
tiene lugar mientras que Fin=0.
Cuando Fin=1, se compara la salida del circuito
10 con el código de salida del CAN(In) y se incrementa o no
el circuito 36 según el resultado.
Entonces los bits citados tienen los valores
siguientes:
| C1 | C2 | clr-A | clr-B | Set-B | Cod-sig | ctr | |
| outA7=0 | 0 | 0 | 1 | 1 | 1 | 0 | 0 |
| C1 | C2 | clr-A | clr-B | Set-B | Cod-sig | ctr | |
| outA7=1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
Entonces se lee el resultado en el bloque de
tratamiento o contador-descontador 36 y se
complementa o no según el valor de outA5.
Los bits pasan a los valores: 0011100.
Finalmente, se incrementa el contador del
contador-comparador 10.
Claims (15)
1. Procedimiento de prueba por histograma de un
convertidor analógico-digital, consistente en
descomponer en el tiempo, la acumulación y la explotación del
histograma, caracterizado por el hecho de que utiliza
recursos comunes para tratar sucesivamente las características
funcionales del convertidor analógico-digital y por
el hecho de que consiste en inicializar y configurar sucesivamente
dichos recursos en aras a adaptarlos a la determinación de cada una
de las características funcionales de dicho convertidor.
2. Procedimiento según la reivindicación 1,
caracterizado por el hecho de que, en un instante dado del
tratamiento de una característica funcional, los recursos comunes
no tienen que ver más que con un código o un grupo de códigos
tratados simultáneamente.
3. Procedimiento según la reivindicación 1 ó 2,
caracterizado por el hecho de que dichas características
funcionales del convertidor son el desfase, la ganancia y las no
linealidades.
4. Procedimiento según la reivindicación 3,
caracterizado por el hecho de que la determinación del
desfase es asegurada por muestreo de una señal triangular aplicada
al convertidor y por cálculo a partir de dos códigos extremos
resultantes del muestreo de dicha señal triangular, que son los
únicos códigos modificados en el caso de un error de desfase, con
la ayuda de la relación
Desfase =
\frac{(H(2^{n})-H(1))\cdot A\cdot
Te\cdot 2^{n}}{Tin\cdot
PE}+C
en la
cual:
A es la amplitud de la señal de entrada,
C es una constante conocida que tiene en cuenta
el desfase de la característica ideal,
Te es el período de muestreo,
Tin es el período de la señal de entrada,
H(2^{n}) es el número de muestras para
el código 111...11,
H(1) es el número de muestras para el
código 000...00,
PE es la escala total del convertidor.
5. Procedimiento según una de las
reivindicaciones 3 y 4, caracterizado por el hecho de que la
determinación de la ganancia es asegurada por muestreo de una señal
triangular aplicada al convertidor, y la formación de códigos
sucesivos, comprendiendo cada uno de ellos un número de muestras de
dicha señal y definiendo un paso de cuantificación qr y el cálculo
del error de ganancia con la ayuda de la relación:
Error \ de \ ganancia =
\frac{qr-q}{q}=\frac{Ncod\cdot
2^{n-1}\cdot A\cdot Te- PE\cdot
Tin}{PE-Tin}
en la cual, A, Te, Tin, y PE representan
respectivamente la amplitud de la señal de entrada, el período de
muestreo, el período de la señal de entrada y la tensión de
referencia del
convertidor.
6. Procedimiento según una de las
reivindicaciones 3 a 5, caracterizado por el hecho de que
las no linealidades son no linealidades diferenciales y no
linealidades integrales.
7. Procedimiento según una de las
reivindicaciones 3 a 6, caracterizado por el hecho de que la
determinación de las no linealidades diferenciales, que representan
la diferencia con respecto al bit menos significativo LSB, de los
valores analógicos correspondientes a dos códigos sucesivos, es
asegurada con la ayuda de la relación:
NLD(i) =
\frac{H(i)-H_{teo}}{H_{teo}}
con H_{teo} =
\frac{N}{2^{n}}
siendo H(i) la frecuencia de aparición de
cada código i a la salida del convertidor
analógico-digital.
8. Procedimiento según una de las
reivindicaciones 3 a 7, caracterizado por el hecho de que la
determinación de las no linealidades integrales, que representan la
diferencia con respecto al bit menos significativo LSB entre la
característica real y la recta ideal, es asegurada por la relación
siguiente:
NLI(i) =
\sum^{i}_{j=1}NLD(j)
siendo las no linealidades integrales calculadas
por acumulación de las no linealidades
diferenciales.
9. Dispositivo de autoprueba de un convertidor
analógico-digital para la implementación del
procedimiento según una cualquiera de las reivindicaciones 1 a 8,
que comprende medios (2, 5) de aplicación al convertidor de señales
de prueba, y medios de análisis (6), caracterizado por el
hecho de que dichos medios de análisis comprenden recursos comunes
integrados y configurables para tratar sucesivamente características
funcionales del convertidor y medios (20) de configuración de dichos
recursos comunes para adaptarlos a las características a tratar.
10. Dispositivo según la reivindicación 9,
caracterizado por el hecho de que los medios de análisis
están integrados en el mismo silicio que el convertidor
analógico-digital.
11. Dispositivo según la reivindicación 9 ó 10,
caracterizado por el hecho de que dichos medios de análisis
comprenden un contador de un código de
referencia-comparador (10) conectado a la salida del
convertidor analógico-digital, un
contador/descontador (36) de explotación y de almacenamiento cuya
salida entrega señales relativas a las características funcionales
del convertidor y un controlador (20) de gestión de las fases de
prueba por medio de dicho contador-comparador (10) y
de dicho contador-descontador (36).
12. Dispositivo según la reivindicación 11,
caracterizado por el hecho de que dicho contador de código de
referencia-comparador (10) y el
contador-descontador (36) están unidos en un mismo
bloque.
13. Dispositivo según la reivindicación 11,
caracterizado por el hecho de que dicho
contador-comparador (10) comprende un contador de
ocho bits, cada una de cuyas ocho etapas comprende un conjunto de
puertas (45a a 45h) a la que se asocia una báscula (46a a 46h) y un
comparador que comprende para cada etapa, una puerta NOR EXCLUSIVA
(47a a 47h), una de cuyas entradas está unida a la entrada (11) de
recepción de las señales de salida del convertidor
analógico-digital por medio de un multiplexor (48a
a 48h), otra de cuyas entradas está unida por medio de una puerta
NAND (49a a 49h) al borne Q de la báscula (46b) de la etapa
siguiente.
14. Dispositivo según una de las reivindicaciones
9 a 11, caracterizado por el hecho de que el
contador-descontador (36) comprende grupos de
puertas (52a a 52f) a las cuales son asociadas básculas
correspondientes (53a a 53g) y entradas (34, 35) para señales (C1,
C2) de configuración del contador-descontador (36)
como contador o como descontador por dicho controlador (20) de
gestión de las fases de prueba.
15. Convertidor
analógico-digital, caracterizado por el hecho
de que comprende un dispositivo de prueba integrado según una de las
reivindicaciones 9 a 14.
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