EP4584821A1 - Dispositif électronique intégré et procédé de fabrication correspondant - Google Patents

Dispositif électronique intégré et procédé de fabrication correspondant

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EP4584821A1
EP4584821A1 EP23749107.1A EP23749107A EP4584821A1 EP 4584821 A1 EP4584821 A1 EP 4584821A1 EP 23749107 A EP23749107 A EP 23749107A EP 4584821 A1 EP4584821 A1 EP 4584821A1
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EP
European Patent Office
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layer
electronic device
interconnection
blocking structure
track
Prior art date
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Pending
Application number
EP23749107.1A
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German (de)
English (en)
Inventor
Raphael Aubry
Mourad AZZAZ
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Valeo Comfort and Driving Assistance SAS
Original Assignee
Valeo Comfort and Driving Assistance SAS
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Publication date
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    • H10W44/251—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF] for monolithic microwave integrated circuits [MMIC]

Definitions

  • the continuity of the layer of conductive material 13 is not affected by the presence of the blocking structure 11 since the thickness of the layer of conductive material 13 is greater than the thickness of the blocking structure 11 .
  • Figures 3 to 6 illustrate different stages of a process for manufacturing an integrated device according to the invention, for example the device illustrated in Figures 1 and 2.
  • a second step of the process involves the production of interconnection tracks.
  • a first sub-step ( ) for producing the interconnection tracks involves the deposition of a layer of oxidizable material 12' by spraying on the supporting structure 2 and on the blocking structure 11.
  • a second sub-step ( ) comprises part of the production of the layer of conductive material 13, and comprises the deposition of a first sub-layer of conductive material 13', here gold, by sputtering onto the layer of oxidizable material.
  • a third sub-step ( ) comprises another part of the production of the layer of conductive material 13 and comprises an electrolytic growth of a second sub-layer 13'' of the conductive material, here gold, on the layer of oxidizable material 12'.
  • Producing the first sub-layer 13' by spraying allows homogeneous growth of the second sub-layer 13'' and thus improves the adhesion of the conductive material on the layer 12' of oxidizable material.
  • the first sub-layer 13' has a thickness of 100 nanometers and the second sub-layer 13'' has a thickness of 6 micrometers.
  • the second interconnection track 8 is thus produced by conventional methods, but advantageously includes a discontinuity in the layer of oxidizable material 12 induced by the presence of the blocking structure 11.
  • the invention is not limited to the embodiments described previously in connection with Figures 1 and 2.
  • a blocking structure of trapezoidal section has been described, other shapes are possible, for example a T shape, or inverted podium, as illustrated on the , in which the blocking structure 11 comprises a first portion 19 in the shape of a rectangular parallelepiped in contact with the substrate and a second portion in the shape of a rectangular parallelepiped 20 which is produced on the first parallelepiped portion 19 and which has a dimension along the interconnection track greater than the dimension of the first parallelepiped portion 19 along the interconnection track.
  • Such a profile is for example obtained from a bilayer of resin, each of the sub-layers of which has a different revelation speed (in this case, a higher revelation speed for the layer in contact with the supporting structure 2) .
  • the invention is compatible with any blocking structure having a profile (that is to say a section in a plane parallel to the cutting plane II of the ) in cap.
  • the invention finds a particularly advantageous application in the field of integrated circuits comprising group III-V semiconductors and in the field of monolithic integrated circuits at microwave frequency.
  • the invention is, however, not limited to its applications and is compatible with any integrated circuit comprising an interconnection track comprising two layers, one of which is likely to oxidize.
  • a blocking structure 11 produced at a distance from the second lateral face 9 (cutting line) of the integrated device 1 has been described here.
  • the invention also covers embodiments in which the blocking structure 11 is flush with the level of the second lateral face 9.
  • the first portion 16 of the layer of oxidizable material extends to the second lateral face 9, and the layer of oxidizable material 12 does not include a third portion, but only a second portion which is 'extends upstream of the blocking structure, that is to say between the components and the blocking structure 11.
  • the invention is not limited to embodiments which comprise only one blocking structure, and covers embodiments comprising several blocking structures, for example as many blocking structures as interconnection tracks likely to oxidize.

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Il est proposé un dispositif électronique intégré (1) comportant au moins un composant réalisé sur une structure porteuse (2) comportant un substrat semi-conducteur, une piste d'interconnexion (8) qui s'étend sur la structure porteuse depuis le composant jusqu'à une face latérale (9) du dispositif, la piste d'interconnexion comportant une couche de matériau oxydable (12) supportant une couche continue de matériau conducteur (13), dans lequel la couche de matériau oxydable est discontinue. Il est également proposé un procédé de fabrication d'un tel dispositif.

Description

    Dispositif électronique intégré et procédé de fabrication correspondant
  • La présente invention concerne le domaine technique des circuits intégrés et notamment les circuits intégrés comportant un ou plusieurs composants connectés à des pistes d’interconnexion. L’invention trouve une application avantageuse dans le domaine des circuits intégrés qui sont réalisés dans des matériaux semi-conducteurs du groupe III-V.
  • L’invention concernent en particulier un dispositif électronique intégré ainsi qu’un procédé de fabrication d’un tel dispositif.
    •  Arrière-plan technologique
  • Dans le domaine des circuits intégrés, par exemple mais non limitativement les circuits intégrés opérant à des fréquences micro-ondes, ou MMIC (« Monolithic Microwave Integrated Circuit, selon l’acronyme anglo-saxon usuel), il est connu de protéger les composants réalisés sur le substrat en les englobant dans un matériau polymère.
  • Les signaux d’entrée et de sortie émis ou reçus par ces composants transitent via des pistes d’interconnexion qui s’étendent parallèlement au substrat depuis les composants jusqu’à une face latérale du circuit intégré (ou bord), au niveau des lignes de découpe du composant (« dicing street », selon le terme anglo-saxon employé par l’homme du métier). A cet endroit, les pistes d’interconnexion sont donc exposées à l’environnement extérieur du composant et susceptible de subir une oxydation due à l’humidité.
  • En particulier, il a été observé qu’une oxydation qui naît au niveau de la ligne de découpe du composant peut migrer le long de la piste d’interconnexion, éventuellement jusqu’au composant. Cette migration de l’oxydation est notamment favorisée par le champ électrique généré par le signal qui circule sur la piste, et a été particulièrement observée sur les pistes d’interconnexion de drains de transistors de derniers étages d’amplification de composants MMIC.
  • Cette oxydation entraîne une délamination de la piste d’interconnexion et, si elle atteint le composant, une modification de la surface semi-conductrice sous la couche de passivation au niveau de l’interface avec la piste d’interconnexion, générant ainsi des pièges électroniques qui sont la cause d’une chute de la densité de courant dans le composant. Les performances du composant en sont fortement affectées.
    •
  • Afin de remédier à l’inconvénient susmentionné, il est proposé un moyen d’empêcher la propagation de l’oxydation le long de la piste d’interconnexion jusqu’à la zone active du composant.
  • Selon un aspect de l’invention, il est proposé un dispositif électronique intégré comportant au moins un composant réalisé sur une structure porteuse comportant un substrat semi-conducteur, et une piste d’interconnexion qui s’étend sur la structure porteuse depuis le composant jusqu’à une face latérale du dispositif, la piste d’interconnexion comportant une couche de matériau oxydable supportant une couche continue de matériau conducteur, dans lequel la couche de matériau oxydable est discontinue.
  • Une piste d’interconnexion dans laquelle la partie oxydable présente une discontinuité permet avantageusement de stopper une oxydation apparue au niveau de la face latérale et qui se propagerait vers le composant.
  • Selon un mode de réalisation, le dispositif comporte une structure de blocage qui est interposée entre la structure porteuse et une portion de la piste d’interconnexion, qui s’étend transversalement (à la piste d’interconnexion) d’un bord à l’autre de la piste d’interconnexion et qui présente une face supérieure opposée à la structure porteuse, la couche de matériau oxydable comportant une première portion qui s’étend sur la face supérieure et au moins une deuxième portion qui s’étend en amont ou en aval de la structure de blocage le long de la piste d’interconnexion, la deuxième portion ne présentant pas de continuité de matière avec la première portion.
  • La présence d’une structure de blocage interposée entre la structure porteuse et la piste d’interconnexion est un moyen simple de réaliser la discontinuité dans la couche oxydable de la piste d’interconnexion. En outre, cette solution est compatible avec les procédés de fabrication classiques de la piste d’interconnexion.
  • Selon un mode de réalisation, la deuxième portion s’étend en partie entre la structure porteuse et la première portion ; en d’autres termes, la première portion s’étend au-dessus de la deuxième portion.
  • Selon un mode de réalisation, la structure de blocage présente une face inférieure en contact avec la structure porteuse, la face inférieure présentant une dimension le long de la piste d’interconnexion (c’est-à-dire prise dans un plan orthogonal au substrat et parallèle à la direction d’extension de la piste d’interconnexion) inférieure ou égale à la dimension de la face supérieure le long de la piste d’interconnexion.
  • Selon un mode de réalisation la structure de blocage présente une section trapézoïdale avec un plan qui est parallèle à la direction d’extension de la piste d’interconnexion et orthogonal au substrat.
  • Selon un mode de réalisation, la structure de blocage comporte (voire est réalisée dans) un matériau diélectrique ou dans un polymère.
  • Selon un mode de réalisation, la structure de blocage présente une épaisseur inférieure à celle de la couche de matériau conducteur. De préférence, si le procédé de réalisation de la couche de matériau conducteur comporte la réalisation d’une sous-couche de matériau conducteur (ou couche d’accroche), alors la structure de blocage présente une épaisseur inférieure à celle de la sous-couche de matériau conducteur.
  • Selon un mode de réalisation, la structure de blocage est réalisée à une distance supérieure à 200 micromètres de tout composant situé le long de la piste d’interconnexion.
  • Le composant est réalisé avec des matériaux du groupe III-V. Par exemple, le circuit intégré peut comporter une couche active, comprenant le composant, et réalisée par épitaxie de matériaux du groupe III-V.
  • Le composant peut être un composant actif, par exemple un transistor à haute mobilité d’électrons.
  • Selon un autre aspect, il est proposé un procédé de fabrication d’un dispositif électronique intégré comportant au moins un composant sur une structure porteuse qui comporte un substrat semi-conducteur, le procédé comportant
    - une étape de réalisation, sur la structure porteuse, d’une structure de blocage qui présente une face supérieure opposée à la structure porteuse,
    - une étape de réalisation d’une piste d’interconnexion qui s’étend depuis le composant jusqu’à une face latérale du dispositif, comportant :
    - une sous-étape de réalisation d’une couche de matériau oxydable comportant une première portion qui s’étend sur la face supérieure, et au moins une deuxième portion qui s’étend en amont ou en aval de la structure de blocage le long de la piste d’interconnexion, de façon que la première portion ne présente pas de continuité de matière avec la deuxième portion,
    - une sous-étape de réalisation d’une couche de matériau conducteur continue sur la couche de de matériau oxydable, de façon à former une piste d’interconnexion comportant la couche de matériau oxydable et la couche de matériau conducteur.
  • Bien entendu, les différentes caractéristiques, variantes et formes de réalisation de l'invention peuvent être associées les unes avec les autres selon diverses combinaisons dans la mesure où elles ne sont pas incompatibles ou exclusives les unes des autres.
    •  Brève description des figures
  • De plus, diverses autres caractéristiques de l'invention ressortent de la description annexée effectuée en référence aux dessins qui illustrent des formes, non limitatives, de réalisation de l'invention et où :
  • est une vue de dessus d’un dispositif selon un mode de réalisation de l’invention,
  • est une vue en coupe du dispositif de la ,
  •  illustre une première étape d’un procédé de fabrication d’un dispositif selon l’invention,
  • est une deuxième étape d’un procédé de fabrication d’un dispositif selon l’invention,
  • est une troisième étape d’un procédé de fabrication d’un dispositif selon l’invention,
  • est une quatrième étape d’un procédé de fabrication d’un dispositif selon l’invention,
  • illustre une variante de réalisation du dispositif selon l’invention.
  • Il est à noter que sur ces figures les éléments structurels et/ou fonctionnels communs aux différentes variantes peuvent présenter les mêmes références.
    •  Description détaillée
  • Il va de soi que les circuits intégrés peuvent être orientés de différentes manières, notamment selon la manière dont ils sont intégrés dans les dispositifs électroniques, ces derniers n’ayant par ailleurs pas toujours d’orientation déterminée (ou orientation de référence). Néanmoins, à des fins de simplification de l’exposé, il sera utilisé comme orientation de référence celle qui est classiquement utilisée dans les ouvrages de référence et dans la plupart des documents brevets, c’est-à-dire que le substrat porteur sera considéré être en bas et la face du substrat à partir de laquelle sont réalisée les différentes couches et composants du circuit intégré, classiquement appelée « face avant », sera considérée être la face supérieure du substrat. Ainsi, les termes relatifs tels que « au-dessus », « en dessous », « sur », « sous », « latéral », « inférieur » et « supérieur » doivent être interprété conformément à cette orientation de référence. Cette orientation coïncide avec l’orientation des figures 2 à 7 de la présente demande.
  • La est une vue schématique de dessus d’un dispositif électronique intégré 1, ici un circuit intégré monolithique à fréquence micro-onde (MMIC), qui dans cet exemple est un amplificateur haute puissance. Le dispositif électronique intégré 1 est par exemple réalisée avec des matériaux semi-conducteurs du groupe III-V.
  • Le circuit intégré 1 comporte une structure porteuse 2 sur laquelle sont réalisés des composants et des pistes d’interconnexion, et une couche protectrice, ici en matériau diélectrique, réalisée sur la structure porteuse 2 de façon à englober les composants et les pistes d’interconnexion. Afin d’améliorer l’intelligibilité des figures, le circuit intégré 1 est ici représenté sans sa couche protectrice.
  • La structure porteuse 2 comprend ici un substrat porteur, par exemple en carbure de silicium SiC, en saphir, en Silicium Si ou nitrure de Gallium GaN, sur lequel se trouve une hétérojonction formée par une première couche d'un matériau à bande interdite élevée, par exemple en nitrure de gallium GaN, et une deuxième couche d'un matériau à bande interdite plus élevée, par exemple en de nitrure d’aluminium-gallium AlGaN. Une couche de nucléation, ou couche tampon, comprenant par exemple du nitrure de gallium, est présente entre le substrat porteur et la première couche et permet d’assurer l’adaptation de maille pour la croissance de l’hétérojonction sur le substrat porteur. A des fins de simplification, ces couches ne seront pas représentées sur les figures.
  • Sur la structure porteuse 2 sont réalisés des composants, ici des transistors, et en particulier ici des transistors à haute mobilité d’électrons (HEMT, pour « High Electron Mobility Transistors », selon l’acronyme anglo-saxon usuel). Ces transistors appartiennent ici à deux étages 3, 4 d’amplification de puissance radiofréquence .
  • Le dispositif 1 comporte en outre des pistes d’interconnexion qui s’étendent depuis des faces latérales du dispositif 1 et qui sont électriquement connectées aux électrodes des transistors des deux étages 3 et 4. Au sens de l’invention, les faces latérales du dispositif 1 sont entendues comme les faces qui sont orthogonales à la face avant du substrat et correspondent aux lignes de coupe du dispositif 1 préalablement à son individualisation.
  • Ici, une première piste d’interconnexion 6 s’étend depuis une première face latérale 7 du dispositif 1 vers les composants de façon à aller contacter des lignes de grilles des transistors des deux étages 3 et 4. La première piste d’interconnexion 6 forme, au niveau de la première face latérale 7, une électrode d’entrée pour le dispositif 1.
  • Une deuxième piste d’interconnexion 8 s’étend depuis une deuxième face latérale 9 du dispositif 1 vers les composants de façon à aller contacter les drains des transistors des deux étages 3 et 4. La deuxième piste d’interconnexion 6 forme, au niveau de la deuxième face latérale 9, une électrode de sortie pour le dispositif 1.
  • Une troisième piste d’interconnexion connecte les sources des transistors des deux étages à la masse et relie par exemple les différentes sources par une architecture en pont aérien (« Air-bridge », selon le terme anglo-saxon usuel) ou par une architecture en pont sur Benzocylcobutène, ou pont BCB (« BCB-bridge », selon le terme anglo-saxon usuel). Par exemple, le dispositif 1 est ici de type à micro-ruban (« microstrip », selon le terme anglo-saxon usuel) et le plan de masse est réalisé au niveau de la face arrière du substrat (ou face inférieure, opposée à la face avant). Les ponts (aériens ou BCB) sont reliés au plan de masse par des vias traversants (« through-hole via », en langue anglaise).
  • Divers composants passifs 5 permettent notamment de réaliser des adaptations d’impédance sur les pistes d’interconnexion 6 et 8.
  • Les pistes d’interconnexion 6 et 8, respectivement au niveau des faces latérales 7 et 9, sont ici exposées à l’environnement extérieur au dispositif 1, notamment à l’humidité, et sont donc susceptibles de s’oxyder. Ce risque est particulièrement important pour la deuxième piste d’interconnexion 8 qui forme ici la borne de sortie de l’amplificateur haute puissante. La densité de courant qui y circule est particulièrement élevée et le champ électromagnétique généré favorise la migration de l’oxydation le long de la deuxième piste d’interconnexion 8 vers le deuxième étage 4 de transistors.
  • Le dispositif 1 comporte, à proximité de la deuxième face latérale 9, une structure de blocage 11 qui permet d’empêcher la migration de l’oxydation le long de la deuxième piste d’interconnexion 8. De préférence, la structure de blocage 11 est située à une distance des composant passifs 5 supérieure à 200 micromètres.
  • Ici, la structure de blocage 11 est interposée entre la structure porteuse 2 et la deuxième piste d’interconnexion 8. Elle s’étend ici transversalement à la deuxième piste d’interconnexion 8, d’un bord à l’autre de la deuxième piste d’interconnexion 8 et notamment ici au-delà des bords de la deuxième piste d’interconnexion 8.
  • Cette structure de blocage 11 est mieux visible sur la qui est une vue en coupe du dispositif électronique 1 selon la ligne de coupe I-I de la .
  • La structure de blocage 11 présente une première face 14, ou face inférieure, qui est en contact avec la structure porteuse 2, et une deuxième face 15, ou face supérieure, qui est opposée à la première face et à la structure porteuse 2. La dimension de la première face 14 le long de la piste d’interconnexion (c’est-à-dire prise parallèlement à la face supérieure de la structure porteuse et dans un plan parallèle à la direction d’extension de la piste d’interconnexion, ici un plan parallèle au plan de coupe I-I) est inférieure ou égale à la dimension de la deuxième face 15 le long de la piste d’interconnexion (c’est-à-dire prise dans ce même plan). La section de la structure porteuse 2 (ici encore, dans un plan parallèle au plan de coupe I-I) est dite « en casquette » (selon la dénomination usuelle).
  • En particulier ici, la section de la structure porteuse 2 dans un plan parallèle au plan de coupe I-I) est de forme trapézoïdale. Une première base du trapèze formée par cette section appartient à la première face 14 et une deuxième base du trapèze appartient à la deuxième face 15. La longueur de la première base est inférieure à la longueur de la deuxième base et dans cet exemple, le trapèze est un trapèze isocèle.
  • La structure de blocage 11 est réalisée ici dans un matériau diélectrique.
  • La deuxième piste d’interconnexion 8 comporte au moins deux couches, dont une couche de matériau oxydable 12 et une couche de matériau conducteur 13. La couche de matériau oxydable 12 est ici une couche de support, ou couche d’accroche, qui supporte la couche de matériau conducteur 13 et qui permet une meilleure adhérence de la couche de matériau conducteur 13 sur la structure porteuse 2.
  • Ici, la couche de matériau oxydable 12 est une couche d’un alliage à base de Titane, ici un alliage de Titane et de Tungstène, et est réalisée directement sur la structure porteuse 2. La couche de matériau conducteur 13 est ici une couche d’or.
  • L’épaisseur de la structure de blocage 11 (distance entre la première face 14 et la deuxième face 15) est ici supérieure à l’épaisseur de la couche de matériau oxydable 12 et très inférieure à l’épaisseur de la couche de matériau conducteur 13. La structure de blocage 11 présente par exemple une épaisseur comprise entre 60 nanomètres et 80 nanomètres, l’épaisseur de la couche de matériau oxydable 12 présente par exemple une épaisseur comprise entre 20 et 30 nanomètres et la couche de matériau conducteur 13 présente par exemple une épaisseur égale ou supérieure à 1 micromètre (voire égale ou supérieure à 5 micromètres).
  • La couche de matériau oxydable 12 est discontinue ; la couche de matériau oxydable 12 présente ici trois portions. Une première portion 16 est située sur la deuxième face 15 de la structure de blocage, une deuxième portion 17 et une troisième portion 18 sont situées sur la structure porteuse 2, respectivement en amont et en aval le long de la piste d’interconnexion (relativement au sens de propagation du signal).
  • Comme indiqué précédemment, la deuxième face 15 présente une dimension le long de la piste d’interconnexion (c’est-à-dire ici dans un plan parallèle au plan de coupe I-I) supérieure à la dimension de la première face 14 le long de la piste d’interconnexion. Ainsi, la première portion 16 s’étend en partie au-dessus de la deuxième portion 17 et en partie au-dessus de la troisième portion 18. En d’autres termes, la première portion 16 s’étend à distance de la structure porteuse 2 et une partie de la deuxième portion 17 ainsi qu’une partie de la deuxième portion 18 sont interposées (sans contact direct) entre la première portion 16 et le substrat. Plus précisément, des parties d’extrémité des deuxième et troisième portions 17, 18 s’étendent entre la structure porteuse 2 et des parties d’extrémité de la première portion 16.
  • Compte tenu de la différence d’épaisseur entre la structure porteuse 11 et la couche de matériau oxydable 12, la première portion 16 n’est pas continue avec les deuxième et troisième portions 17 et 18 (qui elles-mêmes ne sont pas mutuellement continues car séparées par la structure de blocage 11).
  • En revanche, la continuité de la couche de matériau conducteur 13 n’est pas affectée par la présence de la structure de blocage 11 puisque l’épaisseur de la couche de matériau conducteur 13 est plus importante que l’épaisseur de la structure de blocage 11.
  • La structure de blocage 11 permet donc avantageusement de rompre la continuité de la couche de matériau oxydable 12 sans rompre celle de la couche de matériau conducteur 13. La liaison électrique est donc assurée jusqu’aux composants. En outre, la structure de blocage 11 n’affecte pas l’intégrité mécanique de la deuxième piste d’interconnexion puisque la couche de matériau conducteur 13 est bien supportée par la piste de matériau oxydable 12 sur toute sa longueur.
  • Les figures 3 à 6 illustrent différentes étapes d’un procédé de fabrication d’un dispositif intégré selon l’invention, par exemple le dispositif illustré sur les figures 1 et 2.
  • Lors d’une première étape de fabrication d’un dispositif selon l’invention ( ), on réalise la structure de blocage 11 sur la structure porteuse 2, par exemple par un dépôt d’une couche de matériau diélectrique sur la structure porteuse 11, notamment de la résine, puis on délimite la structure de blocage 11 dans la couche de résine par photolithogravure et trempage. La technique de réalisation de la section dite « en casquette », notamment trapézoïdale, de la structure de blocage 11 ne sera pas décrite plus en détail ici puisqu’elle est classique et connue en soi. Elle est notamment employée dans les procédés de dépôt métallique par enlèvement de couches (ou procédés « lift-off », selon le terme anglo-saxon usuel).
  • Une deuxième étape du procédé comporte la réalisation des pistes d’interconnexion.
  • Une première sous-étape ( ) de réalisation des pistes d’interconnexion comporte le dépôt d’une couche de matériau oxydable 12’ par pulvérisation sur la structure porteuse 2 et sur la structure de blocage 11.
  • Une deuxième sous-étape ( ) comporte une partie de la réalisation de la couche de matériau conducteur 13, et comprend le dépôt d’une première sous-couche de matériau conducteur 13’, ici de l’or, par pulvérisation sur la couche de matériau oxydable. Une troisième sous-étape ( ) comporte une autre partie de la réalisation de la couche de matériau conducteur 13 et comporte une croissance électrolytique d’une deuxième sous-couche 13’’du matériau conducteur, ici de l’or, sur la couche de matériau oxydable 12’. La réalisation de la première sous-couche 13’ par pulvérisation permet une croissance homogène de la deuxième sous-couche 13’’ et améliore ainsi l’adhérence du matériau conducteur sur la couche 12’ de matériau oxydable. Dans cet exemple, la première sous-couche 13’ présente une épaisseur de 100 nanomètres et la deuxième sous-couche 13’’ présente une épaisseur de 6 micromètres.
  • Lors d’une quatrième sous-étape (non illustrée), les pistes conductrices du dispositif 1, notamment les pistes 6 et 7, sont délimitées (ou définies) dans ces trois couches par photolithogravure et trempage.
  • La deuxième piste d’interconnexion 8 est ainsi réalisée par des procédés classiques, mais comporte avantageusement une discontinuité dans la couche de matériau oxydable 12 induite par la présence de la structure de blocage 11.
  • L’invention n’est pas limitée aux modes de réalisation décrits précédemment en lien avec les figures 1 et 2. Notamment, bien qu’il ait été décrit une structure de blocage de section trapézoïdale, d’autres formes sont envisageables, par exemple une forme de T, ou de podium renversée, telle qu’illustrée sur la , dans laquelle la structure de blocage 11 comporte une première portion 19 en forme de parallélépipède rectangle en contact avec le substrat et une deuxième portion en forme de parallélépipède rectangle 20 qui est réalisée sur la première portion parallélépipédique 19 et qui présente une dimension le long de la piste d’interconnexion supérieure à la dimension de la première portion parallélépipédique 19 le long de la piste d’interconnexion. Un tel profil est par exemple obtenu à partir d’une bicouche de résine dont chacune des sous-couches présente une vitesse de révélation différente (en l’occurrence, une vitesse de révélation plus élevée pour la couche en contact avec la structure porteuse 2).
  • De façon plus générale, l’invention est compatible avec toute structure de blocage présentant un profil (c’est à dire une section dans un plan parallèle au plan de coupe I-I de la ) en casquette.
  • En outre, l’invention trouve une application particulièrement avantageuse dans le domaine des circuits intégrés comportant des semi-conducteurs du groupe III-V et dans le domaine des circuits intégrés monolithiques à fréquence micro-ondes. L’invention n’est toutefois pas limitée à ses applications et est compatible avec tout circuit intégré comportant une piste d’interconnexion comportant deux couches dont l’une est susceptible de s’oxyder.
  • Il a été décrit ici une structure de blocage 11 réalisée à distance de la deuxième face latérale 9 (ligne de coupe) du dispositif intégré 1. L’invention couvre également des modes de réalisation dans lesquelles la structure de blocage 11 affleure au niveau de la deuxième face latérale 9. Ainsi, la première portion 16 de la couche de matériau oxydable s’étend jusqu’à la deuxième face latérale 9, et la couche de matériau oxydable 12 ne comporte pas de troisième portion, mais seulement une deuxième portion qui s’étend en amont de la structure de blocage, c’est-à-dire entre les composants et la structure de blocage 11.
  • Enfin, l’invention ne se limite pas à des modes de réalisation qui ne comporte qu’une seule structure de blocage, et couvre des modes de réalisation comportant plusieurs structures de blocage, par exemple autant de structure de blocage que de piste d’interconnexion susceptible de s’oxyder.
  • Diverses autres modifications peuvent être apportées à l’invention dans le cadre des revendications annexées.
    •

Claims (11)

  1. Dispositif électronique intégré comportant au moins un composant réalisé sur une structure porteuse (2) comportant un substrat semi-conducteur, et une piste d’interconnexion (8) qui s’étend sur la structure porteuse depuis le composant jusqu’à une face latérale (9) du dispositif (1), la piste d’interconnexion (8) comportant une couche de matériau oxydable (12) supportant une couche continue de matériau conducteur (13),
    caractérisé en ce que la couche de matériau oxydable (12) est discontinue.
  2. Dispositif selon la revendication 1, comportant une structure de blocage (11) qui est interposée entre la structure porteuse (12) et une portion de la piste d’interconnexion (8), qui s’étend transversalement d’un bord à l’autre de la piste d’interconnexion et qui présente une face supérieure (15) opposée à la structure porteuse (2), la couche de matériau oxydable comportant une première portion (16) qui s’étend sur la face supérieure (15) et au moins une deuxième portion (17, 18) qui s’étend en amont ou en aval de la structure de blocage (11) le long de la piste d’interconnexion, la deuxième portion (17, 18) ne présentant pas de continuité de matière avec la première portion (16).
  3. Dispositif électronique intégré selon la revendication 2, dans lequel la deuxième portion (17, 18) s’étend en partie entre la structure porteuse (2) et la première portion (16).
  4. Dispositif électronique intégré selon la revendication 2 ou 3, dans lequel la structure de blocage (11) présente une face inférieure (14) en contact avec la structure porteuse (2), la face inférieure (14) présentant une dimension le long de la piste d’interconnexion inférieure ou égale à la dimension de la face supérieure (15) le long de la piste d’interconnexion.
  5. Dispositif électronique selon l’une quelconque des revendication 2 à 4, dans lequel la structure de blocage (11) présente une section trapézoïdale avec un plan (I-I) qui est parallèle à la direction d’extension de la piste d’interconnexion (8) et orthogonal au substrat.
  6. Dispositif électronique intégré selon l’une quelconque des revendications 2 à 5, dans lequel la structure de blocage (11) comporte un matériau diélectrique ou un polymère.
  7. Dispositif électronique intégré selon l’une quelconque des revendications 2 à 6, dans lequel la structure de blocage (11) présente une épaisseur inférieure à celle de la couche de matériau conducteur (13).
  8. Dispositif électronique intégré selon l’une quelconque des revendications 2 à 7, dans lequel la structure de blocage (11) est réalisée à une distance supérieure à 200 micromètres de tout composant (4, 5) situé le long de la piste d’interconnexion (8).
  9. Dispositif électronique intégré selon l’une quelconque des revendications 1 à 8, dans lequel le composant et le substrat sont réalisés avec des matériau du groupe III-V.
  10. Dispositif électronique intégré selon l’une quelconque des revendications 1 à 9, dans lequel le composant est un transistor à haute mobilité d’électrons.
  11. Procédé de fabrication d’un dispositif électronique intégré (1) comportant au moins un composant sur une structure porteuse (2) qui comporte un substrat semi-conducteur, le procédé comportant
    - une étape de réalisation, sur la structure porteuse, d’une structure de blocage (11) qui présente une face supérieure (15) opposée la structure porteuse,
    - une étape de réalisation d’une piste d’interconnexion (8) qui s’étend depuis le composant jusqu’à une face latérale (9) du dispositif, comportant :
    - une sous-étape de réalisation d’une couche de matériau oxydable (12) comportant une première portion (16) qui s’étend sur la face supérieure (15), et au moins une deuxième portion (17, 18) qui s’étend en amont ou en aval de la structure de blocage (11) le long de la piste d’interconnexion (8) de façon que la première portion (16) ne présente pas de continuité de matière avec la deuxième portion (17, 18)
    - une sous-étape de réalisation d’une couche de matériau conducteur (13) continue sur la couche de matériau oxydable (12).
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