EP4519907A1 - Procédé de formation d'une couche à base d'un matériau diélectrique sur une couche à base d'un matériau iii-v gravé - Google Patents

Procédé de formation d'une couche à base d'un matériau diélectrique sur une couche à base d'un matériau iii-v gravé

Info

Publication number
EP4519907A1
EP4519907A1 EP23723565.0A EP23723565A EP4519907A1 EP 4519907 A1 EP4519907 A1 EP 4519907A1 EP 23723565 A EP23723565 A EP 23723565A EP 4519907 A1 EP4519907 A1 EP 4519907A1
Authority
EP
European Patent Office
Prior art keywords
layer
iii
etching
dielectric
etched
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP23723565.0A
Other languages
German (de)
English (en)
Inventor
Nicolas Posseme
Patricia PIMENTA BARROS
Simon Ruel
Bassem Salem
Sarah BOUBENIA
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Institut Polytechnique de Grenoble
Universite Grenoble Alpes
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Centre National de la Recherche Scientifique CNRS
Commissariat a lEnergie Atomique CEA
Institut Polytechnique de Grenoble
Universite Grenoble Alpes
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS, Commissariat a lEnergie Atomique CEA, Institut Polytechnique de Grenoble, Universite Grenoble Alpes, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Centre National de la Recherche Scientifique CNRS
Publication of EP4519907A1 publication Critical patent/EP4519907A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0137—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials the light-emitting regions comprising nitride materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
    • H10P14/3216—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3416—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6336—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6339—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE or pulsed CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/65—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials
    • H10P14/6502—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed before formation of the materials
    • H10P14/6512—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed before formation of the materials by exposure to a gas or vapour
    • H10P14/6514—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed before formation of the materials by exposure to a gas or vapour by exposure to a plasma
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6938—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides
    • H10P14/6939—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides characterised by the metal
    • H10P14/69391—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
    • H10P50/246—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group III-V materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials

Definitions

  • the present invention relates to the formation of a layer based on a dielectric material on a layer based on an etched III-V material, such as etched GaN. It is thus part of the manufacture of devices comprising an interface between an III-N material and a dielectric material. For example, it finds a particularly advantageous application in the field of power electronics such as transistors integrating one or more layers of III-N materials.
  • This type of device requires the performance of numerous etching steps in III-V materials followed by deposition of dielectric layers on the etched areas.
  • the etching steps can significantly degrade the chemical and electrical properties of the etched materials. It follows that the interface created between the III-V material and the dielectric often presents degraded electronic properties. For example, plasma etching induces structural defects altering the quality of the interfaces between the etched layer and the dielectric layer. The electrical properties of these interfaces and, consequently, of the electronic components, are degraded.
  • a method for forming a layer based on a dielectric material on a layer based on an etched III-V material.
  • the method comprises at least the following steps:
  • III-V layer Provides at least one layer based on an III-V material, preferably III-N, called the III-V layer, having a front face,
  • a layer based on a dielectric material called a dielectric layer, at least on the engraved surface.
  • the plasma treatment step implemented in the method according to the invention makes it possible to significantly improve the quality of the layer of II-V material, typically etched GaN. Working at low temperature makes it possible to obtain a highly stabilized etched GaN layer, thus facilitating and accelerating the handling of samples, which results in a gain in productivity.
  • the samples must in fact be moved from one reactor to another, for example from the reactor where the plasma treatment took place to the reactor where the deposition of the dielectric layer in AI2O3 for example takes place.
  • the layer of III-N material is less stable, which poses problems in terms of robustness of the process.
  • the improvement in the quality of the etched GaN layer itself induces a strong improvement in the quality of the etched GaN/dielectric interface, particularly from the point of view of its electrical properties.
  • the method according to the invention thus makes it possible to considerably improve productivity compared to an ALE type solution, while offering very satisfactory interface quality. It is however possible that the method according to the invention can be used in conjunction with ALE type engraving.
  • non-etched epitaxial GaN treatments following a step of deposition of non-etched epitaxial GaN are not suitable for the treatment of a layer of etched GaN, or are at least much less effective.
  • the surface of a layer of non-etched epitaxial GaN is relatively stable because the layer has generally spent a significant amount of time, often from a few hours to a few months, in the air.
  • the stoichiometry of the epitaxial GaN layer is stabilized, which makes the surface of the layer not very reactive, unlike the surface of an etched GaN layer.
  • the strategy of applying plasma treatment proposed in the present application to chemically modify the surface of GaN and thus improve the quality of the interface with the dielectric will have little effect on epitaxial GaN surfaces.
  • plasma treatments rather constitute cleaning strategies and do not allow the structural reconstruction that the process according to the invention used on an etched GaN layer allows.
  • a method of producing a microelectronic device comprising the formation of a layer based on a dielectric material on a layer based on an etched II lV material by implementing the formation method mentioned above, the microelectronic device being taken from a transistor and an LED .
  • the microelectronic device is a transistor
  • the etching of layer II l-V is carried out so as to make a trench in the engraved II l-V material
  • the deposition of the layer based on a dielectric material is carried out on at least part of the etched surface of the trench so as to form a gate dielectric, and comprising, after the formation of the dielectric layer, the next step :
  • microelectronic device we mean any type of device made with microelectronics means. These devices include in particular, in addition to devices for purely electronic purposes, micromechanical or electromechanical devices (MEMS, NEMS, etc.) as well as optical or optoelectronic devices (LED, MOEMS, etc.). It may be a device intended to provide an electronic, optical, mechanical function, etc. It may also be an intermediate product intended solely for the production of another microelectronic device.
  • MEMS micromechanical or electromechanical devices
  • LED optical or optoelectronic devices
  • a process for producing a transistor comprising the following steps:
  • - form a layer based on a dielectric material on a layer based on an etched II l-V material by implementing the formation process mentioned above.
  • the etching of the II l-V layer is carried out so as to make a trench in the engraved II l-V material.
  • the layer based on a dielectric material is deposited on at least part of the etched surface of the trench so as to form a gate dielectric.
  • layer II l-V Provides at least one layer based on a material II l-V, preferably lll-N, called layer II l-V, presenting a front face,
  • a dielectric layer a layer based on a dielectric material, called a dielectric layer, at least on part of the etched surface of the trench so as to form a gate dielectric
  • This type of transistor has an improved interface between the III-V layer and the dielectric layer. Thus, this process presents improved productivity while allowing the transistor to achieve high performance.
  • Figures 1A to 1G illustrate the steps of a process according to one of the embodiments of the invention.
  • Figure 1A illustrates the provision of a layer based on an III-V material called the III-V layer.
  • Figure 1 B illustrates the deposition of a possible masking layer overlying layer III-V.
  • Figure 1C represents the formation of openings in the masking layer in order to constitute an etching mask on layer III-V.
  • Figure 1 D illustrates a step of etching the layer III-V making it possible to update a surface called the etched surface of the layer III-V.
  • Figure 1 E illustrates a step of exposing the etched surface to a plasma treatment, represented by a set of arrows oriented towards the etched surface.
  • Figure 1 F represents the deposition of a dielectric layer on the etched surface.
  • Figure 1G illustrates the removal of the possible mask.
  • Figure 2A represents a capacitance-voltage characteristic (C-V characteristic or even C-V profiling) of an MOS capacitor (from the English “Metal Oxide Semiconductor”, which can be translated as “Metal Oxide Semiconductor”) manufactured according to a known process of the prior art.
  • Figure 2B represents a C-V characteristic of an MOS capacitor manufactured according to one embodiment of the method according to the invention.
  • Figure 3 summarizes the different stages of an example of a training method according to the invention.
  • Figure 4 is a graph illustrating the CV characteristics of MOS capacitors produced according to one embodiment of the invention, with a processing temperature for one of 40°C and for the other of 60°C.
  • Figure 5A is a graph representing the value of the voltage of flat strips of MOS capacitances produced according to one embodiment of the invention, with a processing temperature for one of 40°C and for the other of 60° vs.
  • Figure 5B is a graph representing the value of the hysteresis of MOS capacitors produced according to one embodiment of the invention, with a processing temperature for one of 40°C and for the other of 60°C.
  • the etching step and the plasma treatment step are carried out in the same reactor.
  • Ttra itement 40 o C.
  • the plasma treatment step has a duration ttreatment , with ttreatment ⁇ Smin, OR ttreatment ⁇ SOOS, and preferably ttreatment ⁇ Smin OR ttreatment*' 120S.
  • the method comprises, before the step of depositing the dielectric layer, a wet cleaning step.
  • the step of depositing the dielectric layer is carried out under vacuum.
  • the etching step comprises etching by chlorinated plasma.
  • the etching step comprises at least one ALE type etching cycle.
  • the etching is carried out so as to etch a thickness of III-V material greater than 100 nm (10 -9 meters), preferably greater than 500 nm, preferably greater than 1 pm (10 -6 meters), preferably greater than 3 pm.
  • the plasma treatment step is carried out under a voltage of zero Vbias polarization.
  • the plasma treatment step is carried out by injecting a flow of O2, N2 or a mixture of O2 and N2 having a mass flow rate Dfi ux of between 50sccm and 100sccm, preferably between 100sccm and 500sccm.
  • the plasma treatment step is carried out by injecting a flow of O2, N2 or a mixture of O2 and N2 generated by a power source P SO urce between 1000W and 4000W, preferably between 300W and 1OOOW.
  • the II l-V material is one of GaN and AIGaN.
  • the dielectric material is one of AlN, Al2O3 and HfO2.
  • the terms “on”, “surmounts”, “covers”, “underlying”, “vis-à-vis” and their equivalents do not necessarily mean “at the contact of”.
  • the deposition, transfer, gluing, assembly or application of a first layer on a second layer does not necessarily mean that the two layers are in direct contact with each other, but means that the first layer at least partially covers the second layer by being either directly in contact with it or by being separated from it by at least one other layer or at least one other element.
  • a layer can also be composed of several sub-layers of the same material or of different materials.
  • a substrate By a substrate, a layer, a device, “based” on a material M, is meant a substrate, a layer, a device comprising this material M only or this material M and possibly other materials, for example elements alloy, impurities or doping elements.
  • a material based on an III-N material can comprise an III-N material with added dopants.
  • a GaN-based layer typically comprises GaN and AlGaN or InGaN alloys.
  • III-V material refers to a semiconductor composed of one or more elements from column 111 and column V of the Mendeleev periodic table.
  • the elements in column III include boron, gallium, aluminum and indium.
  • Column V contains, for example, nitrogen, arsenic, antimony and phosphorus.
  • selective etching with respect to or “etching exhibiting selectivity with respect to” is meant an etching configured to remove a material A or a layer A with respect to a material B or d. 'a layer B, and having an etching speed of material A greater than the etching speed of material B.
  • the selectivity is the ratio between the etching speed of material A to the etching speed of material B.
  • SA B.
  • a reference frame, preferably orthonormal, comprising the x, y, z axes is shown in Figure 1A. This reference is applicable by extension to other figures.
  • a layer typically has a thickness along z, when it extends mainly along a plane XY, and a projecting element, for example an insulation trench, has a height along z.
  • the relative terms “on”, “under”, “underlying” preferentially refer to positions taken in the z direction.
  • a first step consists of providing a layer 100 based on at least one III-V material, preferably based on at least one III-N material. Typically, this material is based on GaN.
  • This layer is called layer III-V 100.
  • Layer III-V 100 has an upper face 101 and a lower face 102 both extending mainly in the plane XY of the orthogonal coordinate system XYZ. In the z direction it has a thickness e o.
  • the III-V layer 100 can be formed from a homogeneous layer, typically of a single material. Alternatively, the III-V layer 100 can be formed from a stack of layers of III-N material, at least some of these layers having a different composition. For example, the III-V layer 100 may be formed of one or more layers of GaN and one or more layers of P-doped GaN, AlGaN, AlN and/or InGaN. Typically, the III-V layer 100 can be formed from a set of one or more GaN layers and an AlGaN layer overlying this set. This is for example the case in certain HEMT type transistors.
  • the III-V layer 100 may rest on a substrate, typically a support or growth substrate. Such a substrate is not shown in Figures 1A to 1G.
  • a substrate typically a support or growth substrate.
  • One or more intermediate layers may be placed between the substrate and the lower face 102 of the III-V layer 100. It may in particular be a nucleation layer.
  • a second step consists of etching at least part of the III-V layer 100 at starting from its upper face 101 and over a thickness of the engraving.
  • This step is represented by block 31 in Figure 3.
  • the etching is advantageously carried out so as to etch the III-V layer 100 to an etched thickness greater than 100 nm (10 -9 meters), preferably greater than 500 nm, preferably greater than 1 pm (10 -6 meters), preferably greater than 3 pm.
  • the mask 310 is placed directly in contact with the upper face 101 of the III-V layer 100.
  • the mask 310 is for example formed by lithography of a masking layer 300 deposited or transferred onto the III-V layer 100, as illustrated in Figure 1 B.
  • the mask 310 is a hard mask. It is preferably based on a polymer, for example a resin, or a dielectric. It is for example formed from SiC>2 or Si x N y with unharmed integers x and y.
  • the hard mask 310 can for example be formed by one of the following materials, or a mixture of several of the following materials: SiN, SialXL, SiOCN, SiCBN.
  • the mask 310 has at least one opening 311, as illustrated in Figure 1C, through which the etching of the III-V layer 100 is carried out.
  • the engraving can be dry or wet engraving.
  • it may be a plasma etching step in chlorinated or fluorocarbon chemistry.
  • This etching step can be carried out in a reactive ion etching reactor RIE (from the English “Reactive Ion Etching”), preferably an inductively coupled plasma reactor ICP (from the English “Inductively Coupled Plasma”).
  • RIE reactive ion etching reactor
  • ICP inductively coupled plasma reactor
  • ALE atomic layer etching
  • Such a process generally consists of one or more cycles comprising the following steps:
  • the etching step just described makes it possible to expose a surface called the etched surface 103 of the III-V layer 100, as shown in Figure 1 D. According to one example, this etching makes it possible, for example, to form a trench in layer III-V 100.
  • a third step consists of exposing the etched surface 103 to a treatment as shown in Figure 1 E.
  • the treatment is shown in this diagram by the vertical arrows oriented towards the etched surface 103.
  • This treatment is by a plasma based dioxygen (O2) and/or dinitrogen (N2).
  • This step is represented by block 32 in Figure 3. It is advantageously carried out in the same chamber as the step of etching the III-V layer 100. This is preferably an ICP reactor. Carrying out the plasma treatment step in situ makes it possible to limit contamination due to the samples being released to the air and improve productivity. This also presents an advantage in relation to the structural defects induced by the etching step.
  • the etched surface 103 constitutes a reactive surface which, when released to the air, reacts with the air to form defects.
  • gaps caused by etching at the etched surface 103 can be filled by contaminants present in the air, such as carbon or oxygen-based contaminants. The latter then constitute traps which can hinder the step of depositing a dielectric which will be detailed further and/or alter the electronic performance of a device obtained after additional subsequent steps.
  • Subjecting the etched surface 103 to plasma treatment in situ and before any release to the air of the sample makes it possible to fill these gaps with advantageous elements provided by the plasma, and thus to limit the filling of these same gaps with elements present in the air.
  • nitrogen vacancies in a GaN-based 103 etched surface can be filled with nitrogen atoms provided by an N2-based plasma treatment.
  • the flow of O2 or N2 is generated in the treatment chamber by a source whose power is between 100W and 4000W, preferably between 300W and 1000W.
  • the power of the flow is a parameter having a direct impact on the reactivity of the plasma formed.
  • the flow can be pure or mixed with other minority gases.
  • the flow rate of the species is advantageously between 50 sccm and 1000 sccm (cubic centimeter per minute), preferably between 100 sccm and 500 sccm.
  • the duration of this plasma treatment step is advantageously between a few seconds, preferably 30 seconds, and several hundred seconds.
  • the bias voltage is preferably zero. Indeed, opting for a non-zero bias voltage, combined with the fact that the plasma contains ions, increases the risk of degradation.
  • the plasma treatment step takes place at a temperature below 100°C and not at high temperature, as is the case for common techniques for recrystallization of an etched layer.
  • This treatment condition made it possible to improve the quality of the interface 1000 to unexpected proportions.
  • This low temperature level makes it possible in particular to obtain a stabilized interface 1000 after the plasma treatment step. This makes it possible to improve the robustness of the process and therefore the quality of the interface while improving productivity.
  • working at low temperature makes it possible to avoid unwanted oxidation on the etched surface 103.
  • the treatment temperature i.e. the temperature of the substrate holder on which the III-V layer 100 rests in the plasma treatment chamber, is greater than 20°C. Preferably, it is less than 90°C. Advantageously, it is between 40°C and 80°C, preferably between 60°C and 80°C. Increasing the temperature makes it possible in particular to improve the reactivity of the etched surface 103 and therefore to optimize the structural reconstruction of the III-V layer 100.
  • wet cleaning of the etched surface 103 of the III-V layer 100 is provided.
  • This cleaning is advantageously based on HCl, HF or a mixture of HCl and HF.
  • This step makes it possible to clean the etched surface in preparation for the deposition of a dielectric layer 200 and constitutes a complement to the plasma treatment. It makes it possible to further improve the electrical properties of the interface between the etched III-V layer 100 and the dielectric layer 200. These electrical properties are improved to a surprising extent.
  • This cleaning step is carried out outside the reactor having allowed the etching of the III-V layer 100.
  • This optional step is represented by block 33, drawn in dotted lines, in Figure 3.
  • a fourth step consists of the deposition of a layer based on a dielectric material at least on the etched surface 103 of the III-V layer 100.
  • This layer is called dielectric layer 200.
  • it is made up of a dielectric material taken from one of the following materials, or a mixture of them: AIN, AfeOs, HfCh.
  • the deposition of the dielectric layer 200 is carried out by ALD (English acronym for “Atomic Layer Deposition”, which can be translated as “atomic layer deposition”). This can be a thermal or plasma ALD process.
  • the oxygen-based precursor can be water (H2O) or ozone (O3), and the aluminum-based precursor may be trimethylaluminum (TMA).
  • the oxygen-based precursor can be a plasma based on dioxygen (O2).
  • the deposition of the dielectric layer 200 is preferably carried out under vacuum in order to avoid contamination.
  • the contact zone between the lower face 202 of the dielectric layer 200 and the etched surface 103 of the III-V layer 100 constitutes the interface 1000 between the III-V layer 100 and the dielectric layer 200.
  • Figure 1G illustrates an optional step of removing the mask 310 and certain portions of the dielectric layer 200.
  • This removal can take place before or after the step of exposing the etched surface 103 to the plasma treatment and before or after the step of depositing the dielectric layer 200.
  • This removal can for example be concomitant with the cleaning step.
  • a solvent based on HF or HCl and HF is preferably used.
  • the mask 310 is kept until the plasma treatment exposure step, during which it can again play the role of mask.
  • the mask 310 can also be kept until the step of deposition of the dielectric layer 200, as illustrated in Figure 1 F.
  • FIGS 2A and 2B illustrate one of the advantages provided by the method according to the invention.
  • the graph presented in Figure 2A is a CV characteristic (from the English “Capacitance-Voltage”, which can be translated into French as “capacitance-voltage”) of an MOS capacitor comprising an interface between an etched GaN layer and a layer of AhOa and obtained by a process not including plasma treatment subsequent to the etching of the GaN layer.
  • the graph presented in Figure 2B is a CV characteristic of an MOS capacitor having been designed by the same process and with the same materials, but whose etched GaN layer has undergone plasma treatment in a reactor ICP as well as wet cleaning based on HCl, in accordance with one of the embodiments of the invention.
  • the CV characteristic was noted for different frequencies of the alternating signal applied to the MOS capacitance studied.
  • FIGs 4, 5A and 5B illustrate the fact that, as expressed previously, the choice of the treatment temperature makes it possible to optimize the performance of the devices produced according to the invention.
  • the graph presented in Figure 4 is a CV characteristic of an MOS capacitor comprising an interface between a dielectric and a II lV material obtained by implementing an embodiment of the method according to the invention, and this for two temperatures of separate treatment: 40°C and 60°C.
  • Figures 5A and 5B illustrate the value of the flat band voltage Vfb and the hysteresis AVfb for each of these two samples. It is observed that the MOS capacitor having undergone treatment at a temperature of 60°C presents much better electrical performance than that whose treatment temperature was 40°C.
  • An advantage of the solution proposed by the invention is that the steps of exposure to plasma treatment of the etched III-V layer 100 and of deposition of a dielectric layer 200 can be carried out after any type of etching and for any III-V material.
  • the method according to the invention therefore constitutes a solution that could be described as universal to the problem of the quality of the interfaces between an etched III-V material and a dielectric.
  • Such adaptability also allows a certain standardization of the manufacturing processes of electronic components in which the process according to the invention can be integrated.
  • the plasma treatment step is a rapid step which can also be carried out immediately after the etching step, in the same reactor.
  • the method according to the invention can thus be integrated into a process for manufacturing microelectronic devices without altering productivity.
  • the invention offers an effective solution for improving the productivity of the formation of an interface between a layer of etched III/V material and a dielectric layer while ensuring good quality of this interface.
  • the proposed method is particularly advantageous for power applications, such as power transistors or LEDs or pLEDs.
  • the thickness of the III-V material to be etched, such as GaN can be from a hundred nanometers to several microns.

Landscapes

  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Plasma & Fusion (AREA)

Abstract

L'invention concerne un procédé de formation d'une couche à base d'un matériau diélectrique sur une couche à base d'un matériau III-V gravé, le procédé comprenant au moins les étapes suivantes : - Fournir au moins une couche à base d'un matériau III-V, de préférence III-N, dite couche III-V (100), présentant une face avant (101), - Graver au moins une partie de la couche III-V (100) à partir de la face avant (101) de sorte à exposer une surface de la couche III-V dite surface gravée (103), - Exposer au moins la surface gravée (103) à un traitement plasma de O2 ou de N2, cette étape étant réalisée à une température Ttraitement avec Ttraitement<100°C, - Déposer une couche à base d'un matériau diélectrique, dite couche diélectrique (200), au moins sur la surface gravée.

Description

« Procédé de formation d’une couche à base d’un matériau diélectrique sur une couche à base d’un matériau lll-V gravé »
DOMAINE TECHNIQUE DE L’INVENTION
La présente invention concerne la formation d’une couche à base d’un matériau diélectrique sur une couche à base d’un matériau lll-V gravé, tel que du GaN gravé. Elle s’inscrit ainsi dans la fabrication de dispositifs comprenant une interface entre un matériau lll-N et un matériau diélectrique. Elle trouve par exemple pour application particulièrement avantageuse le domaine de l’électronique de puissance tels que des transistors intégrant une ou plusieurs couches de matériaux lll-N.
ETAT DE LA TECHNIQUE
La chasse au gaspillage énergétique et l'augmentation des besoins poussent les fabricants de dispositifs microélectroniques à améliorer les rendements et les performances de leurs systèmes de conversion de l'énergie électrique. Actuellement, les circuits de conversion sont fabriqués à base de silicium et de nombreuses recherches ont été menées pour faire évoluer les architectures dans le but de gagner en rendement et en conductivité. Néanmoins, ces dispositifs connus arrivent aux limites théoriques du silicium et de nouvelles solutions sont envisagées. Ces solutions se basent sur l’utilisation de matériaux lll-V tel que le GaN. Tel est le cas, des transistors à électron à haute mobilité, connus sous le terme anglais de « High Electron Mobility Transistor » (HEMT).
La fabrication de ce type de dispositifs nécessite la réalisation de nombreuses étapes de gravure dans des matériaux lll-V suivies de dépôts de couches diélectriques sur les zones gravées. Or, les étapes de gravure peuvent fortement dégrader les propriétés chimiques et électriques des matériaux gravés. Il s’ensuit que l’interface réalisée entre le matériau lll-V et le diélectrique présente souvent des propriétés électroniques dégradées. Par exemple, les gravures par plasma induisent des défauts structurels altérant la qualité des interfaces entre la couche gravée et la couche diélectrique. Les propriétés électriques de ces interfaces et, par voie de conséquence, des composants électroniques, s’en retrouvent dégradées.
Il est connu de l’état de la technique de recourir à des procédés de gravure intrinsèquement moins dommageables pour la qualité de la couche gravée. Les techniques par gravure cycliques, notamment les techniques connues sous le terme anglais de « Atomic Layer Etching » ou ALE (en français « gravure de couche atomique »), permettent d’obtenir des couches gravées très peu endommagées et présentant de bonnes propriétés électriques. Cependant, les techniques actuelles ALE sont très chronophages et impactent fortement la productivité. De plus, elles sont parfois délicates à mettre en œuvre car il est nécessaire de se placer dans la plage d’énergies, souvent étroite, permettant un retrait à la fois sélectif et complet de la couche que l’on souhaite graver.
Il existe donc un besoin consistant à fournir une solution pour améliorer la productivité de la formation d’une couche diélectrique sur une couche de matériau lll-V gravé et sans pour autant impacter la qualité de l’interface réalisée.
RESUME DE L’INVENTION
Pour atteindre cet objectif, selon un mode de réalisation on prévoit un procédé de formation d’une couche à base d’un matériau diélectrique sur une couche à base d’un matériau lll-V gravé. Le procédé comprend au moins les étapes suivantes :
- Fournir au moins une couche à base d’un matériau lll-V, de préférence lll-N, dite couche lll-V, présentant une face avant,
- Graver au moins une partie de la couche lll-V à partir de la face avant de sorte à exposer une surface de la couche lll-V dite surface gravée,
- Exposer au moins la surface gravée à un traitement plasma de O2, de N2, ou d’un mélange de O2 et de N2, cette étape étant réalisée à une température Traitement avec Ttraitement< 100 G,
- Déposer une couche à base d’un matériau diélectrique, dite couche diélectrique, au moins sur la surface gravée. L’étape de traitement plasma mise en œuvre dans le procédé selon l’invention permet d’améliorer fortement la qualité de la couche de matériau lll-V, typiquement de GaN gravé. Le travail à basse température permet notamment d’obtenir une couche de GaN gravé fortement stabilisée, permettant ainsi de faciliter et d’accélérer la manipulation des échantillons, ce qui résulte en un gain de productivité. Les échantillons doivent en effet être déplacés d’un réacteur à un autre, par exemple du réacteur où a eu lieu le traitement plasma au réacteur où a lieu le dépôt de la couche diélectrique en AI2O3 par exemple. Dans le cadre du développement de la présente invention il a été remarqué qu’avec des températures plus élevées, la couche de matériau lll-N est moins stable, ce qui pose des problèmes en termes de robustesse du procédé. En outre dans le cadre du développement de la présente invention il a été observé de manière inattendue que cet abaissement de la température conduit à une qualité d’interface entre le matériau lll-N gravé et le matériau diélectrique bien meilleure que ce qui était prévisible. Bien au contraire, dans ce contexte l'homme du métier aurait été incité à appliquer des températures élevées pour recristalliser le matériau lll-V se trouvant en surface et qui est altéré par la gravure.
L’amélioration de la qualité de la couche de GaN gravé induit elle-même une forte amélioration de la qualité de l’interface GaN gravé/diélectrique, notamment du point de vue de ses propriétés électriques.
Le procédé selon l’invention permet ainsi d’améliorer considérablement la productivité par rapport à une solution de type ALE, tout en offrant une qualité d’interface très satisfaisante. Il est cependant possible que le procédé selon l’invention soit utilisé conjointement à une gravure de type ALE.
Il est à noter que les traitements subséquents à une étape de dépôt de GaN épitaxié non gravé ne sont pas adaptés au traitement d’une couche de GaN gravé, ou sont du moins beaucoup moins efficaces. En effet, la surface d’une couche de GaN épitaxié non gravé est relativement stable car la couche a généralement passé un temps important, souvent de quelques heures à quelques mois, à l’air. La stœchiométrie de la couche de GaN épitaxié s’en retrouve stabilisée, ce qui rend peu réactive la surface de la couche, contrairement à la surface d’une couche de GaN gravé. Ainsi, la stratégie d’application d’un traitement plasma proposée dans la présente demande pour modifier chimiquement la surface du GaN et améliorer ainsi la qualité de l’interface avec le diélectrique aura peu d’effets sur les surfaces de GaN épitaxiées. Sur les surfaces épitaxiées non gravées, les traitements plasma constituent plutôt des stratégies de nettoyage et ne permettent pas la reconstruction structurelle que permet le procédé selon l’invention utilisé sur une couche de GaN gravé.
On prévoit en outre un procédé de réalisation d’un dispositif microélectronique comprenant la formation d’une couche à base d’un matériau diélectrique sur une couche à base d’un matériau II l-V gravé en mettant en œuvre le procédé de formation mentionné ci- dessus, le dispositif microélectronique étant pris parmi un transistor et une LED.
On prévoit de plus un procédé de réalisation d’un dispositif microélectronique selon le procédé de réalisation mentionné ci-dessus dans lequel :
- le dispositif microélectronique est un transistor,
- la gravure de la couche II l-V est effectuée de sorte à réaliser une tranchée dans le matériau II l-V gravé,
- le dépôt de la couche à base d’un matériau diélectrique est effectué sur au moins sur une partie de la surface gravée de la tranchée de sorte à former un diélectrique de grille, et comprenant, après la formation de la couche diélectrique, l’étape suivante :
- remplir la tranchée pour définir au moins une grille du transistor.
Par dispositif microélectronique, on entend tout type de dispositif réalisé avec des moyens de la microélectronique. Ces dispositifs englobent notamment en plus des dispositifs à finalité purement électronique, des dispositifs micromécaniques ou électromécaniques (MEMS, NEMS...) ainsi que des dispositifs optiques ou optoélectroniques (LED, MOEMS...). Il peut s’agir d’un dispositif destiné à assurer une fonction électronique, optique, mécanique etc. Il peut aussi s’agir d’un produit intermédiaire uniquement destiné à la réalisation d’un autre dispositif microélectronique.
On prévoit également un procédé de réalisation d’un transistor, le procédé comprenant les étapes suivantes :
- former une couche à base d’un matériau diélectrique sur une couche à base d’un matériau II l-V gravé en mettant en œuvre le procédé de formation mentionné ci- dessus. La gravure de la couche II l-V est effectuée de sorte à réaliser une tranchée dans le matériau II l-V gravé. Le dépôt de la couche à base d’un matériau diélectrique est effectué sur au moins sur une partie de la surface gravée de la tranchée de sorte à former un diélectrique de grille.
- remplir la tranchée pour définir au moins une grille du transistor.
On prévoit également un procédé de réalisation d’un transistor comprenant les étapes suivantes :
- Fournir au moins une couche à base d’un matériau II l-V, de préférence lll-N, dite couche II l-V, présentant une face avant,
- Graver au moins une tranchée dans la couche II l-V à partir de la face avant et à travers le masque de sorte à exposer une surface de la couche II l-V dite surface gravée,
- Exposer au moins la surface gravée à un traitement plasma de 02 ou de N2, cette étape étant réalisée à une température Ttraitement avec Ttraitement< 1 00oC,
- Déposer une couche à base d’un matériau diélectrique, dite couche diélectrique, au moins sur une partie de la surface gravée de la tranchée de sorte à former un diélectrique de grille,
- Remplir la tranchée pour définir au moins une grille du transistor.
Ce type de transistor présente une interface améliorée entre la couche lll-V et la couche diélectrique. Ainsi, ce procédé présente une productivité améliorée tout en permettant au transistor d’atteindre des performances élevées.
BREVE DESCRIPTION DES FIGURES
Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les dessins d’accompagnement suivants dans lesquels :
Les figures 1A à 1G illustrent les étapes d’un procédé selon l’un des modes de réalisation de l’invention. La figure 1A illustre la fourniture d’une couche à base d’un matériau lll-V appelée couche lll-V.
La figure 1 B illustre le dépôt d’une éventuelle couche de masquage surmontant la couche lll-V.
La figure 1C représente la formation d’ouvertures dans la couche de masquage afin de constituer un masque de gravure sur la couche lll-V.
La figure 1 D illustre une étape de gravure de la couche lll-V permettant de mettre à jour une surface dite surface gravée de la couche lll-V.
La figure 1 E illustre une étape d’exposition de la surface gravée à un traitement plasma, figuré par un ensemble de flèches orientées vers la surface gravée.
La figure 1 F représente le dépôt d’une couche diélectrique sur la surface gravée.
La figure 1G illustre le retrait de l’éventuel masque.
La figure 2A représente une caractéristique capacité-tension (caractéristique C-V ou encore profilage C-V) d’une capacité MOS (de l’anglais « Metal Oxide Semiconductor », pouvant être traduit par « Métal Oxyde Semi-conducteur ») fabriquée selon un procédé connu de l’art antérieur.
La figure 2B représente une caractéristique C-V d’une capacité MOS fabriquée selon un mode de réalisation du procédé selon l’invention.
La figure 3 synthétise les différentes étapes d’un exemple de procédé de formation selon l’invention. La figure 4 est un graphique illustrant les caractéristiques C-V de capacités MOS réalisées selon un mode de réalisation de l’invention, avec une température de traitement pour l’une de 40°C et pour l’autre de 60°C.
La figure 5A est un graphique représentant la valeur de la tension de bandes plates de capacités MOS réalisées selon un mode de réalisation de l’invention, avec une température de traitement pour l’une de 40°C et pour l’autre de 60°C.
La figure 5B est un graphique représentant la valeur de l’hystérésis de capacités MOS réalisées selon un mode de réalisation de l’invention, avec une température de traitement pour l’une de 40°C et pour l’autre de 60°C.
Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier les épaisseurs des différentes couches ne sont pas représentatives de la réalité.
DESCRIPTION DÉTAILLÉE DE L’INVENTION
Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement :
Selon un mode de réalisation, l’étape de gravure et l’étape de traitement plasma sont effectuées dans un même réacteur.
Selon un exemple, Ttraitement>40oC.
Selon un exemple, Ttraitement<80oC.
Selon un exemple, l’étape de traitement plasma a une durée ttraitement, avec ttraitement^Smin, SOit tfraitement^SOOS, et de préférence tfraitement^Smin SOit ttraitement*' 120S.
Selon un mode de réalisation, le procédé comprend, avant l’étape de dépôt de la couche diélectrique, une étape de nettoyage humide.
Selon un mode de réalisation, l’étape de dépôt de la couche diélectrique est effectuée sous vide.
Selon un exemple, l’étape de gravure comprend une gravure par plasma chloré.
Selon un exemple, l’étape de gravure comprend au moins un cycle de gravure de type ALE.
Selon un exemple, la gravure est effectuée de sorte à graver une épaisseur de matériau lll-V supérieure à 100 nm (10-9 mètres), de préférence supérieure à 500 nm, de préférence supérieure à 1 pm (10-6 mètres), de préférence supérieure à 3 pm.
Selon un exemple, l’étape de traitement plasma est réalisée sous une tension de polarisation Vbias nulle.
Selon un exemple, l’étape de traitement plasma est réalisée en injectant un flux de O2, de N2 ou d’un mélange de O2 et de N2 présentant un débit massique Dfiux compris entre 50sccm et lOOOsccm, de préférence entre lOOsccm et 500sccm.
Selon un exemple, l’étape de traitement plasma est réalisée en injectant un flux de O2, de N2 ou d’un mélange de O2 et de N2 généré par une source de puissance PSOurce comprise entre 1OOW et 4000W, de préférence entre 300W et 1OOOW.
Selon un exemple, le matériau II l-V est l’un parmi le GaN et l’AIGaN.
Selon un exemple, le matériau diélectrique est l’un parmi l’AIN, l’AI2O3 et l’HfO2.
Il est précisé que, dans le cadre de la présente invention, les termes « sur », « surmonte », « recouvre », « sous-jacent », en « vis-à-vis » et leurs équivalents ne signifient pas forcément « au contact de ». Ainsi par exemple, le dépôt, le report, le collage, l’assemblage ou l’application d’une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l’une de l’autre, mais signifie que la première couche recouvre au moins partiellement la deuxième couche en étant, soit directement à son contact, soit en étant séparée d’elle par au moins une autre couche ou au moins un autre élément.
Une couche peut par ailleurs être composée de plusieurs sous-couches d’un même matériau ou de matériaux différents.
On entend par un substrat, une couche, un dispositif, « à base » d’un matériau M, un substrat, une couche, un dispositif comprenant ce matériau M uniquement ou ce matériau M et éventuellement d’autres matériaux, par exemple des éléments d’alliage, des impuretés ou des éléments dopants. Ainsi un matériau à base d’un matériau lll-N peut comprendre un matériau lll-N additionné de dopants. De même, une couche à base de GaN comprend typiquement du GaN et des alliages d’AIGaN ou d’InGaN.
Le terme « matériau lll-V » fait référence à un semi-conducteur composé d’un ou plusieurs éléments de la colonne 111 et de la colonne V du tableau périodique de Mendeleïev. On compte parmi les éléments de la colonne III le bore, le gallium, l’aluminium ou encore l’indium. La colonne V contient par exemple l’azote, l’arsenic, l’antimoine et le phosphore.
On entend par « gravure sélective vis-à-vis de » ou « gravure présentant une sélectivité vis-à-vis de » une gravure configurée pour enlever un matériau A ou une couche A vis-à-vis d’un matériau B ou d’une couche B, et présentant une vitesse de gravure du matériau A supérieure à la vitesse de gravure du matériau B. La sélectivité est le rapport entre la vitesse de gravure du matériau A sur la vitesse de gravure du matériau B. La sélectivité entre A et B est notée SA: B. Un repère, de préférence orthonormé, comprenant les axes x, y, z est représenté en figure 1A. Ce repère est applicable par extension aux autres figures.
Dans la présente demande de brevet, on parlera préférentiellement d’épaisseur pour une couche et de hauteur pour une structure ou un dispositif. L’épaisseur est prise selon une direction normale au plan d’extension principal de la couche, et la hauteur est prise perpendiculairement au plan de base XY. Ainsi, une couche présente typiquement une épaisseur selon z, lorsqu’elle s’étend principalement le long d’un plan XY, et un élément en saillie, par exemple une tranchée d’isolation, présente une hauteur selon z. Les termes relatifs « sur », « sous », « sous-jacent » se réfèrent préférentiellement à des positions prises selon la direction z.
Les étapes du procédé telles que revendiquées s’entendent au sens large et peuvent éventuellement être réalisées en plusieurs sous-étapes.
Un exemple de procédé de réalisation va maintenant être décrit en référence aux figures 1A à 1G et à la figure 3. Ce procédé permet d’obtenir la structure illustrée en figure 1G, comprenant une interface 1000 entre une couche de matériau lll-V gravé 100 et une couche de diélectrique 200.
Comme illustré en figure 1A, une première étape consiste à fournir une couche 100 à base d’au moins un matériau lll-V, de préférence à base d’au moins un matériau lll-N. Typiquement, ce matériau est à base de GaN. Cette couche est appelée couche lll-V 100. La couche lll-V 100 présente une face supérieure 101 et une face inférieure 102 s’étendant toutes les deux principalement dans le plan XY du repère orthogonal XYZ. Elle présente selon la direction z une épaisseur e o.
La couche lll-V 100 peut être formée d’une couche homogène, typiquement d’un unique matériau. Alternativement, la couche lll-V 100 peut être formée d’un empilement de couches en matériau lll-N, certaines au moins de ces couches présentant une composition différente. Par exemple, la couche lll-V 100 peut être formée d’une ou plusieurs couches de GaN et d’une ou plusieurs couches de GaN dopé P, d’AIGaN, d’AIN et/ou d’InGaN. Typiquement la couche lll-V 100 peut être formés d’un ensemble d’une ou plusieurs couches de GaN et d’une couche d’AIGaN surmontant cet ensemble. Tel est par exemple le cas dans certains transistors de type HEMT.
La couche lll-V 100 peut reposer sur un substrat, typiquement un substrat de support ou de croissance. Un tel substrat n’est pas représenté sur les figureslA à 1G. Une ou plusieurs couches intermédiaires peuvent être disposées entre le substrat et la face inférieure 102 de la couche lll-V 100. Il peut notamment s’agir d’une couche de nucléation.
Une deuxième étape consiste à graver au moins une partie de la couche lll-V 100 à partir de sa face supérieure 101 et sur une épaisseur egravure. Cette étape est représentée par le bloc 31 de la figure 3. La gravure est avantageusement effectuée de sorte à graver la couche lll-V 100 sur une épaisseur egravure supérieure à 100 nm (10-9 mètres), de préférence supérieure à 500 nm, de préférence supérieure à 1 pm (10-6 mètres), de préférence supérieure à 3 pm. Afin de graver certaines zones seulement de la couche lll-V 100, on peut prévoir de former un masque 310 surmontant la couche lll-V 100, comme illustré à la figure 1C. La présence de ce masque 310 n’est cependant pas obligatoire pour mettre en œuvre le procédé de gravure décrit ci-dessous. Selon un exemple, le masque 310 est disposé directement au contact de la face supérieure 101 de la couche lll-V 100. Le masque 310 est par exemple formé par lithographie d’une couche de masquage 300 déposée ou reportée sur la couche lll-V 100, comme illustré à la figure 1 B. De préférence, le masque 310 est un masque dur. Il est de préférence à base d’un polymère, par exemple d’une résine, ou d’un diélectrique. Il est par exemple formé à base de SiC>2 ou de SixNy avec x et y entiers non nuis. Le masque dur 310 peut par exemple être formé par l’un des matériaux suivants, ou un mélange de plusieurs des matériaux suivants : Si N , SialXL, SiOCN, SiCBN. Le masque 310 présente au moins une ouverture 311 , comme illustré en figure 1C, au travers de laquelle est réalisée la gravure de la couche lll-V 100.
La gravure peut être une gravure sèche ou humide. Par exemple, il peut s’agir d’une étape de gravure plasma en chimie chlorée ou fluorocarbonée. Cette étape de gravure peut être réalisée dans un réacteur de gravure ionique réactive RIE (de l’anglais « Reactive Ion Etching »), de préférence un réacteur plasma à couplage inductif ICP (de l’anglais « Inductively Coupled Plasma »). Il est également possible de mettre en œuvre un procédé de gravure cyclique auto-limitante tel que l’ALE (« Atomic Layer Etching », terme anglais pouvant être traduit par « gravure de couche atomique »), seul ou en complément d’une gravure plasma classique. Un tel procédé est généralement constitué d’un ou plusieurs cycles comprenant les étapes suivantes :
- Une étape de modification d’une partie de la couche à graver se trouvant préférentiellement en surface de cette même couche, par exemple une chlorination auto-limitante par exposition à un plasma de Ch/BCh,
- Une gravure de la partie de la couche à graver ainsi modifiée sélectivement au reste de la couche à graver, par exemple à l’aide d’un plasma à base d’Ar et sous une tension de polarisation non nulle.
Les procédés de gravure cyclique auto-limitante permettent de limiter significativement l’endommagement de la couche gravée. En synergie avec l’étape de traitement plasma qui sera décrite plus loin, une étape de gravure de la couche lll-V 100 via un tel procédé permet d’obtenir une qualité d’interface 1000 encore améliorée. Il est cependant tout à fait possible que l’étape de gravure de la couche lll-V 100 se limite à une gravure plasma classique.
Les techniques de gravure mentionnées ci-dessus sont données à titre d’exemples mais ne constituent en aucun cas une liste exhaustive des techniques envisageables.
L’étape de gravure venant d’être décrite permet d’exposer une surface dite surface gravée 103 de la couche lll-V 100, comme représenté à la figure 1 D. Selon un exemple, cette gravure permet par exemple de former une tranchée dans la couche lll-V 100.
Une troisième étape consiste en l’exposition de la surface gravée 103 à un traitement comme représenté à la figure 1 E. Le traitement est figuré sur ce schéma par les flèches verticales orientées vers la surface gravée 103. Ce traitement est par un plasma à base de dioxygène (O2) et/ou de diazote (N2). Cette étape est représentée par le bloc 32 de la figure 3. Elle est avantageusement réalisée dans la même chambre que l’étape de gravure de la couche lll-V 100. Il s’agit préférentiellement d’un réacteur ICP. Réaliser l’étape de traitement plasma in situ permet de limiter les contaminations dues à la remise à l’air des échantillons et d’améliorer la productivité. Cela présente également un avantage en lien avec les défauts structurels induits par l’étape de gravure. En effet, suite à l’étape de gravure, la surface gravée 103 constitue une surface réactive qui, lors d’une remise à l’air, réagit avec l’air pour former des défauts. Par exemple, des lacunes provoquées par la gravure au niveau de la surface gravée 103 peuvent être comblées par des contaminants présents dans l’air, tels que des contaminants à base de carbone ou d’oxygène. Ces derniers constituent alors des pièges pouvant gêner l’étape de dépôt d’un diélectrique qui sera détaillée plus avant et/ou altérer les performances électroniques d’un dispositif obtenu après des étapes subséquentes supplémentaires. Soumettre la surface gravée 103 au traitement plasma in situ et avant toute remise à l’air de l’échantillon permet de combler ces lacunes par des éléments avantageux fournis par le plasma, et ainsi de limiter le comblement de ces mêmes lacunes par des éléments présents dans l’air. Par exemple, les lacunes d’azote d’une surface gravée 103 à base de GaN peuvent être comblées par des atomes d’azote fournis par un traitement plasma à base de N2.
Il est cependant possible de réaliser le traitement plasma dans une chambre distincte de celle utilisée pour la gravure de la couche lll-V 100.
Le flux de O2 ou de N2 est généré dans la chambre de traitement par une source dont la puissance est comprise entre 100W et 4000W, de préférence entre 300W et 1000W. La puissance du flux est un paramètre ayant un impact direct sur la réactivité du plasma formé. Dans le cadre de la présente invention, on cherche à obtenir un plasma très réactif chimiquement afin d’assurer la bonne reconstitution de la surface gravée 103, et ce dans des temps de traitements réduits. Cela se caractérise notamment par une forte concentration en radicaux réactifs, et une quantité d’ions limitée. Augmenter la puissance du flux permet d’augmenter la quantité de radicaux réactifs, mais a également pour impact d’augmenter la densité d’ions. Les valeurs préférentielles mentionnées constituent ainsi un bon compromis. Le flux peut être pur ou bien être mélangé à d’autres gaz minoritaires. Par exemple, il peut s’agir d’un flux composé de N2 et de O2, de N2 et de Ar, ou encore de O2 et de Ar. Le débit des espèces est avantageusement compris entre 50 sccm et 1000 sccm (centimètre cube par minute), de préférence entre 100 sccm et 500 sccm. La durée de cette étape de traitement plasma est avantageusement comprise entre quelques secondes, de préférence 30s, et plusieurs centaines de secondes. La tension de polarisation (bias voltage) est de préférence nulle. En effet, opter pour une tension de polarisation non nulle, combiné au fait que le plasma contienne des ions, augmente le risque de dégradation.
L’étape de traitement plasma se déroule à une température inférieure à 100°C et non à haute température, comme c’est le cas pour les techniques courantes de recristallisation d’une couche gravée. Cette condition de traitement a permis d’améliorer dans des proportions inattendues la qualité de l’interface 1000. Ce bas niveau de température permet notamment d’obtenir une interface 1000 stabilisée après l’étape de traitement plasma. Cela permet d’améliorer la robustesse du procédé et donc la qualité de l’interface tout en améliorant la productivité. De plus, dans le cas d’un traitement plasma à base de O2, le travail à basse température permet d’éviter une oxydation non désirée sur la surface gravée 103.
De préférence, la température de traitement, i.e. la température du porte-substrat sur lequel repose la couche lll-V 100 dans la chambre de traitement plasma est supérieure à 20°C. De préférence, elle est inférieure à 90°C. Avantageusement, elle est comprise entre 40°C et 80°C de préférence entre 60°C et 80°C. Augmenter la température permet notamment d’améliorer la réactivité de la surface gravée 103 et donc d’optimiser la reconstruction structurelle de la couche lll-V 100.
De façon avantageuse mais facultative, on prévoit, après l’étape d’exposition au traitement plasma, un nettoyage humide de la surface gravée 103 de la couche lll-V 100. Ce nettoyage est avantageusement à base de HCl, de H F ou d’un mélange de HCl et de HF. Cette étape permet de nettoyer la surface gravée en prévision du dépôt d’une couche diélectrique 200 et constitue un complément au traitement plasma. Elle permet d’améliorer encore les propriétés électriques de l’interface entre la couche lll-V 100 gravée et la couche diélectrique 200. Ces propriétés électriques sont améliorées dans une mesure surprenante. Cette étape de nettoyage est réalisée à l’extérieur du réacteur ayant permis la gravure de la couche lll-V 100. Cette étape facultative est représentée par le bloc 33, dessiné en pointillés, de la figure 3.
Une quatrième étape, représentée à la figure 1 F et par le bloc 34 de la figure 3, consiste en le dépôt d’une couche à base d’un matériau diélectrique au moins sur la surface gravée 103 de la couche lll-V 100. Cette couche est appelée couche diélectrique 200. De préférence, elle est constituée d’un matériau diélectrique pris parmi l’un des matériaux suivants, ou d’un mélange de ceux-ci : l’AIN , l’AfeOs, l’HfCh. De préférence, le dépôt de la couche diélectrique 200 est réalisé par ALD (acronyme anglais de « Atomic Layer Deposition », pouvant être traduit par « dépôt de couche atomique »). Il peut s’agir d’un procédé d’ALD thermique ou plasma. Dans le cas particulier où la couche diélectrique 200 est une couche d’ALCh et où le dépôt est réalisé par ALD thermique, le précurseur à base d’oxygène peut être de l’eau (H2O) ou de l’ozone (O3), et le précurseur à base d’aluminium peut être du trimethylaluminum (TMA). Si le dépôt est réalisé par ALD plasma, le précurseur à base d’oxygène peut être un plasma à base de dioxygène (O2). Le dépôt de la couche diélectrique 200 est de préférence réalisé sous vide afin d’éviter les contaminations.
La zone de contact entre la face inférieure 202 de la couche diélectrique 200 et la surface gravée 103 de la couche lll-V 100 constitue l’interface 1000 entre la couche lll-V 100 et la couche diélectrique 200.
La figure 1G illustre une étape facultative de retrait du masque 310 et de certaines portions de la couche diélectrique 200. Ce retrait peut avoir lieu avant ou après l’étape d’exposition de la surface gravée 103 au traitement plasma et avant ou après l’étape de dépôt de la couche diélectrique 200. Ce retrait peut par exemple être concomitant à l’étape de nettoyage. Dans ce cas, on utilise de préférence un solvant à base de HF ou de HCl et de HF. Avantageusement, le masque 310 est conservé jusqu’à l’étape d’exposition au traitement plasma, au cours de laquelle il peut à nouveau jouer le rôle de masque. Le masque 310 peut également être conservé jusqu’à l’étape de dépôt de la couche diélectrique 200, comme illustré sur la figure 1 F.
Les figures 2A et 2B illustrent un des avantages procurés par le procédé selon l’invention. Le graphique présenté en figure 2A est une caractéristique C-V (de l’anglais « Capacitance-Voltage », pouvant être traduit en français par « capacité-tension ») d’une capacité MOS comprenant une interface entre une couche de GaN gravé et une couche d’AhOa et obtenue par un procédé n’incluant pas de traitement plasma subséquent à la gravure de la couche de GaN. Le graphique présenté en figure 2B est une caractéristique C-V d’une capacité MOS ayant été conçue par le même procédé et avec les mêmes matériaux, mais dont la couche de GaN gravé a subi un traitement plasma dans un réacteur ICP ainsi qu’un nettoyage humide à base de HCl, conformément à l’un des modes de réalisation de l’invention. Sur chacune des deux figures 2A et 2B, la caractéristique C-V a été relevée pour différentes fréquences du signal alternatif appliqué à la capacité MOS étudiée.
On remarque que, notamment à basse fréquence (voir notamment la caractéristique à 5 kHz) et à haute fréquence (voir notamment la caractéristique à 500 kHz), la capacité MOS caractérisée à la figure 2A présente de moins bonnes performances que la capacité MOS caractérisée à la figure 2B. Les pentes des caractéristiques pour chacune des fréquences étudiées sont en effet plus faibles que leurs équivalentes sur la figure 2B, traduisant un passage moins rapide du régime d’accumulation au régime d’inversion en réponse à une variation de tension. La comparaison des figures 2A et 2B met donc en lumière une nette amélioration grâce au procédé selon l’invention des performances des composants électroniques comprenant une interface matériau II l-V gravé/diélectrique.
Les figures 4, 5A et 5B illustrent le fait que, comme exprimé précédemment, le choix de la température de traitement permet d’optimiser les performances des dispositifs réalisés selon l’invention. Le graphique présenté en figure 4 est une caractéristique C-V d’une capacité MOS comprenant une interface entre un diélectrique et un matériau II l-V obtenue par mise en œuvre d’un mode de réalisation du procédé selon l’invention, et ce pour deux températures de traitement distinctes : 40°C et 60°C. Les figures 5A et 5B illustrent la valeur de la tension de bandes plates Vfb et de l’hystérésis AVfb pour chacun de ces deux échantillons. On observe que la capacité MOS ayant subi un traitement à une température de 60°C présente de bien meilleures performances électriques que celle dont la température de traitement était de 40°C. Notamment, sa tension de bande plates est bien supérieure (environ 1 ,61V contre 1 ,35V pour Ttraitement=40°C) tandis que son hystérésis est nettement inférieure (environ 0,56V contre 0,65V pourTtraitement=40°C). Augmenter dans une certaine mesure la température de traitement lors de l’étape de traitement plasma permet donc une nette amélioration des performances du dispositif, ce qui s’explique par une meilleure résorption des défauts de surface.
Il a été remarqué cependant que, de façon surprenante, pour des températures allant au-delà de 80°C, les performances des capacités MOS se dégradaient fortement et rapidement. Cela illustre le fait que traiter un échantillon à haute voire très haute température en espérant une meilleure recristallisation, comme cela est couramment réalisé, n’est pas toujours opportun. Une recristallisation trop rapide peut au contraire figer des défauts structurels, notamment en surface, induisant ainsi une dégradation des performances des dispositifs. Ces résultats illustrent ainsi l’optimisation de la reconstruction structurelle de la couche lll-V dans la plage 60°C-80°C.
Un avantage de la solution proposée par l’invention est que les étapes d’exposition à un traitement plasma de la couche lll-V 100 gravée et de dépôt d’une couche diélectrique 200 peuvent être réalisées après n’importe quel type de gravure et pour n’importe quel matériau lll-V. Le procédé selon l’invention constitue donc une solution que l’on pourrait qualifier d’universelle contre le problème de la qualité des interfaces entre un matériau III- V gravé et un diélectrique. Une telle adaptabilité permet de plus une certaine standardisation des procédés de fabrication de composants électroniques dans lesquels le procédé selon l’invention peut être intégré.
Un autre avantage de la solution proposée est que l’étape de traitement plasma est une étape rapide pouvant de plus être réalisée immédiatement après l’étape de gravure, dans le même réacteur. Le procédé selon l’invention peut ainsi être intégré à un procédé de fabrication de dispositifs microélectroniques sans altérer la productivité.
À travers les différents modes de réalisation décrits ci-dessus, il apparaît clairement que l’invention propose une solution efficace pour améliorer la productivité de la formation d’une interface entre une couche de matériau lll/V gravé et une couche diélectrique tout en assurant une bonne qualité de cette interface.
Le procédé proposé est particulièrement avantageux pour des applications puissance, telles que des transistors de puissance ou des LED ou pLED. Dans ce cas, l’épaisseur de matériau lll-V à graver, tel que le GaN, peut être d’une centaine de nanomètres à plusieurs microns.
L’invention n’est pas limitée aux modes de réalisations précédemment décrits et s’étend à tous les modes de réalisation couverts par son esprit.

Claims

REVENDICATIONS
1. Procédé de formation d’une couche à base d’un matériau diélectrique sur une couche à base d’un matériau lll-V gravé, le procédé comprenant au moins les étapes suivantes :
• Fournir au moins une couche à base d’un matériau lll-V, de préférence lll-N, dite couche lll-V (100), présentant une face avant (101),
• Graver au moins une partie de la couche lll-V (100) à partir de la face avant (101) de sorte à exposer une surface de la couche lll-V dite surface gravée (103),
• Exposer au moins la surface gravée (103) à un traitement plasma de O2, de N2 ou d’un mélange de O2 et de N2, cette étape étant réalisée à une température Traitement comprise entre 60°C et 80°C,
• Déposer une couche à base d’un matériau diélectrique, dite couche diélectrique (200), au moins sur la surface gravée.
2. Procédé selon la revendication précédente dans lequel l’étape de gravure et l’étape de traitement plasma sont effectuées dans un même réacteur.
3. Procédé selon l’une quelconque des revendications précédentes dans lequel l’étape de traitement plasma a une durée traitement, avec ttraitement<5m in et de préférence ttraitement^S 0 i H .
4. Procédé selon l’une quelconque des revendications précédentes comprenant en outre, avant l’étape de dépôt de la couche diélectrique, une étape de nettoyage humide.
5. Procédé selon l’une quelconque des revendications précédentes dans lequel l’étape de dépôt de la couche diélectrique est effectuée sous vide.
6. Procédé selon l’une quelconque des revendications précédentes dans lequel l’étape de gravure comprend une gravure par plasma chloré.
7. Procédé selon l’une quelconque des revendications précédentes dans lequel l’étape de gravure comprend au moins un cycle de gravure de type ALE.
8. Procédé selon l’une quelconque des revendications précédentes dans lequel l’étape de traitement plasma est réalisée sous une tension de polarisation Vbias nulle.
9. Procédé selon l’une quelconque des revendications précédentes dans lequel la gravure est effectuée de sorte à graver une épaisseur de matériau lll-V supérieure à 100 nm (10-9 mètres), de préférence supérieure à 500 nm, de préférence supérieure à 1 pm (10’ 6 mètres), de préférence supérieure à 3 pm.
10. Procédé selon l’une quelconque des revendications précédentes dans lequel l’étape de traitement plasma est réalisée en injectant un flux de O2, de N2 ou d’un mélange de O2 et de N2, présentant un débit massique Dfiux compris entre 50sccm et lOOOsccm, de préférence entre lOOsccm et 500sccm.
11. Procédé selon l’une quelconque des revendications précédentes dans lequel l’étape de traitement plasma est réalisée en injectant un flux de O2, de N2 ou d’un mélange de O2 et de N2 généré par une source de puissance Psource comprise entre 100W et 4000W, de préférence entre 300W et 1000W.
12. Procédé selon l’une quelconque des revendications précédentes dans lequel le matériau II l-V est l’un parmi le GaN et l’AIGaN.
13. Procédé selon l’une quelconque des revendications précédentes dans lequel le matériau diélectrique est l’un parmi l’AIN, l’AhOa et l’HfO2.
14. Procédé de réalisation d’un dispositif microélectronique comprenant la formation d’une couche à base d’un matériau diélectrique (200) sur une couche (100) à base d’un matériau II l-V gravé en mettant en œuvre le procédé selon l’une quelconque des revendications précédentes, le dispositif microélectronique étant pris parmi un transistor et une LED.
15. Procédé de réalisation d’un dispositif microélectronique selon la revendication précédente dans lequel :
• le dispositif microélectronique est un transistor,
• la gravure de la couche II l-V (100) est effectuée de sorte à réaliser une tranchée dans le matériau II l-V gravé,
• le dépôt de la couche à base d’un matériau diélectrique (200) est effectué sur au moins sur une partie de la surface gravée de la tranchée de sorte à former un diélectrique de grille, le procédé comprenant, après la formation de la couche diélectrique (200), l’étape suivante :
• remplir la tranchée pour définir au moins une grille du transistor.
EP23723565.0A 2022-05-05 2023-05-04 Procédé de formation d'une couche à base d'un matériau diélectrique sur une couche à base d'un matériau iii-v gravé Pending EP4519907A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2204258A FR3135346A1 (fr) 2022-05-05 2022-05-05 Procédé de formation d’une couche à base d’un matériau diélectrique sur une couche à base d’un matériau III-V gravé
PCT/EP2023/061856 WO2023213971A1 (fr) 2022-05-05 2023-05-04 Procédé de formation d'une couche à base d'un matériau diélectrique sur une couche à base d'un matériau iii-v gravé

Publications (1)

Publication Number Publication Date
EP4519907A1 true EP4519907A1 (fr) 2025-03-12

Family

ID=82482639

Family Applications (1)

Application Number Title Priority Date Filing Date
EP23723565.0A Pending EP4519907A1 (fr) 2022-05-05 2023-05-04 Procédé de formation d'une couche à base d'un matériau diélectrique sur une couche à base d'un matériau iii-v gravé

Country Status (6)

Country Link
US (1) US20250294920A1 (fr)
EP (1) EP4519907A1 (fr)
JP (1) JP2025515386A (fr)
CN (1) CN119301733A (fr)
FR (1) FR3135346A1 (fr)
WO (1) WO2023213971A1 (fr)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4479222B2 (ja) * 2002-11-22 2010-06-09 沖電気工業株式会社 化合物半導体層の表面処理方法及び半導体装置の製造方法
JP6767411B2 (ja) * 2018-03-06 2020-10-14 株式会社東芝 半導体装置、電源回路、及び、コンピュータ

Also Published As

Publication number Publication date
WO2023213971A1 (fr) 2023-11-09
FR3135346A1 (fr) 2023-11-10
CN119301733A (zh) 2025-01-10
US20250294920A1 (en) 2025-09-18
JP2025515386A (ja) 2025-05-14

Similar Documents

Publication Publication Date Title
EP1290721B1 (fr) Procede de preparation d&#39;une couche de nitrure de gallium
EP3144973B1 (fr) Procédé de formation des espaceurs d&#39;une grille d&#39;un transistor
FR3013503A1 (fr) Procede de gravure selective d’un masque dispose sur un substrat silicie
FR2501909A1 (fr) Procede d&#39;attaque par l&#39;hydrogene de semiconducteurs et d&#39;oxydes de semiconducteurs
EP3107125B1 (fr) Procédé de formation des espaceurs d&#39;une grille d&#39;un transistor
FR3102771A1 (fr) Procédé de collage de deux surfaces hydrophiles
EP3127142A1 (fr) Procédé de fabrication d&#39;une plaque de semi-conducteur adaptée pour la fabrication d&#39;un substrat soi, et plaque de substrat soi ainsi obtenue
FR3052911A1 (fr) Procede de formation des espaceurs d&#39;une grille d&#39;un transistor
EP2795668B1 (fr) Procede de fabrication d&#39;un empilement mos sur un substrat en diamant
EP3506336B1 (fr) Procédé de gravure d&#39;une couche diélectrique tridimensionnelle
EP3384521B1 (fr) Procédé permettant d&#39;obtenir sur un substrat cristallin une couche semi-polaire de nitrure
EP3671815B1 (fr) Procédé de gravure d&#39;une couche diélectrique tridimensionnelle
EP3671814B1 (fr) Procédé de gravure d&#39;une couche diélectrique
EP4519907A1 (fr) Procédé de formation d&#39;une couche à base d&#39;un matériau diélectrique sur une couche à base d&#39;un matériau iii-v gravé
FR3100923A1 (fr) Procédé de gravure d’une couche à base d’un matériau III-V
EP4053884B1 (fr) Procédé de gravure d&#39;une couche diélectrique tridimensionnelle
EP4053883B1 (fr) Procédé de gravure d&#39;une couche diélectrique tridimensionnelle
EP4341984A1 (fr) Procédé de préparation d&#39;un composant microélectronique comprenant une couche à base d&#39;un matériau iii-v
EP4111490A1 (fr) Procédé de réalisation d&#39;une couche à base de nitrure d&#39;aluminium (aln) sur une structure à base de silicium ou de matériaux iii-v
FR3112422A1 (fr) Procédé de réalisation d’une couche diélectrique sur une structure en matériaux III-V
FR2793264A1 (fr) Procede de nettoyage d&#39;une surface de substrat de silicium et application a la fabrication de composants electroniques integres

Legal Events

Date Code Title Description
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: UNKNOWN

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE INTERNATIONAL PUBLICATION HAS BEEN MADE

PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: REQUEST FOR EXAMINATION WAS MADE

17P Request for examination filed

Effective date: 20241022

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC ME MK MT NL NO PL PT RO RS SE SI SK SM TR

DAV Request for validation of the european patent (deleted)
DAX Request for extension of the european patent (deleted)