EP4002367A1 - Method for managing an operation for modifying the saved contents of a memory device, and corresponding memory device - Google Patents

Method for managing an operation for modifying the saved contents of a memory device, and corresponding memory device Download PDF

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EP4002367A1
EP4002367A1 EP21205445.6A EP21205445A EP4002367A1 EP 4002367 A1 EP4002367 A1 EP 4002367A1 EP 21205445 A EP21205445 A EP 21205445A EP 4002367 A1 EP4002367 A1 EP 4002367A1
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EP
European Patent Office
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processing unit
auxiliary
memory device
communication
brx
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP21205445.6A
Other languages
German (de)
French (fr)
Inventor
Gilles Dionis
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
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Pending legal-status Critical Current

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Definitions

  • the invention relates to microelectronics, in particular memory devices and more particularly to the management of the modification of the content of their memory plane, for example during a write operation.
  • the invention applies to all types of memories, in particular but not limited to non-volatile memories of the electrically erasable and programmable type (EEPROM memories) or even flash memories.
  • EEPROM memories electrically erasable and programmable type
  • flash memories even flash memories.
  • a modification of the content of the memory plane generally includes a write operation in this memory plane, but also according to the vocabulary used for different types of memories, a write cycle (erasing step followed by a programming step) of an EEPROM memory or else a programming (write-erase cycle) of a flash memory.
  • a memory device when used in an application in which it is connected to a processing unit, for example a microprocessor or a microcontroller, the only way to know if the memory is available again after the command of an operation modifying the content of its memory plane (writing, erasing or programming) is to use the resources of the microprocessor to check the state of the memory.
  • a processing unit for example a microprocessor or a microcontroller
  • the microprocessor can internally trigger a time counter when the write command is issued.
  • the value of this counter depends on the characteristics of the memory. When the counter has reached its maximum counting value, the write operation is then deemed to have been carried out.
  • the microprocessor can carry out a so-called "polling" operation according to an Anglo-Saxon name well known to those skilled in the art, consisting in interrogating the memory to know the logical state of certain control bits so as to determine when the write operation has ended and consequently the memory is again available.
  • the maximum count value is generally taken by default to be greater than the time required to perform the write operation.
  • a method for managing a modification operation for example writing, erasing, programming of the content of the memory array of a memory device coupled to a processing unit.
  • the processing unit for example the microprocessor, does not use its internal resources to determine the end of the modification operation since it is the memory device itself which will inform the processing unit of the end of this operation.
  • the memory device may include an auxiliary pin whose logic state is managed by the processing unit and can be interpreted by the memory device only when said command is communicated by the processing unit.
  • the method advantageously comprises, during the execution of said operation and during the communication of said end information, management of the logic state of said auxiliary pin by the memory device and configuration of the processing unit in auxiliary pin interrupt detection mode.
  • the communication of said end information item then comprises a modification by the memory device of the logic state of said auxiliary pin interpretable by the processing unit as an interrupt.
  • this auxiliary pin is in an input mode and its logic state is managed by the processing unit. .
  • This logic state can be interpreted by the memory device.
  • this auxiliary pin will go into an output mode and be used to indicate to the processing unit the end of the write operation.
  • the memory device which will itself manage the logic state of this auxiliary pin and modify its logic state (create a falling edge for example) once the write operation (for example) finished.
  • the processing unit then configured in interrupt mode, will detect this interruption and conclude therefrom that the write operation is terminated and that the memory is again available.
  • microprocessor simply has to manage an interrupt on the line connecting the auxiliary pin to the processing unit.
  • the memory device is coupled to the processing unit by a communication medium supporting a serial communication protocol.
  • This serial communication protocol comprises a clock signal line and at least one data signal line as well as an auxiliary line connecting said processing unit to said auxiliary pin.
  • this auxiliary line is distinct from the clock signal line and from said at least one data line.
  • the clock signal line and the data line(s) should not be used as an auxiliary line because a transition on these lines could be interpreted as another event by the other processing unit and/or another memory device connected to the communication medium.
  • the communication medium can support, for example, the I 2 C communication protocol.
  • auxiliary pin the one which receives, during the communication of said command by the processing unit, an auxiliary logic signal prohibiting or authorizing the execution of said operation.
  • This auxiliary pin can thus be the pin commonly designated by those skilled in the art by the acronym /WC receiving the logic signal of the same name.
  • the communication medium can also be a medium supporting the SPI communication protocol.
  • the auxiliary pin may be the one which receives, during the communication of said command by the processing unit, an auxiliary logic signal causing or not causing a pause in the communication between the processing unit and the memory device.
  • this auxiliary pin may for example be that usually known by those skilled in the art under the name “HOLD” receiving the logic signal of the same name.
  • the auxiliary pin can be the one which receives during the communication of said command by the processing unit, an auxiliary logic signal activating or deactivating a protection of the vis memory device. -with respect to said operation.
  • this auxiliary pin can be the one usually known by those skilled in the art by the acronym WP receiving the logic signal of the same name.
  • the memory device can be a non-volatile memory device, for example an EEPROM memory or a flash memory.
  • a memory device comprising a memory array, a command interface configured to be coupled to a processing unit and intended to receive from the processing unit a command for a modification of the content of the memory plan.
  • the memory device also includes an auxiliary interface configured to be coupled to the processing unit.
  • the memory device further comprises processing means configured to execute said operation and communicate to the processing unit via the auxiliary interface, at the end of said operation, information indicating the end of said operation.
  • the auxiliary interface comprises an auxiliary pin whose logic state is intended to be managed by the processing unit and interpretable by the processing means only during the communication of said command by the processing unit. treatment.
  • processing means are configured to, during the execution of said operation and during the communication of said end information, manage the logic state of said auxiliary pin and modify the logic state of the auxiliary pin of so as to generate an interrupt interpretable by the processing unit as said end information.
  • control interface and the auxiliary interface are configured to be coupled to the processing unit by a communication medium configured to support a serial communication protocol and comprising a clock signal line, at least one data signal line and an auxiliary line connecting said processing unit to said auxiliary pin.
  • This auxiliary line is distinct from the clock signal line and from said at least one data line.
  • the auxiliary pin can be the one configured to receive during the communication of said command by the processing unit, an auxiliary logic signal prohibiting or authorizing the execution of said operation.
  • the auxiliary pin can be the one configured to receive during the communication of said command by the processing unit, an auxiliary logic signal causing or not a pause in the communication between the processing unit and the memory device.
  • the auxiliary pin can be the one configured to receive during the communication of said command by the processing unit, an auxiliary logic signal activating or deactivating a protection of the device of memory vis-à-vis said operation.
  • a system comprising a processing unit, for example a microprocessor or a microcontroller, the memory device as defined above, and a communication medium coupling the command interface and the interface auxiliary device to said processing unit.
  • a processing unit for example a microprocessor or a microcontroller
  • the memory device as defined above
  • a communication medium coupling the command interface and the interface auxiliary device to said processing unit.
  • the reference SYS designates a system comprising a processing unit UT, for example a microprocessor or a microcontroller, connected to a memory device DM via a communication medium BS, for example a bus.
  • a processing unit UT for example a microprocessor or a microcontroller
  • the memory device DM here is a non-volatile memory, for example an EEPROM memory or a flash memory, without these examples being limiting.
  • the memory device comprises a memory plane PM intended to store data as well as a command interface INTC and an auxiliary interface BRX.
  • the command interface connected to the bus BS, is intended to receive from the processing unit UT a command for an operation to modify the content of the plan- memory, for example a write operation.
  • Processing means MT are connected between the command interface INTC, the auxiliary interface BRX and the memory plane PM and comprise conventional means configured to execute said operation as well as other means of which an example of structure will be described later. in detail below, intended to communicate to the processing unit UT via the auxiliary interface BRX, at the end of said operation (here the write operation) information indicating the end of this operation.
  • the memory device comprises a pin connected to a supply voltage VCC and another pin connected to a reference voltage VSS, for example ground GND.
  • auxiliary interface BRX can be a pin of the memory device that is usually not used when the memory device is no longer selected by the processing unit.
  • the processing unit communicates the command for the modification operation, here the write command, to the memory device DM.
  • the auxiliary interface BRX is managed by the processing unit UT (step ST200).
  • This auxiliary interface BRX is then in an input mode.
  • the memory device DM executes in step ST21 the operation, in this case the writing of a given to a defined address.
  • step ST200 While in step ST200, the logic state of the auxiliary interface BRX is managed by the processing unit UT and interpretable by the memory device, during the execution ST21 of writing, the logic state of the auxiliary interface BRX is managed this time by the memory device (step ST201) and the processing unit UT is configured in interrupt detection mode IT on the auxiliary interface BRX (step ST202).
  • This auxiliary interface BRX is then in an output mode.
  • the memory device DM communicates (step ST22) to the processing unit via the auxiliary interface BRX, information INFF indicating the end of the write operation.
  • the management of the logic state of the auxiliary pin is always performed by the memory device (step ST220) and the communication of the end information INFF comprises a modification by the memory device DM of the logic state of the auxiliary interface BRX, which can be interpreted by the processing unit UT as an interrupt IT.
  • the detection of this interruption IT by the processing unit indicates to the latter that the write operation is terminated.
  • bus BS is a bus supporting the I 2 C protocol and the SPI protocol.
  • the picture 3 represents an integrated non-volatile memory device of the EEPROM type, capable of communicating on the BS bus of the I 2 C type.
  • the memory device comprises 3 hardware identification pins E0, E1, E2, without this number being limiting.
  • the hardware identification pins E0, E1, E2 are intended to be assigned a respective potential defining an assignment code dedicated to the memory device DM.
  • the assignment of these potentials is carried out in a material way during the integration of the integrated circuit on a card for example.
  • These hardware identification pins E0, E1, E2 are coupled to VCC or VSS. When not connected, these entries are typically read by default to VSS.
  • a coupling to VCC defines a logic signal of value "1" in the assignment code, and a coupling to VSS defines a logic signal of value "0".
  • the memory plane of the memory device DM makes it possible to store digital data in memory locations arranged in rows and columns.
  • a memory location generally comprises a floating-gate transistor capable of physically storing a representation of a digital datum (that is to say a bit), in a conventional manner known per se. Each bit is stored in a memory location and is assigned a respective memory address, the communication of this address allowing the memory to access this memory location in reading or in writing.
  • the integrated memory device DM also comprises a serial data line input/output pin SDA and a serial clock line input pin SCL, as well as an auxiliary pin BRX intended to receive a control signal from writing /WC.
  • serial data line input/output pin SDA and the serial clock line input pin SCL are part of the control interface INTC and the auxiliary pin BRX forms said auxiliary interface.
  • the SDA in/out pin is used to transfer data in or out.
  • the signal applied to the SCL input pin is used to clock the incoming and outgoing signals on the SDA line.
  • the present signal /WC on the auxiliary pin BRX makes it possible to protect the contents of the memory from accidental write operations.
  • write operations are made impossible in the memory when the /WC signal present on the BRX pin is at a high level.
  • Write operations are possible when the /WC signal present on the BRX pin is low or left floating.
  • the I 2 C bus is a well-known serial inter-integrated circuit communication standard.
  • the figure 4 represents the signals of an example of communication carried out on an I 2 C bus.
  • the I 2 C bus has two wires, an SDA serial data line and an SCL serial clock line, which transmit information between devices connected to the I 2 C bus.
  • Each device is recognized by a unique slave address (whether it is for example a microcontroller, a memory or a keyboard interface) and can function as a transmitter or a receiver, depending on the function of the device.
  • the memory device DM can receive data (write for example) or transmit data (read for example).
  • a master is the device that initiates a data transfer on the bus and generates the clock signals to enable this transfer. At this time, any addressed device is considered a slave.
  • the SDA line is a bidirectional line, the data to be communicated via the I 2 C bus are materialized by signals which can have a HIGH level or a LOW level.
  • the SDA line signal During a data transmission, the SDA line signal must be stable during the HIGH period of the clock signal.
  • the HIGH or LOW state of the SDA data line can only change when the clock signal on the SCL line is LOW.
  • All transactions begin with a start condition "START” STT and end with an end condition “STOP” STP.
  • a HIGH to LOW transition on the SDA line while SCL is HIGH defines an STT start condition.
  • a LOW to HIGH transition on the SDA line while SCL is HIGH defines an STP end condition.
  • the HIGH and LOW levels of the signal represent the logic values “1” and “0” respectively.
  • SLADR slave address is sent. This address is coded on 7 bits followed by an eighth bit of direction R/W , a "zero" indicating a transmit (or write) W, a "one” indicating a request for data (or read) R.
  • the data DATAI, DATA2 are transmitted by byte (ie 8 bits) on the SDA line.
  • the number of bytes that can be transmitted per transfer is unlimited. Each byte must be followed by an ACK confirmation bit.
  • the data DATAI, DATA2 are transferred with the most significant bit MSB in the first position.
  • the ACK confirmation bit allows the receiver to signal the sender that the byte was successfully received and another byte can be sent.
  • a data transfer always ends with an STP end condition generated by the master.
  • the first memory address to be accessed in the memory plane is communicated to the memory device immediately after the slave address SLADR.
  • the selection of the memory device on the bus, among several devices connected on this same bus, is well known to those skilled in the art and depends in particular on the type and the memory size of the memory device.
  • the last three least significant bits of the SLADR slave address make it possible to select one EEPROM memory device among several, by comparing the values XXX of said bits and the assignment code associated with each device of EEPROM memory.
  • figure 5 and 6 respectively illustrate an example of writing in the memory device, according to the prior art ( figure 5 ) and according to one mode of implementation and embodiment of the invention ( figure 6 ).
  • the processing unit UT transmits on the line SDA data to be written to an address defined in the memory plane.
  • the signal /WC generated by the processing unit and transmitted on the auxiliary pin BRX is in the low state, which therefore makes the write operation possible.
  • phase D1 Upon receipt of the end condition STP, a phase D1 begins during which the memory device executes the write operation.
  • auxiliary pin BRX is not used and its logic state is not interpreted by the memory device which is, during this phase D1, no longer selected on the bus.
  • the memory device when this end condition STP appears, the memory device generates a rising edge FM on the auxiliary signal /WC so as to change the logic state of this signal to the high state.
  • the memory device again switches the logic state of the auxiliary signal /WC to the low state .
  • a falling edge is therefore generated, which is interpreted by the processing unit as an interruption IT signifying the end of the write operation and corresponding to the end information item INFF.
  • the FM rising edge of the /WC signal was not interpreted by the processing unit as being an interruption because the latter was configured to detect as an interruption, the falling edges of the signal /WC.
  • the example circuit very schematic, illustrated on the figure 7 , allows management of the logic state of the signal delivered to the auxiliary terminal BRX by the processing means of the memory device during the duration D2.
  • the processing means MT comprise a control module CTRL comprising a PMOS transistor MP1 whose source is connected to the voltage VCC and whose drain is connected to the auxiliary terminal BRX, as well as an NMOS transistor MN1 whose source is connected to ground GND and whose drain is also connected to auxiliary pin BRX.
  • the gate of transistor MP1 is connected to the output of a NAND logic gate, referenced PL1, and the gate of transistor MN1 is connected to the output of a NAND logic gate referenced PL2.
  • a first input of logic gate PL1 and a first input of logic gate PL2 receive a bit referenced BUSY.
  • the second input of logic gate PL1 receives a bit referenced OUTPUT_BUSY and the second input of logic gate PL2 receives the bit OUTPUT_BUSY inverted via an inverter INV1.
  • the OUTPUT_BUSY bit is delivered by a control logic LGC1 while the BUSY bit is delivered by a control logic LGC2.
  • the OUTPUT_BUSY bit is representative of the "input mode” or "output mode” state of the auxiliary pin BRX, i.e. of the equipment which manages its logic state (the processing unit in input mode or the memory device in output mode).
  • the OUTPUT_BUSY bit has the logic value 0 during step ST20 (duration D0) and it takes the logic state 1 when the end condition STP appears.
  • This bit is managed according to the command sent to the memory (“write” signal) and the end of communication condition (corresponding to the deselection of the memory device on the bus) by the processing unit. Those skilled in the art will know how to implement the control logic LGC1 accordingly.
  • the BUSY bit it is a bit usually delivered by the memory to signify that it is or is not available. In other words, as long as the write operation has not started, the BUSY bit is at 0. Then it changes to 1 during the write operation and returns to 0 at the end of the operation of writing.
  • the LGC2 logic is a classical structure logic.
  • the memory device is connected to the processing unit by a bus supporting the SPI protocol.
  • the SPI protocol is well known to those skilled in the art.
  • the memory device comprises four protocol pins respectively connected to the lines SS, MISO, MOSI and SCLK. These protocol pins are part of the command interface.
  • the memory device DM also comprises two auxiliary pins BRX respectively intended to receive from the processing unit UT an auxiliary signal WP and an auxiliary signal HOLD.
  • the auxiliary signal WP is a signal activating or deactivating protection of the memory device with respect to the write operation.
  • the HOLD signal is an auxiliary logic signal causing or not causing a pause in the communication between the processing unit and the memory device.
  • the communication is suspended whereas it is not if the HOLD signal is in the high state.
  • one of these two auxiliary pins can be chosen as the auxiliary interface.
  • the SPI system can be configured to operate with a single master and a single slave, and it can be configured with multiple slaves controlled by a single master. There are two ways to link several slaves to the master. If the master has multiple slave select pins, the slaves can be wired in parallel. If only one slave select pin is available, slaves can be cascaded.
  • the clock signal SCLK synchronizes the output of data bits from the master to the sampling of bits by the slave. One bit of data is transferred every clock cycle, so the data transfer rate is determined by the frequency of the clock signal. SPI communication is always initiated by the master since the master configures and generates the clock signal.
  • the master can choose which slave it wants to communicate with by putting the slave's SS line at a low voltage level. In the inactive state, without transmission, the slave select line is maintained at a high voltage level.
  • the master sends data to the slave bit by bit, serially via the MOSI line.
  • the slave receives the data sent by the master on the MOSI pin.
  • Data sent from master to slave is usually, but not necessarily, sent most significant bit (MSB) first.
  • MSB most significant bit
  • the slave can also send data back to the master via the serial MISO line.
  • Data sent from the slave to the master is usually sent with the least significant bit (LSB) first.
  • LSB least significant bit
  • the data is only valid during the low level of SS.
  • the steps of SPI data transmission are as follows: The master delivers the clock signal; the master drives the SS pin to a low voltage state, which activates the slave; the master sends the bit by bit data to the slave on the MOSI line.
  • the slave reads the bits as it receives them; if a response is needed, the slave returns data bit by bit to the master on the MISO line.
  • the master reads the bits as it receives them.
  • the processing unit is the master on the bus and the memory device is the slave.
  • the figure 9 illustrates a write operation in the memory device DM according to the prior art.
  • the SS selection signal is in the low state and the write command contains the data to be written as well as the address where this data must be written, is communicated on the MOSI line.
  • phase D1 begins during which the actual writing is performed.
  • auxiliary signals HOLD and WP are here in the high state, which means that the communication is not interrupted and that it is possible to write to the memory.
  • This auxiliary signal remains in the low state throughout the duration D2 of the actual write operation.
  • the processing means MT of the memory device cause the auxiliary signal to rise to the high state, generating an interrupt IT interpreted by the processing unit as being the end information INFF of the write operation.
  • the processing unit is configured to be in interrupt detection mode on rising edge.
  • the internal structure of the LGC1 logic is adapted to the signals of the SPI bus.

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Abstract

Procédé de gestion d'une opération de modification du contenu du plan mémoire d'un dispositif de mémoire couplé à une unité de traitement, comprenant une communication (ST20) par l'unité de traitement (UT) au dispositif de mémoire (DM) d'une commande de ladite opération, une exécution (ST21) de ladite opération par le dispositif de mémoire, et à l'issue de ladite opération, une communication (ST22) par le dispositif mémoire lui-même à ladite unité de traitement d'une information (INFF) indiquant la fin de ladite opération.Method for managing an operation for modifying the content of the memory plane of a memory device coupled to a processing unit, comprising a communication (ST20) by the processing unit (UT) to the memory device (DM) d a command of said operation, an execution (ST21) of said operation by the memory device, and at the end of said operation, a communication (ST22) by the memory device itself to said processing unit of a information (INFF) indicating the end of said operation.

Description

L'invention concerne la microélectronique, notamment les dispositifs de mémoire et plus particulièrement la gestion de la modification du contenu de leur plan-mémoire, par exemple lors d'une opération d'écriture.The invention relates to microelectronics, in particular memory devices and more particularly to the management of the modification of the content of their memory plane, for example during a write operation.

L'invention s'applique à tous types de mémoires, en particulier mais non limitativement, les mémoires non volatiles du type électriquement effaçable et programmable (mémoires EEPROM) ou encore les mémoires flash.The invention applies to all types of memories, in particular but not limited to non-volatile memories of the electrically erasable and programmable type (EEPROM memories) or even flash memories.

Une modification du contenu du plan-mémoire englobe d'une façon générale une opération d'écriture dans ce plan-mémoire, mais également selon le vocabulaire utilisé pour différents types de mémoires, un cycle d'écriture (étape d'effacement suivie d'une étape de programmation) d'une mémoire EEPROM ou encore une programmation (cycle écriture-effacement) d'une mémoire flash.A modification of the content of the memory plane generally includes a write operation in this memory plane, but also according to the vocabulary used for different types of memories, a write cycle (erasing step followed by a programming step) of an EEPROM memory or else a programming (write-erase cycle) of a flash memory.

Actuellement, quand un dispositif de mémoire est utilisé dans une application dans laquelle elle est connectée à une unité de traitement, par exemple un microprocesseur ou un microcontrôleur, la seule façon de savoir si la mémoire est à nouveau disponible après la commande d'une opération de modification du contenu de son plan-mémoire (écriture, effacement ou programmation) est d'utiliser les ressources du microprocesseur pour vérifier l'état de la mémoire.Currently, when a memory device is used in an application in which it is connected to a processing unit, for example a microprocessor or a microcontroller, the only way to know if the memory is available again after the command of an operation modifying the content of its memory plane (writing, erasing or programming) is to use the resources of the microprocessor to check the state of the memory.

Plus précisément, selon une première solution, le microprocesseur peut déclencher en interne un compteur temporel lors de l'émission de la commande d'écriture. La valeur de ce compteur dépend des caractéristiques de la mémoire. Lorsque le compteur a atteint sa valeur maximale de comptage, l'opération d'écriture est alors réputée effectuée.More specifically, according to a first solution, the microprocessor can internally trigger a time counter when the write command is issued. The value of this counter depends on the characteristics of the memory. When the counter has reached its maximum counting value, the write operation is then deemed to have been carried out.

Selon une deuxième solution, le microprocesseur peut effectuer une opération dite de « polling » selon une dénomination anglosaxonne bien connue de l'homme du métier, consistant à interroger la mémoire pour connaître l'état logique de certains bits de contrôle de façon à déterminer à quel moment l'opération d'écriture a pris fin et par conséquent la mémoire est à nouveau disponible.According to a second solution, the microprocessor can carry out a so-called "polling" operation according to an Anglo-Saxon name well known to those skilled in the art, consisting in interrogating the memory to know the logical state of certain control bits so as to determine when the write operation has ended and consequently the memory is again available.

Cependant, quelle que soit la solution envisagée, celle-ci nécessite pour le microprocesseur l'utilisation de ressources internes qui ne peuvent pas alors être disponibles pour effectuer d'autres actions. En outre, l'utilisation de ces ressources internes peut ralentir l'application et augmenter la consommation de courant.However, whatever the solution envisaged, this requires the microprocessor to use internal resources which cannot then be available to perform other actions. In addition, the use of these internal resources can slow down the application and increase current consumption.

En outre, en ce qui concerne la première solution mentionnée ci-avant, la valeur maximale de comptage est généralement prise par défaut plus grande que le temps nécessaire pour effectuer l'opération d'écriture.Furthermore, with regard to the first solution mentioned above, the maximum count value is generally taken by default to be greater than the time required to perform the write operation.

Il existe par conséquent un besoin de remédier aux inconvénients mentionnés ci-avant et de proposer une solution permettant à une unité de traitement, par exemple un microprocesseur, de déterminer l'instant de fin d'une opération de modification du contenu du plan-mémoire d'un dispositif de mémoire sans trop impacter son fonctionnement en termes notamment de consommation.There is therefore a need to remedy the drawbacks mentioned above and to propose a solution allowing a processing unit, for example a microprocessor, to determine the end time of an operation for modifying the content of the memory plane. of a memory device without having too much of an impact on its operation in terms of consumption in particular.

Il est également proposé d'apporter une solution qui n'impacte pas l'encombrement surfacique du microprocesseur et du dispositif de mémoire.It is also proposed to provide a solution which does not impact the surface bulk of the microprocessor and of the memory device.

Selon un mode de mise en œuvre et de réalisation, il est proposé que ce soit le dispositif de mémoire lui-même qui informe l'unité de traitement de la fin d'une opération de modification de son contenu mémoire, par exemple une opération d'écriture, en utilisant en particulier une broche du dispositif de mémoire déjà existante.According to one mode of implementation and embodiment, it is proposed that it be the memory device itself which informs the processing unit of the end of an operation for modifying its memory content, for example an operation of writing, in particular using an already existing pin of the memory device.

Selon un aspect, il est ainsi proposé un procédé de gestion d'une opération de modification (par exemple écriture, effacement, programmation) du contenu du plan mémoire d'un dispositif de mémoire couplé à une unité de traitement.According to one aspect, there is thus proposed a method for managing a modification operation (for example writing, erasing, programming) of the content of the memory array of a memory device coupled to a processing unit.

Le procédé selon cet aspect comprend

  • une communication par l'unité de traitement au dispositif de mémoire, d'une commande de ladite opération,
  • une exécution de ladite opération par le dispositif de mémoire, et
  • à l'issue de ladite opération, une communication par le dispositif de mémoire lui-même à ladite unité de traitement d'une information indiquant la fin de ladite opération.
The method according to this aspect comprises
  • communication by the processing unit to the memory device of a command for said operation,
  • an execution of said operation by the memory device, and
  • at the end of said operation, communication by the memory device itself to said processing unit of information indicating the end of said operation.

Ainsi, l'unité de traitement, par exemple le microprocesseur, n'utilise pas ses ressources internes pour déterminer la fin de l'opération de modification puisque c'est le dispositif de mémoire lui-même qui va informer l'unité de traitement de la fin de cette opération.Thus, the processing unit, for example the microprocessor, does not use its internal resources to determine the end of the modification operation since it is the memory device itself which will inform the processing unit of the end of this operation.

Ainsi, on ne ralentit pas l'application et la consommation de courant n'est pas impactée.Thus, the application is not slowed down and current consumption is not impacted.

En pratique, le dispositif de mémoire peut comporter une broche auxiliaire dont l'état logique est géré par l'unité de traitement et interprétable par le dispositif de mémoire uniquement lors de la communication de ladite commande par l'unité de traitement.In practice, the memory device may include an auxiliary pin whose logic state is managed by the processing unit and can be interpreted by the memory device only when said command is communicated by the processing unit.

Dans ce cas, le procédé comprend avantageusement, lors de l'exécution de ladite opération et lors de la communication de ladite information de fin, une gestion de l'état logique de ladite broche auxiliaire par le dispositif de mémoire et une configuration de l'unité de traitement en mode détection d'interruption sur la broche auxiliaire.In this case, the method advantageously comprises, during the execution of said operation and during the communication of said end information, management of the logic state of said auxiliary pin by the memory device and configuration of the processing unit in auxiliary pin interrupt detection mode.

La communication de ladite information de fin comprend alors une modification par le dispositif de mémoire de l'état logique de ladite broche auxiliaire interprétable par l'unité de traitement comme une interruption.The communication of said end information item then comprises a modification by the memory device of the logic state of said auxiliary pin interpretable by the processing unit as an interrupt.

Ainsi, lors de la communication entre l'unité de traitement et le dispositif de mémoire pour l'émission de la commande de ladite opération, cette broche auxiliaire est dans un mode d'entrée et son état logique est géré par l'unité de traitement. Cet état logique est interprétable par le dispositif de mémoire.Thus, during communication between the processing unit and the memory device for issuing the command for said operation, this auxiliary pin is in an input mode and its logic state is managed by the processing unit. . This logic state can be interpreted by the memory device.

Par contre, dès la fin de la commande d'opération de modification du contenu mémorise (qui marque le début de l'opération de modification proprement dite), l'état logique de cette broche auxiliaire n'est plus interprétable par le dispositif de mémoire. En conséquence, cette broche auxiliaire va passer dans une mode de sortie et être utilisée pour indiquer à l'unité de traitement la fin de l'opération d'écriture.On the other hand, from the end of the operation command for modifying the stored content (which marks the start of the actual modification operation), the logic state of this auxiliary pin is no longer interpretable by the memory device . Consequently, this auxiliary pin will go into an output mode and be used to indicate to the processing unit the end of the write operation.

Plus précisément, c'est donc le dispositif de mémoire qui va gérer lui-même l'état logique de cette broche auxiliaire et modifier son état logique (créer un front descendant par exemple) une fois l'opération d'écriture (par exemple) terminée. L'unité de traitement, configurée alors en mode d'interruption, va détecter cette interruption et en conclure que l'opération d'écriture est terminée et que la mémoire est à nouveau disponible.More precisely, it is therefore the memory device which will itself manage the logic state of this auxiliary pin and modify its logic state (create a falling edge for example) once the write operation (for example) finished. The processing unit, then configured in interrupt mode, will detect this interruption and conclude therefrom that the write operation is terminated and that the memory is again available.

On voit donc ici qu'aucune ressource interne du microprocesseur n'a été utilisée, comme indiqué ci-dessus. Le microprocesseur n'a simplement qu'à gérer une interruption sur la ligne connectant la broche auxiliaire à l'unité de traitement.It can therefore be seen here that no internal resource of the microprocessor has been used, as indicated above. The microprocessor simply has to manage an interrupt on the line connecting the auxiliary pin to the processing unit.

Et, puisque l'on utilise une broche déjà existante du dispositif de mémoire, il n'y a aucun surcoût d'encombrement surfacique pour la solution proposée.And, since an already existing spindle of the memory device is used, there is no additional surface space cost for the proposed solution.

Selon un mode de mise en œuvre, le dispositif de mémoire est couplé à l'unité de traitement par un milieu de communication supportant un protocole de communication série.According to one mode of implementation, the memory device is coupled to the processing unit by a communication medium supporting a serial communication protocol.

Ce protocole de communication série comporte une ligne de signal d'horloge et au moins une ligne de signal de données ainsi qu'une ligne auxiliaire connectant ladite unité de traitement à ladite broche auxiliaire.This serial communication protocol comprises a clock signal line and at least one data signal line as well as an auxiliary line connecting said processing unit to said auxiliary pin.

Et, cette ligne auxiliaire est distincte de la ligne de signal d'horloge et de ladite au moins une ligne de données.And, this auxiliary line is distinct from the clock signal line and from said at least one data line.

En effet, il convient de ne pas utiliser comme ligne auxiliaire, la ligne de signal d'horloge et la ou les lignes de données car une transition sur ces lignes pourrait être interprétée comme un autre événement par l'autre unité de traitement et/ou un autre dispositif de mémoire connecté sur le milieu de communication.In fact, the clock signal line and the data line(s) should not be used as an auxiliary line because a transition on these lines could be interpreted as another event by the other processing unit and/or another memory device connected to the communication medium.

Le milieu de communication peut supporter par exemple le protocole de communication I2C.The communication medium can support, for example, the I 2 C communication protocol.

Dans ce cas, on peut choisir comme broche auxiliaire celle qui reçoit lors de la communication de ladite commande par l'unité de traitement, un signal logique auxiliaire interdisant ou autorisant l'exécution de ladite opération.In this case, it is possible to choose as auxiliary pin the one which receives, during the communication of said command by the processing unit, an auxiliary logic signal prohibiting or authorizing the execution of said operation.

Cette broche auxiliaire peut être ainsi la broche couramment désignée par l'homme du métier sous l'acronyme /WC recevant le signal logique du même nom.This auxiliary pin can thus be the pin commonly designated by those skilled in the art by the acronym /WC receiving the logic signal of the same name.

Le milieu de communication peut également être un milieu supportant le protocole de communication SPI.The communication medium can also be a medium supporting the SPI communication protocol.

Dans ce cas, la broche auxiliaire peut être celle qui reçoit lors de la communication de ladite commande par l'unité de traitement un signal logique auxiliaire causant ou non une pause dans la communication entre l'unité de traitement et le dispositif de mémoire.In this case, the auxiliary pin may be the one which receives, during the communication of said command by the processing unit, an auxiliary logic signal causing or not causing a pause in the communication between the processing unit and the memory device.

En d'autres termes, cette broche auxiliaire peut être par exemple celle habituellement connue par l'homme du métier sous la dénomination « HOLD » recevant le signal logique du même nom.In other words, this auxiliary pin may for example be that usually known by those skilled in the art under the name “HOLD” receiving the logic signal of the same name.

En variante, toujours lorsque le protocole de communication est le protocole SPI, la broche auxiliaire peut être celle qui reçoit lors de la communication de ladite commande par l'unité de traitement, un signal logique auxiliaire activant ou désactivant une protection du dispositif de mémoire vis-à-vis de ladite opération.As a variant, still when the communication protocol is the SPI protocol, the auxiliary pin can be the one which receives during the communication of said command by the processing unit, an auxiliary logic signal activating or deactivating a protection of the vis memory device. -with respect to said operation.

En d'autres termes, dans ce cas, cette broche auxiliaire peut être celle habituellement connue par l'homme du métier sous l'acronyme WP recevant le signal logique du même nom.In other words, in this case, this auxiliary pin can be the one usually known by those skilled in the art by the acronym WP receiving the logic signal of the same name.

Le dispositif de mémoire peut être un dispositif de mémoire non volatile, par exemple une mémoire EEPROM ou une mémoire flash.The memory device can be a non-volatile memory device, for example an EEPROM memory or a flash memory.

Selon un autre aspect, il est proposé un dispositif de mémoire comprenant un plan mémoire, une interface de commande configurée pour être couplée à une unité de traitement et destinée à recevoir de la part de l'unité de traitement une commande d'une opération de modification du contenu du plan mémoire.According to another aspect, there is proposed a memory device comprising a memory array, a command interface configured to be coupled to a processing unit and intended to receive from the processing unit a command for a modification of the content of the memory plan.

Le dispositif de mémoire comprend également une interface auxiliaire configurée pour être couplée à l'unité de traitement.The memory device also includes an auxiliary interface configured to be coupled to the processing unit.

Le dispositif de mémoire comprend encore des moyens de traitement configurés pour exécuter ladite opération et communiquer à l'unité de traitement via l'interface auxiliaire, à l'issue de ladite opération, une information indiquant la fin de ladite opération.The memory device further comprises processing means configured to execute said operation and communicate to the processing unit via the auxiliary interface, at the end of said operation, information indicating the end of said operation.

Selon un mode de réalisation, l'interface auxiliaire comporte une broche auxiliaire dont l'état logique est destiné à être géré par l'unité de traitement et interprétable par les moyens de traitement uniquement lors de la communication de ladite commande par l'unité de traitement.According to one embodiment, the auxiliary interface comprises an auxiliary pin whose logic state is intended to be managed by the processing unit and interpretable by the processing means only during the communication of said command by the processing unit. treatment.

Par ailleurs, les moyens de traitement sont configurés pour, lors de l'exécution de ladite opération et lors de la communication de ladite information de fin, gérer l'état logique de ladite broche auxiliaire et modifier l'état logique de la broche auxiliaire de façon à générer une interruption interprétable par l'unité de traitement comme étant ladite information de fin.Furthermore, the processing means are configured to, during the execution of said operation and during the communication of said end information, manage the logic state of said auxiliary pin and modify the logic state of the auxiliary pin of so as to generate an interrupt interpretable by the processing unit as said end information.

Selon un mode de réalisation, l'interface de commande et l'interface auxiliaire sont configurées pour être couplées à l'unité de traitement par un milieu de communication configuré pour supporter un protocole de communication série et comportant une ligne de signal d'horloge, au moins une ligne de signal de données et une ligne auxiliaire connectant ladite unité de traitement à ladite broche auxiliaire.According to one embodiment, the control interface and the auxiliary interface are configured to be coupled to the processing unit by a communication medium configured to support a serial communication protocol and comprising a clock signal line, at least one data signal line and an auxiliary line connecting said processing unit to said auxiliary pin.

Cette ligne auxiliaire est distincte de la ligne de signal d'horloge et de ladite au moins une ligne de données.This auxiliary line is distinct from the clock signal line and from said at least one data line.

Lorsque le milieu de communication est configuré pour supporter le protocole de communication I2C, la broche auxiliaire peut être celle configurée pour recevoir lors de la communication de ladite commande par l'unité de traitement, un signal logique auxiliaire interdisant ou autorisant l'exécution de ladite opération.When the communication medium is configured to support the I 2 C communication protocol, the auxiliary pin can be the one configured to receive during the communication of said command by the processing unit, an auxiliary logic signal prohibiting or authorizing the execution of said operation.

Lorsque le milieu de communication est configuré pour supporter le protocole de communication SPI, la broche auxiliaire peut être celle configurée pour recevoir lors de la communication de ladite commande par l'unité de traitement, un signal logique auxiliaire causant ou non une pause dans la communication entre l'unité de traitement et le dispositif de mémoire.When the communication medium is configured to support the SPI communication protocol, the auxiliary pin can be the one configured to receive during the communication of said command by the processing unit, an auxiliary logic signal causing or not a pause in the communication between the processing unit and the memory device.

En variante, toujours dans le cas d'un protocole de communication SPI, la broche auxiliaire peut être celle configurée pour recevoir lors de la communication de ladite commande par l'unité de traitement, un signal logique auxiliaire activant ou désactivant une protection du dispositif de mémoire vis-à-vis de ladite opération.As a variant, still in the case of an SPI communication protocol, the auxiliary pin can be the one configured to receive during the communication of said command by the processing unit, an auxiliary logic signal activating or deactivating a protection of the device of memory vis-à-vis said operation.

Selon un autre aspect, il est proposé un système comprenant une unité de traitement, par exemple un microprocesseur ou un microcontrôleur, le dispositif de mémoire tel que défini ci-avant, et un milieu de communication couplant l'interface de commande et l'interface auxiliaire du dispositif à ladite unité de traitement.According to another aspect, a system is proposed comprising a processing unit, for example a microprocessor or a microcontroller, the memory device as defined above, and a communication medium coupling the command interface and the interface auxiliary device to said processing unit.

D'autres avantages et caractéristiques de l'invention apparaîtront à la lecture de la description détaillée ci-dessous et à l'étude des dessins annexés qui ne sont pas limitatifs, dans lesquels :

  • [Fig 1]
  • [Fig 2]
  • [Fig 3] et
  • [Fig 4] illustrent schématiquement des modes de mise en œuvre et de réalisation de l'invention,
  • [Fig.5] illustre un art antérieur,
  • [Fig 6]
  • [Fig 7] et
  • [Fig 8] illustrent schématiquement des modes de mise en œuvre et de réalisation de l'invention,
  • [Fig 9] illustre un autre art antérieur,
  • [Fig 10] et
  • [Fig 11] illustrent schématiquement des modes de mise en œuvre et de réalisation de l'invention.
Other advantages and characteristics of the invention will appear on reading the detailed description below and on studying the appended drawings which are not limiting, in which:
  • [ Fig 1 ]
  • [ Fig 2 ]
  • [ Fig.3 ] and
  • [ Fig 4 ] schematically illustrate modes of implementation and embodiment of the invention,
  • [ Fig.5 ] illustrates prior art,
  • [ Fig 6 ]
  • [ Fig 7 ] and
  • [ Fig.8 ] schematically illustrate modes of implementation and embodiment of the invention,
  • [ Fig.9 ] illustrates another prior art,
  • [ Fig. 10 ] and
  • [ Fig.11 ] schematically illustrate modes of implementation and embodiment of the invention.

Sur la figure 1, la référence SYS désigne un système comportant une unité de traitement UT, par exemple un microprocesseur ou un microcontrôleur, connecté à un dispositif de mémoire DM par l'intermédiaire d'un milieu de communication BS, par exemple un bus.On the figure 1 , the reference SYS designates a system comprising a processing unit UT, for example a microprocessor or a microcontroller, connected to a memory device DM via a communication medium BS, for example a bus.

Le dispositif de mémoire DM est ici une mémoire non volatile, par exemple une mémoire EEPROM ou une mémoire flash, sans que ces exemples ne soient limitatifs.The memory device DM here is a non-volatile memory, for example an EEPROM memory or a flash memory, without these examples being limiting.

Le dispositif de mémoire comporte un plan mémoire PM destiné à stocker des données ainsi qu'une interface de commande INTC et une interface auxiliaire BRX.The memory device comprises a memory plane PM intended to store data as well as a command interface INTC and an auxiliary interface BRX.

Comme on le verra plus en détails ci-après, l'interface de commande, connectée sur le bus BS, est destinée à recevoir de la part de l'unité de traitement UT une commande d'une opération de modification du contenu du plan-mémoire, par exemple une opération d'écriture.As will be seen in more detail below, the command interface, connected to the bus BS, is intended to receive from the processing unit UT a command for an operation to modify the content of the plan- memory, for example a write operation.

Des moyens de traitement MT sont connectés entre l'interface de commande INTC, l'interface auxiliaire BRX et le plan-mémoire PM et comportent des moyens classiques configurés pour exécuter ladite opération ainsi que d'autres moyens dont un exemple de structure sera décrit plus en détails ci-après, destinés à communiquer à l'unité de traitement UT via l'interface auxiliaire BRX, à l'issue de ladite opération (ici l'opération d'écriture) une information indiquant la fin de cette opération.Processing means MT are connected between the command interface INTC, the auxiliary interface BRX and the memory plane PM and comprise conventional means configured to execute said operation as well as other means of which an example of structure will be described later. in detail below, intended to communicate to the processing unit UT via the auxiliary interface BRX, at the end of said operation (here the write operation) information indicating the end of this operation.

Enfin, le dispositif de mémoire comporte une broche connectée à une tension d'alimentation VCC et une autre broche connectée à une tension de référence VSS, par exemple la masse GND.Finally, the memory device comprises a pin connected to a supply voltage VCC and another pin connected to a reference voltage VSS, for example ground GND.

On verra plus en détails ci-après, que l'interface auxiliaire BRX peut être une broche du dispositif de mémoire habituellement non utilisée lorsque le dispositif de mémoire n'est plus sélectionné par l'unité de traitement.It will be seen in more detail below that the auxiliary interface BRX can be a pin of the memory device that is usually not used when the memory device is no longer selected by the processing unit.

On se réfère maintenant plus particulièrement à la figure 2 pour décrire un mode de mise en œuvre d'un procédé de gestion de l'opération de modification du contenu du plan-mémoire PM du dispositif de mémoire DM.We now refer more particularly to the figure 2 to describe a mode of implementation of a method for managing the operation of modifying the content of the memory plane PM of the memory device DM.

D'une façon générale, dans une étape ST20, l'unité de traitement communique la commande de l'opération de modification, ici la commande d'écriture, au dispositif de mémoire DM.In general, in a step ST20, the processing unit communicates the command for the modification operation, here the write command, to the memory device DM.

Dans cette phase de communication, l'interface auxiliaire BRX est gérée par l'unité de traitement UT (étape ST200).In this communication phase, the auxiliary interface BRX is managed by the processing unit UT (step ST200).

Cette interface auxiliaire BRX est alors dans un mode d'entrée.This auxiliary interface BRX is then in an input mode.

Une fois que la commande d'écriture a été reçue et que le dispositif de mémoire a été désélectionné sur le bus BS, le dispositif de mémoire DM exécute dans l'étape ST21 l'opération, en l'espèce l'écriture d'une donnée à une adresse définie.Once the write command has been received and the memory device has been deselected on the bus BS, the memory device DM executes in step ST21 the operation, in this case the writing of a given to a defined address.

Alors que dans l'étape ST200, l'état logique de l'interface auxiliaire BRX est gérée par l'unité de traitement UT et interprétable par le dispositif de mémoire, lors de l'exécution ST21 de l'écriture, l'état logique de l'interface auxiliaire BRX est géré cette fois-ci par le dispositif de mémoire (étape ST201) et l'unité de traitement UT est configurée en mode de détection d'interruption IT sur l'interface auxiliaire BRX (étape ST202).While in step ST200, the logic state of the auxiliary interface BRX is managed by the processing unit UT and interpretable by the memory device, during the execution ST21 of writing, the logic state of the auxiliary interface BRX is managed this time by the memory device (step ST201) and the processing unit UT is configured in interrupt detection mode IT on the auxiliary interface BRX (step ST202).

Cette interface auxiliaire BRX est alors dans un mode de sortie.This auxiliary interface BRX is then in an output mode.

A l'issue de l'opération d'écriture, le dispositif de mémoire DM communique (étape ST22) à l'unité de traitement via l'interface auxiliaire BRX, une information INFF indiquant la fin de l'opération d'écriture.At the end of the write operation, the memory device DM communicates (step ST22) to the processing unit via the auxiliary interface BRX, information INFF indicating the end of the write operation.

Dans cette phase de communication ST22, la gestion de l'état logique de la broche auxiliaire est toujours effectuée par le dispositif de mémoire (étape ST220) et la communication de l'information de fin INFF comprend une modification par le dispositif de mémoire DM de l'état logique de l'interface auxiliaire BRX, interprétable par l'unité de traitement UT comme une interruption IT. La détection de cette interruption IT par l'unité de traitement indique à celle-ci que l'opération d'écriture est terminée.In this communication phase ST22, the management of the logic state of the auxiliary pin is always performed by the memory device (step ST220) and the communication of the end information INFF comprises a modification by the memory device DM of the logic state of the auxiliary interface BRX, which can be interpreted by the processing unit UT as an interrupt IT. The detection of this interruption IT by the processing unit indicates to the latter that the write operation is terminated.

On va maintenant décrire plus en détails deux exemples particuliers de réalisation et de mise en œuvre respectivement utilisables lorsque le bus BS est un bus supportant le protocole I2C et le protocole SPI.We will now describe in more detail two particular embodiments and implementations which can be used respectively when the bus BS is a bus supporting the I 2 C protocol and the SPI protocol.

La figure 3 représente un dispositif intégré de mémoire non-volatile du type EEPROM, apte à communiquer sur le bus BS du type I2C.The picture 3 represents an integrated non-volatile memory device of the EEPROM type, capable of communicating on the BS bus of the I 2 C type.

Dans cet exemple le dispositif de mémoire comporte 3 broches d'identification matérielle E0, E1, E2, sans que ce nombre ne soit limitatif.In this example, the memory device comprises 3 hardware identification pins E0, E1, E2, without this number being limiting.

Les broches d'identification matérielle E0, E1, E2 sont destinées à être affectées d'un potentiel respectif définissant un code d'affectation dédié au dispositif de mémoire DM. L'affectation de ces potentiels s'effectue de façon matérielle lors de l'intégration du circuit intégré sur une carte par exemple.The hardware identification pins E0, E1, E2 are intended to be assigned a respective potential defining an assignment code dedicated to the memory device DM. The assignment of these potentials is carried out in a material way during the integration of the integrated circuit on a card for example.

Ces broches d'identification matérielle E0, E1, E2 sont couplées à VCC ou VSS. Lorsqu'elles ne sont pas connectées, ces entrées sont typiquement lues par défaut à VSS. Un couplage à VCC définit un signal logique de valeur « 1 » dans le code d'affectation, et un couplage à VSS définit un signal logique de valeur « 0 ».These hardware identification pins E0, E1, E2 are coupled to VCC or VSS. When not connected, these entries are typically read by default to VSS. A coupling to VCC defines a logic signal of value "1" in the assignment code, and a coupling to VSS defines a logic signal of value "0".

Le plan-mémoire du dispositif de mémoire DM permet de stocker des données numériques dans des emplacements-mémoire arrangés en lignes et en colonnes. Un emplacement-mémoire comporte généralement un transistor à grille flottante apte à stocker physiquement une représentation d'une donnée numérique (c'est-à-dire un bit), de façon classique et connue en soi. Chaque bit est stocké dans un emplacement-mémoire et est assigné d'une adresse-mémoire respective, la communication de cette adresse permettant à la mémoire d'accéder à cet emplacement-mémoire en lecture ou en écriture.The memory plane of the memory device DM makes it possible to store digital data in memory locations arranged in rows and columns. A memory location generally comprises a floating-gate transistor capable of physically storing a representation of a digital datum (that is to say a bit), in a conventional manner known per se. Each bit is stored in a memory location and is assigned a respective memory address, the communication of this address allowing the memory to access this memory location in reading or in writing.

Le dispositif intégré de mémoire DM comporte également une broche d'entrée/sortie de ligne de données série SDA et une broche d'entrée de ligne d'horloge série SCL, ainsi qu'une broche auxiliaire BRX destinée à recevoir un signal de contrôle d'écriture /WC.The integrated memory device DM also comprises a serial data line input/output pin SDA and a serial clock line input pin SCL, as well as an auxiliary pin BRX intended to receive a control signal from writing /WC.

La broche d'entrée/sortie de ligne de données série SDA et la broche d'entrée de ligne d'horloge série SCL font partie de l'interface de commande INTC et la broche auxiliaire BRX forme ladite interface auxiliaire.The serial data line input/output pin SDA and the serial clock line input pin SCL are part of the control interface INTC and the auxiliary pin BRX forms said auxiliary interface.

La broche d'entrée/sortie SDA est utilisée pour transférer des données entrantes ou sortantes.The SDA in/out pin is used to transfer data in or out.

Le signal appliqué sur la broche d'entrée SCL est utilisé pour cadencer les signaux entrants et sortants sur la ligne SDA.The signal applied to the SCL input pin is used to clock the incoming and outgoing signals on the SDA line.

Le signal présent /WC sur la broche auxiliaire BRX permet de protéger le contenu de la mémoire d'opérations d'écriture accidentelles.The present signal /WC on the auxiliary pin BRX makes it possible to protect the contents of the memory from accidental write operations.

A titre d'exemple, les opérations d'écriture sont rendues impossibles dans la mémoire lorsque le signal /WC présent sur la broche BRX est à un niveau haut. Les opérations d'écriture sont possibles lorsque le signal /WC présent sur la broche BRX est à un niveau bas ou laissé flottant.For example, write operations are made impossible in the memory when the /WC signal present on the BRX pin is at a high level. Write operations are possible when the /WC signal present on the BRX pin is low or left floating.

Le bus I2C est une norme bien connue de communication intercircuits-intégrés série.The I 2 C bus is a well-known serial inter-integrated circuit communication standard.

La figure 4 représente les signaux d'un exemple de communication réalisée sur un bus I2C.The figure 4 represents the signals of an example of communication carried out on an I 2 C bus.

Le bus I2C comporte deux fils, une ligne de données série SDA et une ligne d'horloge série SCL, qui transmettent des informations entre les appareils connectés au bus I2C. Chaque appareil est reconnu par une adresse d'esclave unique (qu'il s'agisse par exemple d'un microcontrôleur, d'une mémoire ou d'une interface clavier) et peut fonctionner comme un émetteur ou un récepteur, selon la fonction de l'appareil. Par exemple le dispositif de mémoire DM peut recevoir des données (écriture par exemple) ou transmettre des données (lecture par exemple). Un maître est le dispositif qui déclenche un transfert de données sur le bus et génère les signaux d'horloge pour permettre ce transfert. À ce moment-là, tout dispositif adressé est considéré comme un esclave.The I 2 C bus has two wires, an SDA serial data line and an SCL serial clock line, which transmit information between devices connected to the I 2 C bus. Each device is recognized by a unique slave address ( whether it is for example a microcontroller, a memory or a keyboard interface) and can function as a transmitter or a receiver, depending on the function of the device. For example, the memory device DM can receive data (write for example) or transmit data (read for example). A master is the device that initiates a data transfer on the bus and generates the clock signals to enable this transfer. At this time, any addressed device is considered a slave.

La ligne SDA est une ligne bidirectionnelle, les données à communiquer via le bus I2C sont matérialisées par des signaux pouvant avoir un niveau HAUT ou un niveau BAS.The SDA line is a bidirectional line, the data to be communicated via the I 2 C bus are materialized by signals which can have a HIGH level or a LOW level.

Pendant une transmission de données, le signal de la ligne SDA doit être stable pendant la période HAUTE du signal d'horloge. L'état HAUT ou BAS de la ligne de données SDA ne peut changer que lorsque le signal d'horloge sur la ligne SCL est BAS.During a data transmission, the SDA line signal must be stable during the HIGH period of the clock signal. The HIGH or LOW state of the SDA data line can only change when the clock signal on the SCL line is LOW.

Toutes les transactions commencent par une condition de départ « START » STT et se terminent par une condition de fin « STOP » STP. Une transition HAUT vers BAS sur la ligne SDA alors que SCL est HAUT définit une condition de départ STT. Une transition BAS vers HAUT sur la ligne SDA alors que SCL est HAUT définit une condition de fin STP.All transactions begin with a start condition "START" STT and end with an end condition "STOP" STP. A HIGH to LOW transition on the SDA line while SCL is HIGH defines an STT start condition. A LOW to HIGH transition on the SDA line while SCL is HIGH defines an STP end condition.

Sur la ligne SDA, les niveaux HAUT et BAS du signal représentent respectivement les valeurs logiques « 1 » et « 0 ».On the SDA line, the HIGH and LOW levels of the signal represent the logic values “1” and “0” respectively.

Les transferts de données suivent le format représenté par la figure 1. Après la condition de départ STT, une adresse esclave SLADR est envoyée. Cette adresse est codée sur 7 bits suivis d'un huitième bit de direction R/W , un « zéro » indiquant une transmission (ou écriture) W, un « un » indiquant une demande de données (ou lecture) R.Data transfers follow the format represented by the figure 1 . After the STT start condition, a SLADR slave address is sent. This address is coded on 7 bits followed by an eighth bit of direction R/W , a "zero" indicating a transmit (or write) W, a "one" indicating a request for data (or read) R.

Les données DATAI, DATA2 sont transmises par octet (soit 8 bits) sur la ligne SDA. Le nombre d'octets qui peut être transmis par transfert est illimité. Chaque octet doit être suivi d'un bit de confirmation ACK. Par convention, les données DATAI, DATA2 sont transférées avec le bit de poids fort MSB en première position.The data DATAI, DATA2 are transmitted by byte (ie 8 bits) on the SDA line. The number of bytes that can be transmitted per transfer is unlimited. Each byte must be followed by an ACK confirmation bit. By convention, the data DATAI, DATA2 are transferred with the most significant bit MSB in the first position.

La confirmation a lieu après chaque octet. Le bit de confirmation ACK permet au récepteur de signaler à l'émetteur que l'octet a été reçu avec succès et qu'un autre octet peut être envoyé.Confirmation takes place after each byte. The ACK confirmation bit allows the receiver to signal the sender that the byte was successfully received and another byte can be sent.

Un transfert de données se termine toujours par une condition de fin STP générée par le maître.A data transfer always ends with an STP end condition generated by the master.

En lecture ou en écriture, la première adresse-mémoire à accéder dans le plan-mémoire est communiquée au dispositif de mémoire immédiatement après l'adresse d'esclave SLADR.In reading or in writing, the first memory address to be accessed in the memory plane is communicated to the memory device immediately after the slave address SLADR.

La sélection du dispositif de mémoire sur le bus, parmi plusieurs dispositifs connectés sur ce même bus, est bien connue de l'homme du métier et dépend notamment du type et de la taille-mémoire du dispositif de mémoire.The selection of the memory device on the bus, among several devices connected on this same bus, is well known to those skilled in the art and depends in particular on the type and the memory size of the memory device.

Par exemple, dans certains cas, les trois derniers bits de poids faible de l'adresse d'esclave SLADR permettent de sélectionner un dispositif de mémoire EEPROM parmi plusieurs, par comparaison des valeurs XXX desdits bits et du code d'affectation associé à chaque dispositif de mémoire EEPROM.For example, in some cases, the last three least significant bits of the SLADR slave address make it possible to select one EEPROM memory device among several, by comparing the values XXX of said bits and the assignment code associated with each device of EEPROM memory.

On se réfère maintenant plus particulièrement aux figures 5 et 6 qui illustrent respectivement un exemple d'écriture dans le dispositif de mémoire, selon l'art antérieur (figure 5) et selon un mode de mise en œuvre et de réalisation de l'invention (figure 6).We now refer more particularly to figure 5 and 6 which respectively illustrate an example of writing in the memory device, according to the prior art ( figure 5 ) and according to one mode of implementation and embodiment of the invention ( figure 6 ).

Comme illustré sur la figure 5, pendant la durée D0 qui s'étend entre la condition de départ STT et la condition de fin STP, l'unité de traitement UT transmet sur la ligne SDA une donnée à écrire à une adresse définie dans le plan-mémoire.As illustrated on the figure 5 , during the duration D0 which extends between the start condition STT and the end condition STP, the processing unit UT transmits on the line SDA data to be written to an address defined in the memory plane.

Par ailleurs, pendant cette durée D0, le signal /WC généré par l'unité de traitement et transmis sur la broche auxiliaire BRX, est à l'état bas, ce qui rend donc possible l'opération d'écriture.Furthermore, during this duration D0, the signal /WC generated by the processing unit and transmitted on the auxiliary pin BRX is in the low state, which therefore makes the write operation possible.

A la réception de la condition de fin STP, débute une phase D1 pendant laquelle le dispositif de mémoire exécute l'opération d'écriture.Upon receipt of the end condition STP, a phase D1 begins during which the memory device executes the write operation.

Et, pendant cette phase D1, la broche auxiliaire BRX n'est pas utilisée et son état logique n'est pas interprété par le dispositif de mémoire qui n'est, pendant cette phase D1, plus sélectionné sur le bus.And, during this phase D1, the auxiliary pin BRX is not used and its logic state is not interpreted by the memory device which is, during this phase D1, no longer selected on the bus.

Contrairement à cet art antérieur, alors que pendant la durée D0 correspondant à l'étape ST20 de la figure 2, le signal auxiliaire /WC reste à l'état bas et est géré par l'unité de traitement UT, l'état logique de ce signal /WC est maintenant géré par le dispositif de mémoire à partir de l'occurrence de la condition de fin STP.Unlike this prior art, while during the duration D0 corresponding to step ST20 of the figure 2 , the auxiliary signal /WC remains in the low state and is managed by the processing unit UT, the logic state of this signal /WC is now managed by the memory device from the occurrence of the condition of end STP.

Plus précisément, lors de l'apparition de cette condition de fin STP, le dispositif de mémoire génère un front montant FM sur le signal auxiliaire /WC de façon à faire passer l'état logique de ce signal à l'état haut.More specifically, when this end condition STP appears, the memory device generates a rising edge FM on the auxiliary signal /WC so as to change the logic state of this signal to the high state.

Puis, l'opération d'écriture s'effectue pendant la durée D2.Then, the write operation is performed during the duration D2.

Et, à l'issue de cette durée D2, c'est-à-dire lorsque l'opération d'écriture est terminée, le dispositif de mémoire fait basculer à nouveau l'état logique du signal auxiliaire /WC à l'état bas.And, at the end of this duration D2, that is to say when the write operation is finished, the memory device again switches the logic state of the auxiliary signal /WC to the low state .

Il y a donc génération d'un front descendant, ce qui est interprété par l'unité de traitement comme une interruption IT signifiant la fin de l'opération d'écriture et correspondant à l'information de fin INFF.A falling edge is therefore generated, which is interpreted by the processing unit as an interruption IT signifying the end of the write operation and corresponding to the end information item INFF.

Il convient de noter ici que le front montant FM du signal /WC n'a pas été interprété par l'unité de traitement comme étant une interruption car celle-ci a été configurée pour détecter en tant qu'interruption, les fronts descendants du signal /WC.It should be noted here that the FM rising edge of the /WC signal was not interpreted by the processing unit as being an interruption because the latter was configured to detect as an interruption, the falling edges of the signal /WC.

D'un point de vue matériel, l'exemple de circuit, très schématique, illustré sur la figure 7, permet la gestion de l'état logique du signal délivré sur la borne auxiliaire BRX par les moyens de traitement du dispositif de mémoire lors de la durée D2.From a hardware point of view, the example circuit, very schematic, illustrated on the figure 7 , allows management of the logic state of the signal delivered to the auxiliary terminal BRX by the processing means of the memory device during the duration D2.

A cet égard, les moyens de traitement MT comportent un module de contrôle CTRL comportant un transistor PMOS MP1 dont la source est reliée à la tension VCC et dont le drain est relié à la borne auxiliaire BRX, ainsi qu'un transistor NMOS MN1 dont la source est reliée à la masse GND et dont le drain est relié également à la broche auxiliaire BRX.In this respect, the processing means MT comprise a control module CTRL comprising a PMOS transistor MP1 whose source is connected to the voltage VCC and whose drain is connected to the auxiliary terminal BRX, as well as an NMOS transistor MN1 whose source is connected to ground GND and whose drain is also connected to auxiliary pin BRX.

La grille du transistor MP1 est reliée à la sortie d'une porte logique NON ET, référencée PL1, et la grille du transistor MN1 est reliée à la sortie d'une porte logique NON OU référencée PL2.The gate of transistor MP1 is connected to the output of a NAND logic gate, referenced PL1, and the gate of transistor MN1 is connected to the output of a NAND logic gate referenced PL2.

Une première entrée de la porte logique PL1 et une première entrée de la porte logique PL2 reçoivent un bit référencé BUSY.A first input of logic gate PL1 and a first input of logic gate PL2 receive a bit referenced BUSY.

La deuxième entrée de la porte logique PL1 reçoit un bit référencé OUTPUT_BUSY et la deuxième entrée de la porte logique PL2 reçoit le bit OUTPUT_BUSY inversé par l'intermédiaire d'un inverseur INV1.The second input of logic gate PL1 receives a bit referenced OUTPUT_BUSY and the second input of logic gate PL2 receives the bit OUTPUT_BUSY inverted via an inverter INV1.

Le bit OUTPUT_BUSY est délivré par une logique de commande LGC1 tandis que le bit BUSY est délivré par une logique de commande LGC2.The OUTPUT_BUSY bit is delivered by a control logic LGC1 while the BUSY bit is delivered by a control logic LGC2.

Le bit OUTPUT_BUSY est représentatif de l'état « mode d'entrée » ou « mode de sortie » de la broche auxiliaire BRX, c'est-à-dire de l'équipement qui gère son état logique (l'unité de traitement en mode entrée ou le dispositif de mémoire en mode sortie).The OUTPUT_BUSY bit is representative of the "input mode" or "output mode" state of the auxiliary pin BRX, i.e. of the equipment which manages its logic state (the processing unit in input mode or the memory device in output mode).

Ainsi, par exemple, le bit OUTPUT_BUSY a la valeur logique 0 pendant l'étape ST20 (durée D0) et il prend l'état logique 1 lors de l'apparition de la condition de fin STP.Thus, for example, the OUTPUT_BUSY bit has the logic value 0 during step ST20 (duration D0) and it takes the logic state 1 when the end condition STP appears.

La valeur de ce bit est gérée en fonction de la commande envoyée à la mémoire (signal « write ») et de la condition de fin de communication (correspondant à la désélection du dispositif de mémoire sur le bus) par l'unité de traitement. L'homme du métier saura réaliser la logique de commande LGC1 en conséquence.The value of this bit is managed according to the command sent to the memory (“write” signal) and the end of communication condition (corresponding to the deselection of the memory device on the bus) by the processing unit. Those skilled in the art will know how to implement the control logic LGC1 accordingly.

Quant au bit BUSY, c'est un bit habituellement délivré par la mémoire pour signifier qu'elle est ou non disponible. En d'autres termes, tant que l'opération d'écriture n'a pas commencé, le bit BUSY est à 0. Puis il passe à 1 pendant l'opération d'écriture et repasse à 0 à la fin de l'opération d'écriture.As for the BUSY bit, it is a bit usually delivered by the memory to signify that it is or is not available. In other words, as long as the write operation has not started, the BUSY bit is at 0. Then it changes to 1 during the write operation and returns to 0 at the end of the operation of writing.

La logique LGC2 est une logique de structure classique.The LGC2 logic is a classical structure logic.

On voit donc sur la figure 7 que lorsque le bit OUTPUT_BUSY est à 0, un état haut est appliqué sur la grille du transistor MP1 le rendant bloqué. De même, un état 0 est appliqué sur la grille du transistor MN1 le rendant bloqué. Par conséquent, les transistors MP1 et MN1 sont déconnectés de la broche auxiliaire BRX ce qui permet à l'unité de traitement de gérer l'état logique de cette broche auxiliaire.We therefore see on the figure 7 that when the OUTPUT_BUSY bit is at 0, a high state is applied to the gate of transistor MP1 making it off. Similarly, a 0 state is applied to the gate of transistor MN1 making it off. Consequently, the transistors MP1 and MN1 are disconnected from the auxiliary pin BRX which allows the processing unit to manage the logic state of this auxiliary pin.

Par contre, lorsqu'à l'apparition de la condition de fin STP, le bit OUTPUT_BUSY passe à 1 de même que le bit BUSY, le transistor MP1 devient passant tandis que le transistor MN1 est bloqué. Par conséquent, le signal auxiliaire /WC passe à l'état haut.On the other hand, when on the appearance of the end condition STP, the OUTPUT_BUSY bit changes to 1 as does the BUSY bit, the transistor MP1 turns on while the transistor MN1 is off. Consequently, the auxiliary signal /WC goes high.

Il reste à l'état haut tant que l'opération d'écriture n'est pas terminée. Et, une fois que l'opération d'écriture est terminée, le bit BUSY passe à 0 ce qui bloque le transistor MP1 et rend passant le transistor MN1. Par conséquent, le signal auxiliaire /WC passe à l'état 0 ce qui provoque la transition descendante détectée par l'unité de traitement comme une interruption et interprétée comme étant l'information INFF de fin d'écriture.It remains high until the write operation is complete. And, once the write operation is complete, the BUSY bit goes to 0, which blocks transistor MP1 and turns on transistor MN1. Consequently, the auxiliary signal /WC goes to state 0 which causes the downward transition detected by the processing unit as an interruption and interpreted as being the end of write information INFF.

Dans le mode de réalisation de la figure 8, le dispositif de mémoire est connecté à l'unité de traitement par un bus supportant le protocole SPI.In the embodiment of the figure 8 , the memory device is connected to the processing unit by a bus supporting the SPI protocol.

Le protocole SPI est bien connu de l'homme de l'art.The SPI protocol is well known to those skilled in the art.

On rappelle ci-après certaines caractéristiques.Some characteristics are recalled below.

Le maître est relié à un ou plusieurs esclaves via 4 lignes (dans un mode de transmission bidirectionnelle simultanée) ou plus :

  • SCLK : horloge
  • MOSI : sortie maître, entrée esclave, pour transmettre des données à un esclave
  • MISO : entrée maître, sortie esclave, pour recevoir des données d'un esclave
  • SS : ligne de sélection d'esclave (active niveau bas pour sélectionner l'esclave).
The master is linked to one or more slaves via 4 or more lines (in a full-duplex transmission mode):
  • SCLK: clock
  • MOSI: master output, slave input, to transmit data to a slave
  • MISO: master input, slave output, to receive data from a slave
  • SS: slave selection line (active low level to select the slave).

En conséquence le dispositif de mémoire comporte quatre broches protocolaires respectivement connectées sur les lignes SS, MISO, MOSI et SCLK. Ces broches protocolaires font partie de l'interface de commande.Consequently, the memory device comprises four protocol pins respectively connected to the lines SS, MISO, MOSI and SCLK. These protocol pins are part of the command interface.

Le dispositif de mémoire DM comporte également deux broches auxiliaires BRX respectivement destinées à recevoir de la part de l'unité de traitement UT un signal auxiliaire WP et un signal auxiliaire HOLD.The memory device DM also comprises two auxiliary pins BRX respectively intended to receive from the processing unit UT an auxiliary signal WP and an auxiliary signal HOLD.

Le signal auxiliaire WP est un signal activant ou désactivant une protection du dispositif de mémoire vis-à-vis de l'opération d'écriture.The auxiliary signal WP is a signal activating or deactivating protection of the memory device with respect to the write operation.

Lorsque le signal WP est à l'état haut, une écriture est possible.When the WP signal is in the high state, a write is possible.

Lorsque le signal WP est à l'état bas, une écriture n'est pas possible.When the WP signal is in the low state, a write is not possible.

Le signal HOLD est un signal logique auxiliaire causant ou non une pause dans la communication entre l'unité de traitement et le dispositif de mémoire.The HOLD signal is an auxiliary logic signal causing or not causing a pause in the communication between the processing unit and the memory device.

Lorsque le signal HOLD est à l'état bas, la communication est suspendue alors qu'elle ne l'est pas si le signal HOLD est à l'état haut.When the HOLD signal is in the low state, the communication is suspended whereas it is not if the HOLD signal is in the high state.

Comme on le verra plus en détails ci-après, on peut choisir comme interface auxiliaire l'une de ces deux broches auxiliaires.As will be seen in more detail below, one of these two auxiliary pins can be chosen as the auxiliary interface.

Le système SPI peut être configuré pour fonctionner avec un seul maître et un seul esclave, et il peut être configuré avec plusieurs esclaves commandés par un seul maître. Il y a deux façons de relier plusieurs esclaves au maître. Si le maître a plusieurs broches de sélection d'esclave, les esclaves peuvent être câblés en parallèle. Si une seule broche de sélection d'esclave est disponible, les esclaves peuvent être reliés en cascade.The SPI system can be configured to operate with a single master and a single slave, and it can be configured with multiple slaves controlled by a single master. There are two ways to link several slaves to the master. If the master has multiple slave select pins, the slaves can be wired in parallel. If only one slave select pin is available, slaves can be cascaded.

Le signal d'horloge SCLK synchronise la sortie de bits de données du maître à l'échantillonnage de bits par l'esclave. Un bit de donnée est transféré à chaque cycle d'horloge, de sorte que la vitesse de transfert des données est déterminée par la fréquence du signal d'horloge. La communication SPI est toujours déclenchée par le maître puisque le maître configure et génère le signal d'horloge.The clock signal SCLK synchronizes the output of data bits from the master to the sampling of bits by the slave. One bit of data is transferred every clock cycle, so the data transfer rate is determined by the frequency of the clock signal. SPI communication is always initiated by the master since the master configures and generates the clock signal.

Le maître peut choisir avec quel esclave il veut dialoguer en mettant la ligne SS de l'esclave à un niveau de tension bas. Dans l'état inactif, sans transmission, la ligne de sélection d'esclave est maintenue à un niveau de tension haut.The master can choose which slave it wants to communicate with by putting the slave's SS line at a low voltage level. In the inactive state, without transmission, the slave select line is maintained at a high voltage level.

Le maître envoie des données à l'esclave bit par bit, en série via la ligne MOSI. L'esclave reçoit les données envoyées par le maître sur la broche MOSI. Les données envoyées du maître à l'esclave sont généralement, mais pas obligatoirement, envoyées avec le bit de poids fort (MSB) en premier.The master sends data to the slave bit by bit, serially via the MOSI line. The slave receives the data sent by the master on the MOSI pin. Data sent from master to slave is usually, but not necessarily, sent most significant bit (MSB) first.

L'esclave peut aussi envoyer en retour des données au maître via la ligne MISO en série. Les données envoyées de l'esclave au maître sont généralement envoyées avec le bit de poids faible (LSB) en premier.The slave can also send data back to the master via the serial MISO line. Data sent from the slave to the master is usually sent with the least significant bit (LSB) first.

Les données ne sont valides que pendant le niveau bas de SS.The data is only valid during the low level of SS.

Les étapes de la transmission de données SPI sont les suivantes :
Le maître délivre le signal d'horloge ; le maître fait passer la broche SS à un état de tension bas, ce qui active l'esclave ; le maître envoie les données bit par bit à l'esclave sur la ligne MOSI. L'esclave lit les bits à mesure qu'il les reçoit ; si une réponse est nécessaire, l'esclave renvoie des données bit par bit au maître sur la ligne MISO. Le maître lit les bits à mesure qu'il les reçoit.The steps of SPI data transmission are as follows:
The master delivers the clock signal; the master drives the SS pin to a low voltage state, which activates the slave; the master sends the bit by bit data to the slave on the MOSI line. The slave reads the bits as it receives them; if a response is needed, the slave returns data bit by bit to the master on the MISO line. The master reads the bits as it receives them.

Lors d'une opération d'écriture, l'unité de traitement est le maître sur le bus et le dispositif mémoire est l'esclave.During a write operation, the processing unit is the master on the bus and the memory device is the slave.

La figure 9 illustre une opération d'écriture dans le dispositif de mémoire DM selon l'art antérieur.The figure 9 illustrates a write operation in the memory device DM according to the prior art.

Au cours de la phase D0 de sélection du dispositif de mémoire sur le bus SPI, le signal de sélection SS est à l'état bas et la commande de l'écriture contenant la donnée à écrire ainsi que l'adresse où cette donnée doit être écrite, est communiquée sur la ligne MOSI.During the D0 phase of selection of the memory device on the SPI bus, the SS selection signal is in the low state and the write command contains the data to be written as well as the address where this data must be written, is communicated on the MOSI line.

Lorsque le produit est désélectionné (signal SS à l'état haut) débute la phase D1 au cours de laquelle l'écriture proprement dite est effectuée.When the product is deselected (signal SS in the high state), phase D1 begins during which the actual writing is performed.

On voit que pendant que la phase D0, les signaux auxiliaires HOLD et WP sont ici à l'état haut ce qui signifie que la communication n'est pas interrompue et qu'il est possible d'écrire dans la mémoire.It can be seen that during phase D0, the auxiliary signals HOLD and WP are here in the high state, which means that the communication is not interrupted and that it is possible to write to the memory.

Et, pendant la durée D1, ces signaux restent à l'état haut et de toute façon ne sont pas interprétables par le dispositif de mémoire.And, during the duration D1, these signals remain in the high state and in any case cannot be interpreted by the memory device.

Par contre, dans un mode de mise en œuvre de l'invention illustré sur la figure 10, lorsque le dispositif de mémoire est désélectionné à l'issue de la phase D0 (signal SS à l'état haut) le signal auxiliaire HOLD ou bien le signal auxiliaire WP (selon le choix qui a été fait) redescend à l'état bas sous l'action des moyens de traitement du dispositif de mémoire générant de ce fait un front descendant FD.On the other hand, in an embodiment of the invention illustrated in the figure 10 , when the memory device is deselected at the end of phase D0 (signal SS in the high state), the auxiliary signal HOLD or else the auxiliary signal WP (depending on the choice that has been made) goes back down to the low state under the action of the processing means of the memory device thereby generating a falling edge FD.

Ce signal auxiliaire reste à l'état bas pendant toute la durée D2 de l'opération d'écriture proprement dite.This auxiliary signal remains in the low state throughout the duration D2 of the actual write operation.

Et, lorsque cette opération d'écriture est terminée, les moyens de traitement MT du dispositif de mémoire font remonter le signal auxiliaire à l'état haut, générant une interruption IT interprétée par l'unité de traitement comme étant l'information INFF de fin de l'opération d'écriture.And, when this write operation is completed, the processing means MT of the memory device cause the auxiliary signal to rise to the high state, generating an interrupt IT interpreted by the processing unit as being the end information INFF of the write operation.

Il convient de noter ici que, dans le cas du bus SPI, l'unité de traitement est configurée pour être en mode de détection d'interruption sur front montant.It should be noted here that, in the case of the SPI bus, the processing unit is configured to be in interrupt detection mode on rising edge.

Un exemple de moyens matériels permettant la gestion du signal auxiliaire HOLD ou WP par les moyens de traitement au cours de la durée D2 est représenté sur la figure 11.An example of hardware means allowing the management of the auxiliary signal HOLD or WP by the processing means during the duration D2 is represented on the figure 11 .

On voit ici que la structure de ces moyens de traitement est analogue à celle qui a été décrite en référence à la figure 7 à la différence près qu'il est prévu maintenant un inverseur INV2 connecté entre les drains des transistors MP1 et MN1 et la broche auxiliaire BRX choisie.It can be seen here that the structure of these processing means is similar to that which has been described with reference to the figure 7 except that there is now an inverter INV2 connected between the drains of the transistors MP1 and MN1 and the chosen auxiliary pin BRX.

Le fonctionnement de ces moyens est donc analogue à ce qui a été décrit ci-après, l'inversion du signal logique délivré sur la borne BRX étant produite par l'inverseur INV2.The operation of these means is therefore analogous to what has been described below, the inversion of the logic signal delivered to the terminal BRX being produced by the inverter INV2.

Par ailleurs, la structure interne de la logique LGC1 est adaptée aux signaux du bus SPI.Furthermore, the internal structure of the LGC1 logic is adapted to the signals of the SPI bus.

Claims (15)

Procédé de gestion d'une opération de modification du contenu du plan mémoire d'un dispositif de mémoire couplé à une unité de traitement, comprenant une communication (ST20) par l'unité de traitement (UT) au dispositif de mémoire (DM) d'une commande de ladite opération, une exécution (ST21) de ladite opération par le dispositif de mémoire, et à l'issue de ladite opération, une communication (ST22) par le dispositif mémoire lui-même à ladite unité de traitement d'une information (INFF) indiquant la fin de ladite opération.Method for managing an operation for modifying the content of the memory plane of a memory device coupled to a processing unit, comprising a communication (ST20) by the processing unit (UT) to the memory device (DM) d a command of said operation, an execution (ST21) of said operation by the memory device, and at the end of said operation, a communication (ST22) by the memory device itself to said processing unit of a information (INFF) indicating the end of said operation. Procédé selon la revendication 1, dans lequel le dispositif comporte une broche auxiliaire (BRX) dont l'état logique est géré par l'unité de traitement et interprétable par le dispositif de mémoire uniquement lors de la communication de ladite commande par l'unité de traitement, le procédé comprenant, lors de l'exécution de ladite opération et lors de la communication de ladite information de fin, une gestion de l'état logique de ladite broche auxiliaire (BRX) par le dispositif de mémoire et une configuration de l'unité de traitement en mode détection d'interruption sur ladite broche auxiliaire, et la communication de ladite information de fin comprend une modification par le dispositif de mémoire de l'état logique de ladite broche auxiliaire (BRX) interprétable par l'unité de traitement comme une interruption (IT).Method according to Claim 1, in which the device comprises an auxiliary pin (BRX) whose logic state is managed by the processing unit and can be interpreted by the memory device only during the communication of the said command by the processing unit. processing, the method comprising, during the execution of said operation and during the communication of said end information, a management of the logic state of said auxiliary pin (BRX) by the memory device and a configuration of the processing unit in interrupt detection mode on said auxiliary pin, and the communication of said end information comprises a modification by the memory device of the logic state of said auxiliary pin (BRX) interpretable by the processing unit as an interrupt (IT). Procédé selon la revendication 2, dans lequel le dispositif de mémoire est couplé à l'unité de traitement par un milieu de communication (BS) supportant un protocole de communication série et comportant une ligne de signal d'horloge, au moins une ligne de signal de données, et une ligne auxiliaire connectant ladite unité de traitement à ladite broche auxiliaire, la ligne auxiliaire étant distincte de la ligne de signal d'horloge et de ladite au moins une ligne de données.Method according to claim 2, in which the memory device is coupled to the processing unit by a communication medium (BS) supporting a serial communication protocol and comprising a clock signal line, at least one signal line data, and an auxiliary line connecting said processing unit to said auxiliary pin, the auxiliary line being separate from the clock signal line and from said at least one data line. Procédé selon la revendication 3, dans lequel le milieu de communication (BS) supporte le protocole de communication I2C, et la broche auxiliaire (BRX) reçoit lors de la communication de ladite commande par l'unité de traitement, un signal logique auxiliaire (/WC) interdisant ou autorisant l'exécution de ladite opération.Method according to claim 3, in which the communication medium (BS) supports the I 2 C communication protocol, and the auxiliary pin (BRX) receives during the communication of the said command by the processing unit, an auxiliary logic signal (/WC) prohibiting or allowing the execution of said operation. Procédé selon la revendication 3, dans lequel le milieu de communication supporte le protocole de communication SPI, et la broche auxiliaire (BRX) reçoit lors de la communication de ladite commande par l'unité de traitement, un signal logique auxiliaire (HOLD) causant ou non une pause dans la communication entre l'unité de traitement et le dispositif de mémoire.Method according to claim 3, in which the communication medium supports the SPI communication protocol, and the auxiliary pin (BRX) receives during the communication of said command by the processing unit, an auxiliary logic signal (HOLD) causing or not a break in the communication between the processing unit and the memory device. Procédé selon la revendication 3, dans lequel le milieu de communication supporte le protocole de communication SPI, et la broche auxiliaire (BRX) reçoit lors de la communication de ladite commande par l'unité de traitement, un signal logique auxiliaire (WP) activant ou désactivant une protection du dispositif de mémoire vis-à-vis de ladite opération.Method according to claim 3, in which the communication medium supports the SPI communication protocol, and the auxiliary pin (BRX) receives during the communication of said command by the processing unit, an auxiliary logic signal (WP) activating or disabling protection of the memory device against said operation. Procédé selon l'une des revendications précédentes, dans lequel le dispositif de mémoire (DM) est un dispositif de mémoire non volatile.Method according to one of the preceding claims, in which the memory device (DM) is a non-volatile memory device. Dispositif de mémoire, comprenant un plan-mémoire, une interface de commande (INTC) configurée pour être couplée à une unité de traitement (UT) et destinée à recevoir de la part de l'unité de traitement une commande d'une opération de modification du contenu du plan-mémoire, une interface auxiliaire (BRX) configurée pour être couplée à l'unité de traitement, et des moyens de traitement (MT) configurés pour exécuter ladite opération et communiquer à l'unité de traitement via l'interface auxiliaire, à l'issue de ladite opération, une information indiquant la fin de ladite opération.Memory device, comprising a memory plane, a command interface (INTC) configured to be coupled to a processing unit (UT) and intended to receive from the processing unit a command for a modification operation content of the memory plane, an auxiliary interface (BRX) configured to be coupled to the processing unit, and processing means (MT) configured to execute said operation and communicate to the processing unit via the auxiliary interface , at the end of said operation, information indicating the end of said operation. Dispositif selon la revendication 8, dans lequel l'interface auxiliaire comporte une broche auxiliaire (BRX) dont l'état logique est destiné à être géré par l'unité de traitement et interprétable par les moyens de traitement uniquement lors de la communication de ladite commande par l'unité de traitement, et les moyens de traitement sont configurés pour, lors de l'exécution de ladite opération et lors de la communication de ladite information de fin, gérer l'état logique de ladite broche auxiliaire et modifier l'état logique de la broche auxiliaire de façon à générer une interruption interprétable par l'unité de traitement comme étant ladite information de fin.Device according to Claim 8, in which the auxiliary interface comprises an auxiliary pin (BRX) whose logic state is intended to be managed by the processing unit and interpretable by the processing means only during the communication of the said command by the processing unit, and the processing means are configured to, during the execution of said operation and during the communication of said end information, manage the logic state of said auxiliary pin and modify the logic state of the auxiliary pin so as to generate an interrupt interpretable by the processing unit as being said end information. Dispositif selon la revendication 9, dans lequel l'interface de commande (INTC) et l'interface auxiliaire (BRX) sont configurées pour être couplées à l'unité de traitement par un milieu de communication configuré pour supporter un protocole de communication série et comportant une ligne de signal d'horloge, au moins une ligne de signal de données, et une ligne auxiliaire connectant ladite unité de traitement à ladite broche auxiliaire, la ligne auxiliaire étant distincte de la ligne de signal d'horloge et de ladite au moins une ligne de données.Device according to Claim 9, in which the control interface (INTC) and the auxiliary interface (BRX) are configured to be coupled to the processing unit by a communication medium configured to support a serial communication protocol and comprising a clock signal line, at least one data signal line, and an auxiliary line connecting said processing unit to said auxiliary pin, the auxiliary line being separate from the clock signal line and from said at least one data line. Dispositif selon la revendication 10, dans lequel le milieu de communication est configuré pour supporter le protocole de communication I2C, et la broche auxiliaire (BRX) est configurée pour recevoir lors de la communication de ladite commande par l'unité de traitement, un signal logique auxiliaire (/WC) interdisant ou autorisant l'exécution de ladite opération.Device according to claim 10, in which the communication medium is configured to support the I 2 C communication protocol, and the auxiliary pin (BRX) is configured to receive during the communication of said command by the processing unit, a auxiliary logic signal (/WC) prohibiting or authorizing the execution of said operation. Dispositif selon la revendication 10, dans lequel le milieu de communication est configuré pour supporter le protocole de communication SPI, et la broche auxiliaire (BRX) est configurée pour recevoir lors de la communication de ladite commande par l'unité de traitement, un signal logique auxiliaire (HOLD) causant ou non une pause dans la communication entre l'unité de traitement et le dispositif de mémoire.Device according to claim 10, in which the communication medium is configured to support the SPI communication protocol, and the auxiliary pin (BRX) is configured to receive during the communication of said command by the processing unit, a logic signal auxiliary (HOLD) causing or not a pause in the communication between the processing unit and the memory device. Dispositif la revendication 10, dans lequel le milieu de communication est configurée pour supporter le protocole de communication SPI, et la broche auxiliaire (BRX) est configurée pour recevoir lors de la communication de ladite commande par l'unité de traitement, un signal logique auxiliaire (WP) activant ou désactivant une protection du dispositif de mémoire vis-à-vis de ladite opération.Device according to claim 10, in which the communication medium is configured to support the SPI communication protocol, and the auxiliary pin (BRX) is configured to receive during the communication of said command by the processing unit, an auxiliary logic signal (WP) enabling or disabling protection of the memory device against said operation. Dispositif selon l'une des revendications 8 à 13, dans lequel le dispositif de mémoire (DM) est un dispositif de mémoire non volatile.Device according to one of Claims 8 to 13, in which the memory device (DM) is a non-volatile memory device. Système comprenant une unité de traitement (UT), le dispositif de mémoire (DM) selon l'une des revendications 8 à 14, et un milieu de communication (BS) couplant l'interface de commande et l'interface auxiliaire du dispositif à ladite unité de traitement.System comprising a processing unit (UT), the memory device (DM) according to one of Claims 8 to 14, and a communication medium (BS) coupling the control interface and the auxiliary interface of the device to said processing unit.
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