EP1423880A1 - Semiconductor memory element, production method and operational method - Google Patents

Semiconductor memory element, production method and operational method

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EP1423880A1
EP1423880A1 EP02760145A EP02760145A EP1423880A1 EP 1423880 A1 EP1423880 A1 EP 1423880A1 EP 02760145 A EP02760145 A EP 02760145A EP 02760145 A EP02760145 A EP 02760145A EP 1423880 A1 EP1423880 A1 EP 1423880A1
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EP
European Patent Office
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semiconductor memory
memory element
tunnel barrier
source
layer
Prior art date
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Withdrawn
Application number
EP02760145A
Other languages
German (de)
French (fr)
Inventor
Michael Specht
Franz Hofmann
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM

Definitions

  • the invention relates to a semiconductor memory element, a semiconductor memory element arrangement, a method for producing a semiconductor memory element and a
  • Essential parameters of a semiconductor memory element are the hold time for which the memory content stored in the semiconductor memory element is retained, the write time required for programming the memory content and the write voltages necessary for programming the memory content.
  • DRAM Dynamic Random Access Memory
  • EEPROM Electrically Erasable Programmable Read Only Memory
  • the tunnel barriers are not, as usual, in the form of a rectangular potential with a constant height of the potential barrier, but are profiled by means of "peaks" or "spikes".
  • such a “profiled” tunnel barrier has a greater charge transmission and a greater sensitivity to the voltage present than a conventional tunnel barrier
  • such a “crested barrier” semiconductor memory element can achieve relatively fast write times.
  • the write voltages required for writing are relatively large, i.e. approximately greater than 10 V.
  • PLED Planar Localized Electron Device
  • the invention is therefore based on the problem of a semiconductor memory element
  • a method for producing a semiconductor memory element and a method for operating a semiconductor memory element which have better suitability for ULSI applications while enabling fast write times, long hold times and low write voltages.
  • a semiconductor memory element has a substrate in which at least one source and at least one drain region are formed.
  • a floating gate is electrically isolated from the substrate.
  • a tunnel barrier arrangement is also provided, via which electrical charge can be supplied to or removed from the floating gate, the conductivity of a channel between the source and the drain region being changeable by charging or discharging the floating gate.
  • means for controlling the charge transmission of the tunnel barrier arrangement which have a source line that is electrically conductively connected to the source region.
  • the means for controlling the charge transmission of the tunnel barrier arrangement have a source line which is electrically conductively connected to the source region, the source line can, on the one hand, transport electricity when writing or reading the semiconductor memory element and, on the other hand, can control the charge transmission of the
  • the charge transmission of the tunnel barrier arrangement is controlled via the source line, in the construction of the semiconductor memory element according to the invention, for operation, a source line, a data line and a word line to be provided, to which different voltages can be applied for writing, reading and erasing.
  • the semiconductor memory element according to the invention thus has a 3-terminal arrangement and, owing to the associated leaner structure, is better suited in particular for ULSI applications than a 4-terminal arrangement such as that e.g. represents the PLED memory element described above. At the same time, the semiconductor memory element according to the invention comes with significantly smaller ones
  • the tunnel barrier arrangement preferably has a layer stack with an alternating layer sequence of semiconducting and insulating layers to form a multiple tunnel barrier.
  • the source line preferably extends from the source region parallel to the stack direction of the layer stack of the multiple tunnel barrier.
  • the source line also has doped polysilicon.
  • the source line can have metal, preferably at least one of the following materials: aluminum, copper, titanium nitride.
  • the semiconducting layers of the layer stack have undoped polysilicon, and the insulating layers have silicon nitride or silicon dioxide.
  • the semiconducting layers can have a thickness in the range of typically 10 to 100 nm, preferably in the range of 30 to 50 nm, and the insulating layers can have a thickness Thickness in the range of typically 2 to 10 nm, preferably in the range of 2 to 6 nm.
  • the semiconducting layers can also have amorphous silicon.
  • the tunnel barrier arrangement On its side facing away from the floating gate, the tunnel barrier arrangement can be electrically connected to a word line, by means of which a voltage pulse via the tunnel barrier arrangement to the floating gate for charging the floating gate and for inverting the channel between the source region and the drain region can be created.
  • a plurality of semiconductor memory elements according to the invention are arranged in a matrix-like manner in a plurality of rows and columns, the ones belonging to a column
  • Semiconductor memory elements have a common source line which is electrically conductively connected to the source regions of these semiconductor memory elements and via which the charge transmission of the tunnel barrier arrangements belonging to these semiconductor memory elements can be controlled.
  • the source line assigned to a semiconductor memory element in each row can form a bit line of a semiconductor memory element adjacent in the same row. In this way, particularly high
  • two semiconductor memory elements arranged adjacent to each other in the same row can also be one shared source line.
  • the source line is arranged symmetrically, ie at the same distance from the layer stacks adjacent to the left and right of the source line to form the tunnel barrier arrangement, as a result of which the manufacturing process of
  • a method for producing a semiconductor memory element has the following steps: forming at least one source and at least one drain region in a substrate;
  • Source line for controlling the charge transmission of the tunnel barrier arrangement is formed.
  • the tunnel barrier arrangement is preferably designed as a layer stack with an alternating layer sequence of semiconducting and insulating layers to form a multiple tunnel barrier.
  • the source line is preferably formed from the source region parallel to the stacking direction of the layer stack of the multiple tunnel barrier.
  • the step of forming a source line which is electrically conductively connected to the source region preferably has the following steps:
  • the first and second semiconducting layers are preferably formed from polysilicon and the insulating layer is preferably made from silicon dioxide (SiC> 2) or silicon nitride
  • a floating gate electrically insulated from the substrate and a tunnel barrier arrangement
  • the floating gate is charged with electrical charge via the Tunnel barrier arrangement supplied or from this dissipated, wherein the conductivity of a channel between the source and drain region is changed by charging or discharging the floating gate, and wherein the charge transmission of the tunnel barrier arrangement is controlled via a source line which is electrically conductively connected to the source region.
  • a voltage in the range + (2 3) volts is preferably applied to the source line and a voltage of at most ⁇ 1 volt is applied to a word line, which is electrically connected to the tunnel barrier arrangement on its side facing away from the floating gate is.
  • the voltage of + (2-3) volts applied to the source line increases the transmission of the tunnel barrier arrangement formed by the layer stack exponentially and enables the supply and discharge of electrical charge to and from the floating gate and thus an inverting of the between source - and drain area located channel.
  • a voltage in the range + (0.5-1) volts is preferably applied to a bit line which is electrically conductively connected to the drain region, and a voltage in the range + (3-5) volts is applied to one Word line created, which is electrically connected to the tunnel barrier arrangement on your side facing away from the floating gate.
  • the voltage of + (3-5) volts present on the word line corresponds to one
  • Embodiment of the invention in various states during its manufacture
  • Figure 2 is a schematic side view of a semiconductor memory element according to a first preferred embodiment
  • Figure 3 is a schematic representation of a
  • Figure 4 shows a programming example for the
  • Figure 5 is a schematic side view of a
  • Figure 6 is a schematic representation of a
  • a layer 102 made of silicon dioxide with a thickness of about 6-10 nm and a 50 nm thick layer 103 made of doped polysilicon are grown successively on a silicon substrate 101 to produce a semiconductor memory element.
  • Layer 103 serves to form a floating gate of semiconductor memory element 100.
  • On layer 103 are in an alternating layer sequence
  • Barrier layers 104, 106 and 108 made of silicon nitride (Si 3 N 4 ) and layers 105, 107 and 109 made of undoped polysilicon, which is preferably carried out by chemical vapor deposition (CVD "Chemical Vapor Deposition") or thermal nitriding Layers 103-108 layer stack is used to form a multiple tunnel barrier, the multiple tunnel barrier also having a different number of barrier layers and polysilicon layers, but at least one barrier layer and two through the
  • Barrier layer can have separate polysilicon layers.
  • the undoped polysilicon layers 105 and 107 have a thickness of 40 nm
  • the doped polysilicon layer 109 has a thickness of 50 nm
  • the barrier layers 104 and 108 have a thickness of 2 nm
  • the barrier layer 106 has a thickness of approximately 5 nm.
  • a next step after etching the “layer stack” made of polysilicon or silicon nitride layers 103-109 with a silicon dioxide layer 110 about 6 nm thick, a directional arsenic implantation with a dose of about 10 20 cm * 3 to form source or drain regions 111, 112 in the substrate 101, symbolized in FIG. 1b by arrows 123.
  • the silicon dioxide layer 110 serves to prevent the penetration of doping atoms into the layer stack 103-109 ,
  • an oblique implantation of boron atoms 114 is carried out, as can be seen from Fig.ld, (i.e. only on the right in the
  • the silicon dioxide layer 102 extending between the polysilicon spacers 115 is partially etched away (FIG. 11), whereupon a further wet chemical etching step is carried out using potassium hydroxide (KOH).
  • KOH potassium hydroxide
  • This etching step serves to remove only the undoped regions of the polysilicon spacers 115 (ie the left in the trenches in each case areas shown in Fig.ld) to expose the underlying silicon dioxide layer 110.
  • a selective epitaxy of polysilicon is carried out according to Fig.le, only in the
  • Polysilicon areas is applied in which there is no silicon dioxide, i.e. in the areas shown on the right in FIG. 1E within each trench structure and above the source or drain areas 111, 112, since there the silicon dioxide layer 110 has been removed beforehand.
  • a layer 116 or 117 made of polysilicon is thus applied to these regions, the thickness of the layer 117 above the source or drain regions being approximately 10 nm, but in any case at least the thickness of the surrounding silicon dioxide layer 110.
  • CMP chemical mechanical polishing
  • Partially etched back polysilicon layers 116 and 117 whereupon the corresponding area is filled up again with silicon dioxide 119 and a further CMP step is carried out.
  • a titanium / titanium nitride layer 120 is then applied to form a diffusion barrier on the layers 119 and 109, on which in turn one after the other a layer 121 made of tungsten and a layer 122 made of silicon nitride (Si 3 N 4 ) are deposited to form the semiconductor memory element 100 shown in FIG.
  • the layer stack is then etched from the layers made of silicon nitride, tungsten, and the barrier layer made of polysilicon up to the layer 102 made of silicon dioxide.
  • Etching process as a hard mask. With this etching step, the structures in the y direction, i.e. isolated in the direction perpendicular to the plane of the drawing from FIG.
  • a semiconductor memory element 200 produced according to the method described above has source or drain regions 201, 202 which are formed in a substrate (not shown) and between which there is a channel (not shown) with variable electrical conductivity extends in the substrate.
  • the semiconductor memory element 200 has a floating gate 203 made of a polysilicon layer of approximately 50 nm thickness, on which a layer stack 204 with alternating successive silicon nitride layers 205, 207 and 209 and polysilicon layers 206 and 208 is successively applied to form a multiple tunnel barrier.
  • a tungsten layer 210 for forming a word line of the semiconductor memory element 200 is applied to the uppermost silicon nitride layer 209.
  • the floating gate 203 and the layer stack 204 are surrounded in the region not adjoining the tungsten layer 210 by a silicon dioxide region 211, by means of which the semiconductor memory element 200 is insulated from adjacent semiconductor memory elements.
  • the silicon dioxide region 211 in particular has a silicon dioxide layer 212 which isolates the floating gate 203 from the substrate.
  • the position of the source line 213 is asymmetrical insofar as, as can be seen from FIG. 2, it is much closer to the one forming the tunnel barrier arrangement
  • Layer stack 204 is arranged than in the corresponding layer stack located on the opposite side of the source line 213 (ie on the left in FIG. 2). This is the
  • Tunnel barrier arrangement "opened”, ie its vertical transmission is increased.
  • a lattice structure 300 is one
  • the floating gates 300a-300d are surrounded by a silicon dioxide region 304 and are separated in the interstices remaining between adjacent floating gates 300a-300d by silicon dioxide layers 305 in order to isolate adjacent semiconductor memory elements from one another.
  • FIG. 4 a programming example of the semiconductor memory element 200 is used to explain the mode of operation of the semiconductor memory element 200 shown. Accordingly, the writing process is accomplished by applying a positive voltage of +2.5 volts to the source line (source line) 213 to open the channel and applying a negative voltage of -1 volt to the word line 210 (writing line). Correspondingly, data is deleted by applying a positive voltage of +1 volt to word line 210 and applying a positive voltage of +2.5 volts to source line 213.
  • the voltage of +2.5 volts applied to the source line 213 increases the charge transmission of the tunnel barrier arrangement formed by the layer stack 204 and enables the supply and discharge of electrical charge to and from the floating gate 203 and thus an inverting of the between source - And drain region 201, 202 located channel.
  • the reading process is carried out by applying a positive voltage of, for example, +4 volts to word line 210 and applying a low, positive voltage of, for example, +0.5 volts to bit line (bit line) 214.
  • the voltage applied to word line 210 corresponds of +4 volts a voltage of approximately + 1.5 volts between floating gate 203 and the channel between source region 201 and drain region 202, so that the capacitive penetration from word line 210 to floating gate 203 and the channel between source - And drain regions 201, 202 is sufficient to bring the read transistor into the conductive state.
  • FIG. 5 shows a semiconductor memory element 400 according to a further preferred embodiment of the invention.
  • the semiconductor memory element 400 has source or drain regions 401 or 402, between which a floating gate 403 is arranged.
  • a layer stack 404 with alternating successive silicon nitride layers 405, 407 and 409 and polysilicon layers 406 and 408 is applied to the floating gate 403 to form a multiple tunnel barrier.
  • a tungsten layer 410 for forming a word line of the semiconductor memory element 400 is applied to the uppermost silicon nitride layer 409.
  • the floating gate 403 and the layer stack 404 are surrounded in the region not adjoining the tungsten layer 410 by a silicon dioxide region 411, by means of which the semiconductor memory element 400 is insulated from adjacent semiconductor memory elements.
  • the silicon dioxide region 411 has in particular a silicon dioxide layer 412 which isolates the floating gate 403 from the substrate.
  • Adjacent to the semiconductor memory element 400 is a further semiconductor memory element 400 ′, which in a corresponding manner has a floating gate 413 and a layer stack 414 with alternating successive silicon nitride layers 415, 417 and 419 and polysilicon layers 416 and 418. Furthermore, in the semiconductor memory element 400, a source line 420 made of n + -doped polysilicon, which extends adjacent to the floating gate 403 and the layer stack 404 from the source region 401, is provided. The drain region 402 forms a bit line 421 on the opposite side of the floating gate 403 and the layer stack 404.
  • the bit line 421 does not form the source line for the adjacent semiconductor memory element 400 ′, but is formed as a separate line from the latter. Rather, the adjacent semiconductor memory element 400 'has its own source line 422, which is only partially shown in FIG. 5, so that the memory density of the semiconductor memory element 400 is only 8 * f 2 .
  • the source line 420 in the semiconductor memory element 400 is arranged symmetrically, ie at the same distance from the layer stacks adjacent to the left and right of the source line 420. In this way, the manufacturing process is simplified compared to the process described in Fig.la-g.
  • FIG. 6 shows a lattice structure 500 in which floating gates 500a ... 500d belonging to four semiconductor memory elements are connected to one another in a raster arrangement, each of the semiconductor memory elements 500a-500d being constructed identically to the semiconductor memory element 400 from FIG. Accordingly, runs adjacent to the
  • Floating gates 500a-500b have a source line 501 on their side facing away from the floating gates 500c-500d, and a side on their side facing the floating gates 300c-300d Bit line 502.
  • a source line 303 again runs on the side of the floating gates 500c-500d facing away from the floating gates 500a-500b.
  • the floating gates 500a-500d are surrounded by a silicon dioxide region 504 and separated by silicon dioxide layers 505 in the interstices remaining between adjacent floating gates 500a-500d in order to isolate adjacent semiconductor memory elements from one another.
  • the operation of the semiconductor memory element 400 or the semiconductor memory element arrangement according to FIG. 6 essentially corresponds to that of the semiconductor memory element 200, but with the application of a voltage of, for example, +2.5 volts to the source line 420, both adjacent ones
  • selective writing or erasing can also be carried out in the semiconductor memory element 400 by applying a low voltage of, for example, +/- 1 volt to the respective word line.
  • the source line can be used on the one hand to transport current when writing or reading the semiconductor memory element and on the other hand to control the charge transmission of the multiple tunnel barrier, so that no additional connection is required for a side gate controlling the charge transmission through the multiple tunnel barrier.
  • the control of the charge transmission of the tunnel barrier arrangement takes place rather via the source line, so that the invention
  • Semiconductor memory element has a 3-terminal arrangement and is therefore particularly suitable for ULSI applications.
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Abstract

A semiconductor memory element (200) comprising a substrate, wherein a source area (201) and a drain area (202) are formed; a floating gate (203) which is electrically insulated from the substrate; a tunnel barrier arrangement (204) which enables the floating gate (203) to be charged or discharged, the conductivity of the channel between the source (201) and drain (202) area being modifiable by charging or discharging the floating gate; in addition to means which control transmission of the charge of the tunnel barrier arrangement and which have a source line (213) which is electroconductingly connected to the source area.

Description

HABLEITERSPEICHERELEMENT , VERFAHREN ZUR HERSTELLUNG UND VERFAHREN ZUM BETRIEB CONDUCTOR MEMORY ELEMENT, METHOD FOR PRODUCING AND METHOD FOR OPERATION
Die Erfindung betrifft ein Halbleiterspeicherelement, eine Halbleiterspeicherelementanordnung, ein Verfahren zum Herstellen eines Halbleiterspeicherelementes und einThe invention relates to a semiconductor memory element, a semiconductor memory element arrangement, a method for producing a semiconductor memory element and a
Verfahren zum Betreiben eines Halbleiterspeicherelementes.Method for operating a semiconductor memory element.
Wesentliche Parameter eines Halbleiterspeicherelementes sind die Haltezeit, für die der im Halbleiterspeicherelement gespeicherte SpeicherInhalt erhalten bleibt, die zum Einprogrammieren des Speicherinhalts erforderliche Schreibzeit und die zum Einprogrammieren des Speicherinhalts notwendigen Schreibspannungen.Essential parameters of a semiconductor memory element are the hold time for which the memory content stored in the semiconductor memory element is retained, the write time required for programming the memory content and the write voltages necessary for programming the memory content.
Ein bekanntes Halbleiterspeicherelement ist das DRAM- Speicherelement (DRAM= Dynamic Random Access Memory) , welches zwar relativ schnelle Schreibzeiten von wenigen Nanosekunden, jedoch infolge unvermeidlicher Leckströme nur kurze Haltezeiten aufweist, so dass in regelmäßigen zeitlichen Abständen von etwa 100ms ein Wiederaufladen des RAM- Speicherelementes notwendig ist.A known semiconductor memory element is the DRAM memory element (DRAM = Dynamic Random Access Memory), which has relatively fast write times of a few nanoseconds, but only short hold times due to inevitable leakage currents, so that the RAM memory element is recharged at regular time intervals of approximately 100 ms necessary is.
Demgegenüber ermöglicht das sogenannte EEPROM-Speicherelement (EEPROM= Electrically Erasable Programmable Read Only Memory) zwar relativ lange Haltezeiten von mehreren Jahren, jedoch sind die zum Einprogrammieren des Speicherinhalts notwendigen Schreibzeiten wesentlich größer als beim RAM-Speicherelement. Es besteht daher ein Bedarf an Halbleiterspeicherelementen, bei denen schnelle Schreibzeiten (von etwa 10 Nanosekunden) mit langen Haltezeiten (von mehr als einem Jahr) und niedrigen Schreibspannungen kombiniert sind.In contrast, the so-called EEPROM memory element (EEPROM = Electrically Erasable Programmable Read Only Memory) enables relatively long holding times of several years, but the write times required for programming the memory content are considerably longer than with the RAM memory element. There is therefore a need for semiconductor memory elements in which fast write times (of approximately 10 nanoseconds) are combined with long hold times (of more than one year) and low write voltages.
In [1] ist ein sogenanntes „crested barrier" -Speicherelement vorgeschlagen worden, bei dem das Be- bzw. Entladen eines Floating Gates über eine serielle Anordnung von ( typischerweise drei) Tunnelbarrieren erfolgt, wobei die Tunnelbarrieren eine profilierte (= „crested") Form besitzen. Hierbei sind die Tunnelbarrieren nicht wie üblich in Form eines Rechteckpotentials mit konstanter Höhe der Potentialbarriere ausgebildet, sondern mittels „Peaks" oder „Zacken" profiliert.In [1] a so-called "crested barrier" storage element has been proposed, in which the loading or unloading of a floating gate takes place via a serial arrangement of (typically three) tunnel barriers, the tunnel barriers being profiled (= "crested") To have shape. In this case, the tunnel barriers are not, as usual, in the form of a rectangular potential with a constant height of the potential barrier, but are profiled by means of "peaks" or "spikes".
Da eine solche „profilierte" Tunnelbarriere gegenüber einer herkömmlichen Tunnelbarriere eine größere Ladungstransmission sowie eine größere Sensitivität für die anliegende Spannung aufweist, lassen sich mit einem derartigen „crested barrier"- Halbleiterspeicherelement jedenfalls theoretisch relativ schnelle Schreibzeiten erreichen. Jedoch sind die zum Schreiben erforderlichen Schreibspannungen relativ groß, d.h. ungefähr größer als 10 V.Since such a “profiled” tunnel barrier has a greater charge transmission and a greater sensitivity to the voltage present than a conventional tunnel barrier, in theory such a “crested barrier” semiconductor memory element can achieve relatively fast write times. However, the write voltages required for writing are relatively large, i.e. approximately greater than 10 V.
Aus [2] ist ein Vorschlag für ein sogenanntes PLED-From [2] is a proposal for a so-called PLED
Speicherelement (PLED= Planar Localized Electron Device) bekannt. Hierbei erfolgt das Schreiben bzw. Löschen von Daten durch schnelles Be- bzw. Entladen eines Floating Gates über eine Vielfachtunnelbarriere (MTJ= Multiple Tunnel Junction) , wobei die Transmission der Vielfachtunnelbarriere mittels einer Seitengate-Elektrode gesteuert wird. Zum Lesen von Daten wird je nach Leitfähigkeits-Zustand des unterhalb des Floating Gates zwischen einem Source-Anschluss und einem Drain-Anschluss verlaufenden Kanals ein Stromfluss im Kanal nachgewiesen (entsprechend einem Bit „1") oder nicht (entsprechend einem Bit „0"). Bei dem PLED-Speicherelement lassen sich kurze Schreibzeiten (ähnlichen denen eines RAM- Speicherelementes) und lange Haltezeiten (ähnlich denen eines EEPROM-Speicherelementes) erreichen. Außerdem sind die erforderlichen Schreibspannungen wesentlich geringer als bei dem oben genannten „crested barrier"- Speicherelement.Storage element (PLED = Planar Localized Electron Device) known. Here, data is written or deleted by quickly loading or unloading a floating gate over a multiple tunnel barrier (MTJ = Multiple Tunnel Junction), the transmission of the multiple tunnel barrier being controlled by means of a side gate electrode. To read data, depending on the conductivity state of the below the floating gate between a source connection and a A current flow in the channel is detected in the drain connection channel (corresponding to a bit "1") or not (corresponding to a bit "0"). With the PLED memory element, short write times (similar to those of a RAM memory element) and long hold times (similar to those of an EEPROM memory element) can be achieved. In addition, the write voltages required are significantly lower than in the “crested barrier” memory element mentioned above.
Da jedoch zusätzlich zu dem Source-, dem Drain- und dem Datenanschluss ein weiterer Anschluss für die Seitengate- Elektrode zum Steuern der Transmission der Tunnelbarriere erforderlich ist, handelt es sich bei dem PLED- Speicherelement um eine 4-terminale Anordnung. Aufgrund dieser 4-terminalen Anordnung ist das PLED-Speicherelement relativ groß dimensioniert und infolgedessen für ULSI- Anwendungen (ULSI= Ultra Large Scale Integration) nicht ideal .However, since in addition to the source, the drain and the data connection, a further connection for the side gate electrode is required to control the transmission of the tunnel barrier, the PLED memory element is a 4-terminal arrangement. Because of this 4-terminal arrangement, the PLED memory element is relatively large and consequently not ideal for ULSI applications (ULSI = Ultra Large Scale Integration).
Somit liegt der Erfindung das Problem zugrunde, ein Halbleiterspeicherelement, eineThe invention is therefore based on the problem of a semiconductor memory element
Halbleiterspeicherelementanordnung, ein Verfahren zum Herstellen eines Halbleiterspeicherelementes und ein Verfahren zum Betreiben eines Halbleiterspeicherelementes zu schaffen, welche bei Ermöglichung schneller Schreibzeiten, großer Haltezeiten und niedriger Schreibspannungen eine bessere Eignung für ULSI-Anwendungen aufweisen.To provide a semiconductor memory element arrangement, a method for producing a semiconductor memory element and a method for operating a semiconductor memory element, which have better suitability for ULSI applications while enabling fast write times, long hold times and low write voltages.
Das Problem wird durch das Halbleiterspeicherelement, die Halbleiterspeicherelementanordnung, das Verfahren zum Herstellen eines Halbleiterspeicherelementes und das Verfahren zum Betreiben eines Halbleiterspeicherelementes gemäß den unabhängigen Patentansprüchen gelöst. Ein Halbleiterspeicherelement weist ein Substrat auf, in welchem wenigstens ein Source- und wenigstens ein Drain- Bereich ausgebildet sind. Von dem Substrat ist ein Floating Gate elektrisch isoliert.The problem is solved by the semiconductor memory element, the semiconductor memory element arrangement, the method for producing a semiconductor memory element and the method for operating a semiconductor memory element in accordance with the independent patent claims. A semiconductor memory element has a substrate in which at least one source and at least one drain region are formed. A floating gate is electrically isolated from the substrate.
Ferner ist eine Tunnelbarrieren-Anordnung vorgesehen, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen dem Source- und dem Drain-Bereich veränderbar ist.A tunnel barrier arrangement is also provided, via which electrical charge can be supplied to or removed from the floating gate, the conductivity of a channel between the source and the drain region being changeable by charging or discharging the floating gate.
Außerdem sind Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung vorgesehen, welche eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung aufweisen.In addition, means for controlling the charge transmission of the tunnel barrier arrangement are provided, which have a source line that is electrically conductively connected to the source region.
Dadurch, dass die Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung aufweisen, kann die Sourceleitung zum einen zum Stromtransport beim Schreiben bzw. Lesen des Halbleiterspeicherelementes und zum anderen zum Steuern der Ladungstransmission derBecause the means for controlling the charge transmission of the tunnel barrier arrangement have a source line which is electrically conductively connected to the source region, the source line can, on the one hand, transport electricity when writing or reading the semiconductor memory element and, on the other hand, can control the charge transmission of the
Vielfachtunnelbarriere verwendet werden. Infolgedessen ist, anders als bei dem oben beschriebenen PLED-Speicherelement, kein zusätzlicher Anschluss für ein die Ladungstransmission steuerndes Seitengate erforderlich.Multiple tunnel barrier can be used. As a result, unlike the PLED memory element described above, no additional connection is required for a side gate that controls charge transmission.
Mit anderen Worten reicht es dadurch, dass die Steuerung der Ladungstransmission der Tunnelbarrieren-Anordnung über die Sourceleitung erfolgt, bei dem erfindungsgemäßen Aufbau des Halbleiterspeicherelementes aus, zum Betrieb eine Sourceleitung, eine Datenleitung und eine Wortleitung vorzusehen, an die jeweils zum Schreiben, Lesen und Löschen unterschiedliche Spannungen angelegt werden können.In other words, it is sufficient for the charge transmission of the tunnel barrier arrangement to be controlled via the source line, in the construction of the semiconductor memory element according to the invention, for operation, a source line, a data line and a word line to be provided, to which different voltages can be applied for writing, reading and erasing.
Das erfindungsgemäße Halbleiterspeicherelement weist somit eine 3-terminale Anordnung auf und ist infolge des hiermit einhergehenden schlankeren Aufbaus insbesondere für ULSI- Anwendungen besser geeignet als eine 4-terminale Anordnung, wie sie z.B. das oben beschriebene PLED-Speicherelement darstellt. Gleichzeitig kommt das erfindungsgemäße Halbleiterspeicherelement mit wesentlich geringerenThe semiconductor memory element according to the invention thus has a 3-terminal arrangement and, owing to the associated leaner structure, is better suited in particular for ULSI applications than a 4-terminal arrangement such as that e.g. represents the PLED memory element described above. At the same time, the semiconductor memory element according to the invention comes with significantly smaller ones
Schreibspannungen aus als etwa das o.g. „crested barrier"- Speicherelement .Writing voltages than as the above "Crested barrier" storage element.
Die Tunnelbarrieren-Anordnung weist vorzugsweise einen Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfachtunnelbarriere auf. Hierbei erstreckt sich die Sourceleitung vorzugsweise von dem Source-Bereich aus parallel zur Stapelrichtung des Schichtstapels der Vielfachtunnelbarriere. Die Sourceleitung weist zusätzlich dotiertes Polysilizium auf. Alternativ kann die Sourceleitung Metall aufweisen, vorzugsweise zumindest eines der folgenden Materialien: Aluminium, Kupfer, Titan-Nitrid.The tunnel barrier arrangement preferably has a layer stack with an alternating layer sequence of semiconducting and insulating layers to form a multiple tunnel barrier. In this case, the source line preferably extends from the source region parallel to the stack direction of the layer stack of the multiple tunnel barrier. The source line also has doped polysilicon. Alternatively, the source line can have metal, preferably at least one of the following materials: aluminum, copper, titanium nitride.
Gemäß einer bevorzugten Ausführungsform weisen die halbleitenden Schichten des Schichtstapels undotiertes Polysilizium auf, und die isolierenden Schichten weisen Siliziumnitrid oder Siliziumdioxid auf.According to a preferred embodiment, the semiconducting layers of the layer stack have undoped polysilicon, and the insulating layers have silicon nitride or silicon dioxide.
Hierbei können die halbleitenden Schichten eine Dicke im Bereich von typischerweise 10 bis lOOnm, vorzugsweise im Bereich von 30 bis 50 nm und die isolierenden Schichten eine Dicke im Bereich von typischerweise 2 bis 10 nm, vorzugsweise im Bereich von 2 bis 6 nm aufweisen.The semiconducting layers can have a thickness in the range of typically 10 to 100 nm, preferably in the range of 30 to 50 nm, and the insulating layers can have a thickness Thickness in the range of typically 2 to 10 nm, preferably in the range of 2 to 6 nm.
Alternativ können die halbleitenden Schichten auch amorphes Silizium aufweisen.Alternatively, the semiconducting layers can also have amorphous silicon.
Die Tunnelbarrieren-Anordnung kann auf ihrer dem Floating Gate abgewandten Seite mit einer Wortleitung elektrisch verbunden sein, mittels der ein Spannungsimpuls über die Tunnelbarrieren-Anordnung an das Floating Gate zum Laden des Floating Gates und zum Invertieren des Kanals zwischen Source-Bereich und Drain-Bereich anlegbar ist.On its side facing away from the floating gate, the tunnel barrier arrangement can be electrically connected to a word line, by means of which a voltage pulse via the tunnel barrier arrangement to the floating gate for charging the floating gate and for inverting the channel between the source region and the drain region can be created.
Bei einer Halbleiterspeicherelement-Anordnung sind eine Mehrzahl von erfindungsgemäßen Halbleiterspeicherelementen in einer Mehrzahl von Zeilen und Spalten matrixartig angeordnet, wobei die zu einer Spalte gehörendenIn a semiconductor memory element arrangement, a plurality of semiconductor memory elements according to the invention are arranged in a matrix-like manner in a plurality of rows and columns, the ones belonging to a column
Halbleiterspeicherelemente eine gemeinsame Sourceleitung aufweisen, die mit den Source-Bereichen dieser Halbleiterspeicherelemente elektrisch leitend verbunden ist und über welche die Ladungstransmission der zu diesen Halbleiterspeicherelementen gehörenden Tunnelbarrieren- Anordnungen steuerbar ist.Semiconductor memory elements have a common source line which is electrically conductively connected to the source regions of these semiconductor memory elements and via which the charge transmission of the tunnel barrier arrangements belonging to these semiconductor memory elements can be controlled.
Hierbei kann die jeweils einem Halbleiterspeicherelement in einer Zeile zugeordnete Sourceleitung eine Bitleitung eines in derselben Zeile benachbarten Halbleiterspeicherelementes bilden. Auf diese Weise lassen sich besonders hoheIn this case, the source line assigned to a semiconductor memory element in each row can form a bit line of a semiconductor memory element adjacent in the same row. In this way, particularly high
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Speicherdichten von 4*f (f= „minimum feature size", minimale Strukturgröße) realisieren.Realize storage densities of 4 * f (f = "minimum feature size", minimum structure size).
Es kann jedoch auch jeweils zwei in derselben Zeile benachbart angeordneten Halbleiterspeicherelementen eine gemeinsame Sourceleitung zugeordnet sein. In diesem Falle ist die Sourceleitung symmetrisch, d.h. in gleichem Abstand zu den links und rechts der Sourceleitung benachbarten Schichtstapeln zur Ausbildung der Tunnelbarrieren-Anordnung angeordnet, wodurch der Herstellungsprozess derHowever, two semiconductor memory elements arranged adjacent to each other in the same row can also be one shared source line. In this case, the source line is arranged symmetrically, ie at the same distance from the layer stacks adjacent to the left and right of the source line to form the tunnel barrier arrangement, as a result of which the manufacturing process of
Halbleiterspeicherelement-Anordnung vereinfacht wird.Semiconductor memory element arrangement is simplified.
Ein Verfahren zum Herstellen eines Halbleiterspeicherelementes weist die folgenden Schritte auf: - Ausbilden wenigstens eines Source- und wenigstens eines Drain-Bereichs in einem Substrat;A method for producing a semiconductor memory element has the following steps: forming at least one source and at least one drain region in a substrate;
Ausbilden eines von dem Substrat elektrisch isolierten Floating Gates; - Ausbilden einer Tunnelbarrieren-Anordnung, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen dem Source- und dem Drain-Bereich veränderbar ist; wobei benachbart zur Tunnelbarrieren-Anordnung eine mit dem Source-Bereich elektrisch leitend verbundeneForming a floating gate electrically isolated from the substrate; - Forming a tunnel barrier arrangement, via which electrical charge can be supplied to or removed from the floating gate, the conductivity of a channel between the source and the drain region being changeable by charging or discharging the floating gate; wherein adjacent to the tunnel barrier arrangement, one which is electrically conductively connected to the source region
Sourceleitung zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung ausgebildet wird.Source line for controlling the charge transmission of the tunnel barrier arrangement is formed.
Die Tunnelbarrieren-Anordnung wird vorzugsweise als Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfachtunnelbarriere ausgebildet .The tunnel barrier arrangement is preferably designed as a layer stack with an alternating layer sequence of semiconducting and insulating layers to form a multiple tunnel barrier.
Die Sourceleitung wird vorzugsweise von dem Source-Bereich aus parallel zur Stapelrichtung des Schichtstapels der Vielfachtunnelbarriere ausgebildet . Bevorzugt weist der Schritt des Ausbildens einer mit dem Source-Bereich elektrisch leitend verbundenen Sourceleitung die folgenden Schritte auf:The source line is preferably formed from the source region parallel to the stacking direction of the layer stack of the multiple tunnel barrier. The step of forming a source line which is electrically conductively connected to the source region preferably has the following steps:
- Aufbringen einer ersten halbleitenden Schicht auf einer die Tunnelbarrieren-Anordnung und den Source-Bereich bedeckenden isolierenden Schicht;Applying a first semiconducting layer on an insulating layer covering the tunnel barrier arrangement and the source region;
Durchführen einer gerichteten Implantation zum Dotieren des Bereichs der ersten halbleitenden Schicht, welcher auf der die Vielfachtunnelbarriere bedeckenden isolierenden Schicht aufgebracht ist;Performing a directional implantation for doping the region of the first semiconducting layer which is applied to the insulating layer covering the multiple tunnel barrier;
Freilegen des Source-Bereichs durch partielles Entfernen der den Source-Bereich bedeckenden ersten halbleitenden Schicht und der isolierenden Schicht; Entfernen der nicht-dotierten Bereiche der ersten halbleitenden Schicht unter partiellem Freilegen der isolierenden Schicht; und selektives Aufbringen einer zweiten halbleitenden Schicht auf den Source-Bereich und den dotierten Bereich der ersten halbleitenden Schicht.Exposing the source region by partially removing the first semiconducting layer and the insulating layer covering the source region; Removing the undoped regions of the first semiconducting layer while partially exposing the insulating layer; and selectively depositing a second semiconducting layer on the source region and the doped region of the first semiconducting layer.
Die erste und zweite halbleitende Schicht werden bevorzugt aus Polysilizium gebildet und die isolierende Schicht wird bevorzugt aus Siliziumdioxid (SiC>2) oder SiliziumnitridThe first and second semiconducting layers are preferably formed from polysilicon and the insulating layer is preferably made from silicon dioxide (SiC> 2) or silicon nitride
(Si3N4) gebildet.(Si3N4) formed.
Bei einem Verfahren zum Betreiben eines Halbleiterspeicherelementes, welches ein Substrat mit wenigstens einem darin ausgebildeten Source- und wenigstens einem darin ausgebildeten Drain-Bereich, ein von dem Substrat elektrisch isoliertes Floating Gate und eine Tunnelbarrieren- Anordnung aufweist, wird dem Floating Gate elektrische Ladung über die Tunnelbarrieren-Anordnung zugeführt bzw. von diesem abgeführt, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen Source- und Drain- Bereich verändert wird, und wobei die Ladungstransmission der Tunnelbarrieren-Anordnung über eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung gesteuert wird.In a method for operating a semiconductor memory element which has a substrate with at least one source region and at least one drain region formed therein, a floating gate electrically insulated from the substrate and a tunnel barrier arrangement, the floating gate is charged with electrical charge via the Tunnel barrier arrangement supplied or from this dissipated, wherein the conductivity of a channel between the source and drain region is changed by charging or discharging the floating gate, and wherein the charge transmission of the tunnel barrier arrangement is controlled via a source line which is electrically conductively connected to the source region.
Bevorzugt wird zum Schreiben von Daten des Halbleiterspeicherelements eine Spannung im Bereich +(2 3) Volt an die Sourceleitung angelegt und eine Spannung von maximal ± 1 Volt an eine Wortleitung angelegt, die mit der Tunnelbarrieren-Anordnung auf ihrer dem Floating Gate abgewandten Seite elektrisch verbunden ist.For writing data of the semiconductor memory element, a voltage in the range + (2 3) volts is preferably applied to the source line and a voltage of at most ± 1 volt is applied to a word line, which is electrically connected to the tunnel barrier arrangement on its side facing away from the floating gate is.
Die an der Sourceleitung anliegende Spannung von +(2-3) Volt erhöht die Transmission der durch den Schichtstapel gebildeten Tunnelbarrieren-Anordnung exponentiell und ermöglicht die Zu- bzw. Abfuhr elektrischer Ladung zu bzw. von dem Floating Gate und damit ein Invertieren des zwischen Source- und Drain-Bereich befindlichen Kanals.The voltage of + (2-3) volts applied to the source line increases the transmission of the tunnel barrier arrangement formed by the layer stack exponentially and enables the supply and discharge of electrical charge to and from the floating gate and thus an inverting of the between source - and drain area located channel.
Zum Lesen von Daten des Halbleiterspeicherelementes wird bevorzugt eine Spannung im Bereich +(0,5-1) Volt an eine mit dem Drain-Bereich elektrisch leitend verbundene Bitleitung angelegt, und eine Spannung im Bereich von +(3-5) Volt wird an eine Wortleitung angelegt, die mit der Tunnelbarrieren- Anordnung auf Ihrer dem Floating Gate abgewandten Seite elektrisch verbunden ist.To read data from the semiconductor memory element, a voltage in the range + (0.5-1) volts is preferably applied to a bit line which is electrically conductively connected to the drain region, and a voltage in the range + (3-5) volts is applied to one Word line created, which is electrically connected to the tunnel barrier arrangement on your side facing away from the floating gate.
Infolge der kapazitiven Kopplung entspricht der an der Wortleitung anliegenden Spannung von +(3-5) Volt eineAs a result of the capacitive coupling, the voltage of + (3-5) volts present on the word line corresponds to one
Spannung von typischerweise etwa + 1,5 Volt zwischen Floating Gate und dem Kanal zwischen Source-Bereich und Drain-Bereich, so dass der kapazitive Durchgriff von der Wortleitung auf das Floating Gate und den Kanal zwischen Source- und Drain- Bereichen ausreicht, um den Auslesetransistor in den leitenden Zustand zu versetzen. Bei Anlegen einer geringen Spannung von +(0,5-1) Volt an die Bitleitung wird somit je nach invertiertem oder nicht-invertiertem Zustand des Kanals ein Stromfluss im Kanal nachgewiesen (entsprechend einem Bit „1") oder nicht (entsprechend einem Bit „0") .Voltage of typically about + 1.5 volts between the floating gate and the channel between the source region and the drain region, so that the capacitive penetration from the word line to the Floating gate and the channel between the source and drain regions is sufficient to bring the read transistor into the conductive state. When a low voltage of + (0.5-1) volts is applied to the bit line, depending on the inverted or non-inverted state of the channel, a current flow in the channel is detected (corresponding to a bit "1") or not (corresponding to a bit " 0 ").
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im weiteren näher erläutert.Embodiments of the invention are shown in the figures and are explained in more detail below.
Es zeigen:Show it:
Figuren la bis lg ein erfindungsgemäßes Halbleiterspeicherelement gemäß einemFigures la to lg an inventive semiconductor memory element according to a
Ausführungsbeispiel der Erfindung zu verschiedenen Zuständen während dessen Herstellung;Embodiment of the invention in various states during its manufacture;
Figur 2 eine schematische Seitenansicht eines Halbleiterspeicherelementes gemäß einer ersten bevorzugten Ausführungsform;Figure 2 is a schematic side view of a semiconductor memory element according to a first preferred embodiment;
Figur 3 eine schematische Darstellung einerFigure 3 is a schematic representation of a
Halbleiterspeicherelement-Anordnung von sechs gemäß Figur 2 aufgebauten Halbleiterspeicherelementen inSemiconductor memory element arrangement of six semiconductor memory elements constructed according to FIG
Draufsicht;Top view;
Figur 4 ein Programmierbeispiel für dasFigure 4 shows a programming example for the
Halbleiterspeicherelement aus Figur 2;Semiconductor memory element from Figure 2;
Figur 5 eine schematische Seitenansicht einesFigure 5 is a schematic side view of a
Halbleiterspeicherelementes gemäß einer zweiten bevorzugten Ausführungsform; und Figur 6 eine schematische Darstellung einerSemiconductor memory element according to a second preferred embodiment; and Figure 6 is a schematic representation of a
Halbleiterspeicherelement-Anordnung von sechs gemäß Figur 5 aufgebauten Halbleiterspeicherelementen in Draufsicht.Semiconductor memory element arrangement of six semiconductor memory elements constructed according to FIG. 5 in plan view.
Gemäß Fig.la werden zur Herstellung eines Halbleiterspeicherelementes 100 auf einem Siliziumsubstrat 101 nacheinander eine Schicht 102 aus Siliziumdioxid der Dicke von etwa 6 - 10 nm und eine 50 nm dicke Schicht 103 aus dotiertem Polysilizium aufgewachsen. Die Schicht 103 dient zur Ausbildung eines Floating Gates des Halbleiterspeicherelementes 100.According to FIG. A layer 102 made of silicon dioxide with a thickness of about 6-10 nm and a 50 nm thick layer 103 made of doped polysilicon are grown successively on a silicon substrate 101 to produce a semiconductor memory element. Layer 103 serves to form a floating gate of semiconductor memory element 100.
Auf der Schicht 103 werden in abwechselnder SchichtfolgeOn layer 103 are in an alternating layer sequence
Barriereschichten 104, 106 und 108 aus Siliziumnitrid (Si3N4) und Schichten 105, 107 und 109 aus undotiertem Polysilizium aufgebracht, was vorzugsweise mittels chemischer Gasphasenabscheidung (CVD= „Chemical Vapour Deposition") bzw. thermischer Nitridierung durchgeführt wird. Der aus den Schichten 103-108 gebildete Schichtstapel dient zur Ausbildung einer Vielfachtunnelbarriere, wobei die Vielfachtunnelbarriere auch eine andere Anzahl von Barriereschichten und Polysiliziumschichten, wenigstens jedoch eine Barriereschicht und zwei durch dieBarrier layers 104, 106 and 108 made of silicon nitride (Si 3 N 4 ) and layers 105, 107 and 109 made of undoped polysilicon, which is preferably carried out by chemical vapor deposition (CVD = "Chemical Vapor Deposition") or thermal nitriding Layers 103-108 layer stack is used to form a multiple tunnel barrier, the multiple tunnel barrier also having a different number of barrier layers and polysilicon layers, but at least one barrier layer and two through the
Barriereschicht getrennte Polysiliziumschichten aufweisen kann.Barrier layer can have separate polysilicon layers.
In dem dargestellten Ausführungsbeispiel weisen die undotierten Polysiliziumschichten 105 und 107 eine Dicke von 40 nm, die dotierte Polysiliziumschicht 109 eine Dicke von 50 nm, die Barriereschichten 104 und 108 eine Dicke von 2 nm und die Barriereschicht 106 eine Dicke von ungefähr 5 nm auf. In einem nächsten Schritt wird gemäß Fig.lb nach Ätzung des „Schichtenstapels" aus Polysilizium- bzw. Siliziumnitrid- Schichten 103-109 mit einer etwa 6 nm dicken Siliziumdioxid- Schicht 110 eine gerichtete Arsen-Implantation mit einer Dosis von etwa 1020 cm*3 zur Ausbildung von Source- bzw.- Drain-Bereichen 111, 112 im Substrat 101 durchgeführt, in Fig.lb symbolisiert mittels Pfeilen 123. Die Siliziumdioxid- Schicht 110 dient hierbei dazu, ein Eindringen von Dotieratomen in den Ξchichtstapel 103-109 zu verhindern.In the exemplary embodiment shown, the undoped polysilicon layers 105 and 107 have a thickness of 40 nm, the doped polysilicon layer 109 has a thickness of 50 nm, the barrier layers 104 and 108 have a thickness of 2 nm and the barrier layer 106 has a thickness of approximately 5 nm. In a next step, according to FIG. 1b, after etching the “layer stack” made of polysilicon or silicon nitride layers 103-109 with a silicon dioxide layer 110 about 6 nm thick, a directional arsenic implantation with a dose of about 10 20 cm * 3 to form source or drain regions 111, 112 in the substrate 101, symbolized in FIG. 1b by arrows 123. The silicon dioxide layer 110 serves to prevent the penetration of doping atoms into the layer stack 103-109 ,
Anschließend wird gemäß Fig.lc auf die Siliziumdioxid-Schicht 110 bzw. die sich zwischen den Schichtstapeln 103-109 erstreckende Siliziumdioxid-Schicht 102 eine Schicht 113 aus Polysilizium aufgebracht, deren Dicke etwa f/4 (f= minimale Strukturgröße) entspricht.Subsequently, a layer 113 of polysilicon is applied to the silicon dioxide layer 110 or the silicon dioxide layer 102 extending between the layer stacks 103-109, the thickness of which corresponds to approximately f / 4 (f = minimum structure size).
In einem nächsten Schritt wird eine schräg gerichtete Implantation von Bor-Atomen 114 durchgeführt, wie aus Fig.ld ersichtlich ist, (d.h. nur auf die jeweils rechts in denIn a next step, an oblique implantation of boron atoms 114 is carried out, as can be seen from Fig.ld, (i.e. only on the right in the
Gräben in Fig.ld gezeigten Bereiche) . Nach dieser einseitigen Bor-Implantation werden durch einen Ätzschritt Polysilizium- Spacer 115 aus der Schicht 113 aus Polysilizium ausgebildet, woraufhin eine schnelle thermische Behandlung (RTP= rapid thermal process) durchgeführt wird, um eine Aktivierung der Bor-Dotieratome an den korrekten Gitterplätzen zu erreichen.Trenches shown in Fig.ld areas). After this one-sided boron implantation, polysilicon spacers 115 are formed from the layer 113 of polysilicon by means of an etching step, whereupon a rapid thermal treatment (RTP = rapid thermal process) is carried out in order to activate the boron doping atoms at the correct lattice sites ,
Anschließend wird die sich zwischen den Polysilizium-Spacern 115 erstreckende Siliziumdioxidschicht 102 partiell weggeätzt (Fig.ld), woraufhin ein weiterer nasschemischer Ätzschritt mittels Kaliumhydroxid (KOH) durchgeführt wird. Dieser Ätzschritt dient dazu, nur die nicht-dotierten Bereiche der Polysilizium-Spacer 115 (d.h. die jeweils links in den Gräben in Fig.ld gezeigten Bereiche) unter Freilegung der darunter liegenden Siliziumdioxid-Schicht 110 zu entfernen.Subsequently, the silicon dioxide layer 102 extending between the polysilicon spacers 115 is partially etched away (FIG. 11), whereupon a further wet chemical etching step is carried out using potassium hydroxide (KOH). This etching step serves to remove only the undoped regions of the polysilicon spacers 115 (ie the left in the trenches in each case areas shown in Fig.ld) to expose the underlying silicon dioxide layer 110.
In einem nächsten Schritt wird gemäß Fig.le eine selektive Epitaxie von Polysilizium durchgeführt, wobei nur in denIn a next step, a selective epitaxy of polysilicon is carried out according to Fig.le, only in the
Bereichen Polysilizium aufgebracht wird, in welchen sich kein Siliziumdioxid befindet, d.h. in den in Fig.le rechts gezeigten Bereichen innerhalb jeder Grabenstruktur sowie über den Source- bzw.- Drain-Bereichen 111, 112, da dort die Siliziumdioxid-Schicht 110 zuvor entfernt worden ist. Auf diesen Bereichen wird somit eine Schicht 116 bzw. 117 aus Polysilizium aufgebracht, wobei die Dicke der Schicht 117 über den Source- bzw.- Drain-Bereichen etwa 10 nm, jedenfalls aber mindestens die Dicke der umgebenden Siliziumdioxid- Schicht 110, beträgt.Polysilicon areas is applied in which there is no silicon dioxide, i.e. in the areas shown on the right in FIG. 1E within each trench structure and above the source or drain areas 111, 112, since there the silicon dioxide layer 110 has been removed beforehand. A layer 116 or 117 made of polysilicon is thus applied to these regions, the thickness of the layer 117 above the source or drain regions being approximately 10 nm, but in any case at least the thickness of the surrounding silicon dioxide layer 110.
Anschließend wird gemäß Fig.le eine schräg gerichtete Implantation von Phosphor-Ionen 118 durchgeführt. In einem nächsten Schritt wird Siliziumdioxid 119 unter Auffüllung der Grabenstruktur aufgebracht, woraufhin ein chemisch- mechanisches Polieren (CMP= chemical mechanical polishing) durchgeführt wird.An oblique implantation of phosphorus ions 118 is then carried out according to FIG. In a next step, silicon dioxide 119 is applied while filling in the trench structure, whereupon a chemical mechanical polishing (CMP = chemical mechanical polishing) is carried out.
In einem nächsten Schritt wird gemäß Fig.lf der auf Höhe der Polysiliziumschicht 109 liegende, oberste Bereich derIn a next step, the uppermost region lying at the level of the polysilicon layer 109, according to FIG
Polysilizium-Schichten 116 und 117 teilweise zurückgeätzt, woraufhin der entsprechende Bereich wieder mit Siliziumdioxid 119 aufgefüllt und ein weiterer CMP-Schritt durchgeführt wird.Partially etched back polysilicon layers 116 and 117, whereupon the corresponding area is filled up again with silicon dioxide 119 and a further CMP step is carried out.
Anschließend wird eine Titan/Titannitrid-Schicht 120 zur Ausbildung einer Diffusionsbarriere auf den Schichten 119 bzw. 109 aufgebracht, auf welcher wiederum aufeinanderfolgend eine Schicht 121 aus Wolfram und eine Schicht 122 aus Siliziumnitrid (Si3N4) zur Ausbildung des in Fig. lg dargestellten Halbleiterspeicherelementes 100 abgeschieden werden .A titanium / titanium nitride layer 120 is then applied to form a diffusion barrier on the layers 119 and 109, on which in turn one after the other a layer 121 made of tungsten and a layer 122 made of silicon nitride (Si 3 N 4 ) are deposited to form the semiconductor memory element 100 shown in FIG.
Anschließend wird der Schichtstapel aus den Schichten aus Siliziumnitrid, Wolfram, sowie der Barriereschicht aus Polysilizium bis zu der Schicht 102 aus Siliziumdioxid geätzt. Die Schicht aus Siliziumnitrid, welche auf der Schicht aus Wolfram angeordnet ist, dient in diesemThe layer stack is then etched from the layers made of silicon nitride, tungsten, and the barrier layer made of polysilicon up to the layer 102 made of silicon dioxide. The layer made of silicon nitride, which is arranged on the layer made of tungsten, serves in this
Ätzvorgang als Hartmaske. Mit diesem Ätzschritt werden die Strukturen in y-Richtung, d.h. in Richtung senkrecht zur Zeichenebene aus Fig. lg vereinzelt.Etching process as a hard mask. With this etching step, the structures in the y direction, i.e. isolated in the direction perpendicular to the plane of the drawing from FIG.
Gemäß Fig.2 weist ein gemäß dem oben beschriebenen Verfahren hergestelltes Halbleiterspeicherelement 200 Source- bzw. Drain-Bereiche 201, 202 auf, die in einem Substrat (nicht dargestellt) ausgebildet sind und zwischen denen sich ein (nicht dargestellter) Kanal mit veränderlicher elektrischer Leitfähigkeit in dem Substrat erstreckt.According to FIG. 2, a semiconductor memory element 200 produced according to the method described above has source or drain regions 201, 202 which are formed in a substrate (not shown) and between which there is a channel (not shown) with variable electrical conductivity extends in the substrate.
Ferner weist das Halbleiterspeicherelement 200 ein Floating Gate 203 aus einer Polysilizium-Schicht von etwa 50 nm Dicke auf, auf welchem zur Ausbildung einer Vielfachtunnelbarriere ein Schichtstapel 204 mit abwechselnd aufeinanderfolgenden Ξiliziumnitrid-Schichten 205, 207 und 209 und Polysiliziumschichten 206 und 208 aufeinanderfolgend aufgebracht ist.Furthermore, the semiconductor memory element 200 has a floating gate 203 made of a polysilicon layer of approximately 50 nm thickness, on which a layer stack 204 with alternating successive silicon nitride layers 205, 207 and 209 and polysilicon layers 206 and 208 is successively applied to form a multiple tunnel barrier.
Auf der obersten Siliziumnitrid-Schicht 209 ist eine Wolfram- Schicht 210 zur Ausbildung einer Wortleitung des Halbleiterspeicherelementes 200 aufgebracht. Das Floating Gate 203 sowie der Schichtstapel 204 sind in dem nicht an die Wolfram-Schicht 210 angrenzenden Bereich von einer Siliziumdioxid-Region 211 umgeben, über die das Halbleiterspeicherelement 200 gegen benachbarte Halbleiterspeicherelemente isoliert ist. Die Siliziumdioxid- Region 211 weist insbesondere eine Siliziumdioxid-Schicht 212 auf, die das Floating Gate 203 von dem Substrat isoliert.A tungsten layer 210 for forming a word line of the semiconductor memory element 200 is applied to the uppermost silicon nitride layer 209. The floating gate 203 and the layer stack 204 are surrounded in the region not adjoining the tungsten layer 210 by a silicon dioxide region 211, by means of which the semiconductor memory element 200 is insulated from adjacent semiconductor memory elements. The silicon dioxide region 211 in particular has a silicon dioxide layer 212 which isolates the floating gate 203 from the substrate.
Ferner sind eine sich benachbart zu dem Floating Gate 203 und dem Schichtstapel 204 von dem Source-Bereich 201 aus erstreckende Sourceleitung 213 aus n+-dotiertem Polysilizium und eine sich parallel hierzu auf der gegenüberliegenden Seite des Floating Gates 203 und des Schichtstapels 204 von dem Drain-Bereich 202 aus erstreckende Bitleitung 214 aus n+- dotiertem Polysilizium vorgesehen.Furthermore, a source line 213, which extends adjacent to the floating gate 203 and the layer stack 204 from the source region 201, is made of n + -doped polysilicon and is parallel to this on the opposite side of the floating gate 203 and the layer stack 204 from the drain Region 202 of extending bit line 214 made of n + -doped polysilicon is provided.
Bei dem in Fig.2 dargestellten und gemäß dem in Fig.la-g dargestellten Verfahren hergestellten Halbleiterspeicherelement 200 ist die Lage der Sourceleitung 213 insofern asymmetrisch, als diese, wie aus Fig.2 ersichtlich ist, wesentlich näher bei dem die Tunnelbarrieren-Anordnung ausbildenden Schichtstapel 204 angeordnet ist als bei dem entsprechenden, auf der gegenüberliegenden Seite der Sourceleitung 213 (d.h. in Fig.2 links) befindlichen Schichtstapel. Hierdurch ist zwar derIn the case of the semiconductor memory element 200 shown in FIG. 2 and produced according to the method shown in FIG. -G, the position of the source line 213 is asymmetrical insofar as, as can be seen from FIG. 2, it is much closer to the one forming the tunnel barrier arrangement Layer stack 204 is arranged than in the corresponding layer stack located on the opposite side of the source line 213 (ie on the left in FIG. 2). This is the
Herstellungsaufwand gegenüber einer symmetrischen Anordnung der Sourceleitung 213 (die noch im Zusammenhang mit Fig.4 beschrieben wird) erhöht, es wird jedoch bei Anlegen geeigneter Spannungen an die Sourceleitung gewährleistet, dass ausschließlich die am nächsten benachbarteManufacturing effort compared to a symmetrical arrangement of the source line 213 (which will be described in connection with FIG. 4) is increased, but it is ensured when applying suitable voltages to the source line that only the closest one
Tunnelbarrieren-Anordnung „geöffnet", d.h. deren vertikale Transmission erhöht wird. Außerdem dient bei dem in Fig.2 dargestellten Ausführungsbeispiel eines Halbleiterspeicherelements 200 die Sourceleitung 213 gleichzeitig als Bitleitung für ein benachbartes Halbleiterspeicherelement, welches auf der dem Floating Gate 203 abgewandten Seite der Sourceleitung 213 (d.h. in Fig.2 links von der Sourceleitung 213) angeordnet ist. Auf diese Weise lassen sich besonders hohe Speicherdichten von 4*f2 (f= „minimum feature size"= minimale Strukturgröße) realisieren.Tunnel barrier arrangement "opened", ie its vertical transmission is increased. In addition, in the exemplary embodiment of a semiconductor memory element 200 shown in FIG. 2, the source line 213 simultaneously serves as a bit line for an adjacent semiconductor memory element which is arranged on the side of the source line 213 facing away from the floating gate 203 (ie to the left in FIG. 2 of the source line 213) , In this way, particularly high storage densities of 4 * f 2 (f = “minimum feature size” = minimum structure size) can be achieved.
In Fig.3 ist eine Gitterstruktur 300 einer3, a lattice structure 300 is one
Halbleiterspeicherelement-Anordnung dargestellt, in welcher zu vier Halbleiterspeicherelementen gehörende Floating Gates 300a...300d in einer Rasteranordnung angeordnet sind, wobei jedes der Halbleiterspeicherelemente 300a-300d identisch zu dem Halbleiterspeicherelement 200 aus Fig.2 aufgebaut ist. Dementsprechend verläuft benachbart zu den Floating Gates 300a-300b auf deren den Floating Gates 300a-300b abgewandten Seite eine Sourceleitung 301, und auf deren den Floating Gates 300a-300b zugewandten Seite verläuft eine Bitleitung 302. Auf der den Floating Gates 300a-300b abgewandten Seite der Floating Gates 300c-300d verläuft wiederum eine Sourceleitung 303.Semiconductor memory element arrangement shown, in which floating gates 300a ... 300d belonging to four semiconductor memory elements are arranged in a raster arrangement, each of the semiconductor memory elements 300a-300d being constructed identically to the semiconductor memory element 200 from FIG. Accordingly, a source line 301 runs adjacent to the floating gates 300a-300b on their side facing away from the floating gates 300a-300b, and a bit line 302 runs on their side facing the floating gates 300a-300b. On the side facing away from the floating gates 300a-300b the floating gates 300c-300d in turn runs through a source line 303.
Die Floating Gates 300a-300d sind von einer Siliziumdioxid- Region 304 umgeben sowie in dem zwischen benachbarten Floating Gates 300a-300d verbleibenden Zwischenräumen durch Siliziumdioxid-Schichten 305 getrennt, um benachbarte Halbleiterspeicherelemente gegeneinander zu isolieren.The floating gates 300a-300d are surrounded by a silicon dioxide region 304 and are separated in the interstices remaining between adjacent floating gates 300a-300d by silicon dioxide layers 305 in order to isolate adjacent semiconductor memory elements from one another.
Zu Erläuterung der Funktionsweise des Halbleiterspeicherelementes 200 ist in Fig.4 ein Programmierbeispiel des Halbleiterspeicherelementes 200 dargestellt. Demnach erfolgt der Schreibprozess durch Anlegen einer positiven Spannung von +2,5 Volt an die Sourceleitung (Sourcelinie) 213 zum Öffnen des Kanals und Anlegen einer negativen Spannung von -1 Volt an die Wortleitung 210 (Schreiblinie). Das Löschen von Daten erfolgt entsprechend durch Anlegen einer positiven Spannung von +1 Volt an die Wortleitung 210 und Anlegen einer positiven Spannung von +2,5 Volt an die Sourceleitung 213.In FIG. 4, a programming example of the semiconductor memory element 200 is used to explain the mode of operation of the semiconductor memory element 200 shown. Accordingly, the writing process is accomplished by applying a positive voltage of +2.5 volts to the source line (source line) 213 to open the channel and applying a negative voltage of -1 volt to the word line 210 (writing line). Correspondingly, data is deleted by applying a positive voltage of +1 volt to word line 210 and applying a positive voltage of +2.5 volts to source line 213.
Die an der Sourceleitung 213 anliegende Spannung von +2,5 Volt erhöht die Ladungstransmission der durch den Schichtstapel 204 gebildeten Tunnelbarrieren-Anordnung und ermöglicht die Zu- bzw. Abfuhr elektrischer Ladung zu bzw. von dem Floating Gate 203 und damit ein Invertieren des zwischen Source- und Drain-Bereich 201, 202 befindlichen Kanals .The voltage of +2.5 volts applied to the source line 213 increases the charge transmission of the tunnel barrier arrangement formed by the layer stack 204 and enables the supply and discharge of electrical charge to and from the floating gate 203 and thus an inverting of the between source - And drain region 201, 202 located channel.
Der Leseprozess erfolgt durch Anlegen einer positiven Spannung von beispielsweise +4 Volt an die Wortleitung 210 und Anlegen einer geringen positiven Spannung von beispielsweise +0,5 Volt an die Bitleitung (Bitlinie) 214. Infolge der kapazitiven Kopplung entspricht der an der Wortleitung 210 anliegenden Spannung von +4 Volt eine Spannung von etwa + 1,5 Volt zwischen Floating Gate 203 und dem Kanal zwischen Source-Bereich 201 und Drain-Bereich 202, so dass der kapazitive Durchgriff von der Wortleitung 210 auf das Floating Gate 203 und den Kanal zwischen Source- und Drain-Bereichen 201, 202 ausreicht, um den Auslesetransistor in den leitenden Zustand zu versetzen.The reading process is carried out by applying a positive voltage of, for example, +4 volts to word line 210 and applying a low, positive voltage of, for example, +0.5 volts to bit line (bit line) 214. As a result of the capacitive coupling, the voltage applied to word line 210 corresponds of +4 volts a voltage of approximately + 1.5 volts between floating gate 203 and the channel between source region 201 and drain region 202, so that the capacitive penetration from word line 210 to floating gate 203 and the channel between source - And drain regions 201, 202 is sufficient to bring the read transistor into the conductive state.
Bei Anlegen einer geringen Spannung von + 0,5 Volt an die Bitleitung wird somit je nach invertiertem oder nichtinvertiertem Zustand des Kanals ein Stromfluss im Kanal nachgewiesen (entsprechend einem Bit „1") oder nicht (entsprechend einem Bit „0") .When a low voltage of + 0.5 volts is applied to the bit line, a current flow in the channel becomes dependent on the inverted or non-inverted state of the channel detected (corresponding to a bit "1") or not (corresponding to a bit "0").
In Fig.5 ist ein Halbleiterspeicherelement 400 gemäß einer weiteren bevorzugten Ausführungsform der Erfindung dargestellt. Das Halbleiterspeicherelement 400 weist wie das Halbleiterspeicherelement 200 Source- bzw. Drain-Bereiche 401 bzw. 402 auf, zwischen denen ein Floating Gate 403 angeordnet ist. Auf dem Floating Gate 403 ist zur Ausbildung einer Vielfachtunnelbarriere ein Schichtstapel 404 mit abwechselnd aufeinanderfolgenden Siliziumnitrid-Schichten 405, 407 und 409 und Polysilizium-Schichten 406 und 408 aufgebracht.5 shows a semiconductor memory element 400 according to a further preferred embodiment of the invention. Like the semiconductor memory element 200, the semiconductor memory element 400 has source or drain regions 401 or 402, between which a floating gate 403 is arranged. A layer stack 404 with alternating successive silicon nitride layers 405, 407 and 409 and polysilicon layers 406 and 408 is applied to the floating gate 403 to form a multiple tunnel barrier.
Auf der obersten Siliziumnitrid-Schicht 409 ist eine Wolfram- Schicht 410 zur Ausbildung einer Wortleitung des Halbleiterspeicherelementes 400 aufgebracht.A tungsten layer 410 for forming a word line of the semiconductor memory element 400 is applied to the uppermost silicon nitride layer 409.
Das Floating Gate 403 sowie der Schichtstapel 404 sind in dem nicht an die Wolfram-Schicht 410 angrenzenden Bereich von einer Siliziumdioxid-Region 411 umgeben, über die das Halbleiterspeicherelement 400 gegen benachbarte Halbleiterspeicherelemente isoliert ist. Die Siliziumdioxid- Region 411 weist insbesondere eine Siliziumdioxid-Schicht 412 auf, die das Floating Gate 403 von dem Substrat isoliert.The floating gate 403 and the layer stack 404 are surrounded in the region not adjoining the tungsten layer 410 by a silicon dioxide region 411, by means of which the semiconductor memory element 400 is insulated from adjacent semiconductor memory elements. The silicon dioxide region 411 has in particular a silicon dioxide layer 412 which isolates the floating gate 403 from the substrate.
An das Halbleiterspeicherelement 400 grenzt ein weiteres Halbleiterspeicherelement 400' an, welches in entsprechender Weise ein Floating Gate 413 und einen Schichtstapel 414 mit abwechselnd aufeinanderfolgenden Siliziumnitrid-Schichten 415, 417 und 419 und Polysilizium-Schichten 416 und 418 aufweist . Ferner ist bei dem Halbleiterspeicherelement 400 eine sich benachbart zu dem Floating Gate 403 und dem Schichtstapel 404 von dem Source-Bereich 401 aus erstreckende Sourceleitung 420 aus n+-dotiertem Polysilizium vorgesehen. Auf der gegenüberliegenden Seite des Floating Gates 403 und des Schichtstapels 404 bildet der Drain-Bereich 402 eine Bitleitung 421.Adjacent to the semiconductor memory element 400 is a further semiconductor memory element 400 ′, which in a corresponding manner has a floating gate 413 and a layer stack 414 with alternating successive silicon nitride layers 415, 417 and 419 and polysilicon layers 416 and 418. Furthermore, in the semiconductor memory element 400, a source line 420 made of n + -doped polysilicon, which extends adjacent to the floating gate 403 and the layer stack 404 from the source region 401, is provided. The drain region 402 forms a bit line 421 on the opposite side of the floating gate 403 and the layer stack 404.
Im Unterschied zu dem Halbleiterspeicherelement 200 bildet bei dem Halbleiterspeicherelement 400 die Bitleitung 421 nicht die Sourceleitung für das benachbarte Halbleiterspeicherelement 400', sondern ist von dieser als getrennte Leitung ausgebildet. Das benachbarte Halbleiterspeicherelement 400' weist vielmehr eine eigene, in Fig.5 nur zum Teil dargestellte Sourceleitung 422 auf, so dass die Speicherdichte des Halbleiterspeicherelements 400 lediglich 8*f2 beträgt. Anders als bei dem Halbleiterspeicherelement 200 ist aber bei dem Halbleiterspeicherelement 400 die Sourceleitung 420 symmetrisch, d.h. in gleichem Abstand zu den links und rechts der Sourceleitung 420 benachbarten Schichtstapeln angeordnet. Auf diese Weise wird der Herstellungsprozess gegenüber dem in Fig.la-g beschriebenen Prozess vereinfacht.In contrast to the semiconductor memory element 200, in the semiconductor memory element 400 the bit line 421 does not form the source line for the adjacent semiconductor memory element 400 ′, but is formed as a separate line from the latter. Rather, the adjacent semiconductor memory element 400 'has its own source line 422, which is only partially shown in FIG. 5, so that the memory density of the semiconductor memory element 400 is only 8 * f 2 . In contrast to the semiconductor memory element 200, the source line 420 in the semiconductor memory element 400 is arranged symmetrically, ie at the same distance from the layer stacks adjacent to the left and right of the source line 420. In this way, the manufacturing process is simplified compared to the process described in Fig.la-g.
In Fig.6 ist eine Gitterstruktur 500 dargestellt, in welcher zu vier Halbleiterspeicherelementen gehörende Floating Gates 500a...500d in einer Rasteranordnung miteinander verbunden sind, wobei jedes der Halbleiterspeicherelemente 500a-500d identisch zu dem Halbleiterspeicherelement 400 aus Fig.5 aufgebaut ist. Dementsprechend verläuft benachbart zu den6 shows a lattice structure 500 in which floating gates 500a ... 500d belonging to four semiconductor memory elements are connected to one another in a raster arrangement, each of the semiconductor memory elements 500a-500d being constructed identically to the semiconductor memory element 400 from FIG. Accordingly, runs adjacent to the
Floating Gates 500a-500b auf deren den Floating Gates 500c- 500d abgewandten Seite eine Sourceleitung 501, und auf deren den Floating Gates 300c-300d zugewandten Seite eine Bitleitung 502. Auf der den Floating Gates 500a-500b abgewandten Seite der Floating Gates 500c-500d verläuft wiederum eine Sourceleitung 303.Floating gates 500a-500b have a source line 501 on their side facing away from the floating gates 500c-500d, and a side on their side facing the floating gates 300c-300d Bit line 502. A source line 303 again runs on the side of the floating gates 500c-500d facing away from the floating gates 500a-500b.
Die Floating Gates 500a-500d sind von einer Siliziumdioxid- Region 504 umgeben sowie in den zwischen benachbarten Floating Gates 500a-500d verbleibenden Zwischenräumen durch Siliziumdioxid-Schichten 505 getrennt, um benachbarte Halbleiterspeicherelemente gegeneinander zu isolieren.The floating gates 500a-500d are surrounded by a silicon dioxide region 504 and separated by silicon dioxide layers 505 in the interstices remaining between adjacent floating gates 500a-500d in order to isolate adjacent semiconductor memory elements from one another.
Der Betrieb des Halbleiterspeicherelementes 400 bzw. der Halbleiterspeicherelement-Anordnung gemäß Fig.6 entspricht im wesentlichen dem des Halbleiterspeicherelementes 200, wobei jedoch bei Anlegen einer Spannung von beispielsweise +2,5 Volt an die Sourceleitung 420 beide benachbartenThe operation of the semiconductor memory element 400 or the semiconductor memory element arrangement according to FIG. 6 essentially corresponds to that of the semiconductor memory element 200, but with the application of a voltage of, for example, +2.5 volts to the source line 420, both adjacent ones
Tunnelbarrieren-Anordnungen „geöffnet", d.h. deren vertikale Transmission erhöht wird. Ein selektives Schreiben bzw. Löschen kann jedoch auch bei dem Halbleiterspeicherelement 400 durch Anlegen einer geringen Spannung von z.B. +/- 1 Volt an die jeweilige Wort-Leitung erfolgen.Tunnel barrier arrangements "opened", i.e. their vertical transmission is increased. However, selective writing or erasing can also be carried out in the semiconductor memory element 400 by applying a low voltage of, for example, +/- 1 volt to the respective word line.
In sämtlichen dargestellten Ausführungsbeispielen kann jeweils die Sourceleitung einerseits zum Stromtransport beim Schreiben bzw. Lesen des Halbleiterspeicherelementes und andererseits zum Steuern der Ladungstransmission der Vielfachtunnelbarriere verwendet werden, so dass kein zusätzlicher Anschluss für ein die Ladungstransmission durch die Vielfachtunnelbarriere steuerndes Seitengate erforderlich ist. Die Steuerung der Ladungstransmission der Tunnelbarrieren-Anordnung erfolgt vielmehr über die Sourceleitung, so dass das erfindungsgemäßeIn all of the exemplary embodiments shown, the source line can be used on the one hand to transport current when writing or reading the semiconductor memory element and on the other hand to control the charge transmission of the multiple tunnel barrier, so that no additional connection is required for a side gate controlling the charge transmission through the multiple tunnel barrier. The control of the charge transmission of the tunnel barrier arrangement takes place rather via the source line, so that the invention
Halbleiterspeicherelement eine 3-terminale Anordnung aufweist und damit für ULSI-Anwendungen besonders geeignet ist. In diesem Dokument sind die folgenden Veröffentlichungen zitiert :Semiconductor memory element has a 3-terminal arrangement and is therefore particularly suitable for ULSI applications. The following publications are cited in this document:
[1] K.K. Likharev, „Layered tunnel barriers for non-volatile memory devices, Applied Physics Letters Vol. 73, Seiten 2137-2139.[1] K.K. Likharev, "Layered tunnel barriers for non-volatile memory devices, Applied Physics Letters Vol. 73, pages 2137-2139.
[2] K. Nakazato et al . , "PLED - Planar Localized Electron Devices", IEDM Seiten 179-182. [2] K. Nakazato et al. , "PLED - Planar Localized Electron Devices", IEDM pages 179-182.
BezugszeichenlisteLIST OF REFERENCE NUMBERS
100 Halbleiterspeicherelement100 semiconductor memory element
101 Siliziumsubstrat 102 Siliziumdioxidschicht101 silicon substrate 102 silicon dioxide layer
103 Polysiliziumschicht103 polysilicon layer
104 Barriereschicht104 barrier layer
105 Polysiliziumschicht105 polysilicon layer
106 Barriereschicht 107 Polysiliziumschicht106 barrier layer 107 polysilicon layer
108 Barriereschicht108 barrier layer
109 Polysiliziumschicht109 polysilicon layer
110 Siliziumdioxidschicht110 silicon dioxide layer
111 Source-Bereich 112 Drain-Bereich111 source region 112 drain region
113 Polysiliziumschicht113 polysilicon layer
114 Bor-Atome114 boron atoms
115 Polysilizium-Spacer115 polysilicon spacers
116 Polysiliziumschicht 117 Polysiliziumschicht116 polysilicon layer 117 polysilicon layer
118 Phosphor-Ionen118 phosphorus ions
119 Siliziumdioxid119 silicon dioxide
120 Titan/Titannitridschicht120 titanium / titanium nitride layer
121 Wolframschicht 122 Siliziumnitridschicht121 tungsten layer 122 silicon nitride layer
123 Pfeil123 arrow
200 Halbleiterspeicherelement200 semiconductor memory element
201 Source-Bereich 202 Drain-Bereich201 source region 202 drain region
203 Floating Gate203 floating gate
204 Schichtstapel204 layer stacks
205 Siliziumnitridschicht 206 Polysiliziumschicht205 silicon nitride layer 206 polysilicon layer
207 Siliziumnitridschicht207 silicon nitride layer
208 Polysiliziumschicht208 polysilicon layer
209 Siliziumnitridschicht209 silicon nitride layer
210 Wolframschicht210 tungsten layer
211 Siliziumdioxidregion211 silicon dioxide region
212 Siliziumdioxidschicht212 silicon dioxide layer
213 Sourceleitung213 Source Management
214 Bitleitung214 bit line
300 Gitterstruktur 300a Floating Gate 300b Floating Gate 300c Floating Gate 300d Floating Gate300 lattice structure 300a floating gate 300b floating gate 300c floating gate 300d floating gate
300e Floating Gate300e floating gate
300f Floating Gate300f floating gate
301 Sourceleitung301 source management
302 Bitleitung 303 Sourceleitung302 bit line 303 source line
304 Siliziumdioxidregion304 silicon dioxide region
305 Siliziumdioxidschicht305 silicon dioxide layer
400 Halbleiterspeicherelement 401 Source-Bereich400 semiconductor memory element 401 source region
402 Drain-Bereich402 drain area
403 Floating Gate403 floating gate
404 Schichtstapel404 layer stack
405 Siliziumnitridschicht 406 Polysiliziumschicht405 silicon nitride layer 406 polysilicon layer
407 Siliziumnitridschicht407 silicon nitride layer
408 Polysiliziumschicht408 polysilicon layer
409 Siliziumnitridschicht 410 Wolframschicht409 silicon nitride layer 410 tungsten layer
411 Siliziumdioxidregion411 silicon dioxide region
412 Siliziumdioxidschicht412 silicon dioxide layer
413 Floating Gate 414 Schichtstapel413 floating gate 414 layer stack
415 Siliziumnitridschicht415 silicon nitride layer
416 Polysiliziumschicht416 polysilicon layer
417 Siliziumnitridschicht417 silicon nitride layer
418 Polysiliziumschicht 419 Siliziumnitridschicht418 polysilicon layer 419 silicon nitride layer
420 Sourceleitung420 source management
421 Bitleitung421 bit line
422 Sourceleitung422 source management
500 Gitterstruktur500 grid structure
500a Floating Gate500a floating gate
500b Floating Gate500b floating gate
500c Floating Gate500c floating gate
500d Floating Gate 500e Floating Gate500d floating gate 500e floating gate
500f Floating Gate500f floating gate
501 Sourceleitung501 source line
502 Bitleitung502 bit line
503 Sourceleitung 504 Siliziumdioxidregion503 source line 504 silicon dioxide region
505 Siliziumdioxidschicht 505 silicon dioxide layer

Claims

Patentansprüche claims
1. Halbleiterspeicherelement, aufweisend1. Semiconductor memory element, comprising
• ein Substrat, in welchem wenigstens ein bource- und wenigstens ein Drain-Bereich ausgebildet sind;A substrate in which at least one bource and at least one drain region are formed;
• ein von dem Substrat elektrisch isoliertes Floating Gate;A floating gate electrically insulated from the substrate;
• eine Tunnelbarrieren-Anordnung, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, wobei durch Auf- oder• A tunnel barrier arrangement, via which electrical charge can be supplied to or removed from the floating gate, with opening or
Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen dem Source- und dem Drain-Bereich veränderbar ist; undDischarging the floating gate the conductivity of a channel between the source and the drain region is changeable; and
• Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung;• means for controlling the charge transmission of the tunnel barrier arrangement;
• wobei die Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung aufweisen.• The means for controlling the charge transmission of the tunnel barrier arrangement have a source line which is electrically conductively connected to the source region.
2. Halbleiterspeicherelement nach Anspruch 1, wobei die Tunnelbarrieren-Anordnung einen Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfachtunnelbarriere aufweist.2. The semiconductor memory element according to claim 1, wherein the tunnel barrier arrangement has a layer stack with an alternating layer sequence of semiconducting and insulating layers to form a multiple tunnel barrier.
3. Halbleiterspeicherelement nach Anspruch 2, wobei sich die Sourceleitung von dem Source-Bereich aus parallel zur Stapelrichtung des Schichtstapels der Vielfachtunnelbarriere erstreckt. 3. The semiconductor memory element according to claim 2, wherein the source line extends from the source region parallel to the stacking direction of the layer stack of the multiple tunnel barrier.
4. Halbleiterspeicherelement nach einem der Ansprüche 1 bis 3, wobei die Sourceleitung dotiertes Polysilizium oder ein Metall aufweist.4. The semiconductor memory element according to one of claims 1 to 3, wherein the source line comprises doped polysilicon or a metal.
5. Halbleiterspeicherelement nach einem der Ansprüche 2 bis 4, wobei die halbleitenden Schichten des Schichtstapels undotiertes Polysilizium aufweisen.5. The semiconductor memory element according to one of claims 2 to 4, wherein the semiconducting layers of the layer stack comprise undoped polysilicon.
6. Halbleiterspeicherelement nach einem der Ansprüche 2 bis 5, wobei die isolierenden Schichten des6. The semiconductor memory element according to one of claims 2 to 5, wherein the insulating layers of the
Schichtstapels Siliziumnitrid oder Siliziumdioxid aufweisen.Have layer stack silicon nitride or silicon dioxide.
7. Halbleiterspeicherelement nach einem der Ansprüche 2 bis 6, wobei die halbleitenden Schichten des7. The semiconductor memory element according to one of claims 2 to 6, wherein the semiconducting layers of
Schichtstapels eine Dicke im Bereich von 10 bis 100 nm und die isolierenden Schichten eine Dicke im Bereich von 2 bis 10 nm aufweisen.Layer stack a thickness in the range of 10 to 100 nm and the insulating layers have a thickness in the range of 2 to 10 nm.
8. Halbleiterspeicherelement nach Anspruch 7, wobei die halbleitenden Schichten des Schichtstapels eine Dicke im Bereich von 30 bis 50 nm und die isolierenden Schichten eine Dicke im Bereich von 2 bis 6 nm aufweisen.8. The semiconductor memory element according to claim 7, wherein the semiconducting layers of the layer stack have a thickness in the range from 30 to 50 nm and the insulating layers have a thickness in the range from 2 to 6 nm.
9. Halbleiterspeicherelement nach einem der Ansprüche 1 bis 8, wobei die Tunnelbarrieren-Anordnung auf ihrer dem Floating Gate abgewandten Seite mit einer Wortleitung elektrisch verbunden ist, mittels der ein Spannungsimpuls über die Tunnelbarrieren-Anordnung an das Floating Gate zum Laden desselben und zum9. The semiconductor memory element according to one of claims 1 to 8, wherein the tunnel barrier arrangement on its side facing away from the floating gate is electrically connected to a word line by means of which a voltage pulse via the tunnel barrier arrangement to the floating gate for charging the same and
Invertieren des Kanals zwischen Source-Bereich und Drain-Bereich anlegbar ist. Inverting the channel between the source region and drain region can be applied.
10. Halbleiterspeicherelement-Anordnung, bei der eine Mehrzahl von Halbleiterspeicherelementen nach einem der vorhergehenden Ansprüche in einer Mehrzahl von Zeilen und Spalten matrixartig angeordnet sind, wobei die zu einer Spalte gehörenden Halbleiterspeicherelemente eine gemeinsame Sourceleitung aufweisen, die mit den Source- Bereichen dieser Halbleiterspeicherelemente elektrisch leitend verbunden ist und über welche die Ladungstransmission der zu diesen Halbleiterspeicherelementen gehörenden Tunnelbarrieren- Anordnungen steuerbar ist.10. A semiconductor memory element arrangement in which a plurality of semiconductor memory elements according to one of the preceding claims are arranged in a matrix in a plurality of rows and columns, the semiconductor memory elements belonging to a column having a common source line which is electrically conductive with the source regions of these semiconductor memory elements is connected and via which the charge transmission of the tunnel barrier arrangements belonging to these semiconductor memory elements can be controlled.
11. Halbleiterspeicherelement-Anordnung nach Anspruch 10, wobei die jeweils einem Halbleiterspeicherelement in einer Zeile zugeordnete Sourceleitung eine Bitleitung eines in derselben Zeile benachbarten Halbleiterspeicherelementes bildet .11. The semiconductor memory element arrangement as claimed in claim 10, wherein the source line assigned in each case to a semiconductor memory element in a row forms a bit line of a semiconductor memory element which is adjacent in the same row.
12. Halbleiterspeicherelement-Anordnung nach Anspruch 10, wobei jeweils zwei in derselben Zeile benachbart angeordneten Halbleiterspeicherelementen eine gemeinsame Sourceleitung zugeordnet ist.12. The semiconductor memory element arrangement according to claim 10, wherein two semiconductor memory elements arranged adjacent to one another in the same row are assigned a common source line.
13. Verfahren zum Herstellen eines Halbleiterspeicherelementes, welches die folgenden Schritte aufweist:13. A method for producing a semiconductor memory element, which has the following steps:
• Ausbilden wenigstens eines Source- und wenigstens eines Drain-Bereichs in einem Substrat;Forming at least one source and at least one drain region in a substrate;
• Ausbilden eines von dem Substrat elektrisch isolierten Floating Gates;Forming a floating gate electrically insulated from the substrate;
• Ausbilden einer Tunnelbarrieren-Anordnung, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen dem Source- und dem Drain-Bereich veränderbar ist; wobei benachbart zur Tunnelbarrieren-Anordnung eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung ausgebildet wird.• Forming a tunnel barrier arrangement, via which electrical charge can be supplied to or removed from the floating gate, by charging or discharging the Floating gates the conductivity of a channel between the source and the drain region is changeable; a source line, which is electrically conductively connected to the source region, for controlling the charge transmission of the tunnel barrier arrangement is formed adjacent to the tunnel barrier arrangement.
14. Verfahren nach Anspruch 13, wobei die Tunnelbarrieren-Anordnung als Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfachtunnelbarriere ausgebildet wird.14. The method according to claim 13, wherein the tunnel barrier arrangement is formed as a layer stack with an alternating layer sequence of semiconducting and insulating layers to form a multiple tunnel barrier.
15. Verfahren nach Anspruch 14, wobei die Sourceleitung von dem Source-Bereich aus parallel zur Stapelrichtung des Schichtstapels der Vielfachtunnelbarriere ausgebildet wird.15. The method according to claim 14, wherein the source line is formed from the source region parallel to the stacking direction of the layer stack of the multiple tunnel barrier.
16. Verfahren nach einem der Ansprüche 13 bis 15, wobei der Schritt des Ausbildens einer mit dem Source-Bereich elektrisch leitend verbundenen Sourceleitung folgende Schritte aufweist:16. The method according to any one of claims 13 to 15, wherein the step of forming a source line which is electrically conductively connected to the source region comprises the following steps:
Aufbringen einer ersten halbleitenden Schicht auf einer die Tunnelbarrieren-Anordnung und den Source- Bereich bedeckenden isolierenden Schicht;Applying a first semiconducting layer on an insulating layer covering the tunnel barrier arrangement and the source region;
- Durchführen einer gerichteten Implantation zum Dotieren des Bereichs der ersten halbleitenden Schicht, welcher auf der die Vielfachtunnelbarriere bedeckenden isolierenden Schicht aufgebracht ist; - Freilegen des Source-Bereichs durch partiellesPerforming a directional implantation for doping the region of the first semiconducting layer which is applied to the insulating layer covering the multiple tunnel barrier; - Exposing the source area by partial
Entfernen der den Source-Bereich bedeckenden ersten halbleitenden Schicht und der isolierenden Schicht; Entfernen der nicht-dotierten Bereiche der ersten halbleitenden Schicht unter partiellem Freilegen der isolierenden Schicht; und selektives Aufbringen einer zweiten halbleitenden Schicht auf den Source-Bereich und den dotiertenRemoving the first semiconducting layer covering the source region and the insulating layer; Removing the undoped regions of the first semiconducting layer while partially exposing the insulating layer; and selectively applying a second semiconducting layer to the source region and the doped
Bereich der ersten halbleitenden Schicht.Area of the first semiconducting layer.
17. Verfahren nach Anspruch 16, wobei die erste und zweite halbleitende Schicht aus Polysilizium und die isolierende Schicht aus Siliziumdioxid gebildet werden.17. The method of claim 16, wherein the first and second semiconducting layers are formed from polysilicon and the insulating layer from silicon dioxide.
18. Verfahren zum Betreiben eines18. Procedure for operating a
Halbleiterspeicherelementes, welches ein Substrat mit wenigstens einem darin ausgebildeten Source- und wenigstens einem darin ausgebildeten Drain-Bereich, ein von dem Substrat elektrisch isoliertes Floating Gate und eine Tunnelbarrieren-Anordnung aufweist, wobei dem Floating Gate elektrische Ladung über die Tunnelbarrieren-Anordnung zugeführt bzw. von diesem abgeführt wird; wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen Source- und Drain-Bereich verändert wird; und wobei die Ladungstransmission der Tunnelbarrieren- Anordnung über eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung gesteuert wird.Semiconductor memory element which has a substrate with at least one source and at least one drain region formed therein, a floating gate electrically insulated from the substrate and a tunnel barrier arrangement, electrical charge being supplied to the floating gate via the tunnel barrier arrangement or is dissipated from this; wherein the conductivity of a channel between the source and drain region is changed by charging or discharging the floating gate; and wherein the charge transmission of the tunnel barrier arrangement is controlled via a source line which is electrically conductively connected to the source region.
19. Verfahren nach Anspruch 18, wobei zum Schreiben von Daten des Halbleiterspeicherelements - eine Spannung im Bereich von +(2-3) Volt an die19. The method of claim 18, wherein for writing data of the semiconductor memory element - a voltage in the range of + (2-3) volts to the
Sourceleitung angelegt wird; und eine Spannung von maximal ± 1 Volt an eine Wortleitung angelegt wird, die mit der Tunnelbarrieren-Anordnung auf ihrer dem Floating Gate abgewandten Seite elektrisch verbunden ist.Source management is created; and a maximum voltage of ± 1 volt is applied to a word line connected to the Tunnel barrier arrangement is electrically connected on its side facing away from the floating gate.
20. Verfahren nach Anspruch 18 oder 19, wobei zum Lesen von Daten des Halbleiterspeicherelementes eine Spannung im Bereich von +(0,5-1) Volt an eine mit dem Drain-Bereich elektrisch leitend verbundene Bitleitung angelegt wird; und eine Spannung im Bereich von +(3-5) Volt an eine Wortleitung angelegt wird, die mit der20. The method of claim 18 or 19, wherein for reading data of the semiconductor memory element, a voltage in the range of + (0.5-1) volts is applied to a bit line which is electrically conductively connected to the drain region; and a voltage in the range of + (3-5) volts is applied to a word line connected to the
Tunnelbarrieren-Anordnung auf Ihrer dem Floating Gate abgewandten Seite elektrisch verbunden ist. Tunnel barrier arrangement is electrically connected on your side facing away from the floating gate.
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