EP1243160A1 - Circuit d'interface isdn - usb - Google Patents

Circuit d'interface isdn - usb

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Publication number
EP1243160A1
EP1243160A1 EP00993570A EP00993570A EP1243160A1 EP 1243160 A1 EP1243160 A1 EP 1243160A1 EP 00993570 A EP00993570 A EP 00993570A EP 00993570 A EP00993570 A EP 00993570A EP 1243160 A1 EP1243160 A1 EP 1243160A1
Authority
EP
European Patent Office
Prior art keywords
terminal adapter
isdn
usb
bus
interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP00993570A
Other languages
German (de)
English (en)
Inventor
Thierry Fensch
Raymond Bianchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of EP1243160A1 publication Critical patent/EP1243160A1/fr
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
    • H04Q11/0435—Details
    • H04Q11/0471—Terminal access circuits

Definitions

  • the present invention relates to the field of modems, and more particularly to a terminal adapter providing the interface between a digital network with service integration and a universal serial bus.
  • An integrated service digital network (“ISDN”, also known as “ISDN” - “Integrated Service Digital Network”) allows data such as voice or computer files to be transmitted at high speed to terminals such as phone or computer.
  • FIG. 1 schematically represents a conventional terminal 2 of a digital network with service integration. The data come from the communication network, for example the telephone network, via a PABX 8, located upstream of the user.
  • the terminal 2 comprises a digital network terminal 4 (TNR) connected on the one hand to the automatic branch exchange 6 via a bus 8 and on the other hand to various devices by the intermediary of another bus generally called bus S.
  • TNR digital network terminal 4
  • These devices can for example be an equipment terminal 12 (TE) such as a telephone, or a terminal adapter 14 (TA) or modem, connected to a microprocessor device 16, such as a computer, the adapter terminal used to adapt the format of the data present on the S bus to make them assimilable by the microprocessor device 16.
  • TE equipment terminal
  • TA terminal adapter 14
  • the terminal adapter 14 is connected to the microprocessor device 16 via a bus 18.
  • USB universal serial bus
  • the bus S carries data in ISDN format and the bus 18 data in USB format.
  • FIG. 2 schematically illustrates the way in which the data is transmitted on the S buses (ISDN standard) and 18 (USB standard).
  • ISDN standard Figure 2, line A
  • the transmission rate is 192 kilobauds, that is to say 192 kilobits / s, the information being distributed over three channels.
  • Two channels carry data (Bl and B2 channels) and one channel (D channel) carries signaling data, such as data interpretation protocols Bl and B2, control signals, etc.
  • 64 kbits / s are allocated to the Bl channel
  • 64 kbits / s are allocated to the B2 channel (this corresponds to the bandwidth of a telephone channel)
  • 16 kbits / s are allocated to the D channel.
  • the channels Bl, B2 and D are grouped in frames of 250 microseconds, respectively comprising a channel
  • the S bus consists of two differential pairs, a differential pair ensuring the go data, and the other return data.
  • the USB standard ( Figure 2, line B) provides for a much higher data rate, currently equal to 12 megabits / s (Mbits / s). Indeed, the microprocessor device 16 ensures data processing much faster than transmission over the communication network.
  • the USB bus is a so-called "universal" bus, used for many peripherals. The microprocessor device, via its USB bus, therefore interrogates the various peripherals, including the TA adaptation terminal, in turn. Note that the amount of information transmitted in one millisecond according to the ISDN standard is transmitted in less than 10 microseconds according to the USB standard.
  • the scales used in Figure 2 have been dilated for the sake of clarity.
  • FIG. 3 schematically represents the main elements of a conventional terminal adapter 20.
  • the terminal adapter 20 comprises a line interface 22, receiving the bus S, connected to an ISDN interface 24.
  • the ISDN interface 24 is a specific circuit suitable for writing and reading on the bus S.
  • the interface 24 is further connected to a microcontroller 26, one of the roles of which is to interpret the information received from the interface 24.
  • the microcontroller 26 writes the interpreted data received in a RAM memory 28. Conversely, the microcontroller can read the data in the memory 28 and format them for sending to the ISDN interface 24. All of the memories necessarily associated with the microcontroller 26 have not been shown.
  • a DM controller (“Direct Memory Access”), connected to the microcontroller 26, reads and writes in the memory 28 and serves as a connection means between the memory 28 and a USB controller 30, also connected to the microcontroller 26.
  • the USB controller is conventionally a programmable controller configurable in all the possibilities offered by the USB standard and it transmits the data Bl, B2 interpreted to the downstream microprocessor device 16 via a line interface 32 and the bus 18.
  • the microcontroller 26 performs the descrambling and coding / decoding according to the HDLC format of the bits of the D channel, which are transported on the S bus according to this format, which is the format for presentation of the data defined for the D channel in standard 1431 of the 'ITU (International Telecommunication Union).
  • the function of the interface 24 is mainly to supply the microcontroller 26 with the data Bl and / or B2 received successively at each 250 microsecond interval from the bus S, or to supply the data Bl and / or B2 from the microcontroller 26 to the bus S at a rate and duration compatible with the ISDN standard.
  • the function of the USB controller 30 is mainly to store in memory 28 data received from the USB bus, or provide the USB bus with data read from memory 28, compatible with the USB standard.
  • the main function of the microcontroller 26 is to read the information stored in the memory 28, to interpret it, and consequently to control the USB controller 30 or the interface 24, the control of the interface 24 being done by applying the protocol defined in standard ITU 1430.
  • the previous terminal adapter has many drawbacks. Thus, it is bulky because it has many components, themselves bulky. In addition, most of these components, like the microcontroller, are expensive and have a high consumption, which may be incompatible with the specifications of the USB and ISDN standards, and require an external power supply. In addition, the USB controller used is oversized because it can be configured according to all the possibilities of the USB standard.
  • an object of the present invention is to provide a simple and economical terminal adapter.
  • Another object of the present invention is to provide a terminal adapter with reduced consumption.
  • Another object of the present invention is to provide a reduced size terminal adapter.
  • the present invention provides a terminal adapter capable of ensuring a format conversion between information circulating on an ISDN bus according to the ISDN standard and information circulating on a USB bus according to the USB standard, said ISDN bus connecting the terminal adapter to a communication network and said USB bus connecting the terminal adapter to a microprocessor device, in which the management of the terminal adapter and the processing of said information are mainly ensured by said device, characterized in that that it comprises a first series of pins selectively connected to ground or to potentials different from the ground potential to indicate the consumption class of said adapter.
  • the only autonomous function of the terminal adapter is, when a communication arrives on the ISDN bus and said device is in a standby state, to switch said device from 1 ' standby state to an activated state.
  • the terminal adapter includes an ISDN interface for receiving from the network or providing information to the network according to ISDN standards and a USB interface for providing said device or receiving information from said device according to standard USB, each of said interfaces being able to be put into a standby state by said device, independently of one another.
  • 1 terminal adapter includes an access point accessible by said device, in which are stored interrupts for said device to interrupt its activities and provides management of the terminal adapter.
  • the terminal adapter further comprises buffer memories allowing the storage of data awaiting their sending on the ISDN bus or the USB bus.
  • said buffer memories have high and low filling thresholds, and a particular interrupt is sent to the microprocessor device when one of said buffer memories has a filling greater than its high filling threshold, or below its low filling threshold.
  • the power supply of the terminal adapter comes from the USB bus.
  • the terminal adapter comprises a clock circuit supplying a first clock signal to the ISDN interface and a second clock signal to the USB interface, the first and second clock signals which can be inhibited when the corresponding interface is in a standby state.
  • the terminal adapter further comprises a second series of pins accessible by the microprocessor device and allowing communication between the microprocessor device and elements of the terminal adapter.
  • the terminal adapter comprises a single integrated circuit.
  • the processing of the ISDN protocol is carried out locally at the level of the terminal adapter 20, with the consequence of the presence of several bulky components such as a microcontroller and its associated memories.
  • the terminal adapter according to the present invention behaves like an almost passive component which does not process the ISDN protocol, but leaves this function to the microprocessor of the device 16 connected downstream.
  • all "intelligence”, that is to say all interpretation of the information conveyed on the bus S is left to the downstream microprocessor and can be called the terminal adapter of the present invention a "controller less modem” or "soft modem". It is then possible for the modem according to the invention to be not very bulky and it can appear, for example, as a simple bulge in a cable.
  • terminal adapter of the invention only a standalone function is left to the terminal adapter of the invention: that of "waking up" the microprocessor 16, that is to say to bring it from a standby state to an activated state when the network seeks to establish a communication while the microprocessor 16 is in the standby state.
  • This autonomous function of the terminal adapter can moreover be inhibited, as will be seen below.
  • the downstream microprocessor therefore sees only raw data (level 1 according to the ISO standard), which it interprets. It is the downstream microprocessor which also manages access to the communication network.
  • this information known as signaling
  • signaling allows the processing of the data of the Bl and B2 channels, and it is necessary to maintain control over the D channel under worth losing the line.
  • Several terminals being connected to the D channel it is also necessary to verify that the D channel is available and, possibly, to wait to acquire it, hence an additional delay in general of indefinite duration, dissuading the person skilled in the art from carrying out a terminal adapter without controller.
  • Another problem to be solved was the problem of storing information between two accesses of the microprocessor 16. Indeed, we have seen that, according to the USB standard, the microprocessor 16 makes an access every millisecond, while the information arrives on the bus S in a continuous flow. As has been mentioned, the terminal adapter of the prior art solves this problem by an oversized memory 28 provided with its own management system (the DMA controller 29).
  • FIG. 4 Such an adapter is illustrated in FIG. 4.
  • a dotted line 40 delimits an integrated circuit constituting the single integrated circuit of the terminal adapter according to the present invention.
  • the components external to this integrated circuit are a quartz Q, illustrated in FIG. 4, as well as various line transformers and protection circuits or other passive components not shown.
  • the terminal adapter of the present invention is supplemented by two sockets (not shown), one for the USB bus and another for the ISDN bus.
  • the terminal adapter according to the present invention thus occupies an area of a few square centimeters and can, as has been mentioned, be located in a cable bulge.
  • the circuit 40 firstly comprises an ISDN interface 42 connected to the bus S.
  • This interface 42 receives the information from the bus S and performs functions relating to the ITU 1430 standard.
  • the interface 42 thus supplies the data of the channels B1,
  • the interface 42 also supplies a block 50, called IT ("inTerruption"), responsible for producing and storing interrupt signals while waiting to supply them to the external microprocessor.
  • the interface 42 also supplies a block 48, called DCA ("D Channel Access"), connected to the block 50.
  • the interface 42 detects activity on the S bus and the block 48, by means of an interrupt produced by block 50, switches the downstream microprocessor from a standby state to the activated state if necessary.
  • Block 50 as well as FIFO memories 44, 45 and 46, are connected to a USB interface block 52.
  • the USB interface is connected to a USB bus 18, allowing connection with the outside of circuit 40. From conventionally, the USB bus has four conductors, two for data and two for power.
  • the USB interface 52 is also connected, for communication with the communication network, to a block 54 called CS ("Control Status"), connected to the ISDN interface 42.
  • the interface 52 is also connected to FIFO memories 44 ', 45' and 46 'respectively receiving the data of the channels Bl, B2 and D to be transmitted on the network.
  • the USB interface 52 is also connected to a ROM block 60 whose role will be described below, the ROM block comprising a ROM type storage element and external pins 61.
  • each of the FIFO memories 44 to 46 ' is connected to block 50, for, as will be seen below, the production of particular interruptions.
  • Register 62 is connected to blocks 50 and 54, as shown in FIG. 4.
  • Register 62 comprises several pins 63, eight for example, called GPIO (General Purpose Input Output) pins. These pins are ports allowing the communication of the external microprocessor, via the USB interface 52, with elements of the terminal adapter external to the circuit 40.
  • the external microprocessor can, for example, drive a light-emitting diode when a communication is established or for indicate the speed of a communication (64 or 128 kbits / s, for example).
  • these GPIO pins are a means of transmitting, via block 50 and the USB interface, interrupts to the external microprocessor, as an indication of overheating coming from a sensor located in the terminal adapter.
  • the vendor of the terminal adapter can use pins 63 to make the terminal adapter work only with specific software, such as that provided by a service provider.
  • each of the ISDN and USB interfaces can be put into a particular state by the external microprocessor according to the desired operating mode.
  • the ISDN interface can be put in a state of very low consumption (state known as "Quiet" or mute). In this state, the ISDN interface does not perform any of its functions and its consumption is then minimal.
  • the ISDN interface can also be placed by the external microprocessor in a standby state and an active state. In the standby state, the ISDN interface performs only one function: that of monitoring the bus S and of allowing the block 48 to wake up the microprocessor if the latter is in the standby state. In the active state, the ISDN interface performs all of its functions and communication is permitted.
  • the USB interface can be placed by the external microprocessor in a standby state, where it consumes very little, or in an active state where it fully performs its functions. The external microprocessor establishes the states of the ISDN and USB interfaces independently of each other, in order to achieve the configuration desired by the user.
  • a clock circuit 56 controlled by the external quartz Q, supplies clock signals to the interfaces 42 and
  • a block 58 receives the power supplied by the USB bus and produces various stabilized and / or reference voltages. For example, block 58 converts the 5 volts supplied by the USB bus into 3.3 volts to supply interfaces 42 and 52. Block 58 also has, in the example shown, output terminals 58A, 58B allowing d use, if desired, an external power supply instead of the power supplied by the USB bus. Also, a test block 59 connected to various elements of the circuit 40 is provided for industrially testing the circuit at the manufacturing stage.
  • the architecture of the circuit 40 above is only an example, and other architectures can be produced without departing from the scope of the invention.
  • the storage elements 44, 44 ', 45, 45', 46 and 46 ' can be other storage elements than FIFO memories and are not necessarily separate elements.
  • an interface adapter can be provided between the blocks 50, 54 and the ISDN interface 42, in the event that the interface 42 produced is not compatible with the signals originating from said blocks 50 and 54.
  • any activation of a device begins with the presence of a specific activity on the channel
  • the operations executed do not involve any processing of the D-channel information, and they can be carried out quickly enough to respond to the network in the allotted time.
  • the external microprocessor thus receives all the information passing over the channel D, even if it is not intended for it.
  • the network receives the response from the terminal adapter 14, it transmits a frame of a particular type (called INFO 4) which contains the information as to the destination of the data.
  • This frame is received by the ISDN interface 42, and the signaling data D which it contains are written in the memory 46 then transmitted to the external microprocessor by the intermediary of the USB interface 52.
  • the external microprocessor processes these data D , and determines if it is affected by the communication in progress.
  • the external microprocessor sends request data which are written to the memory 46 'via the USB interface 52.
  • This data is intended to be sent on the D channel of the S bus to indicate that communication can take place.
  • the D channel transported by the S bus is a resource shared by all the devices connected to this bus, it is necessary that the ISDN interface 42 of the terminal adapter takes control of the S bus.
  • the external microprocessor inscribes in the block CS 54, via the interface 52, a signal which commands the interface 42 to supply a series of predetermined data on the channel D of the bus S, and to verify that this series of data is accepted by the network, which is done by an "echo" of the predetermined data sent, that is to say that one finds on the bus S the series of data transmitted.
  • the interface 42 can write on the channel D of the bus S the data read in the memory 46 ', and the communication is established between the network and the external microprocessor.
  • the external microprocessor After choosing the configuration used, the external microprocessor will, every millisecond as described, access the access points EP2 to EP7 according to the configuration used, to search for or record information there. This information is taken, respectively provided) at the (current) rate of 12 Mbits / s. They must therefore undergo a format change. This is achieved by FIFO memories 44 to 46 '. Memories 44, 45 and 46, receiving data from the network, are written at the rate of the ISDN standard and read at the rate of the USB standard, and memories 44 ', 45' and 46 ', receiving data from the microprocessor external, are written at the rate of the USB standard and read at the rate of the ISDN standard.
  • the external quartz Q controls a clock circuit 56 which comprises a locking loop of analog phase (PLL) providing 48 MHz to the USB 52 interface.
  • PLL analog phase
  • the ISDN interface 42 directly receives the frequency of 15.36 MHz provided by the quartz and divides it by two, thus obtaining 7.68 Mhz.
  • the interfaces 42 and 52 internally comprise digital phase lock loops (not shown) receiving said 48 MHz and 7.68 MHz respectively, as well as the clocks of the ISDN and USB buses.
  • the output signals of these internal digital PLLs are signals of frequency equal to 192 kHz respectively, synchronized to the clock of the ISDN network, and 12 MHz, synchronized to the clock of the external microprocessor. They are used for writing and reading memories 44 to 46 '.
  • FIFO memories 44 to 46 ′ are large enough not to lose information due to the latency of the USB bus. Furthermore, it has been seen that the terminal adapter according to the present invention is preferably supplied by the USB line. Memory consumption must therefore remain low and their size must not be too large.
  • the latency time between two accesses of the external microprocessor via the USB bus is in practice of 1 millisecond, as has been indicated, even if the USB standard provides that a limited slip is possible in frequency.
  • the FIFO memories for the B1 and B2 channels can store 32 bytes ("bytes") and the FIFO memories for the D channel, 16 bytes, which corresponds to a latency of 4 milliseconds from the USB bus, and which is more than sufficient while maintaining a reasonable size of the FIFO memories.
  • the external microprocessor moreover, manages the FIFO memories dynamically to prevent a clock slip from causing a FIFO memory to fill or empty and lose data or its synchronization.
  • a low filling threshold and a high filling threshold are defined for each FIFO memory.
  • the interrupt block 50 provides the external microprocessor with an interrupt signal indicating the filling status of the memory concerned.
  • the external microprocessor then reacts by increasing the amount of data taken by the USB bus during subsequent accesses if it is a memory ensuring a transfer in the network - microprocessor direction, or by decreasing the amount of data provided if it is a memory ensuring the transfer in the microprocessor - network direction.
  • a filling of a FIFO memory below the low threshold is detected and signaled in the same way to the external microprocessor, the reaction of the external microprocessor then being, depending on the direction of transfer of the memory considered, to reduce the amount of data collected or to increase the amount of data provided during subsequent accesses.
  • any device connected to a USB bus contains descriptors, which are codes used to identify the device.
  • these descriptors are contained in the ROM block 60 connected to the USB interface 52, and contain information concerning the manufacturer of the device, the type of device, its consumption, etc.
  • the ROM block 60 comprises the pins 61.
  • Each of the pins 61 can be connected to a particular potential, for example to the ground of the circuit (0 volts) or at any positive potential.
  • the information present at the output of the ROM block 60 changes and the descriptors of the circuit may be different.
  • the terminal adapter is supplemented by auxiliary circuits, such as LED displays or an audio card, so that the consumption class of the terminal adapter can be modified.
  • the consumption of the terminal adapter must be reported to the external microprocessor for it to effectively manage the USB bus, the seller or user of the terminal will program the potentials on pins 61 to code the consumption information of 1 terminal adapter and notify the external microprocessor.
  • the control of pins 61 is possible by the external microprocessor if one or more pins 61 are connected to one or more pins 63.
  • the external microprocessor can program the potentials on pins 61 itself as a function of 'a particular use.
  • the terminal adapter according to the present invention has only one integrated circuit. Its size is reduced and its power consumption is low, which means that it can be supplied without difficulty by the power supply present on the USB line.
  • the terminal adapter according to the present invention provides interrupts and raw data to the external microprocessor to which it is connected, which the external microprocessor will interpret.
  • the external microprocessor once "woken up” - if it was in standby - by the signal from block 48, ensures all the internal management of the terminal adapter, including, as described, monitoring of filling FIFO memories. As far as the interpretation of the data is concerned, it does for example decoding and / or error correction and indicates to the network the blocks tainted with error, which was previously achieved by the terminal adapter.
  • the processing and management time required takes in practice only a few percent of the capabilities of the microprocessor and this additional function does not limit the microprocessor, in any case with regard to current microprocessors.
  • circuit 40 performs a certain number of functions, and its architecture is subject to numerous variants without departing from the scope of the present invention.
  • other storage elements can be provided in place of the FIFO memories.
  • block 43 can be part of interface 42.
  • blocks 48, 50, 54 can be included in one of interfaces 42 or 52.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Information Transfer Systems (AREA)

Abstract

L'invention concerne un adaptateur de terminal propre à assurer une conversion de format entre des informations circulant sur un bus ISDN (S) selon la norme ISDN et des informations circulant sur un bus USB (18) selon la norme USB, ledit bus ISDN reliant l'adaptateur de terminal à un réseau de communication et ledit bus USB reliant l'adaptateur de terminal à un dispositif à microprocesseur. La gestion de l'adaptateur de terminal et le traitement des informations sont exclusivement assurés par le dispositif à microprocesseur, la seule fonction autonome de l'adaptateur de terminal étant, lorsqu'une communication arrive sur le bus ISDN et que le dispositif à microprocesseur est dans un état de veille, de faire passer ledit dispositif à microprocesseur de l'état de veille à un état activé. Une série de broches (61) associée à un bloc ROM (60) permet d'indiquer la classe de consommation de l'adaptateur.

Description

CIRCUIT D'INTERFACE ISDN - USB
La présente invention concerne le domaine des modems, et plus particulièrement un adaptateur de terminal assurant 1 ' interface entre un réseau numérique à intégration de services et un bus série universel. Un réseau numérique à intégration de services ("RNIS", désigné aussi par "ISDN" - "Integrated Service Digital Network") permet de transmettre avec un débit élevé des données telles que la voix ou des fichiers informatiques vers des terminaux tels qu'un téléphone ou un ordinateur. La figure 1 représente schématiquement un terminal 2 classique d'un réseau numérique à intégration de services. Les données proviennent du réseau de communication, par exemple le réseau téléphonique, par 1 ' intermédiaire d 'un autocommutateur 8 , situé en amont de l'usager. Le terminal 2 comprend un terminal numérique de réseau 4 (TNR) relié d'une part à l'autocommutateur 6 par l'intermédiaire d'un bus 8 et d'autre part à divers appareils par 1 ' intermédiaire d'un autre bus généralement appelé bus S . Ces appareils, côté usager, peuvent être par exemple un terminal d'équipement 12 (TE) comme un téléphone, ou un adaptateur de terminal 14 (TA) ou modem, relié à un dispositif à microprocesseur 16, comme un ordinateur, l'adaptateur de terminal servant à adapter le format des données présentes sur le bus S pour les rendre assimilables par le dispositif à microprocesseur 16. En figure 1, l'adaptateur de terminal 14 est relié au dispositif à microprocesseur 16 par l'intermédiaire d'un bus 18. Bien que plusieurs types de liaison soient possibles, il est avantageux de relier le dispositif à microprocesseur 16 a l' adaptateur de terminal 14 par l'intermédiaire d'un bus série universel (USB) 18. Dans ce cas, le bus S transporte des données au format ISDN et le bus 18 des données au format USB.
La figure 2 illustre schématiquement la façon dont les données sont transmises sur les bus S (norme ISDN) et 18 (norme USB) . Selon la norme ISDN (figure 2, ligne A) , le débit de transmission est de 192 kilobauds, c'est-à-dire 192 kilobits/s, l'information étant répartie sur trois canaux. Deux canaux transportent des données (canaux Bl et B2) et un canal (canal D) transporte des données de signalisation, comme des protocoles d'interprétation des données Bl et B2, des signaux de commande, etc.. Parmi les 192 kilobits/s (kbits/s), 64 kbits/s sont affectés au canal Bl, 64 kbits/s sont affectés au canal B2 (cela correspond à la bande passante d'un canal téléphonique) , et 16 kbits/s sont affectés au canal D. Les canaux Bl, B2 et D sont groupés par trames de 250 microsecondes, comprenant respectivement un canal
Bl, un canal B2 et un canal D. Les 48 kbits/s restants servent à l'identification des trames, à la synchronisation, etc.. Notons enfin que le bus S est constitué de deux paires différentielles, une paire différentielle assurant l'aller des données, et l'autre le retour des données.
La norme USB (figure 2, ligne B) prévoit un débit de données beaucoup plus élevé, égal actuellement à 12 mégabits/s (Mbits/s) . En effet, le dispositif à microprocesseur 16 assure un traitement des données beaucoup plus rapide que la transmission sur le réseau de communication. Par ailleurs, le bus USB est un bus dit "universel", servant à de nombreux périphériques. Le dispositif à microprocesseur, par l'intermédiaire de son bus USB, interroge donc les divers périphériques, dont le terminal d'adaptation TA, à tour de rôle. On notera que la quantité d'information transmise en une milliseconde selon la norme ISDN est transmise en moins de 10 microsecondes selon la norme USB. Les échelles utilisées dans la figure 2 ont été dilatées pour des raisons de clarté.
La figure 3 représente de manière schématique les élé- ments principaux d'un adaptateur de terminal 20 classique. L'adaptateur de terminal 20 comprend une interface de ligne 22, recevant le bus S, connectée à une interface ISDN 24. L'interface ISDN 24 est un circuit spécifique adapté à écrire et à lire sur le bus S. L'interface 24 est en outre reliée à un microcontrôleur 26, dont un des rôles est d'interpréter les informations reçues de l'interface 24. Le microcontrôleur 26 écrit les données interprétées reçues dans une mémoire RAM 28. Inversement, le microcontrôleur peut lire les données dans la mémoire 28 et les mettre en forme pour envoi à 1 ' interface ISDN 24. Toutes les mémoires nécessairement associées au microcontrôleur 26 n'ont pas été représentées. Un contrôleur DM ("Direct Memory Access"), relié au microcontrôleur 26, lit et écrit dans la mémoire 28 et sert de moyen de liaison entre la mémoire 28 et un contrôleur USB 30, également relié au microcontrôleur 26. Le contrôleur USB est de façon classique un contrôleur programmable configurable dans toutes les possibilités offertes par la norme USB et il transmet les données Bl, B2 interprétées au dispositif à microprocesseur aval 16 par l'intermédiaire d'une interface de ligne 32 et du bus 18. En outre, le microcontrôleur 26 réalise le détramage et le codage/décodage suivant le format HDLC des bits du canal D, qui sont véhiculés sur le bus S suivant ce format, qui est le format de présentation des données défini pour le canal D dans la norme 1431 de l'ITU (International Télécommunication Union) .
La fonction de 1 ' interface 24 est principalement de fournir au microcontrôleur 26 les données Bl et/ou B2 reçues successivement à chaque intervalle de 250 microsecondes depuis le bus S, ou de fournir les données Bl et/ou B2 provenant du microcontrôleur 26 au bus S selon une cadence et une durée compatible avec la norme ISDN. La fonction du contrôleur USB 30 est princi- paiement de stocker dans la mémoire 28 des données reçues depuis le bus USB, ou de fournir au bus USB des données lues dans la mémoire 28, compatibles avec la norme USB. Le microcontrôleur 26 a principalement pour fonction de lire les informations stockées dans la mémoire 28, de les interpréter, et de commander en consé- quence le contrôleur USB 30 ou l'interface 24, la commande de 1 ' interface 24 se faisant en appliquant le protocole défini dans la norme ITU 1430.
L'adaptateur de terminal précédent présente de nombreux inconvénients. Ainsi, il est volumineux, car il comporte de nombreux composants, eux-mêmes volumineux. Par ailleurs, la plupart de ces composants, comme le microcontrôleur, sont coûteux et présentent une forte consommation, pouvant être incompatible avec les spécifications des normes USB et ISDN, et nécessiter une alimentation extérieure. En outre, le contrôleur USB utilisé est surdimensionné car il peut être configuré selon toutes les possibilités de la norme USB.
C'est pourquoi un objet de la présente invention est de prévoir un adaptateur de terminal simple et économique .
Un autre objet de la présente invention est de prévoir un adaptateur de terminal à consommation réduite.
Un autre objet de la présente invention est de prévoir un adaptateur de terminal de taille réduite.
Pour atteindre ces objets, la présente invention prévoit un adaptateur de terminal propre à assurer une conversion de format entre des informations circulant sur un bus ISDN selon la norme ISDN et des informations circulant sur un bus USB selon la norme USB, ledit bus ISDN reliant l'adaptateur de terminal à un réseau de communication et ledit bus USB reliant 1 ' adaptateur de terminal à un dispositif à microprocesseur, dans lequel la gestion de 1 ' adaptateur de terminal et le traitement desdites informations sont principalement assurés par ledit dispositif, caractérisé en ce qu'il comprend une première série de broches connectées de manière sélective à la masse ou à des potentiels différents du potentiel de la masse pour indiquer la classe de consommation dudit adaptateur. Selon un mode de réalisation de la présente invention, la seule fonction autonome de l'adaptateur de terminal est, lorsqu'une communication arrive sur le bus ISDN et que ledit dispositif est dans un état de veille, de faire passer ledit dispositif de 1 ' état de veille à un état activé .
Selon un mode de réalisation de la présente invention, l'adaptateur de terminal comprend une interface ISDN pour recevoir du réseau ou fournir au réseau des informations selon la normes ISDN et une interface USB pour fournir audit dispositif ou recevoir dudit dispositif des informations selon la norme USB, chacune desdites interfaces pouvant être mise dans un état de veille par ledit dispositif, indépendamment l'une de l'autre.
Selon un mode de réalisation de la présente invention,
1 ' adaptateur de terminal comprend un point d ' accès accessible par ledit dispositif, dans lequel sont stockées des interruptions destinées audit dispositif pour qu'il interrompe ses activités et assure la gestion de l'adaptateur de terminal.
Selon un mode de réalisation de la présente invention, 1 ' adaptateur de terminal comprend en outre des mémoires tampon permettant le stockage des données en attente de leur envoi sur le bus ISDN ou le bus USB.
Selon un mode de réalisation de la présente invention, lesdites mémoires tampon présentent des seuils de remplissage haut et bas, et une interruption particulière est envoyée au dispositif à microprocesseur lorsqu'une desdites mémoires tampon présente un remplissage supérieur à son seuil de remplissage haut, ou inférieur à son seuil de remplissage bas.
Selon un mode de réalisation de la présente invention, l'alimentation électrique de l'adaptateur de terminal provient du bus USB.
Selon un mode de réalisation de la présente invention, 1 ' adaptateur de terminal comprend un circuit d'horloge fournissant un premier signal d'horloge à l'interface ISDN et un deuxième signal d'horloge à l'interface USB, les premier et deuxième signaux d'horloge pouvant être inhibés lorsque 1 ' interface correspondante est dans un état de veille .
Selon un mode de réalisation de la présente invention,
1 ' adaptateur de terminal comprend en outre une deuxième série de broches accessibles par le dispositif à microprocesseur et permettant une communication entre le dispositif à microprocesseur et des éléments de 1 ' adaptateur de terminal .
Selon un mode de réalisation de la présente invention, 1 ' adaptateur de terminal comporte un seul circuit intégré . Ces objets, caractéristiques et avantages, ainsi que d' autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente schémati- quement un adaptateur de terminal dans son environnement ; la figure 2, précédemment décrite, illustre schémati- quement le format de transfert de données selon les normes ISDN et USB ; la figure 3, précédemment décrite, représente un adaptateur de terminal selon 1 ' art antérieur ; et la figure 4 représente un adaptateur de terminal selon la présente invention.
Comme cela a été indiqué en relation avec la figure 3, jusqu'à présent, le traitement du protocole ISDN est effectué en local au niveau de l'adaptateur de terminal 20, avec pour conséquence la présence de plusieurs composants volumineux comme un microcontrôleur et ses mémoires associées.
Au contraire, l'adaptateur de terminal selon la pré- sente invention se comporte comme un composant presque passif qui ne traite pas le protocole ISDN, mais laisse cette fonction au microprocesseur du dispositif 16 connecté en aval. En fait, selon 1 ' invention, toute "1 ' intelligence" , c ' est-à-dire toute 1 ' interprétation des informations véhiculées sur le bus S est laissée au microprocesseur aval et on peut appeler l'adaptateur de terminal de la présente invention un "modem sans contrôleur" ("controller less modem") ou "soft modem". Il est alors possible pour le modem selon l'invention d'être peu volumineux et il peut se présenter par exemple comme un simple renflement dans un câble. En fait, seule une fonction autonome est laissée à l'adaptateur de terminal de l'invention : celle de "réveiller" le microprocesseur 16, c'est-à-dire à le faire passer d'un état de veille à un état activé lorsque le réseau cherche à établir une communication alors que le microprocesseur 16 est à 1 ' état de veille . Cette fonction autonome de l'adaptateur de terminal peut d'ailleurs être inhibée, comme on le verra par la suite.
Le microprocesseur aval ne voit donc que des données brutes (de niveau 1 selon la norme ISO), qu'il interprète. C'est le microprocesseur aval qui gère aussi l'accès au réseau de communication.
Le fait de laisser au microprocesseur aval toute la gestion des informations véhiculées sur le réseau de communication va à l' encontre d'un préjugé de la technique qui considérait jusqu'à présent qu'un système dans lequel toute "l'intelligence" serait transférée hors de l'adaptateur du terminal n'était pas faisable. En effet, de nombreux problèmes, jugés insurmontables, doivent être résolus .
Ainsi, une première inquiétude de l'homme du métier concernait le début de la communication. On sait que, lorsqu'une communication est établie, il faut aller très vite. En effet, quand un usager est choisi, il est nécessaire que les divers appareils de l'usager analysent l'appel et, si l'appel les concerne, ils doivent indiquer rapidement qu'ils prennent l'appel, sous peine de quoi le réseau de communication peut considérer que l'usager est absent ou que l'appareil n'est pas en service. Également, un autre appareil de l'usager peut occuper le canal pour une autre utilisation. Comme un ordinateur personnel en état de veille nécessite plusieurs secondes pour "se réveiller", on craignait que ce temps de passage de l'état de veille à l'état actif, ajouté aux temps divers de mise en route des pilotes ("drivers") USB, ferait que la ligne soit coupée avant que 1 ' ordinateur ait pris la main sur la ligne .
Un autre problème concernait 1 ' interprétation des informations contenues dans le canal D. En effet, ces informations, dites de signalisation, permettent le traitement des données des canaux Bl et B2, et il est nécessaire de conserver la main mise sur le canal D sous peine de perdre la ligne. Plusieurs terminaux étant connectés au canal D, il faut également vérifier que le canal D est disponible et, éventuel- lement, attendre pour l'acquérir, d'où un délai supplémentaire en général de durée indéterminée, dissuadant l'homme du métier de réaliser un adaptateur de terminal sans contrôleur.
Un autre problème à résoudre était le problème du stockage des informations entre deux accès du microprocesseur 16. En effet, on a vu que, selon la norme USB, le microprocesseur 16 fait un accès toutes les millisecondes, alors que les informations arrivent sur le bus S en un flot continu. Comme cela a été mentionné, l'adaptateur de terminal de l'art antérieur résout ce problème par une mémoire 28 surdimensionnée et pourvue de son propre système de gestion (le contrôleur DMA 29) .
En outre, il est nécessaire d'adapter les cadences des données, ces dernières arrivant à la cadence du réseau de communication (192 kbits/s, actuellement) et quittant l'adaptateur de terminal à la cadence de la norme USB (12 Mbits/s, actuellement) . La synchronisation des horloges, faite dans le circuit 20 de l'art antérieur (figure 3) à l'aide de la mémoire 28, du contrôleur DMA 29 et du contrôleur USB sous le contrôle du microcontrôleur 26, n'était à priori pas facilement réalisable simplement sans ces éléments. Par ailleurs, un modem sans "intelligence" et transférant sa gestion à un microprocesseur externe allait nécessiter de nombreuses interruptions et 1 'on craignait que cela sature le bus USB, du fait que de nombreux périphériques peuvent y être connectés et nécessiter chacun un temps d'accès minimal, mettant en péril le fonctionnement de l'ensemble du système. En bref, il existait dans la technique un certain nombre de préjugés quant à la faisabilité d'un adaptateur de terminal sans contrôleur assurant de manière efficace l'interface entre un bus à la norme ISDN et un bus à la norme USB. La demanderesse a examiné ces préjugés et trouvé qu'ils n'étaient pas fondés. Elle propose un adaptateur de terminal dans lequel la gestion des données est exécutée hors de 1 ' adaptateur de terminal, par un microprocesseur externe connecté en aval de l'adaptateur de terminal et situé par exemple à l'intérieur d'un microordinateur personnel. L'adaptateur de terminal proposé ne comporte pas de contrôleur, il est simple et bon marché. Il peut être facilement réalisé à l'aide d'un seul circuit intégré. En outre, il est facilement adaptable, notamment en ce qui concerne sa consommation, et assure de façon optimale les fonctions d'interface entre les normes ISDN et USB.
Un tel adaptateur est illustré en figure 4. En figure 4, une ligne pointillée 40 délimite un circuit intégré constituant l'unique circuit intégré de l'adaptateur de terminal selon la présente invention. Les composants externes à ce circuit intégré sont un quartz Q, illustré en figure 4, ainsi que divers transformateurs de ligne et circuits de protection ou autres composants passifs non représentés. De façon accessoire, l'adaptateur de terminal de la présente invention est complété par deux prises (non représentées) , une pour le bus USB et une autre pour le bus ISDN. L'adaptateur de terminal selon la présente invention occupe ainsi une surface de quelques centimètres carrés et peut, comme cela a été mentionné, se situer dans un renflement de câble.
En figure 4, le circuit 40 comporte tout d'abord une interface ISDN 42 reliée au bus S. Cette interface 42 reçoit les informations du bus S et réalise des fonctions relatives à la norme ITU 1430.
L'interface 42 fournit ainsi les données des canaux Bl,
B2 et D à un bloc 43 (DATA MULTIPLEX INTERFACE) qui les démulti- plexe et les fournit respectivement à des mémoires de type premier entré - premier sorti (FIFO) 44, 45 et 46, stockant respectivement les données des canaux Bl, B2 et D. L'interface 42 alimente aussi un bloc 50, nommé IT ("inTerruption") , chargé de produire et stocker des signaux d ' interruption en attendant de les fournir au microprocesseur externe . L ' interface 42 alimente aussi un bloc 48, nommé DCA ("D Channel Access"), relié au bloc 50. L'interface 42 détecte une activité sur le bus S et le bloc 48, par l'intermédiaire d'une interruption produite par le bloc 50, fait passer le microprocesseur aval d'un état de veille à l'état activé si besoin est. Le bloc 50, ainsi que les mémoires FIFO 44, 45 et 46, sont reliés à un bloc d'interface USB 52. L'interface USB est reliée à un bus USB 18, permettant la liaison avec l'extérieur du circuit 40. De façon classique, le bus USB comporte quatre conducteurs, deux pour les données et deux pour 1 ' alimentation.
L'interface USB 52 est reliée aussi, pour la communication avec le réseau de communication, à un bloc 54 nommé CS ("Control Status"), relié à l'interface ISDN 42. L'interface 52 est reliée aussi à des mémoires FIFO 44 ' , 45 ' et 46 ' recevant respectivement les données des canaux Bl, B2 et D à émettre sur le réseau. L'interface USB 52 est reliée par ailleurs à un bloc ROM 60 dont le rôle sera décrit ci-après, le bloc ROM comprenant un élément de mémorisation de type ROM et des broches externes 61. Par ailleurs, chacune des mémoires FIFO 44 à 46' est reliée au bloc 50, pour, comme on le verra ci-dessous, la production d' interruptions particulières .
En outre, un registre 62, nommé registre GPIO, est relié aux blocs 50 et 54, comme cela est représenté en figure 4. Le registre 62 comporte plusieurs broches 63, huit par exemple, nommées broches GPIO (General Purpose Input Output) . Ces broches sont des accès permettant la communication du microprocesseur externe, via l'interface USB 52, avec des éléments de l'adaptateur de terminal extérieurs au circuit 40. Ainsi, le microprocesseur externe peut, par exetrple, piloter une diode électroluminescente lorsqu'une communication est établie ou pour indiquer le débit d'une communication (64 ou 128 kbits/s, par exemple) . Inversement, ces broches GPIO sont un moyen permettant de transmettre, via le bloc 50 et l'interface USB, des interruptions au microprocesseur externe, comme une indication de surchauffe provenant d'un capteur situé dans l'adaptateur de terminal. Aussi, le vendeur de l'adaptateur de terminal peut utiliser les broches 63 pour faire en sorte que l'adaptateur de terminal ne fonctionne qu'avec un logiciel particulier, par exemple celui fourni par un fournisseur de services. On notera que chacune des interfaces ISDN et USB peut être mise dans un état particulier par le microprocesseur externe selon le mode de fonctionnement souhaité. Ainsi, l'interface ISDN peut être mise dans un état de très basse consommation (état dit "Quiet" ou muet). Dans cet état, l'interface ISDN ne réalise aucune de ses fonctions et sa consommation est alors minimale. Dans cet état, l'adaptateur de terminal ne peut réveiller le microprocesseur externe lorsqu'une communication arrive, et seul le microprocesseur externe prend 1 ' initiative des communications . L ' interface ISDN peut aussi être placée par le microprocesseur externe dans un état de veille et un état actif . Dans 1 ' état de veille, l'interface ISDN n'assure qu'une seule fonction : celle de surveiller le bus S et de permettre au bloc 48 de réveiller le microprocesseur si celui-ci est en état de veille. Dans l'état actif, l'interface ISDN assure toutes ses fonctions et une communication est permise. De même, l'interface USB peut être placée par le microprocesseur externe dans un état de veille, où elle consomme très peu, ou dans un état actif où elle assure pleinement ses fonctions. Le microprocesseur externe établit les états des interfaces ISDN et USB indépendamment l'un de l'autre, pour parvenir à la configuration souhaitée par l'utilisateur.
En outre, un circuit d'horloge 56, piloté par le quartz extérieur Q, fournit des signaux d'horloge aux interfaces 42 et
52. On notera que les signaux d'horloge fournis à chacune des interfaces 42 et 52 peuvent être inhibés, c'est-à-dire non fournis, lorsque que l'interface considérée est dans l'état muet ou l'état de veille. Un bloc 58, nommé "REGUL", reçoit l'alimentation fournie par le bus USB et produit diverses tensions stabilisées et/ou de référence. Par exemple, le bloc 58 convertit les 5 volts fournis par le bus USB en 3,3 volts pour alimenter les interfaces 42 et 52. Le bloc 58 possède en outre, dans l'exemple représenté, des bornes de sorties 58A, 58B permettant d'utiliser, si cela est souhaité, une alimentation externe au lieu de l'alimentation fournie par le bus USB. Également, un bloc de test 59 relié à divers éléments du circuit 40 est prévu pour tester industriellement le circuit au stade de sa fabrication.
L'architecture du circuit 40 ci-dessus n'est qu'un exemple seulement, et d'autres architectures peuvent être réalisées sans sortir du domaine de l'invention. Par exemple, les éléments de mémorisation 44, 44', 45, 45', 46 et 46' peuvent être d'autres éléments de mémorisation que des mémoires FIFO et ne sont pas nécessairement des éléments distincts. Également, un adaptateur d'interface peut être prévu entre les blocs 50, 54 et 1 ' interface ISDN 42 , dans le cas où 1 ' interface 42 réalisée ne serait pas compatible avec les signaux issus desdits blocs 50 et 54.
Un mode de fonctionnement du circuit 40 va maintenant être décrit .
Selon la norme ISDN, toute activation d'un appareil commence par la présence d'une activité particulière sur le canal
D. Cette activité est détectée par l'interface 42 (on suppose que l'interface 42 n'est pas dans l'état muet) et le bloc 48 du circuit 40 fournit un signal de détection de sélection de ligne (LSD) au microprocesseur externe (non représenté) par l'intermé- diaire du bloc 50, de l'interface 52 et du bus USB 18. A la réception de ce signal, le microprocesseur externe, s'il était en veille, passe en mode d'activation, et, à partir de ce moment, prend en charge toute la gestion de 1 ' adaptateur de terminal et des échanges avec le réseau. Ainsi, il envoie alors à l'interface USB 52 des signaux d'activation qui, par l'intermédiaire du bloc CS 54, commandent l'interface ISDN 42 pour qu'elle se synchronise sur les données arrivant par le bus S et qu'elle envoie ensuite un signal via le bus S indiquant au terminal numérique du réseau 4 qu'elle est synchronisée. Pour l'instant, les opérations exécu- tées n ' impliquent aucun traitement des informations du canal D, et elles peuvent être réalisées suffisamment rapidement pour répondre au réseau dans le temps imparti. On notera que le micro processeur externe reçoit ainsi toutes les informations transitant sur le canal D, même si elles ne lui sont pas destinées. Lorsque le réseau reçoit la réponse de l'adaptateur de terminal 14, il émet une trame d'un type particulier (nommée INFO 4) qui contient les informations quant à la destination des données. Cette trame est reçue par l'interface ISDN 42, et les données de signalisation D qu'elle contient sont écrites dans la mémoire 46 puis transmises au microprocesseur externe par 1 ' intermédiaire de 1 ' interface USB 52. Le microprocesseur externe traite ces données D, et détermine s ' il est concerné par la communication en cours. Si tel est le cas, le microprocesseur externe envoie des données de requête qui sont écrites dans la mémoire 46' par l'intermédiaire de l'interface USB 52. Ces données sont destinées à être envoyées sur le canal D du bus S pour indiquer que la communication peut avoir lieu. Comme le canal D transporté par le bus S est une ressource partagée par tous les appareils branchés sur ce bus, il est nécessaire que l'interface ISDN 42 de l'adaptateur de terminal prenne la main sur le bus S . Pour cela, le microprocesseur externe inscrit dans le bloc CS 54, par l'intermédiaire de l'interface 52, un signal qui commande à 1 ' interface 42 de fournir une suite de données prédéterminées sur le canal D du bus S, et de vérifier que cette suite de données est acceptée par le réseau, ce qui est effectué par un "écho" des données prédéterminées envoyées, c'est-à-dire que 1 ' on retrouve sur le bus S la série de données émises . Lorsque cela se produit, l'interface 42 peut écrire sur le canal D du bus S les données lues dans la mémoire 46 ' , et la communication s ' établit entre le réseau et le microprocesseur externe .
Une communication est donc établie. On sait que, selon la norme USB, un appareil ("device") présente une configuration avec des points d'accès ("end point"). Dans la configuration décrite qui, rappelons-le, est un exetrple seulement, le choix de huit points d'accès a été fait, respectivement notés EPO, EPI, ..., EP7, et qui correspondent aux blocs 54, 50, et aux mémoires 44, 44', 45, 45', 46 et 46 ' . Ces points d'accès représentent les blocs dans lesquels le microprocesseur externe écrit ou lit des données ou des signaux de contrôle via 1 ' interface USB 52. Selon la configuration choisie, les huit points d'accès peuvent être groupés de quatre façons possibles . La configuration de base utilise les points d'accès EPO et EPI, pour voir s'il y a ou non un signal en ligne. Ensuite, au cours de la communication, on peut utiliser aussi par exemple trois autres configurations possibles, mettant en jeu Bl + D, ou B2 + D, ou Bl + B2 + D, ces variantes de configuration permettant de limiter la bande passante requise sur le bus USB en n'utilisant que les canaux strictement nécessaires .
Après le choix de la configuration utilisée, le microprocesseur externe va, toutes les millisecondes comme cela a été décrit, accéder aux points d'accès EP2 à EP7 suivant la configuration utilisée, pour y chercher ou y inscrire des informations. Ces informations sont prélevées, respectivement fournies) à la cadence (actuelle) de 12 Mbits/s. Elles doivent donc subir un changement de format. Cela est réalisé par les mémoires FIFO 44 à 46'. Les mémoires 44, 45 et 46, recevant des données du réseau, sont inscrites à la cadence de la norme ISDN et lues à la cadence de la norme USB, et les mémoires 44', 45' et 46', recevant des données du microprocesseur externe, sont inscrites à la cadence de la norme USB et lues à la cadence de la norme ISDN. Pour ce faire, le quartz externe Q, dont la fréquence d'oscillation a été choisie égale à 15,36 MHz, qui est un multiple de 192 kHz, pilote un circuit d'horloge 56 qui comporte une boucle à verrouillage de phase analogique (PLL) fournissant 48 Mhz à l'interface USB 52. Dans l' exetrple non-limitatif présent, l'interface ISDN 42 reçoit directement la fréquence de 15,36 Mhz fournie par le quartz et la divise par deux, obtenant ainsi 7,68 Mhz. Les interfaces 42 et 52 comportent de façon interne des boucles à verrouillage de phase numériques (non représentées) recevant respectivement lesdits 48 Mhz et 7,68 Mhz, ainsi que les horloges des bus ISDN et USB. Les signaux de sortie de ces PLL numériques internes sont des signaux de fréquence égale respectivement à 192 kHz, synchronisée sur l'horloge du réseau ISDN, et 12 Mhz, synchronisée sur l'horloge du microprocesseur externe . Ils servent à 1 ' écriture et à la lecture des mémoires 44 à 46 ' .
Les mémoires FIFO 44 à 46 ' sont suffisamment dimension- nées pour ne pas perdre des informations du fait de la latence du bus USB. Par ailleurs, on a vu que l'adaptateur de terminal selon la présente invention est de préférence alimenté par la ligne USB. La consommation des mémoires doit donc rester faible et leur taille ne doit pas être trop importante. Le temps de latence entre deux accès du microprocesseur externe via le bus USB est en pratique de 1 milliseconde, comme cela a été indiqué, même si la norme USB prévoit qu'un glissement limité est possible en fréquence. Dans le mode de réalisation décrit, les mémoires FIFO pour les canaux Bl et B2 peuvent stocker 32 octets ("bytes") et les mémoires FIFO pour le canal D, 16 octets, ce qui correspond à une latence de 4 millisecondes du bus USB, et qui est largement suffisant tout en maintenant une taille raisonnable des mémoires FIFO.
Le microprocesseur externe, en outre, gère les mémoires FIFO de façon dynamique pour éviter qu'un glissement d'horloge ne fasse qu'une mémoire FIFO se remplisse ou se vide et perde des données ou sa synchronisation. Pour ce faire, un seuil de remplissage bas et un seuil de remplissage haut sont définis pour chaque mémoire FIFO. Lorsque le remplissage d'une mémoire FIFO est supérieur au seuil haut, le bloc d'interruptions 50 fournit au microprocesseur externe un signal d'interruption indiquant l'état de remplissage de la mémoire concernée. Le microprocesseur externe réagit alors en augmentant la quantité des données prélevées par le bus USB lors des accès suivants s'il s'agit d'une mémoire assurant un transfert dans le sens réseau - microproces- seur, ou en diminuant la quantité des données fournies s ' il s'agit d'une mémoire assurant le transfert dans le sens microprocesseur - réseau. De même, un remplissage d'une mémoire FIFO inférieur au seuil bas est détecté et signalé de la même manière au microprocesseur externe, la réaction du microprocesseur externe étant alors, selon le sens du transfert de la mémoire considérée, de diminuer la quantité de données prélevées ou d'augmenter la quantité des données fournies lors des accès suivants .
On notera que le nombre d'interruptions transmises au microprocesseur externe par l'intermédiaire du bus USB 18 est relativement élevé . Dans un adaptateur de terminal selon 1 ' art antérieur, la gestion du niveau de remplissage des mémoires étaient assuré par le microprocesseur interne et des signaux d'interruption n'étaient pas nécessaires. Comme on l'a vu précé- détriment, il était craint que la transmission d'un grand nombre de signaux d'interruption par un bus USB provoque des dysfonctionnements, avec perte de signaux d'interruption. Pour éviter tout inconvénient de ce type, l'adaptateur de terminal selon la présente invention prévoit de conserver les signaux d ' interruption dans le bloc 50 jusqu'à ce qu'ils soient effectivement lus par le microprocesseur externe.
Enfin, tout dispositif relié à un bus USB contient des descripteurs ("descriptors") , qui sont des codes permettant d'identifier le dispositif. Ici, ces descripteurs sont contenus dans le bloc ROM 60 relié à l'interface USB 52, et contiennent des informations concernant le fabricant du dispositif, le type de dispositif, sa consommation, etc.
Une particularité de 1 ' invention est que le bloc ROM 60 comprend les broches 61. Chacune des broches 61 peut être connectée à un potentiel particulier, par exettple à la masse du circuit (0 volt) ou à un potentiel positif quelconque. Selon la configuration des potentiels sur les broches 61, l'information présente en sortie du bloc ROM 60 change et les descripteurs du circuit peuvent être différents . Par exemple, il est possible que l'adaptateur de terminal soit complété par des circuits annexes, comme des afficheurs à diode ou une carte audio, ce qui fait que la classe de consommation de 1 ' adaptateur de terminal peut être modifiée . La consommation de l'adaptateur de terminal devant être signalée au microprocesseur externe pour que celui-ci gère efficacement le bus USB, le vendeur ou l'utilisateur de terminal va programmer les potentiels sur les broches 61 pour coder 1 ' information de consommation de 1 ' adaptateur de terminal et en informer le microprocesseur externe. On notera que le contrôle des broches 61 est possible par le microprocesseur externe si l'on relie une ou plusieurs broches 61 à une ou plusieurs broches 63. Ainsi, le microprocesseur externe peut programmer lui-même les potentiels sur les broches 61 en fonction d'une utilisation particulière.
Ainsi, l'adaptateur de terminal selon la présente invention ne comporte qu'un seul_circuit intégré. Sa taille est réduite et sa consommation électrique est faible, ce qui fait qu ' il peut être alimenté sans difficultés par 1 ' alimentation présente sur la ligne USB. L'adaptateur de terminal selon la présente invention fournit au microprocesseur externe auquel il est relié des interruptions et des données brutes que le microprocesseur externe va interpréter. Le microprocesseur externe, une fois "réveillé" - s'il était en veille - par le signal issu du bloc 48, assure toute la gestion interne de l'adaptateur de terminal, y compris, comme cela a été décrit, la surveillance du remplissage des mémoires FIFO. En ce qui concerne l'interprétation des données, il fait par exettple des décodages et/ou des corrections d'erreur et indique au réseau les blocs entachés d'erreur, ce qui était auparavant réalisé par l'adaptateur de terminal. Le temps de traitement et de gestion nécessaire ne prend en pratique que quelques pourcents des capacités du microprocesseur et cette fonction supplémentaire ne limite pas le microprocesseur, en tous cas pour ce qui est des microprocesseurs actuels .
Bien entendu, la description précédente n'est qu'un exettple de réalisation seulement et la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. Ainsi, le circuit 40 réalise un certain nombre de fonctions, et son architecture est sujette à de nombreuses variantes sans sortir du domaine de la présente invention. Par exettple, d'autres éléments de mémorisation peuvent être prévus à la place des mémoires FIFO. Aussi, le bloc 43 peut faire partie de l'interface 42. De même, les blocs 48, 50, 54 peuvent être inclus dans une des interfaces 42 ou 52.

Claims

REVENDICATIONS
1. Adaptateur de terminal (14) propre à assurer une conversion de format entre des informations circulant sur un bus ISDN (S) selon la norme ISDN et des informations circulant sur un bus USB (18) selon la norme USB, ledit bus ISDN reliant l'adapta- teur de terminal à un réseau de communication et ledit bus USB reliant l'adaptateur de terminal à un dispositif à microprocesseur (16), dans lequel la gestion de l'adaptateur de terminal et le traitement desdites informations sont principalement assurés par ledit dispositif (16), caractérisé en ce qu'il comprend une première série de broches (61) connectées de manière sélective à la masse ou à des potentiels différents du potentiel de la masse pour indiquer la classe de consommation dudit adaptateur.
2. Adaptateur de terminal selon la revendication 1, dans lequel la seule fonction autonome de 1 ' adaptateur de terminal est, lorsqu'une communication arrive sur le bus ISDN et que ledit dispositif (16) est dans un état de veille, de faire passer ledit dispositif (16) de l'état de veille à un état activé .
3. Adaptateur de terminal selon la revendication 1, cottprenant une interface ISDN (42) pour recevoir du réseau ou fournir au réseau des informations selon la norme ISDN et une interface USB (52) pour fournir au dispositif (16) ou recevoir du dispositif (16) des informations selon la norme USB, chacune desdites interfaces pouvant être mise dans un état de veille par ledit dispositif (16), indépendamment l'une de l'autre.
4. Adaptateur de terminal selon la revendication 1, cottprenant un point d'accès (50) accessible par le dispositif (16) dans lequel sont stockées des interruptions destinées au dispositif (16) pour qu'il interrompe ses activités et assure la gestion de 1 ' adaptateur de terminal .
5. Adaptateur de terminal selon la revendication 1, comprenant en outre des mémoires tampon (44, 44', 45, 45', 46, 46') permettant le stockage des données en attente de leur envoi sur le bus ISDN ou le bus USB.
6. Adaptateur de terminal selon la revendication 5, dans lequel lesdites mémoires tampon présentent des seuils de remplissage haut et bas, et dans lequel une interruption particulière est envoyée au dispositif (16) lorsqu'une desdites mémoires tampon présente un rettplissage supérieur à son seuil de remplissage haut, ou inférieur à son seuil de rettplissage bas.
7. Adaptateur de terminal selon la revendication 1, dans lequel 1 ' alimentation électrique de 1 ' adaptateur de terminal provient du bus USB.
8. Adaptateur de terminal selon la revendication 3, comprenant un circuit d'horloge (56) fournissant un premier signal d'horloge à l'interface ISDN (42) et un deuxième signal d'horloge à l'interface USB (52), les premier et deuxième signaux d'horloge pouvant être inhibés lorsque 1 ' interface correspondante est dans un état de veille.
9. Adaptateur de terminal selon la revendication 1, comprenant en outre une deuxième série de broches (63) accessibles par le dispositif (16) et permettant une communication entre le dispositif à microprocesseur (16) et des éléments de 1 ' adaptateur de terminal .
10. Adaptateur de terminal selon la revendication 1, caractérisé en ce qu'il comporte un seul circuit intégré.
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