EP1184867A1 - Integrierte Halbleiterschaltung mit in einem Halbleiterchip eingebetteter Halbleiterspeicheranordnung - Google Patents

Integrierte Halbleiterschaltung mit in einem Halbleiterchip eingebetteter Halbleiterspeicheranordnung Download PDF

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EP1184867A1
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integrated
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Andreas Baenisch
Marco Troost
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs

Definitions

  • the invention relates to a semiconductor integrated circuit with a semiconductor memory arrangement embedded in a circuit chip and with an interface circuit that is used to connect and transmission of data and control signals between the Semiconductor memory arrangement and a circuit periphery surrounding it set up and on the same semiconductor chip is integrated.
  • ASICs Integrated semiconductor circuits that according to user requirements
  • the maximum bit width that can currently be implemented is one Cell array of an embedded semiconductor memory device for example 64 bit.
  • semiconductor chip 1 has an integrated in a semiconductor chip 1
  • Semiconductor circuit an embedded semiconductor memory device or a memory array 10 with an interface circuit 2 for connecting and transmitting (not shown) Data and control signals between the semiconductor memory device 10 and a surrounding integrated on the same chip 1 Circuit periphery 11 on.
  • the memory array 10 can be configured as required by the user different cell fields in terms of size and organization exhibit.
  • the memory array 10 in FIG. 2 contains, for example, four 2 Mbit cell fields 10 1 , 10 2 , 10 3 and 10 4 with a generator block 12 and a secondary sense amplifier and decoding logic block 13.
  • Fig. 3 are of a cell array of an embedded semiconductor memory device 10 according to FIG. 2 only the primary sense amplifier 20 indicated by hatched lines.
  • the primary sense amplifiers 20 carry sense lines an interface circuit designed according to the invention as a standard interface 2 to secondary sense amplifiers 30, which are those of amplify data read out from the semiconductor memory device and feed a column decoder 40, which in the in Fig. 3rd example shown 64 contains read data output pads A1 - A64.
  • the standard interface 2 is for the largest Bit width, 64 bits in the example, of the embedded semiconductor memory arrangement 10 designed.
  • the standard interface points a switch arrangement (not shown) with which unused Bits if a smaller bit width of the semiconductor memory device 10 to be realized can be switched off.
  • the cell array is thus the semiconductor memory arrangement 10 always the same size and through the implementation of the standard interface with the largest bit width only need the number of Column decoder in decoder block 40 and the number of secondary sense amplifiers be adjusted in the amplifier block 30.

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  • Semiconductor Memories (AREA)

Abstract

Die Erfindung betrifft eine integrierte Halbleiterschaltung mit einer in einem Halbleiterchip (1) eingebetteten Halbleiterspeicheranordnung (Array 10) und einer Interfaceschaltung (2), die zur Verbindung und Übertragung von Daten- und Steuersignalen zwischen der Halbleiterspeicheranordnung (10) und einer sie umgebenden Schaltungsperipherie (11) eingerichtet und auf demselben Halbleiterchip (1) integriert ist, dadurch gekennzeichnet, daß die Interfaceschaltung (2) als Standardinterface gleichartig für alle Typen integrierter Halbleiterschaltungen mit eingebetteter Halbleiterspeicheranordnung (Array 10) für die größte realisierbare Bitbreite (n) der Halbleiterspeicheranordnung (Array 10) gestaltet ist, wobei eine Schalteranordnung vorgesehen ist, die für kleinere Bit-breiten unbenutzte Bits des Standardinterfaces (2) abschaltet. <IMAGE>

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltung mit in einem Schaltungschip eingebetteter Halbleiterspeicheranordnung und mit einer Interfaceschaltung, die zur Verbindunc und Übertragung von Daten- und Steuersignalen zwischen der Halbleiterspeicheranordnung und einer sie umgebenden Schaltungsperipherie eingerichtet und auf demselben Halbleiterchip integriert ist.
Integrierte Halbleiterschaltungen, die nach Anwenderwünschen gestaltet sind (sogenannte ASICs) werden häufig zusammen mit eingebetteten Halbleiterspeicheranordnungen realisiert, um die herum dann die nach Anwenderspezifikationen realisierte Halbleiterschaltung auf demselben Halbleiterchip integriert ist. Dabei kommt es häufig vor, daß verschiedene Anwender hinsichtlich Größe und Organisation unterschiedliche Halbleiterzellenfelder wünschen.
Aus diesem Grund wurde bisher eine Interfaceschaltung zwischen dem Halbleiterspeicherzellenfeld und der Schaltungsperipherie je nach Größe und Organisation der Zellenfelder in verschiedenen Ausführungen in den entsprechenden Produkten realisiert. Dabei traten häufig Probleme an den Randbereichen des Zellenfeldes auf. Derartige Probleme, wie geometrische Fehler, die Designregeln verletzten, traten im Stand der Technik häufig durch eine zu enge Auslegung, beispielsweise bedingt durch zu breite Leiterbahnen für die Leistungszufuhr auf.
Es ist somit Aufgabe der Erfindung eine integrierte Halbleiterschaltung mit in einem Halbleiterchip eingebetteter Halbleiterspeicheranordnung anzugeben, die die oben geschilderten Probleme im Randbereich des Zellenfeldes vermeiden kann und die bei zellenfeldern des Speichers in unterschiedlicher Größe und Organisation im wesentlichen ohne Flächenverlust bei der Integration eine kostengünstige und sichere Lösung bieten.
Gemäß einem wesentlichen Aspekt dieser Erfindung wird die obige Aufgabe dadurch gelöst, daß für alle Schaltungstypen mit eingebetteter Halbleiterspeicheranordnung und für die je nach Kundenwunsch hinsichtlich Größe und Organisation unterschiedlichen Zellenfelder ein einheitliches Standardinterface zwischen Zellenfeld und Spaltendecoder bzw. Secondary-Sense-Verstärker realisiert wird. Dieses Standardinterface wird für die größte momentan machbare Bitbreite der Halbleiterspeicheranordnung gestaltet und sieht eine Schalteranordnung vor, mit der unbenutzte Bits einfach abgeschaltet werden, um kleinere Bitbreiten zu realisieren.
Es existiert kein Flächenverlust, da das Zellenfeld stets gleich groß ist und immer nur die Anzahl der Spaltendecoder und Secondary-Sense-Verstärker angepaßt werden muß.
Dabei beträgt die derzeit realisierbare maximale Bitbreite eines Zellenfeldes einer eingebetteten Halbleiterspeicheranordnung zum Beispiel 64 Bit.
Die nachstehende Beschreibung beschreibt ein Ausführungsbeispiel der erfindungsgemäßen integrierten Halbleiterschaltung bezogen auf die Zeichnung. Die Zeichnungsfiguren zeigen im einzelnen:
Fig. 1
blockartig eine auf einem Halbleiterchip integrierte Halbleiterschaltung mit eingebetteter Halbleiterspeicheranordnung,
Fig. 2
schematisch eine eingebettete Halbleiterspeicheranordnung gemäß Fig. 1 mit vier 2M Zellenfeldern und
Fig. 3
schematisch ein Ausführungsbeispiel einer in eine Halbleiterschaltung eingebetteten Halbleiterspeicheranordnung mit einem erfindungsgemäßen Standardinterface.
Gemäß Fig. 1 weist eine in einem Halbleiterchip 1 integrierte Halbleiterschaltung eine eingebettete Halbleiterspeicheranordnung oder ein Speicherarray 10 mit einer Interfaceschaltung 2 zur Verbindung und Übertragung von (nicht gezeigten) Daten- und Steuersignalen zwischen der Halbleiterspeicheranordnung 10 und einer sie umgebenden auf demselben Chip 1 integrierten Schaltungsperipherie 11 auf.
Wie erwähnt kann das Speicherarray 10 je nach Anwenderwunsch hinsichtlich Größe und Organisation unterschiedliche Zellenfelder aufweisen.
Das Speicherarray 10 in Fig. 2 enthält beispielhaft vier 2 MBit Zellenfelder 101, 102, 103 und 104 mit einem Generatorblock 12 und einem Secondary-Sense-Verstärker- und Dekodierlogikblock 13.
In Fig. 3 sind von einem Zellenfeld einer eingebetteten Halbleiterspeicheranordnung 10 gemäß Fig. 2 lediglich die Primary-Sense-Verstärker 20 durch schraffierte Zeilen angedeutet. Von den Primary-Sense-Verstärkern 20 führen Senseleitungen über eine erfindungsgemäß als Standardinterface ausgeführte Interfaceschaltung 2 zu Secondary-Sense-Verstärkern 30, die die von der Halbleiterspeicheranordnung ausgelesenen Daten verstärken und einem Spaltendecoder 40 zuführen, der in dem in Fig. 3 dargestellten Beispiel 64 Lesedatenausgangspads A1 - A64 enthält.
Erfindungsgemäß ist das Standardinterface 2 für die größte Bitbreite, im Beispiel 64 Bit, der eingebetteten Halbleiterspeicheranordnung 10 ausgelegt. Das Standardinterface weist eine (nicht gezeigte) Schalteranordnung auf, mit der unbenutzte Bits, wenn eine geringere Bitbreite der Halbleiterspeicheranordnung 10 realisiert werden soll, abgeschaltet werden.
Somit ist das Zellenfeld der Halbleiterspeicheranordnung 10 immer gleich groß und durch die Realisierung des Standardinterfaces mit der größten Bitbreite brauchen nur die Anzahl der Spaltendecoder im Decoderblock 40 und die Anzahl der Secondary-Sense-Verstärker im Verstärkerblock 30 angepaßt werden.
Aufwendige und eventuell Geometriefehler hervorrufende Anpassungsarbeiten an den Randbereichen des Zellenfeldes sind damit vermieden.
Somit können sämtliche Typen von mit einer eingebetteten Halbleiterspeicheranordnung versehenen integrierten Halbleiterschaltungen mit einem einheitlichen Standardinterface zwischen Zellenfeld und Spaltendecoder bzw. Secondary-Sense-Verstärker integriert werden.

Claims (4)

  1. Integrierte Halbleiterschaltung mit einer in einem Halbleiterchip (1) eingebetteten Halbleiterspeicheranordnung (Array 10) und einer Interfaceschaltung (2), die zur Verbindung und Übertragung von Daten- und Steuersignalen zwischen der Halbleiterspeicheranordnung (10) und einer sie umgebenden Schaltungsperipherie (11) eingerichtet und auf demselben Halbleiterchip (1) integriert ist,
    dadurch gekennzeichnet, daß
    die Interfaceschaltung (2) als Standardinterface gleichartig für alle Typen integrierter Halbleiterschaltungen mit eingebetteter Halbleiterspeicheranordnung (Array 10) für die größte realisierbare Bitbreite (n) der Halbleiterspeicheranordnung (Array 10) gestaltet ist, wobei eine Schalteranordnung vorgesehen ist, die für kleinere Bitbreiten unbenutzte Bits des Standardinterfaces (2) abschaltet.
  2. Integrierte Halbleiterschaltung nach Anspruch 1,
    dadurch gekennzeichnet, daß
    die Standardinterfaceschaltung (2) zwischen dem Zellenfeld der Halbleiterspeicheranordnung (Array 10) und deren Spaltendecoder (40) bzw. dem Secondary-Sense-Verstärker (30) vorgesehen ist.
  3. Integrierte Halbleiterschaltung nach Anspruch 1 oder 2,
    dadurch gekennzeichnet, daß
    zur Auslegung der jeweiligen Bitbreite (n) die Anzahl der Spaltendecoder (40) und die Anzahl der Secondary-Sense-Verstärker (30) angepaßt wird.
  4. Integrierte Halbleiterschaltung nach einem der vorangehenden Ansprüche,
    dadurch gekennzeichnet, daß
    die maximale Bitbreite (n) 64 ist.
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