EP1159673A1 - Generateur de nombres aleatoires haut debit - Google Patents

Generateur de nombres aleatoires haut debit

Info

Publication number
EP1159673A1
EP1159673A1 EP00988887A EP00988887A EP1159673A1 EP 1159673 A1 EP1159673 A1 EP 1159673A1 EP 00988887 A EP00988887 A EP 00988887A EP 00988887 A EP00988887 A EP 00988887A EP 1159673 A1 EP1159673 A1 EP 1159673A1
Authority
EP
European Patent Office
Prior art keywords
generator
random
signal
output
physical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
EP00988887A
Other languages
German (de)
English (en)
Other versions
EP1159673B1 (fr
Inventor
Patrick Le Quere
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Bull SAS
Original Assignee
Bull SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Bull SAS filed Critical Bull SAS
Publication of EP1159673A1 publication Critical patent/EP1159673A1/fr
Application granted granted Critical
Publication of EP1159673B1 publication Critical patent/EP1159673B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes

Definitions

  • the present invention is in the field of encryption and relates more particularly to a hardware solution for the implementation of a generator of random numbers intended in particular for the generation of encryption keys.
  • the increased need for performance in cryptography associated with that of inviolability leads security system providers to favor hardware solutions that are more and more efficient in terms of throughput and quality of hazards.
  • the generator according to the invention also called random generator, can be associated with an additional PCI card, English abbreviations for "Peripheral Component Interconnect" allowing to accelerate the cryptographic functions of a machine: server or station. Such a card coupled to a server will constitute the material security element of the machine.
  • the first type of generator is based on a random physical phenomenon such as thermal noise in a diode, radioactive emission, etc. It is called a "physical generator" in the following description.
  • the second type of generator is based on an algorithm supplied by a "seed”, defined later, which outputs a series of random numbers with a greater or lesser period. It is called “pseudo-random generator” in the remainder of the description.
  • seed defined later
  • Pseudo-random generator A long period associated with a good quality germ, in terms of quality of hazards, provides at the output of such a generator, a series of almost unpredictable numbers.
  • Physical generators are of course the only real sources of random numbers since they are completely unpredictable, but many of them are not free from correlations at the level of their output. On the other hand, their speed is generally quite low, of the order of a few tens of kilobits per second.
  • pseudo-random generators they are simple to implement in software form and make it possible to provide a large flow of random numbers of the order of a few tens of megabits per second.
  • the quality of a random generator is difficult to estimate because there is no official and standardized procedure allowing to check the more or less random character of a sequence of numbers.
  • FIPS140 tests The first series of tests, called FIPS140 tests, is described in the document FIPS140-1 entitled “Security requirements for cryptography modules” issued by the American organization NIST. These tests constitute the minimum required for any security component wishing to claim the label “FIPS140 compliant", one of the objectives of the present invention.
  • the invention particularly aims to overcome the aforementioned drawbacks and overcomes a specific physical circuit such as a noise diode, while meeting the double requirement of high speed, greater than 100 Mbits / s, and very good quality of the hazards provided; quality measured by the fact that the generator must successfully pass the FIPS140 and DIEHARD test series mentioned above.
  • High speed random number generator (1) comprising a physical random number generator (5) and the data input of which corresponds to the data input of the physical generator (5), and generator pseudo-random (6) coupled to the output of the physical generator (5) receiving at its input a seed delivered by the physical generator, said physical generator (5) comprising a logic circuit (10) comprising at least one data input D and a clock input (CLK), the data input (D) receiving a "high frequency” clock signal H1 and the clock input (CLK) receiving a second "low frequency” clock signal H2, the signal H1 "high frequency” being sampled by the signal H2 "low frequency", the two clock signals H1 and H2 of different frequencies respectively coming from two different oscillators (OSC1 and OSC2) working in asynchronism one of the other and not respecting the establishment time of the logic circuit (10), the output of the circuit (10) delivering a signal in an intermediate state qualified as metastable between "0" and “1” and consisting of a series of random numbers, metastability of the sign al obtained
  • the second object of the invention is a mechanism for generating random numbers on demand, characterized in that it comprises a generator of random numbers as defined above, a dual-port memory comprising a reception buffer, coupled at the output of the generator on the generator bus, and in that it comprises a microprocessor, coupled to the dual-port memory by the microprocessor bus, communicating with the generator through the dual-port memory and posting in the dual-memory carries a command word comprising an address and an account containing a maximum number of random words to be stored, and in that the dual-port memory buffer, at the request of the microprocessor, is supplied by the generator's internal memory until an account corresponding to a determined maximum number of random numbers is exhausted, then exploited by the microprocessor.
  • the third object of the invention is a card accelerating the cryptographic functions of a computer machine, characterized in that it supports a generator of random numbers or a mechanism as defined above.
  • the invention has the advantage of using only standard electronic circuits for the production of a "physical" generator, and therefore of reducing the complexity and the cost of such a generator.
  • FIG. 1 The general principle of a mechanism for generating random numbers into which the generator according to the invention is inserted is illustrated in FIG. 1.
  • the mechanism is delimited in the figure by a discontinuous closed line which can also delimit a PCI card, mentioned above, supporting the mechanism.
  • the random generator 1 is produced from an automaton in programmable logic, implemented in a programmable electronic component FPGA, Anglo-Saxon abbreviations for "Field Programmable Gate Array", and which under the control of a microprocessor 2 delivers at the request of this one random numbers with a high bit rate (D> 100 Mbits / s).
  • a dual-port memory 3, of DMA type, Anglo-Saxon abbreviations for "Direct Memory Access” is coupled at the output of random generator 1 via the generator bus.
  • the microprocessor 2 is coupled to the dual-port memory 3 via the microprocessor bus.
  • the microprocessor 2 posts in the dual-port memory 3 a control word comprising only an address and an account.
  • the address points to a reception buffer 3 ⁇ from the dual-port memory 3, in which the generator 1 stores the random words.
  • the account meanwhile, sets the number of random words requested from generator 1 with a maximum capacity, for example of 32 Kbytes.
  • the microprocessor 2 then sends an activation command of the "chip select" type to the generator 1 which reads the command word in the dual-port memory 3 and executes it.
  • the generated words are then stored in the reception buffer 3 ⁇ , indicated by the microprocessor 2, until the maximum capacity of the account has been used up.
  • the automaton of the random generator 1 then sends an interrupt command "interrupt" to the microprocessor 2 indicating to it that the buffer 3 ⁇ containing the results is available for reading.
  • FIG. 2 The block diagram of a random generator according to the invention is illustrated in FIG. 2.
  • the first stage 5 comprises a "physical" generator and the second stage
  • the "physical” generator is a generator of random numbers based on the physical phenomena of metastability and phase noise of oscillators of different frequencies.
  • the physical generator 5 supplies the pseudo-random generator 6 with a good quality random seed in the sense that it satisfies the FIPS140 tests and also has a bit rate of the order of 10 Kbits / s.
  • the "pseudo-random" generator 6, starting from the seed received from the physical generator 5, implemented a multiplication-type algorithm with restraint having on the one hand a very good flow rate because implemented directly in hardware, and satisfying on the other hand both test series introduced above and detailed in the appendix.
  • the two generators 5 and 6 operate at the rate of an external clock 7 generating a first "high frequency" clock signal H of frequency equal to 25 MHz.
  • An oscillator 8 delivers a second "high frequency" signal H1 with a frequency equal to 33 MHz and constitutes the input signal of the physical generator 5.
  • the FIFO memory 9 therefore serves to store the random numbers resulting from the processing carried out by the two generators 5 and 6 while waiting for the microprocessor 2 to request their transfer to the dual-port memory 3.
  • the physical generator according to the invention exploits the so-called metastability phenomenon, the principle of which is explained in detail below with reference to FIGS. 3 and 4a to 4c.
  • FIG. 3 shows a flip-flop receiving respectively on its input D and on its clock input, the clock signals H1 and H2 generated respectively by the oscillators OSC1 and OSC2.
  • FIGS. 4a and 4b respectively illustrate examples of timing diagrams corresponding to the two clock signals.
  • FIG. 4c illustrates a timing diagram corresponding to the output signal Q of the flip-flop.
  • a “high frequency” signal H1 and a “low frequency” signal H2 are thus preferably chosen.
  • the "high frequency” signal H1 is sampled by the "low frequency” signal H2.
  • the phenomenon sought is thus accentuated by two physical phenomena:
  • FIG. 5 illustrates the block diagram of a physical generator 5 according to the invention in which the flip-flop 10 described with reference to FIG. 3 is found for the explanation of metastability.
  • the input module of the physical generator 5 is a counter 11 divider by 1312.
  • an external clock signal H of frequency equal to 25 MHz, and generates as an output a "low frequency” clock signal H2 which samples the "high frequency” clock signal H1 input from the generator. 5, of frequency equal to 33 MHz.
  • the clock signal H2 is injected at the clock input CLK of the flip-flop 10, and the signal H1 is injected at the input D of the flip-flop 10.
  • the output signal obtained at output Q of flip-flop 10, is combined through a "or exclusive" logic circuit 12 with an output bit of the pseudo-random generator 6 and sent to input D of a 64-bit shift register referenced 13.
  • the logic circuit 12 thus makes it possible to compensate for a possible failure of the physical generator 5.
  • the shift register 13 reshapes the signal from the flip-flop 10. In the embodiment described, it generates two 32-bit random words every 32 x 100 ⁇ s, or approximately 3.2 ms. These two words constitute the "seed" used by pseudo-random generator 6 described below.
  • a counter by 3750, 14 generates a LEN (Load Enable) signal which effectively loads a new seed into the pseudo-random generator 6 every 375 ms approximately.
  • the physical generator 5 also comprises a test module 15 comprising two counters and a comparator, not shown.
  • the two counters respectively receive the two clock signals H and H1, respectively 25 MHz and 33 MHz, and their outputs supply the comparator, and generate an error signal in the event of a malfunction (blocking) of the 33 MHz clock whose signal is used as an external "high frequency” signal H1.
  • This test makes it possible to constantly check that the value of the signal used to generate the random seed is not blocked at "0" or at "1".
  • the error signal invalidates the final output of the physical generator 5 by forcing the writing of zeros in the internal memory 9.
  • the pseudo-random generator 6 is of the multiplication with restraint type. It is particularly suitable for the implementation of a generator according to the invention because of the speed of execution of its algorithm but is not however the only one which can be used by the pseudo-random generator.
  • X: (A * X (15: 0)) + X (31: 16);
  • Y: (B * Y (15: 0)) + Y (31: 16);
  • X and Y are 32-bit variables initialized with the seed described above, A and B are 16-bit constants and PRN corresponds to a 32-bit word delivered at the output of the pseudo-random generator 6.
  • the word PRN is sent to the internal memory 9 of the random generator 1 at the rate of a 32-bit word every 120 ns, ie an overall speed of 266 Mbits / s.
  • the output of the internal memory 9 coupled to the dual-port memory 3 supplies the reception buffer of the dual-port memory 3.
  • the reading of the internal memory 9 is carried out at the rate of a 32-bit word every 30 ns this in order not to slow down the internal speed of the random generator 1 and this, even in the event of conflict of access to the dual port memory 3.
  • the present invention meets two objectives.
  • the first objective is to achieve a compact hardware implementation of a random number generator entirely produced from standard components which do not use specific noise generator components, and which can also be supported by a PCI accelerator resource card. cryptographic of a computer machine.
  • the second objective is to be able to respond to the desired flow and hazard constraints.
  • a generator In this context, a generator
  • the present invention associates a physical generator exploiting the phenomenon of metastability associated with that of phase noise to guarantee a germ of good quality of hazards, with a pseudo-random generator which accelerates the flow of germs delivered by the generator. physical and which, moreover, erases any correlations at the output of the physical generator which is not perfect.
  • FIPS 140 tests are carried out on a sequence of 20,000 bits and include:
  • POKER test test which divides the flow of 20,000 bits into 5,000 contiguous 4-bit sequences. For each sequence a function f (i) is evaluated which is equal to the number of times where the value 0 ⁇ i ⁇ 15 has appeared.
  • the test is positive if 1.03 ⁇ X ⁇ 57.4
  • test is positive if for each run length the number of results is within the corresponding interval
  • bits 2-25 are :: :: used to provide birthdays, then 3-26 and so on to bits 9-32. ::: ::: Each set of bits provides a p-value, and the nine p-values ::: ::: provide a sample for a KSTEST. :: ::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::: THE OVERLAPPING 5-PERMUTATION TEST :: This is the OPERM5 test.
  • bitstream test counts ::: the number of missing 20-letter (20-bit) words in a string of :: :: 2 ⁇ 21 overlapping 20-letter words. There are 2 ⁇ 20 possible 20
  • OPSO means Overlapping-Pairs-Sparse-Occupancy
  • the OPSO test considers 2-letter words from an alphabet of :: 1024 letters. Each letter is determined by a specified ten :: :: bits from a 32-bit integer in the sequence to be tested.
  • OQSO means Overlapping-Quadruples-Sparse-Occupancy :: :: The test OQSO is similar, except that it considers 4-letter :: :: words from an alphabet of 32 letters, each letter determined ::
  • the DNA test considers an alphabet of 4 letters :: C, G, A, T, :: :: determined by two designated bits in the sequence of random :: :: integers being tested. It considers 10-letter words, so that :::

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Storage Device Security (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
  • Nitrogen Condensed Heterocyclic Rings (AREA)

Description

Générateur de nombres aléatoires haut débit.
La présente invention se situe dans le domaine du chiffrement et concerne plus particulièrement une solution matérielle (hardware) pour l'implémentation d'un générateur de nombres aléatoires destiné notamment à la génération de clés de chiffrement.
Le besoin accru de performance en cryptographie associé à celui d'inviolabilité conduit les fournisseurs de systèmes de sécurité à privilégier des solutions matérielles de plus en plus performante en terme de débit et de qualité d'aléas. Le générateur selon l'invention, appelé également générateur aléatoire, peut être associé à une carte additionnelle PCI, abréviations anglo-saxonnes pour "Peripheral Component Interconnect" permettant d'accélérer les fonctions cryptographiques d'une machine : serveur ou station. Une telle carte couplée à un serveur constituera l'élément matériel de sécurité de la machine.
Il existe deux types de générateurs de nombres aléatoires utilisés en électronique.
Le premier type de générateur est basé sur un phénomène physique aléatoire tel que le bruit thermique dans une diode, une émission radioactive, etc. Il est appelé "générateur physique" dans la suite de la description.
Le deuxième type de générateur est basé sur un algorithme alimenté par un "germe", défini ultérieurement, qui fournit en sortie une série de nombres aléatoires avec une période plus ou moins grande. Il est appelé "générateur pseudo-aléatoire" dans la suite de la description. Une longue période associée à un germe de bonne qualité, en terme de qualité d'aléas, fournit en sortie d'un tel générateur, une série de nombres quasiment imprédictibles.
Les générateurs physiques sont bien sûr les seules sources réelles de nombres aléatoires puisque complètement imprédictibles mais nombre d'entre eux ne sont pas exempt de corrélations au niveau de leur sortie. D'autre part, leur débit est en général assez faible de l'ordre de quelques dizaines de kilobits par seconde.
Les générateurs pseudo-aléatoires quant à eux sont simples à implémenter sous forme logicielle et permettent de fournir un débit important de nombres aléatoires de l'ordre de quelques dizaines de mégabits par seconde.
Cependant, ce type de générateurs répond à un processus déterministe et est donc prédictible.
La qualité d'un générateur aléatoire est difficile à estimer car il n'existe pas de procédure officielle et normalisée permettant de vérifier le caractère plus ou moins aléatoire d'une suite de nombres.
On trouve cependant deux séries de tests permettant de "valider" un tel générateur.
La première série de tests, appelée tests FIPS140, est décrite dans le document FIPS140-1 intitulé "Security requirements for cryptographie modules" émis par l'organisme américain NIST. Ces tests constituent le minimum exigé pour tout composant de sécurité désireux de revendiquer le label "FIPS140 compliant", un des objectifs de la présente invention.
La deuxième série de tests, mise au point par Georges Marsaglia et appelée tests DIEHARD, sont beaucoup plus exigeants que les tests FIPS et confèrent, au générateur qui les passe tous avec succès, un certain niveau de qualité reconnu.
Ces deux séries de tests sont jointes en annexe de la présente description.
L'invention a notamment pour but de pallier les inconvénients précités et permet de s'affranchir de circuit physique spécifique telle qu'une diode de bruit, tout en répondant au double impératif de débit élevé, supérieur à 100 Mbits/s, et de très bonne qualité des aléas fournis ; qualité mesurée par le fait que le générateur doit passer avec succès les séries de tests FIPS140 et DIEHARD cités ci-dessus.
Générateur de nombres aléatoires (1 ) à haut débit comportant un générateur physique de nombres aléatoires (5) et dont l'entrée de données correspond à l'entrée de données du générateur physique (5), et générateur pseudo-aléatoire (6) couplé en sortie du générateur physique (5) recevant en son entrée un germe délivré par le générateur physique, ledit générateur physique (5) comportant un circuit logique (10) comportant au moins une entrée de données D et une entrée d'horloge (CLK), l'entrée de données (D) recevant un signal d'horloge "haute fréquence" H1 et l'entrée d'horloge (CLK) recevant un second signal d'horloge H2 "basse fréquence", le signal H1 "haute fréquence" étant échantillonné par le signal H2 "basse fréquence", les deux signaux d'horloge H1 et H2 de fréquences différentes provenant respectivement de deux oscillateurs différents (OSC1 et OSC2) travaillant en asynchronisme l'un de l'autre et ne respectant pas le temps d'établissement du circuit logique (10), la sortie du circuit (10) délivrant un signal dans un état intermédiaire qualifié de métastable entre "0" et "1 " et étant constitué d'une suite de nombres aléatoires, la métastabilité du signal obtenu en sortie du circuit (1.0) étant accentuée par le bruit de phase de l'oscillateur (OSC1 ) générant le signal "haute fréquence" H1 , ledit générateur de nombres aléatoires (1 ) étant caractérisé en ce que le générateur pseudo-aléatoire (6) ré-injecte une partie de son signal de sortie pseudo-aléatoire dans le générateur physique (5) et en ce qu'il comporte une mémoire interne (9) stockant les nombres aléatoires obtenus en sortie du générateur pseudo-aléatoire (6) ; les deux générateurs (5) et (6) fonctionnant à partir d'un même et deuxième signal d'horloge H "haute fréquence" généré par un oscillateur externe (7).
L'invention a pour deuxième objet, un mécanisme de génération de nombres aléatoires à la demande, caractérisé en ce qu'il comporte un générateur de nombres aléatoires tel que défini ci-dessus, une mémoire double-port comportant un buffer de réception, couplée en sortie du générateur sur le bus du générateur, et en ce qu'il comporte un microprocesseur, couplé à la mémoire double-port par le bus microprocesseur, communiquant avec le générateur à travers la mémoire double-port et postant dans la mémoire double-port un mot de commande comprenant une adresse et un compte contenant un nombre maximal de mots aléatoires à stocker, et en ce que le buffer de la mémoire double-port, à la demande du microprocesseur, est alimentée par la mémoire interne du générateur jusqu'à épuisement d'un compte correspondant à un nombre maximal déterminé de nombres aléatoires, puis exploité par le microprocesseur. Enfin, l'invention a pour troisième objet, une carte accélératrice des fonctions cryptographiques d'une machine informatique, caractérisée en ce qu'elle supporte un générateur de nombres aléatoires ou un mécanisme tels que définis ci-dessus.
L'invention a pour avantage de n'utiliser que des circuits électroniques standard pour la réalisation d'un générateur "physique", et donc de réduire la complexité et le coût d'un tel générateur.
D'autres avantages et caractéristiques de la présente invention apparaîtront à la lecture de la description qui suit faite en référence aux figures annexées qui représentent : - la figure 1 , le principe général d'un mécanisme de génération de nombres aléatoires à la demande, dans lequel s'insère un générateur aléatoire selon l'invention ;
- la figure 2, le schéma bloc d'un générateur aléatoire selon l'invention ;
- la figure 3, une bascule recevant respectivement sur ses entrées, les signaux d'horloge générés par deux oscillateurs de fréquences différentes, et servant à illustrer le phénomène de métastabilité ;
- les figures 4a et 4b, les chronogrammes respectivement des signaux injectés sur les entrées de la bascule de la figure 3 ;
- la figure 4c, le chronogramme du signal de sortie de la bascule ; et - la figure 5, le schéma bloc d'un générateur physique selon l'invention.
Le principe général d'un mécanisme de génération de nombres aléatoires dans lequel s'insère le générateur selon l'invention est illustré à la figure 1.
Sur cette figure, les liaisons sans flèche sont bidirectionnelles.
Le mécanisme est délimité sur la figure par une ligne fermée discontinue qui peut également délimiter une carte PCI, citée précédemment, supportant le mécanisme. Le générateur aléatoire 1 est réalisé à partir d'un automate en logique programmable, implémenté dans un composant électronique programmable FPGA, abréviations anglo-saxonnes pour "Field Programmable Gâte Array", et qui sous contrôle d'un microprocesseur 2 délivre à la demande de celui-ci des nombres aléatoires avec un débit élevé (D> 100 Mbits/s).
Ces nombres aléatoires sont utilisés par différents algorithmes et plus particulièrement par les algorithmes de chiffrement pour la génération de clés de chiffrement.
Une mémoire double-port 3, de type DMA, abréviations anglo-saxonnes pour "Direct Memory Accès" est couplée en sortie du générateur aléatoire 1 via le bus du générateur.
Le microprocesseur 2 est couplé à la mémoire double-port 3 via le bus microprocesseur.
Il communique avec le générateur 1 à travers la mémoire double-port 3 qui permet l'échange des données et des commandes/statuts entre le générateur aléatoire 1 et le bus PCI de la machine à laquelle la carte est connectée, via une interface PCI 4.
Le microprocesseur 2 poste dans la mémoire double-port 3 un mot de commande comprenant uniquement une adresse et un compte. L'adresse pointe vers un buffer de réception 3ι de la mémoire double-port 3, dans lequel le générateur 1 stocke les mots aléatoires.
Le compte, quant à lui, fixe le nombre de mots aléatoires demandés au générateur 1 avec une capacité maximum, par exemple de 32 Kbytes. Le microprocesseur 2 envoie alors une commande d'activation de type "chip sélect" au générateur 1 qui lit le mot de commande dans la mémoire double- port 3 et exécute celui-ci.
Les mots générés sont ensuite stockés dans le buffer de réception 3ι, indiqué par le microprocesseur 2, jusqu'à l'épuisement de la capacité maximum du compte. L'automate du générateur aléatoire 1 envoie alors une commande d'interruption "interrupt" au microprocesseur 2 lui indiquant que le buffer 3ι contenant les résultats est disponible en lecture.
Le schéma bloc d'un générateur aléatoire selon l'invention est illustré à la figure 2.
Il comporte principalement deux étages 5 et 6.
Le première étage 5 comporte un générateur "physique" et le deuxième étage
6, couplé au premier, comporte un générateur "pseudo-aléatoire".
Le générateur "physique" est un générateur de nombre aléatoires basé sur les phénomènes physiques de métastabilité et de bruit de phase d'oscillateurs de fréquences différentes.
Le générateur physique 5 fournit au générateur pseudo-aléatoire 6 un germe aléatoire de bonne qualité en ce sens qu'il satisfait aux tests FIPS140 et possède par ailleurs un débit de l'ordre de 10 Kbits/s. Le générateur "pseudo-aléatoire" 6, à partir du germe reçu du générateur physique 5, implémenté un algorithme de type multiplication avec retenue possédant d'une part un très bon débit car implémenté directement en hardware, et satisfaisant d'autre part aux deux séries de test introduits ci- dessus et détaillés en annexe. Dans le mode de réalisation décrit, les deux générateurs 5 et 6 fonctionnent au rythme d'une horloge externe 7 générant un premier signal d'horloge "haute fréquence" H de fréquence égale à 25 MHz.
Un oscillateur 8 délivre un deuxième signal "haute fréquence" H1 de fréquence égale à 33 MHZ et constitue le signal d'entrée du générateur physique 5. Une mémoire interne 9 de type FIFO, abréviations anglo-saxonnes pour "First Input First Output", est couplée en sortie du générateur pseudo-aléatoire 6 La mémoire FIFO 9 sert donc à stocker les nombres aléatoires résultant du traitement opéré par les deux générateurs 5 et 6 en attendant que le microprocesseur 2 demande leur transfert vers la mémoire double-port 3. Le générateur physique selon l'invention exploite le phénomène dit de métastabilité dont le principe est expliqué en détail ci-après en référence aux figures 3 et 4a à 4c.
Lorsque deux oscillateurs OSC1 et OSC2, de fréquence différente, travaillent en asynchronisme l'un de l'autre, ils génèrent chacun un signal d'horloge distinct et les signaux synchronisés à partir de ces signaux d'horloge appartiennent à des domaines d'horloge distincts qui sont en principe indépendants du point de vue fonctionnel. Il arrive néanmoins un moment où des signaux sont échangés entre les deux domaines. Cette situation est un handicap dans tout design où elle se rencontre car elle conduit au phénomène de métastabilité.
Les signaux issus de domaines d'horloge différents ne respectent pas les temps d'établissement, ou "set-up" en terminologie anglo-saxonne, des éléments mémoires (bascules ou registres) de l'autre domaine conduisant les sorties de ces éléments à prendre des valeurs aléatoires.
On a représenté à la figure 3 une bascule recevant respectivement sur son entrée D et sur son entrée d'horloge, les signaux d'horloge H1 et H2 générés respectivement par les oscillateurs OSC1 et OSC2. Les figures 4a et 4b illustrent respectivement des exemples de chronogrammes correspondant aux deux signaux d'horloge. la figure 4c illustre un chronogramme correspondant au signal de sortie Q de la bascule.
La sortie d'une bascule dont le "set-up" a été violé reste dans un état intermédiaire entre l'état "0" et l'état "1 " qui est qualifié de métastable avant de se stabiliser dans l'état définitif "0" ou "1 ".
On règle en général ce problème en mettant deux bascules en série l'une dernière l'autre pour éviter la propagation de cet aléa indésirable. A l'inverse, cette métastabilité est exploitée par la présente invention et son occurrence est accentuée par l'utilisation de deux oscillateurs de fréquence très différentes. On choisit ainsi de préférence un signal "haute fréquence" H1 et un signal "basse fréquence" H2.
Le signal "haute fréquence" H1 est échantillonné par le signal " basse fréquence" H2. Le phénomène recherché est ainsi accentué par deux phénomène physiques :
- le bruit de phase généré par l'oscillateur "haute fréquence"; et
- la variabilité forcée de la période de l'oscillateur "basse fréquence" provoquée par l'utilisation d'une partie des bits de sortie du générateur pseudoaléatoire dans le compteur diviseur servant à générer cette fréquence. On obtient ainsi un facteur de forme variable.
La figure 5 illustre le schéma bloc d'un générateur physique 5 selon l'invention dans lequel on retrouve la bascule 10 décrite en référence à la figue 3 pour l'explication de la métastabilité. Le module d'entrée du générateur physique 5 est un compteur 11 diviseur par 1312.
Il est alimenté par un signal d'horloge externe H, de fréquence égale à 25 MHz, et génère en sortie un signal d'horloge "basse fréquence" H2 qui échantillonne le signal d'horloge "haute fréquence" H1 d'entrée du générateur 5, de fréquence égale à 33 MHz. Le signal d'horloge H2 est injecté à l'entrée d'horloge CLK de la bascule 10, et le signal H1 est injecté sur l'entrée D de la bascule 10.
Le signal de sortie, obtenu en sortie Q de la bascule 10, est combinée à travers un circuit logique "ou exclusif" 12 avec un bit de sortie du générateur pseudoaléatoire 6 et envoyé vers l'entrée D d'un registre à décalage 64 bits référencé 13.
Le circuit logique 12 permet ainsi de pallier à une éventuelle défaillance du générateur physique 5.
Le registre à décalage 13 remet en forme le signal issu de la bascule 10. Dans le mode de réalisation décrit, il génère deux mots aléatoires de 32 bits tous les 32 x 100 μs soit 3,2 ms environ. Ces deux mots constituent le "germe" utilisé par générateur pseudo-aléatoire 6 décrit ci-après.
Pour répondre notamment aux contraintes de la série de tests DIEHARD, le renouvellement du germe se fait typiquement tous les 100 millions de bits. Ainsi, un compteur par 3750, 14, génère un signal LEN (Load Enable) qui charge effectivement un nouveau germe dans le générateur pseudo-aléatoire 6 toutes les 375 ms environ.
Le générateur physique 5 comporte en outre un module de test 15 comprenant deux compteurs et un comparateur, non représentés. Les deux compteurs reçoivent respectivement en entrée les deux signaux d'horloges H et H1 , respectivement de 25 MHz et de 33 MHz, et leurs sorties alimentent le comparateur, et génère un signal d'erreur en cas de dysfonctionnement (blocage) de l'horloge à 33 MHz dont le signal est utilisé comme signal externe "haute fréquence" H1. Ce test permet de vérifier en permanence que la valeur du signal servant à générer le germe aléatoire n'est pas bloqué à "0" ou à "1 ".
En cas de blocage, le signal d'erreur invalide la sortie finale du générateur physique 5 en forçant l'écriture de zéros dans la mémoire interne 9.
Le générateur pseudo-aléatoire 6 est du type multiplication avec retenue. II convient particulièrement à l'implementation d'un générateur selon l'invention du fait de la rapidité d'exécution de son algorithme mais n'est cependant pas le seul pouvant être utilisé par le générateur pseudo-aléatoire.
L'algorithme s'exprime de la façon suivante :
X := (A * X(15 : 0))+ X(31 : 16) ; Y := (B * Y(15 : 0))+ Y(31 : 16) ;
PRN(31 : 16) <= X(15 : 0) ;
PRN(15 : 0) <= Y(15 : 0) ; où :
X et Y sont des variables de 32 bits initialisées avec le germe décrit précédemment, A et B sont des constantes de 16 bits et PRN correspond à un mot de 32 bits délivré en sortie du générateur pseudo-aléatoire 6. Le mot PRN est envoyé vers la mémoire interne 9 du générateur aléatoire 1 à raison d'un mot de 32 bits toutes les 120 ns soit un débit global de 266 Mbits/s.
La sortie de la mémoire interne 9 couplée à la mémoire double-port 3 alimente le buffer de réception de la mémoire double port 3. La lecture de la mémoire interne 9 s'effectue à la cadence d'un mot de 32 bits toutes les 30 ns ceci afin de ne pas ralentir le débit interne du générateur aléatoire 1 et ce, même en cas de conflit d'accès à la mémoire double port 3.
En conclusion, la présente invention répond à deux objectifs.
Le premier objectif est de réaliser une implémentation matérielle compacte d'un générateur de nombres aléatoires entièrement réalisé à partir de composants standards n'utilisant pas de composants spécifiques générateur de bruit, et pouvant d'autre part être supportée par une carte PCI accélératrice des ressources cryptographiques d'une machine informatique.
Le deuxième objectif cumulé au premier est de pouvoir répondre aux contraintes de débit et d'aléas recherchées. Dans ce contexte, un générateur
"physique" de nombres aléatoires ne se suffit pas à lui-même.
C'est pourquoi la présente invention associe un générateur physique exploitant le phénomène de métastabilité associé à celui du bruit de phase pour garantir un germe de bonne qualité d'aléas, avec un générateur pseudo-aléatoire qui accélère le débit des germes délivrés par le générateur physique et qui, par ailleurs, gomme les éventuelles corrélations en sortie du générateur physique qui n'est pas parfait.
ANNEXES
Ci-joint une description sommaire des tests FIPS140 et DIEHARD passés avec succès par le générateur aléatoire selon l'invention.
1 ) Les tests FIPS 140 : Les tests FIPS 140 s'effectuent sur une séquence de 20000 bits et comprennent :
- un test Monobit : le nombre de bits à "1 " doit être tel que : 9654< N <10346
-» un test dit POKER : test qui divise le flux de 20000 bits en 5000 suites contiguës de 4 bits. Pour chaque suite une fonction f(i) est évaluée qui est égale au nombre de fois ou la valeur 0<i<15 est apparue.
La fonction suivante est alors évaluée :
X = (16/5000) * (SOMME (f(i) * f(i))) - 5000 avec 0<i<15
Le test est positif si 1.03 < X <57.4
-> Les Runs tests qui comptabilisent le nombre d'occurrences des suites 11 111 1111 00 000 0000 ...
Le test est positif si pour chaque longueur de run le nombre de résultats est compris dans l'intervalle correspondant
-> Le Long Run Test : qui vérifie l'absence de séquence de 34 "1" ou 34 "0" dans la suite de 20000 bits
Pour plus de détail : voir FIPS PUB 140-1 : SECURITY REQUIREMENTS FOR CRYPTOGRAPHIC MODULE 1 ) Les tests DIEHARD
Ces tests sont au nombre de 15 et sont tous décrits dans cette annexe . Un fichier contenant 80 Mbits aléatoires est requis pour passer les tests et les résultats sont donnés sous forme de nombres 0<p<1.
Le résultat des tests dépend du nombre de valeurs p= 1 ou p=0 trouvées :
-» Aucune valeur p=1 ou p=0 •» le résultat des tests est positif.
-_ Quelques valeurs p=1 ou p=0 -_> le résultat des tests est positif mais l'aléas est de qualité moyenne - Le nombre de valeurs p=1 ou p=0 consécutives est > 5 dans un ou plusieurs tests le résultat des tests est négatif.
This is the BIRTHDAY SPACINGS TEST :: :: Choose m birthdays in a year of n days. List the spacings ::
:: between the birthdays. If j is the number of values that :: :: occur more than once in that list, then j is asymptotically :: :: Poisson distributed with mean mΛ3/(4n). Expérience shows n :: must be quite large, say n>=2Λ18, for comparing the results :: :: to the Poisson distribution with that mean. This test uses ::
:: n=2Λ24 and m=2Λ9, so that the underlying distribution for j :: :: is taken to be Poisson with lambda=2Λ27/(2Λ26)=2. A sample :: of 500 j's is taken, and a chi-square goodness of fit test :: πrovides a value. The first test uses bits 1 -24 countinπ :: :: from the left) from integers in the specified file. ::
:: Then the file is closed and reopened. Next, bits 2-25 are :: :: used to provide birthdays, then 3-26 and so on to bits 9-32. :: :: Each set of bits provides a p-value, and the nine p-values :: :: provide a sample for a KSTEST. :: ::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::: THE OVERLAPPING 5-PERMUTATION TEST :: This is the OPERM5 test. It looks at a séquence of one mill- :: :: ion 32-bit random integers. Each set of five consécutive :: integers can be in one of 120 states, for the 5! possible or- :: derings of five numbers. Thus the 5th, 6th, 7th,...numbers
:: each provide a state. As many thousands of state transitions :: are observed, cumulative counts are made of the number of :: occurences of each state. Then the quadratic form in the :: weak inverse of the 120x120 covariance matrix yields a test :: équivalent to the likelihood ratio test that the 120 cell
:: counts came from the specified (asymptotically) normal dis- :: tribution with the specified 120x120 covariance matrix (with : :: rank 99). This version uses 1 ,000,000 integers, twice.
:::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::
:: This is the BINARY RANK TEST for 31 x31 matrices. The leftmost :: 31 bits of 31 random integers from the test séquence are used :: :: to form a 31x31 binary matrix over the field {0,1 }. The rank :: :: is determined. That rank can be from 0 to 31 , but ranks< 28 :: :: are rare, and their counts are pooled with those for rank 28. ::
:: Ranks are found for 40,000 such random matrices and a chisqua-: :: re test is performed on counts for ranks 31 ,30,29 and <=28.
This is the BINARY RANK TEST for 32x32 matrices. A random 32x 32 binary matrix is formed, each row a 32-bit random integer. :: The rank is determined. That rank can be from 0 to 32, ranks :: less than 29 are rare, and their counts are pooled with those :: for rank 29. Ranks are found for 40,000 such random matrices :: and a chisquare test is performed on counts for ranks 32,31 , :: 30 and <=29. :: This is the BINARY RANK TEST for 6x8 matrices. From each of :: six random 32-bit integers from the generator under test, a :: :: specified byte is chosen, and the resulting six bytes form a ::
:: 6x8 binary matrix whose rank is determined. That rank can be :: :: from 0 to 6, but ranks 0,1 ,2,3 are rare; their counts are :: pooled with those for rank 4. Ranks are found for 1 00,000 :: random matrices, and a chi-square test is performed on :: :: counts for ranks 6,5 and <=4. ::
:: THE BITSTREAM TEST
:: The file under test is viewed as a stream of bits. Call them :: :: b1 ,b2,... . Consider an alphabet with two "letters", 0 and 1 ::
:: and think of the stream of bits as a succession of 20-letter :: :: "words", overlapping. Thus the first word is b1 2...b20, the :: :: second is b2b3...b21 , and so on. The bitstream test counts :: :: the number of missing 20-letter (20-bit) words in a string of :: :: 2Λ21 overlapping 20-letter words. There are 2Λ20 possible 20
:: letter words. For a truly random string of 2Λ21 +19 bits, the :: :: number of missing words j should be (very close to) normally : :: distributed with mean 141 ,909 and sigma 428. Thus :: (j-141909)/428 should be a standard normal variate (z score) : :: that leads to a uniform [0,1 ) p value. The test is repeated ::
:: twenty times. ::
The tests OPSO, OQSO and DNA ::
OPSO means Overlapping-Pairs-Sparse-Occupancy The OPSO test considers 2-letter words from an alphabet of :: 1024 letters. Each letter is determined by a specified ten :: :: bits from a 32-bit integer in the séquence to be tested. OPSO :: :: générâtes 2Λ21 (overlapping) 2-letter words (from 2Λ21 +ι :: :: "keystrokes") and counts the number of missing words— that :: :: is 2-letter words which do not appear in the entire séquence. ::
:: That count should be very close to normally distributed with :: :: mean 141 ,909, sigma 290. Thus (missingwrds-141909)/290 should :: :: be a standard normal variable. The OPSO test takes 32 bits at :: :: a time from the test file and uses a designated set of ten :: :: consécutive bits. It then restarts the file for the next de- ::
:: signated 10 bits, and so on.
OQSO means Overlapping-Quadruples-Sparse-Occupancy :: :: The test OQSO is similar, except that it considers 4-letter :: :: words from an alphabet of 32 letters, each letter determined ::
:: by a designated string of 5 consécutive bits from the test :: :: file, éléments of which are assumed 32-bit random integers. :: :: The mean number of missing words in a séquence of 2Λ21 four- :: :: letter words, (2Λ21 +3 "keystrokes"), is again 141909, with :: :: sigma = 295. The mean is based on theory; sigma cornes from ::
:: extensive simulation. ::
The DNA test considers an alphabet of 4 letters:: C,G,A,T,:: :: determined by two designated bits in the séquence of random :: :: integers being tested. It considers 10-letter words, so that ::
:: as in OPSO and OQSO, there are 2Λ20 possible words, and the :: :: mean number of missing words from a string of 2Λ21 (over- :: lapping) 10-letter words (2Λ21 +9 "keystrokes") is 141909. :: :: The standard déviation sigma=339 was determined as for OQSO :: :: by simulation. (Sigma for OPSO, 290, is the true value (to ::
:: three places), not determined by simulation. :: This is the COUNT-THE-1 's TEST on a stream of bytes. Consider the file under test as a stream of bytes (four per :: 32 bit integer). Each byte can contain from 0 to 8 l 's, :: with probabilities 1 ,8,28,56,70,56,28,8,1 over 256. Now let : the stream of bytes provide a string of overlapping 5-letter :: words, each "letter" taking values A,B,C,D,E. The letters are : determined by the number of l 's in a byte:: 0,1 ,or 2 yield A,:: 3 yields B, 4 yields C, 5 yields D and 6,7 or 8 yield E. Thus :: we hâve a monkey at a typewriter hitting five keys with vari- :: ous probabilities (37,56,70,56,37 over 256). There are 5Λ5 : possible 5-letter words, and from a string of 256,000 (over- :: lapping) 5-letter words, counts are made on the frequencies for each word. The quadratic form in the weak inverse of the covariance matrix of the cell counts provides a chisquare test:: Q5-Q4, the différence of the naive Pearson sums of (OBS-EXP)Λ2/EXP on counts for 5- and 4-letter cell counts.
::::::::: : ::: :: :: : :::: ::::: ::::::: :::: : ::: :::: :::::: ::: ::::::::: :: :
This is the COUNT-THE-1 's TEST for spécifie bytes. :: Consider the file under test as a stream of 32-bit integers. :: From each integer, a spécifie byte is chosen , say the left- :: most:: bits 1 to 8. Each byte can contain from 0 to 8 1 "s, :: with probabilitie 1 ,8,28,56,70,56,28,8,1 over 256. Now let :
:: the specified bytes from successive integers provide a string :: of (overlapping) 5-letter words, each "letter" taking values :: :: A,B,C,D,E. The letters are determined by the number of l 's, :: in that byte:: 0,1 ,or 2 - > A, 3 — > B, 4 --> C, 5 — > D,:: :: and 6,7 or 8 — > E. Thus we hâve a monkey at a typewriter
:: hitting five keys with with various probabilities:: 37,56,70,:: :: 56,37 over 256. There are 5Λ5 possible 5-letter words, and :: :: from a string of 256,000 (overlapping) 5-letter words, counts :: :: are made on the frequencies for each word. The quadratie form :: :: in the weak inverse of the covariance matrix of the cell :: :: counts provides a chisquare test:: Q5-Q4, the différence of ::
:: the naive Pearson sums of (OBS-EXP)Λ2/EXP on counts for 5- :: :: and 4-letter cell counts.
THIS IS A PARKING LOT TEST
:: In a square of side 100, randomly "park" a car— a circle of :: :: radius 1 . Then try to park a 2nd, a 3rd, and so on, each :: time parking "by ear". That is, if an attempt to park a car :: :: causes a crash with one already parked, try again at a new :: random location. (To avoid path problems, consider parking ::
:: helicopters rather than cars.) Each attempt leads to either :: :: a crash or a success, the latter followed by an incrément to :: :: the list of cars already parked. If we plot n: the number of :: :: attempts, versus k:: the number successfully parked, we get a:: :: curve that should be similar to those provided by a perfect ::
:: random number generator. Theory for the behavior of such a :: :: random curve seems beyond reach, and as graphies displays are :: :: not available for this battery of tests, a simple characteriz :: :: ation of the random experiment is used: k, the number of cars :: :: successfully parked after n=12,000 attempts. Simulation shows ::
:: that k should average 3523 with sigma 21 .9 and is very close :: :: to normally distributed. Thus (k-3523)/21 .9 should be a st- :: :: andard normal variable, which, converted to a uniform varia- :: :: ble, provides input to a KSTEST based on a sample of 10. ::::::::::::::::::::::::::::::::::::: ::::: :::::: ::::::::: :::::::::: THE MINIMUM DISTANCE TEST :: It does this 100 times:: choose n=8000 random points in a :: :: square of side 10000. Find d, the minimum distance between :: :: the (nΛ2-n)/2 pairs of points. If the points are truly inde- :: :: pendent uniform, then dΛ2, the square of the minimum distance ::
:: should be (very close to) exponentially distributed with mean :: :: .995 . Thus 1 -exp(-dΛ2/.995) should be uniform on [0,1 ) and :: :: a KSTEST on the resulting 100 values serves as a test of uni- :: :: formity for random points in the square. Test numbers=0 mod 5 :: :: are printed but the KSTEST is based on the full set of 100
:: random choices of 8000 points in the 10000x10000 square. ::
:: THE 3DSPHERES TEST :: :: Choose 4000 random points in a cube of edge 1000. At each :
:: point, center a sphère large enough to reach the next closest :: :: point. Then the volume of the smallest such sphère is (very :: :: close to) exponentially distributed with mean 120pi/3. Thus :: :: the radius cubed is exponential with mean 30. (The mean is :: obtained by extensive simulation). The 3DSPHERES test gener-
:: ates 4000 such sphères 20 times. Each min radius cubed leads :: to a uniform variable by means of 1 -exp(-rΛ3/30.), then a :: KSTEST is done on the 20 p-values. ::
: :::::::::::: :::::::::::::::: : ::: ::::: : ::::::::: ::: ::::: ::::::::: ::
This is the SQEEZE test ::
:: Random integers are floated to get uniforms on [0,1 ). Start- :: :: ing with k=2Λ31 =2147483647, the test finds j, the number of :: :: itérations necessary to reduce k to 1 , using the réduction :: :: k=ceiling(k*U), with U provided by floating integers from ::
:: the file being tested. Such j's are found 100,000 times, :: :: then counts for the number of times j was <=6,7,... ,47, >=48 :: :: are used to provide a chi-square test for cell frequencies. ::
The OVERLAPPING SUMS test Integers are floated to get a séquence U(1 ),U(2),... of uni- :: form [0,1) variables. Then overlapping sums,
S(1 )=U(1 )+...+U(100), S2=U(2)+...+U(101 ),... are formed. :: The S's are virtually normal with a certain covariance mat- :: rix. A linear transformation of the S's converts them to a :: séquence of independent standard normals, which are converted to uniform variables for a KSTEST. The p-values from ten KSTESTs are given still another KSTEST.
:::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::::
This is the RUNS test. It counts runs up, and runs down, :: :: in a séquence of uniform [0,1 ) variables, obtained by float- :: :: ing the 32-bit integers in the specified file. This example :: :: shows how runs are counted: .123,.357,.789,.425,.224,.416,.95:: :: contains an up-run of length 3, a down-run of length 2 and an ::
:: up-run of (at least) 2, depending on the next values. The :: covariance matrices for the runs-up and runs-down are well :: known, leading to chisquare tests for quadratie forms in the :: :: weak inverses of the covariance matrices. Runs are counted :: :: for séquences of length 10,000. This is done ten times. Then ::
:: repeated.
This is the CRAPS TEST. It plays 200,000 games of eraps, finds: :: the number of wins and the number of throws necessary to end : each game. The number of wins should be (very close to) a normal with mean 200000p and variance 200000p(1 -p), with p=244/495. Throws neeessary to complète the game can vary from 1 to infinity, but counts for all>21 are lumped with 21. :: A chi-square test is made on the no.-of-throws cell counts. Each 32-bit integer from the test file provides the value for :: the throw of a die, by floating to [0,1 ), multiplying by 6 and taking 1 plus the integer part of the resuit. ::
NOTE: Most of the tests in DIEHARD return a p-value, which should be uniform on [0,1 ) if the input file contains truly independent random bits. Those p-values are obtained by p=F(X), where F is the assumed distribution of the sample random variable X— often normal. But that assumed F is just an asymptotic approximation, for which the fit will be worst in the tails. Thus you should not be surprised with occasional p-values near 0 or 1 , such as .0012 or .9983. When a bit stream really FAILS BIG, you will get p's of 0 or 1 to six or more places. By ail means, do not, as a Statistician might, think that a p < .025 or p> .975 means that the RNG has "failed the test at the .05 level". Such p's happen among the hundreds that DIEHARD produces, even with good RNG's. So keep in mind that " p happens".

Claims

REVENDICATIONS
1. Générateur de nombres aléatoires (1 ) à haut débit comportant un générateur physique de nombres aléatoires (5) et dont l'entrée de données correspond à l'entrée de données du générateur physique (5), et générateur pseudo-aléatoire (6) couplé en sortie du générateur physique (5) recevant en son entrée un germe délivré par le générateur physique, ledit générateur physique (5) comportant un circuit logique (10) comportant au moins une entrée de données D et une entrée d'horloge (CLK), l'entrée de données (D) recevant un signal d'horloge "haute fréquence" H1 et l'entrée d'horloge (CLK) recevant un second signal d'horloge H2 "basse fréquence", le signal H1 "haute fréquence" étant échantillonné par le signal H2 "basse fréquence", les deux signaux d'horloge H1 et H2 de fréquences différentes provenant respectivement de deux oscillateurs différents (OSC1 et OSC2) travaillant en asynchronisme l'un de l'autre et ne respectant pas le temps d'établissement du circuit logique (10), la sortie du circuit (10) délivrant un signal dans un état intermédiaire qualifié de métastable entre "0" et "1 " et étant constitué d'une suite de nombres aléatoires, la métastabilité du signal obtenu en sortie du circuit (1.0) étant accentuée par le bruit de phase de l'oscillateur (OSC1 ) générant le signal "haute fréquence" H1 , ledit générateur de nombres aléatoires (1 ) étant caractérisé en ce que le générateur pseudo-aléatoire (6) ré-injecte une partie de son signal de sortie pseudo-aléatoire dans le générateur physique (5) et en ce qu'il comporte une mémoire interne (9) stockant les nombres aléatoires obtenus en sortie du générateur pseudo-aléatoire (6) ; les deux générateurs (5) et (6) fonctionnant à partir d'un même et deuxième signal d'horloge H "haute fréquence" généré par un oscillateur externe (7).
2. Générateur de nombres aléatoires selon la revendication 1 , caractérisé en ce que le générateur physique (5) comporte un bloc (11 ) qui, partant du signal d'horloge H "haute fréquence" généré par l'oscillateur externe (7), génère le signal H2 "basse fréquence" qui échantillonne le signal d'entrée du générateur physique (5).
3. Générateur de nombres aléatoires selon la revendication 2, caractérisé en ce qu'une partie du signal de sortie du générateur pseudo-aléatoire est réinjecté dans le bloc (11 ) générant le signal "basse fréquence" pour forcer la variabilité de la période du signal "basse fréquence".
4. Générateur de nombres aléatoires selon la revendication 3, caractérisé en ce que le générateur physique (5) comporte un registre à décalage (13) recevant sur son entrée d'horloge (CLK) le signal H2 "basse fréquence" généré par le bloc (1 1 ) et recevant sur son entrée de données le signal de sortie du circuit logique (10) du type bascule ; le registre à décalage (13) délivrant sur sa sortie le germe alimentant le générateur pseudo-aléatoire (6).
5. Générateur de nombres aléatoires selon la revendication 4, caractérisé en ce que le générateur physique (5) comporte en outre une porte logique "ou exclusif" (12), couplée entre le circuit logique (10) du type bascule et le registre à décalage (13), et recevant sur une première entrée le signal de sortie du circuit logique (10) et sur une deuxième entrée, un bit du signal de sortie du générateur pseudo-aléatoire (6) pour pallier à une éventuelle défaillance du générateur physique (5).
6. Générateur de nombres aléatoires selon la revendication 5, caractérisé en ce que le générateur physique (5) comporte un compteur (14) recevant sur son entrée le signal d'horloge H2 "basse fréquence" et dont le signal de sortie commande la cadence du renouvellement du germe dans le générateur pseudo-aléatoire (6).
7. Générateur de nombres aléatoires selon l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il comporte en outre, un module de test (15) couplé en entrée du générateur physique (5) qui reçoit en entrée les signaux "haute fréquence" H et H1 et délivre en sortie un signal d'erreur en cas de dysfonctionnement de l'oscillateur délivrant le signal H1 "haute fréquence" qui invalide la sortie du générateur physique (5) en forçant l'écriture de zéros dans la mémoire interne (9).
8. Générateur de nombres aléatoires selon l'une quelconque des revendications précédentes, caractérisé en ce que le générateur pseudoaléatoire (6) implémenté un algorithme du type multiplication avec retenue.
9. Générateur de nombres aléatoires selon l'une quelconque des revendications 2 à 8, caractérisé en ce qu'il est entièrement réalisé à partir d'un composant FPGA.
10. Mécanisme de génération de nombres aléatoires à la demande, caractérisé en ce qu'il comporte un générateur de nombres aléatoires (1 ) selon l'une quelconque des revendications 1 à 9, une mémoire double-port (3) comportant un buffer de réception (3ι), couplée en sortie du générateur (1 ) sur le bus du générateur (1 ), et en ce qu'il comporte un microprocesseur (2), couplé à la mémoire double-port (3) par le bus microprocesseur, communiquant avec le générateur (1 ) à travers la mémoire double-port (3) et postant dans la mémoire double-port (3) un mot de commande comprenant une adresse et un compte contenant un nombre maximal de mots aléatoires à stocker, et en ce que le buffer (3ι) de la mémoire double- port (3), à la demande du microprocesseur (2), est alimentée par la mémoire interne (9) du générateur (1 ) jusqu'à épuisement d'un compte correspondant à un nombre maximal déterminé de nombres aléatoires, puis exploité par le microprocesseur (2).
11. Carte accélératrice des fonctions cryptographiques d'une machine informatique, caractérisée en ce qu'elle supporte un générateur aléatoire selon l'une quelconque des revendications 1 à 9.
12. Carte accélératrice des fonctions cryptographiques d'une machine informatique, caractérisée en ce qu'elle supporte un mécanisme selon la revendication 10.
EP00988887A 1999-12-21 2000-12-07 Generateur de nombres aleatoires haut debit Expired - Lifetime EP1159673B1 (fr)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR9916123 1999-12-21
FR9916123A FR2802661B1 (fr) 1999-12-21 1999-12-21 Generateur de nombres aleatoires haut debit
PCT/FR2000/003422 WO2001046797A1 (fr) 1999-12-21 2000-12-07 Generateur de nombres aleatoires haut debit

Publications (2)

Publication Number Publication Date
EP1159673A1 true EP1159673A1 (fr) 2001-12-05
EP1159673B1 EP1159673B1 (fr) 2003-11-19

Family

ID=9553532

Family Applications (1)

Application Number Title Priority Date Filing Date
EP00988887A Expired - Lifetime EP1159673B1 (fr) 1999-12-21 2000-12-07 Generateur de nombres aleatoires haut debit

Country Status (6)

Country Link
US (1) US6714955B2 (fr)
EP (1) EP1159673B1 (fr)
AT (1) ATE254775T1 (fr)
DE (1) DE60006650T2 (fr)
FR (1) FR2802661B1 (fr)
WO (1) WO2001046797A1 (fr)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2395834C1 (ru) * 2009-02-12 2010-07-27 Государственное образовательное учреждение высшего профессионального образования "Саратовский государственный университет им. Н.Г. Чернышевского" Генератор случайных перестановок
CN110928524A (zh) * 2019-12-06 2020-03-27 南方科技大学 伪随机信号发生器

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6324558B1 (en) 1995-02-14 2001-11-27 Scott A. Wilber Random number generator and generation method
DE10000502A1 (de) * 2000-01-08 2001-07-12 Philips Corp Intellectual Pty Datenverarbeitungseinrichtung und Verfahren zu dessen Betrieb
US6728893B1 (en) 2000-04-21 2004-04-27 Intel Corporation Power management system for a random number generator
JP2002268874A (ja) * 2001-03-07 2002-09-20 Toshiba Corp 乱数シード生成回路及びこれを備えたドライバ、並びに、ｓｄメモリカードシステム
US7139397B2 (en) * 2001-07-20 2006-11-21 Stmicroelectronics S.R.L. Hybrid architecture for realizing a random numbers generator
US7113966B2 (en) 2001-07-25 2006-09-26 Koninklijke Philips Electronics N.V. Method and apparatus for decorrelating a random number generator using a pseudo-random sequence
US6862605B2 (en) * 2001-08-15 2005-03-01 Scott A. Wilber True random number generator and entropy calculation device and method
US7587439B1 (en) * 2001-08-31 2009-09-08 Intergrated Device Technology, Inc. Method and apparatus for generating a random bit stream in true random number generator fashion
US7219112B2 (en) * 2001-11-20 2007-05-15 Ip-First, Llc Microprocessor with instruction translator for translating an instruction for storing random data bytes
US20060064448A1 (en) * 2001-11-20 2006-03-23 Ip-First, Llc. Continuous multi-buffering random number generator
US7136991B2 (en) * 2001-11-20 2006-11-14 Henry G Glenn Microprocessor including random number generator supporting operating system-independent multitasking operation
US20030236802A1 (en) * 2002-06-20 2003-12-25 Koninklijke Philips Electronics N.V. Method and apparatus for generating a random number using the meta-stable behavior of latches
US7124155B2 (en) * 2002-07-25 2006-10-17 Koninklijke Philips Electronics N.V. Latching electronic circuit for random number generation
US7233965B2 (en) * 2002-09-30 2007-06-19 Sun Microsystems, Inc. Continuous random number generation method and apparatus
US7461111B2 (en) * 2002-09-30 2008-12-02 Fdk Corporation Method of uniforming physical random number and physical number generation device
US7188131B2 (en) * 2002-11-27 2007-03-06 Stmicroelectronics S.A. Random number generator
JP4248950B2 (ja) * 2003-06-24 2009-04-02 株式会社ルネサステクノロジ 乱数発生装置
FR2860597B1 (fr) * 2003-10-03 2006-01-27 Essilor Int Materiau thermodur antiplastifie comportant des atomes de soufre et lentille ophtalmique comprenant un materiau thermodur antiplastifie
FR2871252B1 (fr) * 2004-06-06 2006-08-25 Univ Jean Monnet Procede pour generer des suites binaires aleatoires
EP1766568A1 (fr) * 2004-06-14 2007-03-28 The University of North Carolina at Greensboro Systemes et procedes pour la securite de contenu numerique
US20060017656A1 (en) * 2004-07-26 2006-01-26 Visteon Global Technologies, Inc. Image intensity control in overland night vision systems
WO2006015625A1 (fr) * 2004-08-09 2006-02-16 Telecom Italia S.P.A. Procede et dispositif pour generer des donnees aleatoires
US8150900B2 (en) * 2004-08-09 2012-04-03 Telecom Italia S.P.A. Random number generation based on logic circuits with feedback
US20090132624A1 (en) * 2004-10-15 2009-05-21 Koninklijke Philips Electronics N.V. Integrated circuit with a true random number generator
GB2422691A (en) * 2005-01-26 2006-08-02 Marconi Comm Ltd Pseudo-random number generator and method of operating thereof
US8619981B2 (en) * 2005-05-12 2013-12-31 Jds Uniphase Corporation Systems and methods for producing pseudo-random number distributions in devices having limited processing and storage capabilities
US7716100B2 (en) * 2005-12-02 2010-05-11 Kuberre Systems, Inc. Methods and systems for computing platform
DE102006030888B4 (de) * 2006-07-04 2009-06-25 Infineon Technologies Ag Verfahren und Vorrichtung zum Erzeugen eines Startwertes für einen Pseudo-Zufallszahlengenerator
DE102006037016B4 (de) * 2006-08-08 2009-04-23 Giesecke & Devrient Gmbh Pseudo-Zufallszahlengenerator für eine Chipkarte
US9367288B2 (en) * 2006-11-22 2016-06-14 Psigenics Corporation Device and method responsive to influences of mind
KR101127961B1 (ko) 2006-12-01 2012-04-12 한국전자통신연구원 오실레이터 샘플링 방법을 이용한 실난수 발생 장치
RU2340931C1 (ru) * 2007-03-28 2008-12-10 ГОУ ВПО "Саратовский государственный университет имени Н.Г. Чернышевского" Генератор случайных чисел
US20080304664A1 (en) * 2007-06-07 2008-12-11 Shanmugathasan Suthaharan System and a method for securing information
US8583712B2 (en) * 2007-09-18 2013-11-12 Seagate Technology Llc Multi-bit sampling of oscillator jitter for random number generation
US8312071B2 (en) 2008-04-11 2012-11-13 International Business Machines Corporation Method and structure for provably fair random number generator
DE102008033162A1 (de) * 2008-07-15 2010-01-21 Feustel, Dietmar Physikalischer Zufallszahlengenerator
US9335971B1 (en) * 2009-02-27 2016-05-10 Calamp Corp. High entropy random bit source
US20100281088A1 (en) * 2009-04-29 2010-11-04 Psigenics Corporation Integrated true random number generator
US8971530B2 (en) 2009-06-24 2015-03-03 Intel Corporation Cryptographic key generation using a stored input value and a stored count value
US20110191129A1 (en) * 2010-02-04 2011-08-04 Netzer Moriya Random Number Generator Generating Random Numbers According to an Arbitrary Probability Density Function
CN102736890A (zh) * 2011-04-15 2012-10-17 深圳市证通电子股份有限公司 基于开环结构的高速随机数发生器
US9058228B2 (en) 2013-02-19 2015-06-16 Raytheon Company Random number generator for generating truly random numbers
WO2015013217A1 (fr) * 2013-07-25 2015-01-29 Part It Dispositif, système et procédé de capture de comportement de véhicule motorisé
US9569176B2 (en) 2014-10-30 2017-02-14 Seagate Technology Llc Deriving entropy from multiple sources having different trust levels
KR101920190B1 (ko) * 2016-11-22 2019-02-08 한국인터넷진흥원 임의의 ip 생성 방법 및 그 장치
US10579339B2 (en) * 2017-04-05 2020-03-03 Intel Corporation Random number generator that includes physically unclonable circuits
US10536266B2 (en) 2017-05-02 2020-01-14 Seagate Technology Llc Cryptographically securing entropy for later use
CN109412561A (zh) * 2018-09-12 2019-03-01 上海华力集成电路制造有限公司 随机数发生器、随机序列产生电路及其工作过程

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4641102A (en) * 1984-08-17 1987-02-03 At&T Bell Laboratories Random number generator
US5034906A (en) * 1990-03-30 1991-07-23 Microwave Logic Pseudorandom Binary Sequence delay systems
US6065029A (en) * 1998-05-26 2000-05-16 N*Able Technologies, Inc. Method and system for providing a random number generator

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0146797A1 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2395834C1 (ru) * 2009-02-12 2010-07-27 Государственное образовательное учреждение высшего профессионального образования "Саратовский государственный университет им. Н.Г. Чернышевского" Генератор случайных перестановок
CN110928524A (zh) * 2019-12-06 2020-03-27 南方科技大学 伪随机信号发生器
CN110928524B (zh) * 2019-12-06 2023-06-02 南方科技大学 伪随机信号发生器

Also Published As

Publication number Publication date
DE60006650T2 (de) 2004-09-30
FR2802661B1 (fr) 2003-10-31
US6714955B2 (en) 2004-03-30
EP1159673B1 (fr) 2003-11-19
US20030014452A1 (en) 2003-01-16
DE60006650D1 (de) 2003-12-24
FR2802661A1 (fr) 2001-06-22
ATE254775T1 (de) 2003-12-15
WO2001046797A1 (fr) 2001-06-28

Similar Documents

Publication Publication Date Title
EP1159673A1 (fr) Generateur de nombres aleatoires haut debit
BE1003816A4 (fr) Appareil et methode pour acceder a des donnees emmagasinees dans une memoire de pages.
US7376687B2 (en) Pseudo-random number generator
EP0150535B1 (fr) Processeur pour traiter des données en fonction d&#39;instructions provenant d&#39;une mémoire-programme
TW201001418A (en) Method and apparatus for implementing write levelization in memory subsystems
EP0392932B1 (fr) Procédé et dispositif pour accélérer les accès mémoire, utilisant un algorithme LRU modifié
KR20060018845A (ko) 상이한 클럭 도메인을 통한 데이터 신호 전송 방법
EP0875830B1 (fr) Circuit testable à faible nombre de broches
EP2060057B1 (fr) Génération de nombre aléatoire
EP1118943B1 (fr) Dispositif de régénération d&#39;une horloge à partir d&#39;au moins deux bits de synchronisation
US6865628B2 (en) Output data path capable of multiple data rates
FR2849228A1 (fr) Dispositif de transfert de donnees entre deux sous-systemes asynchrones disposant d&#39;une memoire tampon
JP2005523536A (ja) シングルポートメモリ装置へのアクセスを実行する方法、メモリアクセス装置、集積回路装置、および集積回路装置を使用する方法
EP1417582A2 (fr) Ensemble de circuits electroniques comportant des moyens de decontamination de parties contaminees par des erreurs
EP0344052B1 (fr) Mémoire modulaire
EP1120714B1 (fr) Dispositif de régénération d&#39;une horloge
US20060256962A1 (en) Systems and methods for producing random number distributions in devices having limited processing and storage capabilities
EP1748355B1 (fr) Dispositif d&#39;interfaçage unidirectionnel de type FIFO entre un bloc maître et un bloc esclave et bloc esclave correspondant
US10509628B1 (en) Scalable-entry FIFO memory device
FR2642195A1 (fr) Dispositif et procede d&#39;arbitrage des requetes et de resolution des conflits lies a l&#39;acces aux memoires a bancs independants pour les machines informatiques
FR2632094A1 (fr) Appareil et methode pour acceder a des donnees emmagasinees dans une memoire de pages
Mamatha et al. Design and Implementation of True Random Number Test Pattern Generator for Enhanced BIST Performance in Integrated Circuits
US6097655A (en) Pull through FIFO memory device
EP0112430B1 (fr) Système de commande de la restauration des marteaux d&#39;une imprimante
EP1632863A1 (fr) Dispositif programmable d&#39;interface de commande

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE TR

AX Request for extension of the european patent

Free format text: AL;LT;LV;MK;RO;SI

17P Request for examination filed

Effective date: 20011228

GRAH Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOS IGRA

GRAS Grant fee paid

Free format text: ORIGINAL CODE: EPIDOSNIGR3

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE TR

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: IT

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT;WARNING: LAPSES OF ITALIAN PATENTS WITH EFFECTIVE DATE BEFORE 2007 MAY HAVE OCCURRED AT ANY TIME BEFORE 2007. THE CORRECT EFFECTIVE DATE MAY BE DIFFERENT FROM THE ONE RECORDED.

Effective date: 20031119

Ref country code: TR

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20031119

Ref country code: IE

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20031119

Ref country code: NL

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20031119

Ref country code: FI

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20031119

Ref country code: AT

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20031119

REG Reference to a national code

Ref country code: GB

Ref legal event code: FG4D

Free format text: NOT ENGLISH

REG Reference to a national code

Ref country code: CH

Ref legal event code: EP

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: LU

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20031207

Ref country code: CY

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20031207

GBT Gb: translation of ep patent filed (gb section 77(6)(a)/1977)

Effective date: 20031119

REF Corresponds to:

Ref document number: 60006650

Country of ref document: DE

Date of ref document: 20031224

Kind code of ref document: P

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: MC

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20031231

Ref country code: BE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20031231

REG Reference to a national code

Ref country code: IE

Ref legal event code: FG4D

Free format text: FRENCH

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DK

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20040219

Ref country code: GR

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20040219

Ref country code: SE

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20040219

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: ES

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20040302

LTIE Lt: invalidation of european patent or patent extension

Effective date: 20031119

NLV1 Nl: lapsed or annulled due to failure to fulfill the requirements of art. 29p and 29m of the patents act
BERE Be: lapsed

Owner name: S.A. *BULL

Effective date: 20031231

REG Reference to a national code

Ref country code: IE

Ref legal event code: FD4D

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed

Effective date: 20040820

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: CH

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20041231

Ref country code: LI

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20041231

REG Reference to a national code

Ref country code: CH

Ref legal event code: PL

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: PT

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20040419

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 20141121

Year of fee payment: 15

Ref country code: GB

Payment date: 20141126

Year of fee payment: 15

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 20141217

Year of fee payment: 15

REG Reference to a national code

Ref country code: DE

Ref legal event code: R119

Ref document number: 60006650

Country of ref document: DE

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 20151207

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

Effective date: 20160831

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20151207

Ref country code: DE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20160701

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20151231