EP1064778A2 - Verfahren zur übernahme von bildsignalen in einen speicher und hierzu geeignete schaltungsanordnung - Google Patents

Verfahren zur übernahme von bildsignalen in einen speicher und hierzu geeignete schaltungsanordnung

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Publication number
EP1064778A2
EP1064778A2 EP00908938A EP00908938A EP1064778A2 EP 1064778 A2 EP1064778 A2 EP 1064778A2 EP 00908938 A EP00908938 A EP 00908938A EP 00908938 A EP00908938 A EP 00908938A EP 1064778 A2 EP1064778 A2 EP 1064778A2
Authority
EP
European Patent Office
Prior art keywords
clock
dsp
signal
vip
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP00908938A
Other languages
English (en)
French (fr)
Inventor
Fred Stier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sikom Sicherheits- und Kommunikationstechnik GmbH
Original Assignee
Sikom Sicherheits- und Kommunikationstechnik GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sikom Sicherheits- und Kommunikationstechnik GmbH filed Critical Sikom Sicherheits- und Kommunikationstechnik GmbH
Publication of EP1064778A2 publication Critical patent/EP1064778A2/de
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/002—Specific input/output arrangements not covered by G06F3/01 - G06F3/16
    • G06F3/005—Input arrangements through a video camera

Definitions

  • the invention relates to a method for line-by-line transfer of analog image signals from a CCD camera into the memory (RAM) of an electronic unit for image processing which operates with a digital signal processor (DSP), in which the image data is digitized by means of a video processor (VIP). Furthermore, the invention relates to a circuit arrangement for clock switching that can be used to carry out the method, with the aid of which the system clock of a DSP or a microprocessor (CPU) can be switched in a synchronized manner to the deviating clock frequency of a clock signal serving for clock supply to other circuit parts.
  • DSP digital signal processor
  • VIP video processor
  • VIP programmable via HC interfaces and can therefore be used in wide standards. It is also advantageous that VIPs can be addressed via chip select signals.
  • the phase of the VIP is usually shifted in phase with respect to the system clock of the DSP. This is partly due to the formation of PLL loops in the wiring of the VIP.
  • FIFO First-in / first-out storage
  • the FIFOs can be controlled via appropriate software or hardware solutions. Because of the relatively large number of control signals required for this and their handling, however, very complex development tools are required for circuits in the frequency range of 50 MHz or above, so that the resulting effort for pure communication solutions cannot be justified.
  • FIFOs for coupling frequency-independent systems
  • DE 41 04 644 AI a device for inputting image signals into an image memory is known, which temporarily stores the image signals originating from a video recorder and subject to a fluctuating signal flow for writing into an image memory in a buffer memory.
  • US Pat. No. 5,163,146 discloses a circuit arrangement for switching the clock for a microprocessor, which makes it possible to clock the processor with different clock rates.
  • the circuit serves to lower the clock for the processor, if necessary, if this is necessary for data exchange with slower system components, for example input and output modules, by switching to a lower clock rate. Switching to the lower clock takes place by triggering an interrupt.
  • the complete system equipped with such a circuit arrangement consequently works in each case with a clock which is varied between different clock rates for the overall system.
  • the circuit shown in the document does not provide a solution to synchronization problems, such as those which arise in the presence of a second clock which differs in terms of the clock rate in the same system.
  • the invention is based on the object of specifying a method which enables the line-by-line takeover of analog image signals into the memory of an image processing unit with a reduced circuit complexity compared to previously known solutions. Furthermore, the object of the invention is to create a circuit arrangement suitable for carrying out the method.
  • the object is achieved by a method having the features which can be gathered from the main claim.
  • Advantageous embodiments of the method are given by the subclaims.
  • the circuit arrangement according to the invention that can be used for clock switching is described by the features of patent claim 3.
  • Advantageous refinements are also given for the circuit arrangement by the subclaims which refer back to the cited claim.
  • the method according to the invention in which the line-by-line transfer of the analog image signals from a CCD camera into the RAM of the image processing unit takes place by means of a DSP, is characterized in that the DSP during the transfer of the digital image data supplied by the VIP to the RAM at the clock frequency of the clock supply is switched over for the VIP and the data provided by the VIP is transferred to the RAM via the data bus, without intermediate storage.
  • this is achieved in that the switching of the DSP is carried out by triggering an interrupt by the image synchronizing signal on the DSP and the interrupt routine then processed to take over the data comprises at least the following method steps: a) Switching the system clock of the DSP to the clock of the VIP, due to the effectiveness of the output interrupt enable signal at a switching unit for switching the clock frequency, b) outputting a RAM address to generate a chip select signal for addressing a memory address in the address space of the VIP, c) generation and output of a READ signal by the DSP, d) incrementing the RAM address last output by the DSP, in each case after the transfer of the image data characterizing a pixel of the image to the RAM.
  • the READ signal output by the DSP on RAM becomes effective as a WRITE signal as a result of an inversion.
  • the image data present at the VIP is read via the data bus on the basis of the READ signal and is written directly into the RAM to which the WRITE signal is applied.
  • the DSP continues to work with the lower clock frequency of the VIP, but after reading in a field transmitted by the interlaced CCD camera by resetting the interrupt enable signal to its original one System clock is switched back.
  • a circuit arrangement suitable for carrying out the method presented comprises, in addition to the DSP and the RAM, at least one video processor (VIP) for digitizing the image data, a read / write control for the RAM, a first clock supply for the DSP, a second clock supply with one compared to the first clock supply lower clock rate for the VIP and the DSP, a data bus and a logic unit for clock switching.
  • the clock switching unit of the clock signals of the first and the second clock supply as well as the image pixel clock of the VIP and an interrupt enable signal of the DSP are supplied to the unit for clock switching.
  • the logic unit for switching the clock takes on the current level of the interrupt enable signal at the same level position of the clock signals supplied to it and switches the clock signal of the first or second clock supply for clocking the DSP according to this level, the DSP is alternating with the first via this logic unit or the second clock supply coupled.
  • the clock signal of the clock supply that also clocks the VIP is switched to the lower clock rate switched through to the DSP.
  • READ signals output by the DSP become effective as WRITE signals as a result of a previous inversion in the read / write control on the RAM.
  • the clock supply of the DSP takes place via the output of a clock switch of the logic unit for clock switching.
  • the clock switch is supplied with the first clock signal via a first input and the second clock signal via a second input.
  • the clock crossover is connected to the output of a flip-flop via a further input.
  • the flip-flop is connected at its D input to the interrupt enable signal issued by the DSP after an interrupt triggered by the picture synchronizing signal. Its clock input is connected to the output of a gate which ANDs the clock signals of the first and the second clock supply and the image pixel clock of the VIP.
  • the flip-flop is set and the associated clock switchover takes place by the edge-controlled acceptance of the interrupt enable signal connected to the D input of the flip-flop, which is output by the DSP after an interrupt triggered by the image synchronous signal and only then when the level at the output of the gate located in front of the clock input of the flip-flop changes from L to H, for example, as a result of the AND combination of the three clock signals (pixel clock VIP, system clock VIP and fast system clock DSP).
  • the circuit arrangement is advantageously designed if a gate circuit is provided in the input area of the clock crossover, by means of which, on the one hand, an AND operation of the clock signal for the VIP with the output signal of the flip-flop and, on the other hand, an AND operation of the higher clock signal clocking the DSP during the actual image processing with the inverted output signal of the flip-flop.
  • a gate circuit is provided in the output area of the clock gate for OR-linking the output signals of the gate circuit arranged in the input area of the clock gate.
  • the gate circuit provided in the input area of the clock switch is designed in accordance with an advantageous development of the invention in such a way that the clock signals supplied to the clock switch are first of all connected to the output signal or to the inverted output signal of the flip-flop before they are ANDed themselves are subjected to an inversion and the gate circuit provided for the OR combination of the output signals of the clock gate input area is designed to implement the OR function as a NOR gate with a downstream inverter.
  • a RESET input of the flip-flop is connected to the D input of the flip-flop.
  • the RESET input of the flip-flop is L or H active, it is also necessary to place an inverting gate in the connection between the D input and the clock input. This is particularly necessary if the level causing a RESET of the flip-flop is complementary to that
  • Output level of the flip-flop is, which causes the DSP to switch temporarily to the slower clock.
  • FIG. 1 The logic unit for temporarily switching the system clock of the DSP to the clock of the VIP.
  • FIG. 2 shows a block diagram of the circuit arrangement according to the invention including the circuit arrangement for clock switching according to FIG. 1.
  • FIG. 1 shows a possible embodiment of a logic unit 100 for clock switching, with which the high system clock during image processing is shown
  • Clock of a VIP 60 can be switched. As can be seen from the circuit, this is done the clock supply of the DSP 50 according to the invention via the clock crossover 1.
  • the clock crossover 1 has three inputs 11, 12, 13, with a first input 11 the quartz-stabilized clock for clocking the DSP 50 during image processing, a further input 12 the clock of VIP 60 and a last input 13, the output signal of a flip-flop 2 are supplied.
  • the D input 21 of the flip-flop 2 is connected to the interrupt enable signal of the DSP 50, which in the case of the interrupt triggered by the image synchronous signal at the DSP 50 leads to an H level.
  • This H level is taken over by the output 24 of the flip-flop 2 as soon as its clock input 22 changes from L to H level as a result of the clock signals AND-linked on the gate 3.
  • the output of the gate 16 connected to the clock of the VIP 4 leads alternately, corresponding to the VIP clock L or H level.
  • the output of the other gate 15 in the input area 15, 16 of the clock crossover 1, to which the quartz-stabilized higher clock is fed, leads, on the other hand, as long as the H level is present at the output of the flip-flop 2, due to the connection to the inverted output signal of the flip-flop 2 , always L level.
  • the clock signal of the VIP 60 is subsequently switched through to the output 14 of the logic unit 100 clocking the DSP 50 via the OR link provided in the output region 17, 18 of the clock shunt 1 and implemented by a series connection of a NOR gate 17 with an inverter 18. This means that the DSP 50 is clocked at the lower clock of the VIP 60 as long as the interrupt enable signal is present at the D input 21 of the flip-flop 2.
  • the digitized image data present at the data outputs of the VIP 60 are transmitted via the data bus 90 read directly by the RAM 70 addressed with the WRITE signal.
  • the transfer of the data into the RAM 70 is therefore carried out in accordance with the clock regime of the VIP 60.
  • the logic unit 100 for clock switching is supplied with three clock signals. On the one hand, this is the high clock rate used for image processing, for example 50 MHz, and on the other hand the clock rate clocking the VIP 60, for example 24.576 MHz, and the pixel clock rate of the VIP 60 (SYN-VIP).
  • an interrupt enable line is led from the DSP 50 to the circuit arrangement 100 for the clock switching (ISP). For its part, the DSP 50 is supplied with the clock required in each case via this logic unit 100.
  • the DSP 50 is connected to the RAM 70 via a read / write controller 80.
  • This ensures, among other things, that the correct physical RAM address is addressed and that the READ signal is also converted into the WRITE signal during the transfer of data from the VIP 60.
  • the read / write controller 80 ensures that this address corresponds in each case to the logical address assigned by the DSP 50 or the VIP 60. This is necessary insofar as the two processors 50, 60 work in logically different address spaces.

Landscapes

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Abstract

Die Erfindung betrifft ein Verfahren zur zeilenweisen Übernahme analoger Bildsignale einer CCD-Kamera in den Speicher einer elektronischen Einheit zur Bildverarbeitung. Ihr liegt die Aufgabe zugrunde, den Schaltungsaufwand gegenüber bisher bekannten Lösungen zu verringern. Die Aufgabe wird gelöst, indem zur Übernahme der von einem Videoprozessor (VIP) digitalisierten Bilddaten der Systemtakt des die Daten verarbeitenden digitalen Signalprozessors (DSP) auf den Takt des VIP umgeschaltet wird und die Bilddaten, veranlaßt durch den DSP, vom VIP unmittelbar über den Datenbus in den Speicher übertragen werden. Weiterhin wird eine zur Durchführung des Verfahrens geeignete Schaltungsanordnung beschrieben. Gemäß der Schaltung erfolgt die Taktversorgung des DSP über eine mit dem Ausgang eines Flipflops verbundene Taktweiche, wobei das Flipflop an seinem Takteingang mit dem Ausgang eines die Taktsignale der ersten und der zweiten Taktversorgung sowie den Bildpixeltakt des VIP miteinander UND-verknüpfenden Gatters verbunden ist. Dem D-Eingang des Flipflops wird ein die Taktumschaltung auslösendes Interruptfreigabesignal des Prozessors zugeführt.

Description

Verfahren zur Übernahme von Bildsignalen in einen Speicher und hierzu geeignete Schaltungsanordnung
Die Erfindung betrifft ein Verfahren zur zeilenweisen Übernahme analoger Bildsignale einer CCD-Kamera in den Speicher (RAM) einer mit einem digitalen Signalprozessor (DSP) arbeitenden elektronischen Einheit zur Bildverarbeitung, bei welcher die Digitalisierung der Bilddaten mittels eines Videoprozessors (VIP) erfolgt. Weiterhin betrifft die Erfindung eine zur Durchführung des Verfahrens einsetzbare Schaltungsanordnung zur Taktumschaltung, mit deren Hilfe der Systemtakt eines DSP oder eines Mikroprozessors (CPU) auf die abweichende Taktfrequenz eines zur Taktversorgung anderer Schaltungsteile dienenden Taktsignals synchronisiert umgeschaltet werden kann.
Es sind verschiedene Möglichkeiten bekannt geworden, die Videosignale einer CCD- Kamera zu digitalisieren und zu ihrer weiteren Verarbeitung in rechnerinterne Speichereinheiten zu überführen. In vielen Fällen erfolgt die Übergabe der Bilddaten an den Speicher der Bildverarbeitungseinheit mittels analoger Abtast-IC's, die durch entsprechende Hardware auf die Synchronsignale des BAS-Signals abgestimmt sind. Dies erfordert jedoch im allgemeinen einen vergleichsweise hohen Schaltungsaufwand.
Eine andere Lösung besteht in der Verwendung eines VIP. Damit ist der Vorteil verbunden, daß der VIP je nach Typ meist über HC-Schnittstellen programmierbar und dadurch in weiten Standards einsetzbar ist. Zudem ist es vorteilhaft, daß VIP's über Chipselekt-Signale ansprechbar sind. Jedoch tritt bei derartigen Lösungen das Problem auf, daß der VIP im allgemeinen eine eigene Taktversorgung besitzt und dabei mit einem von der Taktfrequenz des DSP abweichenden Takt getaktet wird. Zudem ist der Takt des VIP in der Regel hinsichtlich seiner Phasenlage gegenüber dem Systemtakt des DSP verschoben. Dies ist teilweise auch auf die Bildung von PLL-Schleifen in der Beschaltung des VIP zurückzuführen. Um die Zeitregime des DSP und des VIP in einem Bildverarbeitungssystem aufeinander abzustimmen, ist es daher erforderlich, die vom VIP bereitgestellten digitalen Daten in einem Pufferspeicher zwischenzuspeichern auf welchen auch der DSP Zugriff hat. Hierzu bedient man sich in der Praxis beispielsweise First-In/First-Out-Speichern (FIFO). Die FIFO's können über entsprechende Soft- bzw. Hardwarelösungen angesteuert werden. Aufgrund der relativ umfangreichen Anzahl der hierfür benötigten Steuersignale und deren Handling sind jedoch für Schaltungen im Frequenzbereich von 50 MHz oder darüber sehr aufwendige Entwicklungswerkzeuge erforderlich, so daß der entstehende Aufwand für reine Kommunikationslösungen nicht zu rechtfertigen ist.
Die Verwendung von FIFO's zur Kopplung voneinander frequenzunabhängiger Systeme ist beispielsweise in der DE 41 04 644 AI offenbart. Weiterhin ist aus der DE 40 12 205 AI eine Vorrichtung zur Eingabe von Bildsignalen in einen Bildspeicher bekannt, welche die von einem Videorekorder stammenden, einem zeitlich schwankenden Signalfluß unterliegenden Bildsignale zum Einschreiben in einen Bildspeicher zunächst in einem Pufferspeicher zwischenspeichert.
Durch die US 5,163,146 wird eine Schaltungsanordnung zur Umschaltung des Taktes für einen Mikroprozessor offenbart, welche es ermöglicht, den Prozessor mit unterschiedlichen Taktraten zu takten. Die Schaltung dient dazu den Takt für den Prozessor gegebenenfalls, sofern dies für den Datenaustausch mit langsameren Systemkomponenten, beispielsweise Ein- und Ausgabebausteinen erforderlich ist, durch Umschaltung auf eine niedrigere Taktrate abzusenken. Dabei erfolgt das Umschalten auf den niedrigeren Takt durch Auslösung eines Interrupt. Das komplette mit einer solchen Schaltungsanordnung ausgestattete System arbeitet folglich jeweils mit einem Takt, der zwischen unterschiedlichen Taktraten für das Gesamtsystem variiert wird. Für Synchronisationsprobleme, wie sie beim Vorhandensein eines etwaigen zweiten, hinsichtlich der Taktrate abweichenden Taktes im gleichen System gegeben sind, ist der in der Schrift dargestellten Schaltung keine Lösung zu entnehmen.
Die US 5,197,126 beschreibt eine Schaltungsanordnung mit welcher die Taktfrequenz eines Grafikprozessors auf die Taktfrequenz eines Host-Rechners umgeschaltet werden kann. Schaltungstechnisch bedingt erfolgt die Umschaltung zwischen den beiden Taktfrequenzen jeweils unter Einschub einer Totzeit in das Taktschema. Dies ist jedoch als kritisch anzusehen, da eine solche Totzeit im Grunde eine Unterbrechung der Taktversorgung darstellt, was in vielen prozessorgesteuerten Systemen zu einem Absturz des Systems führen kann. Die in der Druckschrift dargestellte Lösung ist auch insoweit auf ein mit einem Videoprozessor arbeitendes System nicht übertragbar, als sie davon ausgeht, daß sowohl der Grafikprozessor als auch der Hostcomputer - der Hostcomputer in einem DMA-Mode - direkt auf den Speicher zugreifen können. Hingegen ist ein Videoprozessor weder DMA-fähig, noch kann er bestimmte Speicherbereiche unmittelbar selbst adressieren.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, welches die zeilenweise Übernahme analoger Bildsignale in den Speicher einer Bildverarbeitungseinheit bei gleichzeitig gegenüber bisher bekannten Lösungen verringertem Schaltungsaufwand ermöglicht. Weiterhin besteht die Aufgabe der Erfindung darin, eine zur Durchführung des Verfahrens geeignete Schaltungsanordnung zu schaffen.
Erfindungsgemäß wird die Aufgabe durch ein Verfahren mit den aus dem Hauptanspruch entnehmbaren Merkmalen gelöst. Vorteilhafte Ausgestaltungen des Verfahrens sind durch die Unteransprüche gegeben. Die zur Taktumschaltung verwendbare erfindungsgemäße Schaltungsanordnung ist durch die Merkmale des Patentanspruchs 3 beschrieben. Zur Schaltungsanordnung sind ebenfalls vorteilhafte Ausgestaltungen durch die auf den genannten Anspruch rückbezogenen Unteransprüche gegeben. Das erfindungsgemäße Verfahren, bei welchem die zeilenweise Übernahme der analogen Bildsignale einer CCD-Kamera in den RAM der Bildverarbeitungseinheit mittels eines DSP erfolgt, ist dadurch charakterisiert, daß der DSP während der Übernahme der vom VIP gelieferten digitalen Bilddaten in den RAM auf die Taktfrequenz der Taktversorgung für den VIP umgeschaltet wird und die von dem VIP bereitgestellten Daten unter Fortfall einer Zwischenspeicherung unmittelbar über den Datenbus in den RAM übertragen werden.
Gemäß der Erfindung wird dies dadurch erreicht, daß die Umschaltung des DSP erfolgt, indem durch das Bildsynchron-Signal am DSP ein Interrupt ausgelöst wird und die daraufhin zur Übernahme der Daten abgearbeitete Interruptroutine zumindest nachfolgende Verfahrensschritte umfaßt: a) Umschalten des Systemtaktes des DSP auf den Takt des VIP, aufgrund des Wirksamwerdens des ausgegebenen Interruptfreigabe-Signals an einer der Umschaltung der Taktfrequenz dienenden Logikeinheit, b) Ausgeben einer RAM-Adresse zur Erzeugung eines Chipselect-Signals zum Ansprechen einer Speicheradresse im Adressraum des VIP, c) Generieren und Ausgabe eines READ-Signals durch den DSP, d) Inkrementieren der zuletzt ausgegebenen RAM- Adresse durch den DSP, jeweils nach der Übertragung der ein Pixel des Bildes charakterisierenden Bilddaten in den RAM.
Dabei ist es erfindungswesentlich, daß das vom DSP ausgegebene READ-Signal am RAM infolge einer Invertierung als WRITE-Signal wirksam wird. Dies hat zur Folge, daß die am VIP anstehenden Bilddaten aufgrund des READ-Signals über den Datenbus gelesen und in den mit dem WRITE-Signal beaufschlagten RAM unmittelbar eingeschrieben werden. Es ist im Sinne des erfindungsgemäßen Verfahrens, daß der DSP während der Zeilenaustastlücke mit dem von der Taktfrequenz her geringeren Takt des VIP's weiterarbeitet, aber nach dem Einlesen eines von der CCD-Kamera nach dem Zeilensprungverfahren übertragenen Halbbildes durch Rücksetzen des Interruptfreigabe- Signals auf seinen ursprünglichen Systemtakt zurückgeschaltet wird. Eine zur Durchführung des vorgestellten Verfahrens geeignete Schaltungsanordnung umfaßt neben dem DSP und dem RAM zumindest einen Videoprozessor (VIP) zur Digitalisierung der Bilddaten, eine Schreib-Lese- Steuerung für den RAM, eine erste Taktversorgung für den DSP, eine zweite Taktversorgung mit einer gegenüber der ersten Taktversorgung niedrigeren Taktrate für den VIP und den DSP, einen Datenbus sowie eine Logikeinheit zur Taktumschaltung. Der Einheit zur Taktumschaltung werde die Taktsignale der ersten und der zweiten Taktversorgung sowie der Bildpixeltakt des VIP und ein Interruptfreigabe-Signal des DSP zugeführt. Dadurch, daß die Logikeinheit zur Taktumschaltung jeweils bei gleicher Pegellage der ihr zugeführten Taktsignale den aktuellen Pegel des Interruptfreigabe-Signals übernimmt und entsprechend diesem Pegel das Taktsignal der ersten oder zweiten Taktversorgung zur Taktung des DSP durchschaltet, ist der DSP über diese Logikeinheit wechselnd mit der ersten oder der zweiten Taktversorgung gekoppelt. Während der Übernahme von Bilddaten in den RAM wird dabei das Taktsignal der auch den VIP taktenden Taktversorgung mit der niedrigeren Taktrate auf den DSP durchgeschaltet. Gleichzeitig werden vom DSP ausgegebene READ-Signale infolge einer vorhergehenden Invertierung in der Schreib- Lese- Steuerung am RAM als WRITE-Signale wirksam.
Entsprechend einer möglichen Ausgestaltung der erfindungsgemäßen Schaltungsanordnung erfolgt die Taktversorgung des DSP über den Ausgang einer Taktweiche der Logikeinheit zur Taktumschaltung. Der Taktweiche werden über einen ersten Eingang das erste Taktsignal und über einen zweiten Eingang das zweite Taktsignal zugeführt wird. Über einen weiteren Eingang ist die Taktweiche mit dem Ausgang eines Flipflops verbunden. Das Flipflop ist an seinem D-Eingang mit dem vom DSP nach einem durch das Bild-Synchronsignal ausgelösten Interrupt ausgegebenen Interruptfreigabe- Signal beschaltet. Sein Takteingang ist mit dem Ausgang eines die Taktsignale der ersten und der zweiten Taktversorgung sowie den Bildpixeltakt des VIP miteinander UND-verknüpfenden Gatters verbunden. Das Setzen des Flipflops und die damit verbundene Taktumschaltung erfolgt durch die mittels des Takteingangs flankengesteuerte Übernahme des auf den D-Eingang des Flipflops geschalteten Interruptfreigabe-Signals, das vom DSP nach einem durch das Bildsynchron-Signal ausgelösten Interrupts ausgegeben wird und sonach erst dann, wenn der Pegel am Ausgang des vor dem Takteingang des Flipflops liegenden Gatters infolge der UND- Verknüpfung der drei Taktsignale (Pixeltakt VIP, Systemtakt VIP und schneller Systemtakt DSP) beispielsweise von L auf H übergeht.
Die Schaltungsanordnung ist vorteilhaft ausgestaltet, wenn im Eingangsbereich der Taktweiche eine Gatterschaltung vorgesehen ist, mittels welcher einerseits eine UND- Verknüpfung des Taktsignals für den VIP mit dem Ausgangssignal des Flipflops und andererseits eine UND-Verknüpfung des höheren, den DSP während der eigentlichen Bildverarbeitung taktenden Taktsignals mit dem invertierten Ausgangssignal des Flipflops erfolgt. Gleichzeitig ist bei dieser Ausgestaltung der erfindungsgemäßen Schaltungsanordnung im Ausgangsbereich der Taktweiche eine Gatterschaltung zur ODER- Verknüpfung der Ausgangssignale der im Eingangsbereich der Taktweiche angeordneten Gatterschaltung vorgesehen. Die beschriebene Schaltungsanordnung ermöglicht durch die UND-Verknüpfung der drei Taktsignale vor ihrer Zuführung zum Takteingang des Flipflops ein synchronisiertes Umschalten des DSP auf den niedrigeren Takt des VIP. Allerdings besteht die Gefahr, daß der resultierende dem DSP zuzuführende Ausgangstakt durch in der Schaltungsanordnung auftretende Gatterverzögerungszeiten gegenüber dem Taktsignal des VIP in unerwünschter Weise eine Phasenverschiebung erleidet. Zum Ausgleich der Gatterverzögerungszeiten bzw. der auftretenden Phasenverschiebung ist daher die im Eingangsbereich der Taktweiche vorgesehene Gatterschaltung gemäß einer vorteilhaften Weiterbildung der Erfindung so ausgebildet, daß die der Taktweiche zugeführten Taktsignale vor ihrer UND-Verknüpfung mit dem Ausgangssignal bzw. mit dem invertierten Ausgangssignal des Flipflops zunächst selbst einer Invertierung unterzogen werden und die zur ODER- Verknüpfung der Ausgangssignale des Taktweicheneingangsbereichs vorgesehene Gatterschaltung zur Realisierung der ODER- Funktion als ein NOR-Gatter mit nachgeschaltetem Inverter ausgebildet ist. Zum beschleunigten Zurückschalten auf das den DSP oder die CPU ursprünglich taktenden ersten Taktsignals ist gemäß einer weiteren vorteilhaften Ausgestaltung der erfindungsgemäßen Schaltungsanordnung ein RESET-Eingang des Flipflops mit dem D- Eingang des Flipflops verbunden. Je nachdem, ob der RESET-Eingang des Flipflops L- oder H-Aktiv wirkt, ist es außerdem erforderlich, in die Verbindung zwischen D-Eingang und Takteingang ein invertierendes Gatter einzuordnen. Dies ist insbesondere dann notwendig, wenn der ein RESET des Flipflops bewirkende Pegel komplementär zu dem
Ausgangspegel des Flipflops ist, der die vorübergehende Umschaltung des DSP auf den langsameren Takt bewirkt.
Nachfolgend soll die Erfindung an Hand eines Ausführungsbeispiels näher erläutert werden. In der zugehörigen Zeichnung sind im einzelnen dargestellt: Fig. 1 Die Logikeinheit zur vorübergehenden Umschaltung des Systemtaktes des DSP auf den Takt des VIP.
Fig. 2 Ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung unter Einbeziehung der Schaltungsanordnung zur Taktumschaltung gemäß Fig. 1.
In der Fig. 1 ist eine mögliche Ausführung einer Logikeinheit 100 zur Taktumschaltung dargestellt, mit welcher der während der Bildverarbeitung hohe Systemtakt
(Verarbeitungstakt) eines DSP 50 vorübergehend und synchronisiert auf den niedrigeren
Takt eines VIP 60 umgeschaltet werden kann. Wie aus der Schaltung ersichtlich, erfolgt die Taktversorgung des DSP 50 entsprechend der Erfindung über die Taktweiche 1. Die Taktweiche 1 verfügt über drei Eingänge 11, 12, 13, wobei einem ersten Eingang 11 der quarzstabilisierte Takt zur Taktung des DSP 50 während der Bildverarbeitung, einem weiteren Eingang 12 der Takt des VIP 60 und einem letzten Eingang 13 das Ausgangssignal eines Flipflops 2 zugeführt werden. Der D-Eingang 21 des Flipflops 2 ist mit dem Interruptfreigabe-Signal des DSP 50 beschaltet, welches im Falle des durch das Bildsynchron-Signal am DSP 50 ausgelösten Interrupts H-Pegel führt. Dieser H-Pegel wird durch den Ausgang 24 des Flipflops 2 übernommen, sobald dessen Takteingang 22 im Ergebnis der an dem Gatter 3 UND-verknüpften Taktsignale von L- auf H-Pegel übergeht. In Folge der Umsetzung der Ausgangssignale des Flipflops 2 in der Taktweiche 1 führt der Ausgang des mit dem Takt des VIP 4 beschalteten Gatters 16 wechselweise, entsprechend dem VIP-Takt L- oder H-Pegel. Der Ausgang des anderen Gatters 15 im Eingangsbereich 15, 16 der Taktweiche 1, welchem der quarzstabilisierte höhere Takt zugeführt wird, führt hingegen, aufgrund der Beschaltung mit dem invertierten Ausgangssignal des Flipflops 2, solange, wie am Ausgang des Flipflops 2 der H-Pegel ansteht, stets L-Pegel. Über die im Ausgangsbereich 17, 18 der Taktweiche 1 vorgesehene, durch eine Reihenschaltung eines NOR-Gatters 17 mit einem Inverter 18 realisierte ODER- Verknüpfung wird in der Folge das Taktsignal des VIP 60 auf den Ausgang 14 der den DSP 50 taktenden Logikeinheit 100 durchgeschaltet. Das heißt, der DSP 50 wird so lange wie das Interruptfreigabe- Signal am D-Eingang 21 des Flipflops 2 ansteht, mit dem niedrigeren Takt des VIP 60 getaktet.
Da gemäß dem erfindungsgemäßen Verfahren außer der Bereitstellung des Interrupt- freigabe-Signals durch den DSP 50 ein READ-Signal ausgegeben wird, welches dem RAM 70 in invertierter Form zugeführt wird, werden die an den Datenausgängen des VIP 60 anstehenden digitalisierten Bilddaten über den Datenbus 90 unmittelbar durch den mit dem WRITE-Signal angesprochenen RAM 70 eingelesen. Die Übernahme der Daten in den RAM 70 erfolgt demnach entsprechend dem Taktregime des VIP 60. Durch die UND-Verknüpfung des Taktes für den VIP 60 mit dessen Pixeltakt sowie mit dem höheren der Taktung des DSP 50 bei der Bildverarbeitung dienenden Takt in dem Gatter 3 wird eine hinsichtlich der Phasenlage synchronisierte Umschaltung des schnellen DSP-Taktes auf den langsameren VIP-Takt erreicht. Wie aus der Logikeinheit 100 weiterhin ersichtlich ist, werden zur Wahrung der im Umschaltmoment bestehenden Synchronität von VIP- und DSP-Takt Maßnahmen ergriffen, durch welche in der Schaltung 100 auftretende Gatterverzögerungszeiten ausgeglichen werden. Dies geschieht zum einen dadurch, daß der Takt des VIP 60 und der höhere Verarbeitungstakt an den entsprechenden Eingängen 11, 12 der Taktweiche 1 zunächst hinsichtlich ihrer Phasenlage invertiert werden. Außerdem erfolgt die im Ausgangsbereich 17, 18 der Taktweiche erforderliche ODER- Verknüpfung der in ihrem Eingangsbereich 15, 16 gebildeten Signale mittels eines NOR-Gatters 17 und eines diesem nachgeschalteten Inverters 18. Auf diese Weise wird erreicht, daß der jeweils auf den Ausgang 14 der Logikeinheit 100 durchgeschaltete Takt stets phasengleich mit dem Takt des VIP 60 ist.
Durch die Fig. 2 ist die gesamte Schaltungsanordnung, mit welcher das erfindungsgemäße Verfahren unter Einbeziehung der Logikeinheit 100 zur Taktumschaltung realisiert werden kann, nochmals in der Übersicht dargestellt. Der Logikeinheit 100 zur Taktumschaltung werden, wie ersichtlich, drei Taktsignale zugeführt. Dies ist zum einen der hohe für die Bildverarbeitung verwendete Takt, beispielsweise 50 MHz, im weiteren der den VIP 60 taktende Takt, zum Beispiel 24,576 MHz, sowie der Pixel-Takt des VIP 60 (SYN-VIP). Außerdem ist wie ersichtlich, eine Interruptfreigabe-Leitung vom DSP 50 zur Schaltungsanordnung 100 für die Taktumschaltung (ISP) geführt. Der DSP 50 seinerseits wird über diese Logikeinheit 100 mit dem jeweils benötigten Takt versorgt. Dies ist bei der Verarbeitung von Bilddaten bzw. solange keine Bilddaten eingelesen werden müssen, also beispielsweise auch innerhalb der Bildaustastlücke zwischen zwei Halbbildern, der höhere 50 MHz-Takt und während der Übernahme von Bilddaten aus dem VIP 60 in den RAM 70 der niedrigere VIP-Takt. Zwar ist es denkbar, den DSP 50 auch während des Zeilenaustastsignals auf den höheren Takt zurückzuschalten, jedoch ist dies wegen des damit verbundenen höheren Schaltungsaufwandes weniger sinnvoll.
Wie ersichtlich, ist der DSP 50 mit dem RAM 70 über eine Schreib-Lese- Steuerung 80 verbunden. Durch diese wird unter anderem gewährleistet, daß die jeweils richtige physikalische RAM- Adresse angesprochen und außerdem die Umformung des READ- Signals in das WRITE-Signal während der Übernahme von Daten aus dem VIP 60 bewerkstelligt. Hinsichtlich der zum Schreiben oder Lesen jeweils anzusprechenden physikalischen Adresse des RAM 70 sorgt die Schreib-Lese-Steuerung 80 dafür, daß diese Adresse jeweils mit der durch den DSP 50 bzw. den VIP 60 zugeordneten logischen Adresse korrespondiert. Dies ist insoweit erforderlich als die beiden Prozessoren 50, 60 in logisch unterschiedlichen Adressräumen arbeiten.
Liste der verwendeten Bezugszeichen
10 Taktweiche
11 Eingang Taktweiche für erstes Taktsignal 12 Eingang Taktweiche für zweites Taktsignal (VIP-Takt)
13 Eingang Taktweiche
14 Ausgang Taktweiche
15 Gatter im Eingangsbereich der Taktweiche
16 Gatter im Eingangsbereich der Taktweiche 17 Gatter im Ausgangsbereich der Taktweiche - NOR-Gatter
18 Gatter im Ausgangsbereich der Taktweiche - Inverter
0 Flipflop
21 D-Eingang Flipflop 22 Takteingang Flipflop
23 RESET-Eingang Flipflop
24 Ausgang Flipflop
0 Gatter 31 Eingang Gatter für erstes Taktsignal
32 Eingang Gatter für zweites Taktsignal (VIP-Takt)
33 Eingang Gatter für Pixeltakt von VIP
34 Ausgang Gatter
0 Inverter 0 DSP 0 VIP RAM Schreib-Lese-Steuerung Datenbus Logikeinheit (Schaltungsanordnung) zur Taktumschaltung

Claims

Patentansprüche
1. Verfahren zur zeilenweisen Übernahme analoger Bildsignale einer CCD-Kamera in einen Speicher (RAM) einer mit einem digitalen Signalprozessor (DSP) arbeitenden elektronischen Einheit zur Bildverarbeitung, bei der die Digitalisierung der Bilddaten mittels eines Videoprozessors (VIP) erfolgt, umfassend die Verfahrensschritte a) Auslösen eines Interrupt am DSP durch das Bildsynchronsignal, b) Anspringen einer Interruptroutine durch den DSP c) Ausgabe eines Interruptfreigabe-Signals vom DSP d) Umschalten des Systemtaktes des DSP auf den Takt des VIP, aufgrund des Wirksamwerdens des ausgegebenen Interruptfreigabe- Signals an einer der Umschaltung der Taktfrequenz dienenden Logikeinheit, e) Ausgeben einer RAM-Adresse zur Erzeugung eines Chipselect-Signals zum Ansprechen einer Speicheradresse im Adressraum des VIP, f) Generieren und Ausgeben eines READ-Signals durch den DSP, g) Inkrementieren der zuletzt ausgegebenen RAM-Adresse durch den DSP, jeweils nach der Übertragung der ein Pixel des Bildes charakterisierenden Bilddaten in den RAM, wobei das Interruptfreigabe-Signal an der Logigeinheit zur Taktumschaltung wirksam wird, sobald der Systemtakt des DSP, der Systemtakt des VIP sowie der Bildpixeltakt des VIP den gleichen Taktzustand aufweisen, und wobei die Verfahrensschritte c) bis g) im Zuge der Abarbeitung der im Verfahrensschritt b) aufgerufenen Interruptroutine durchgeführt werden und das vom DSP gemäß Verfahrensschritt f) ausgegebene READ-Signal am RAM infolge einer
Invertierung als WRITE-Signal wirkt, so daß die am VIP anstehenden Bilddaten aufgrund des READ-Signals über den Datenbus gelesen und in den mit dem WRITE-Signal beaufschlagten RAM unmittelbar eingeschrieben werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der DSP innerhalb der Zeilenaustastlücke weiterhin mit dem niedrigeren Takt des VIP getaktet weitere Bearbeitungsvorgänge ausführt, während der DSP nach dem Einlesen eines von der CCD-Kamera nach dem Zeilensprungverfahren übertragenen Halbbildes durch Rücksetzen des Interruptfreigabe-Signals auf den ursprünglichen Systemtakt zurückgeschaltet wird,
3. Schaltungsanordnung zur Übernahme analoger Bildsignale einer CCD-Kamera in einen Speicher (RAM) (70) einer mit einem digitalen Signalprozessor (DSP) (50) arbeitenden elektronischen Einheit zur Bildverarbeitung, welche neben dem DSP (50) und dem RAM (70) zumindest einen Videoprozessor (VIP) (60) zur Digitalisierung der Bilddaten, eine Schreib-Lese-Steuerung (80) für den RAM (70), eine erste Takt- Versorgung für den DSP (50), eine zweite Taktversorgung mit einer gegenüber der ersten Taktversorgung niedrigeren Taktrate für den VIP (60) und den DSP (50), einen Datenbus (90) sowie eine Logikeinheit (100) zur Taktumschaltung umfaßt, welcher die Taktsignale der ersten und der zweiten Taktversorgung sowie der Bildpixeltakt des VIP (60) und ein Interruptfreigabe-Signal des DSP (50) zugeführt werden, so daß der DSP (50) über die Logikeinheit (100) zur Taktumschaltung wechselnd mit der ersten oder der zweiten Taktversorgung gekoppelt ist, indem die Logikeinheit (100) jeweils bei gleicher Pegellage der ihr zugeführten Taktsignale den aktuellen Pegel des Interruptfreigabe-Signals übernimmt und entsprechend diesem Pegel das Taktsignal der ersten oder zweiten Taktversorgung zur Taktung des DSP (50) durchschaltet, wobei während der Übernahme von Bilddaten in den RAM (70) das Taktsignal der auch den VIP (60) taktenden Taktversorgung mit der niedrigeren Taktrate zum DSP (50) durchgeschaltet ist und vom DSP (50) ausgegebene READ-Signale infolge einer vorhergehenden Invertierung in der Schreib-Lese-Steuerung (80) als WRITE- Signale am RAM (70) wirksam sind.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Taktversorgung des DSP (50) über den Ausgang (14) einer Taktweiche (1) der Logikeinheit (100) zur Taktumschaltung erfolgt, welcher über einen ersten Eingang (11) das erste Taktsignal und über einen zweiten Eingang (12) das zweite Taktsignal zugeführt wird und die über einen dritten Eingang (13) mit dem
Ausgang (24) eines Flipflops (2) verbunden ist, welches an seinem D-Eingang (21) mit dem vom DSP (50) nach einem durch das Bild-Synchronsignal ausgelösten Inter- rupt ausgegebenen Interruptfreigabe-Signal beschaltet und an seinem Takteingang (22) mit dem Ausgang (34) eines die Taktsignale der ersten und der zweiten Taktversorgung sowie den Bildpixeltakt des VIP (60) miteinander UND-verknüpfenden Gatters (3) verbunden ist.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß das Setzen des Flipflops (2) und die damit verbundene Taktumschaltung des DSP (50) auf den niedrigeren Takt des VIP (60) durch die mittels seines Takteingangs (22) flankengesteuerte Übernahme des auf den D-Eingang (21) des Flipflops (2) geschal- teten Interruptfreigabe-Signals erfolgt, welches vom DSP (50) nach einem durch das
Bildsynchron-Signal ausgelösten Interrupt ausgegeben wird.
6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß im Eingangsbereich (15, 16) der Taktweiche (1) eine Gatterschaltung vorgesehen ist, mittels welcher eine UND-Verknüpfung des Taktsignals für den VIP (60) mit dem
Ausgangssignal des Flipflops (2) sowie eine UND-Verknüpfung des höheren, den DSP (50) während der eigentlichen Bildverarbeitung taktenden Taktes, mit dem invertierten Ausgangssignal des Flipflops (2) erfolgt und daß im Ausgangsbereich (17, 18) der Taktweiche (1) eine Gatterschaltung zur ODER-Ver- knüpfung der Ausgangssignale der im Eingangsbereich (15, 16) der Taktweiche (1) angeordneten Gatterschaltung vorgesehen ist.
7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Gatterschaltung im Eingangsbereich (15, 16) der Taktweiche (1) so ausgebildet ist, daß die der Taktweiche (1) zugeführten Taktsignale vor ihrer UND-Verknüpfung mit dem
Ausgangssignal bzw. dem invertierten Ausgangssignal des Flipflops (2) invertiert werden und daß die zur ODER- Verknüpfung im Ausgangsbereich (17, 18) der Taktweiche (1) vorgesehene Gatterschaltung als ein NOR-Gatter (17) mit nachgeschaltetem Inverter (18) ausgebildet ist.
8. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß zum beschleunigten Zurückschalten auf das den DSP (50) ursprünglich taktende erste Taktsignal der RESET-Eingang (23) des Flipflops (2) mit dessen D-Eingang (21) verbunden ist, wobei, für den Fall, daß der ein RESET des Flipflops (2) auslösende Pegel entgegengesetzt zu demjenigen Ausgangspegel des Flipflops (2) ist, durch welchen das vorübergehende Umschalten auf den zweiten Takt erfolgt, in der Verbindung des D-Eingangs (21) und des RESET-Eingangs (23) ein Inverter (40) angeordnet ist.
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