EP0905777A1 - Method for the linear arrangement of metallic fuse sections on wafers - Google Patents
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Definitions
- the invention relates to a method according to the preamble of Claim 1.
- circuit parameters such as. B. Waiting times and oscillator frequencies, takes place on finished wafers among other things by shooting fuses.
- Metallic Safety routes that are cut during shooting are initially under a passivation layer made of polyimide buried by exposure and subsequent etching above the fuses is removed. Only after removal the polyimide layer is a shoot of an underlying one Backup possible. Under optimal process conditions the polyimide layer is structured as desired, so that all safety routes can be separated. Under unfavorable conditions can lead to the fact that Polyimide layer not removed in the entire desired area becomes. Now further safety lines buried under polyimide can't shoot, d. H. severed, become. After from the state of a backup link, d.
- the significance of a bit is said to be Number can be understood which, if the bit is "1", in the frame the bit combination contributes to the number to be formed. This is supposed to at the Example of the formation of the number 21 by bit combination in binary Number system are made clear.
- bit i is therefore 2 i-1
- bit 5 is to be understood as the bit with the highest significance and bit 1 as the bit with the least significance.
- the invention has for its object a method for linear arrangement of metallic fuse links, which in their bit combination a parameter of a circuit on a Represent wafers, specify so that even with insufficient Adherence to process parameters and insufficient distance of polyimide on the metallic fuse links resulting relative errors in the characteristic of the circuit is minimized.
- the security link corresponding to the most significant bit is not at one end of the linear Arrangement of metallic security links.
- metallic security links Like investigations have shown, however, there is insufficient compliance the process parameter just at the ends of elongated areas, whose surfaces are freed of polyimide structures to an often insufficient removal of the polyimide, e.g. B. by fillets.
- the process parameters are not observed correctly and it too insufficient polyimide removal, first the safety route, which corresponds to the most significant bit not affected by this.
- An impairment of Security link that corresponds to the bit of greatest significance is only in the case of large deviations from the specified Process parameters take place.
- the most significant bit corresponds metallic fuse link essentially in the middle of the linear arrangement of the metallic fuse links located.
- the metallic fuse link which corresponds to the most significant bit and thus contributes to the greatest extent to the formation of the parameter, is essentially in the middle of the linear array, it is as far as possible from the ends of the elongated area removed from the polyimide deposited on the wafer is liberated.
- the corner zones of structures that are freed of polyimide deviations from the specified process parameters and the resulting lower polyimide removals the middle of an elongated area, as particularly safe for complete polyimide removal be valid.
- this arrangement is a Impairment of the most significant bit of the parameter due to errors in the polyimide structuring unlikely.
- the least significant bit corresponds Fuse link at one end of the linear array located. So if there is insufficient polyimide removal first of all the safety link which corresponds to the bit least significant, or which is different End of the linear arrangement of safety routes Security route affected by what in the former If the relative deviation from the setpoint is minimized.
- Another advantageous embodiment of the invention exists in that starting from the metallic safety line, representing the most significant bit, in Direction of the two ends of the linear array of metallic Security links the significance of the metallic security links assigned bits decreases. This ensures that, it should be one of the corner areas outgoing insufficient polyimide removal on a larger scale the bits of the bit combination are affected, because of their low significance to a lesser extent contribute to the parameter to be formed.
- the assigned significance is 2 i-1 in each case.
- FIG. 1 is the circuitry use of a fuse using the example of presetting a counter shown.
- the counter is used, for example, to trim a Oscillator, the internal rate on a memory chip of the memory cell refresh is used.
- the fuse circuit which consists of a Input stage T1, T2 and two connected via a feedback Inverters 1 and 2 exist in the following state: T3, T5, T7 conduct, all other transistors are blocked.
- the Output signal that presets the counter is on logic "0" placed.
- By applying a negatively active set pulse SETn becomes conductive. Thus, if the fuse is not shot T4 open. At the same time T3 closes.
- in of inverter stage 2 T6 open, T7 closed and thus on VA generates logic "1", with which the input SO of the counter is open "1" can be preset.
- interrupted i.e. shot
- the fuse is connected to the VA and thus the meter input preset to "0" because the output potential is opposite does not change the idle state.
- the circuit state the two inverter stages is reset by resetting the signal SETn due to the feedback of the two inverter stages unaffected.
- By applying a CLEARp pulse the circuit is reset to the idle state at any time become.
- About the appropriate use of multiple fuses can all inputs SO, S1, S2, S3 ... one Counter can be preset. If a backup is not completely shot, this results in a faulty one Setting the counter, which is all the more serious affects, the higher the significance of the assigned bit.
- Fig. 2 shows the area of a wafer within which a elongated area 6 of that located on the surface Polyimide material was freed. Fuses 2 ', 3', 5 'were shot only in the security sections 2, 3, 5. The safety routes 1 and 4 are still continuous and therefore conductive. Areas of fuse links under polyimide are buried are shown in dashed lines.
- Fig. 4 An arrangement of the safety routes according to the invention is shown in Fig. 4 shown, here the insufficient polyimide removal, as shown in Fig. 3 was adopted.
- a severing i.e. a shooting
- the outer one Security routes not possible because they are under the Polyimide layer.
- Now calculate the resulting one Characteristic there is a value of 20C.
- the relative There has already been a mistake in this simple example with only five safety routes compared to a conventional one Order reduced from 73% to only 9%.
Abstract
Lineare Anordnungen metallischer Sicherungsstrecken, die in ihrer Bitkombination eine Kenngröße einer Schaltung auf einem Wafer repräsentieren, müssen um ein Schießen der Sicherungsstrecken möglich zu machen, von der sie bedeckenden Polyimidschicht befreit werden. Bei ungenügender Einhaltung der Prozeßparameter und unzureichender Entfernung von Polyimid auf den metallischen Sicherungsstrecken wird der daraus resultierende relative Fehler der Kenngröße der Schaltung minimiert, indem die dem Bit höchster Signifikanz entsprechende Sicherungsstrecke beidseitig von anderen Sicherungsstrecken benachbart ist. <IMAGE>Linear arrangements of metallic fuse links, which in their bit combination represent a parameter of a circuit on a wafer, must be freed of the polyimide layer covering them in order to enable the fuse links to be fired. If the process parameters are not adequately observed and the polyimide is not adequately removed from the metal fuse links, the resulting relative error in the characteristic of the circuit is minimized by the fuse link corresponding to the bit of greatest significance being adjacent on both sides to other fuse links. <IMAGE>
Description
Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des
Anspruchs 1.The invention relates to a method according to the preamble of
Die Einstellung von Schaltungs-Kenngrößen, wie z. B. Wartezeiten und Oszillatorfrequenzen, erfolgt auf fertigen Wafern unter anderem durch das Schießen von Sicherungen. Metallische Sicherungsstrecken, die beim Schießen durchtrennt werden, sind dabei zunächst unter einer Passivierungssschicht aus Polyimid vergraben, die durch Belichtung und anschließendes Ätzen oberhalb der Sicherungen entfernt wird. Erst nach Entfernung der Polyimidschicht ist ein Schießen einer darunter liegenden Sicherung möglich. Unter optimalen Prozeßbedingungen erfolgt eine wunschgemäße Strukturierung der Polyimidschicht, so daß alle Sicherungsstrecken getrennt werden können. Unter ungünstigen Bedingungen kann es jedoch dazu kommen, daß die Polyimidschicht nicht im gesamten gewünschten Bereich entfernt wird. Nunmehr weiter unter Polyimid vergrabene Sicherungsstrecken können nicht geschossen, d. h. durchtrennt, werden. Nachdem aus dem Zustand einer Sicherungsstrecke, d. h., ob sie durchtrennt ist oder nicht, der Status eines Bits hervorgeht und die Bits in ihrer Kombination die Kenngröße bilden, kann es zu Abweichungen des der Schaltung durch Schießen von Sicherungen mitgeteilten Wertes vom Sollwert, also der Kenngröße, kommen. Hierbei ist die relative Abweichung von der Kenngröße zum einen von der Anzahl betroffener Sicherungsstrecken, die fehlerhafterweise nicht durchtrennt werden konnten, und zum anderen von der Signifikanz der Bits, die diesen Sicherungsstrecken zugeordnet sind, abhängig. Unter Signifikanz eines Bits soll in diesem Zusammenhang die Zahl verstanden werden, die, falls das Bit "1" ist, im Rahmen der Bitkombination zur zu bildenden Zahl beiträgt. Dies soll am Beispiel der Bildung der Zahl 21 durch Bitkombination im binären Zahlensystem verdeutlicht werden.The setting of circuit parameters, such as. B. Waiting times and oscillator frequencies, takes place on finished wafers among other things by shooting fuses. Metallic Safety routes that are cut during shooting, are initially under a passivation layer made of polyimide buried by exposure and subsequent etching above the fuses is removed. Only after removal the polyimide layer is a shoot of an underlying one Backup possible. Under optimal process conditions the polyimide layer is structured as desired, so that all safety routes can be separated. Under unfavorable conditions can lead to the fact that Polyimide layer not removed in the entire desired area becomes. Now further safety lines buried under polyimide can't shoot, d. H. severed, become. After from the state of a backup link, d. i.e., whether it is severed or not, the status of a bit emerges and the bits in their combination the parameter form, it can lead to deviations of the circuit Firing fuses of reported value from setpoint, that is, the parameter. Here is the relative deviation on the one hand on the number affected Safety routes that incorrectly do not cut through and secondly the significance of the bits, that are assigned to these safety routes. Under In this context, the significance of a bit is said to be Number can be understood which, if the bit is "1", in the frame the bit combination contributes to the number to be formed. This is supposed to at the Example of the formation of the number 21 by bit combination in binary Number system are made clear.
Es gilt:
Die Signifikanz von Biti ist also 2i-1 The significance of bit i is therefore 2 i-1
Für die Zahl 21 bedeutet dies:
Somit ist z. B. die Signifikanz von Bit5 24 = 16. Bei Bildung
der Zahl 21 durch Bitkombination ist Bit5 als Bit höchster
Signifikanz und Bit1 als das Bit geringster Signifikanz zu
verstehen.Thus, e.g. B. The significance of
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur linearen Anordnung metallischer Sicherungsstrecken, die in ihrer Bitkombination eine Kenngröße einer Schaltung auf einem Wafer repräsentieren, anzugeben, so daß auch bei ungenügender Einhaltung der Prozeßparameter und unzureichender Entfernung von Polyimid auf den metallischen Sicherungsstrecken der daraus resultierende relative Fehler der Kenngröße der Schaltung minimiert wird.The invention has for its object a method for linear arrangement of metallic fuse links, which in their bit combination a parameter of a circuit on a Represent wafers, specify so that even with insufficient Adherence to process parameters and insufficient distance of polyimide on the metallic fuse links resulting relative errors in the characteristic of the circuit is minimized.
Diese Aufgabe wird gemäß dem kennzeichnenden Teil des Anspruchs
1 dadurch gelöst, daß sich die dem Bit geringster Signifikanz
entsprechende Sicherungsstrecke an einem Ende der
linearen Anordnung befindet, die dem Bit höchster Signifikanz
entsprechende Sicherungsstrecke beidseitig von anderen Sicherungsstrecken
benachbart ist.This object is achieved according to the characterizing part of the
Die dem Bit höchster Signifikanz entsprechende Sicherungsstrecke befindet sich also nicht an einem Ende der linearen Anordnung metallischer Sicherungsstrecken. Wie Untersuchungen gezeigt haben, kommt es aber bei einer ungenügenden Einhaltung der Prozeßparameter gerade an den Enden länglicher Bereiche, deren Oberflächen von Polyimidstrukturen befreit werden sollen, zu einer oft ungenügenden Entfernung des Polyimids, z. B. durch Verrundungen. Bei einer erfindungsgemäßen Anordnung der metallischen Sicherungsstrecken wird, falls die Prozeßparameter nicht korrekt eingehalten werden und es zu einer ungenügenden Polyimidentfernung kommt, zunächst die Sicherungsstrecke, welche dem Bit höchster Signifikanz entspricht hiervon nicht betroffen. Eine Beeinträchtigung der Sicherungsstrecke, die dem Bit höchster Signifikanz entspricht, wird erst bei großen Abweichungen von den vorgegebenen Prozeßparametern erfolgen. Somit können die Auswirkungen einer ungenügenden Einhaltung von Prozeßparametern auf überraschend einfache Weise minimiert werden und wo bei einer herkömmlichen Verfahrensweise Bauteile nur mehr dem Ausschuß zugeführt werden konnten, fallen nun Bauteile an, bei denen Schaltungskenngrößen minimal vom Sollwert abweichen. Diese Bauteile lassen sich zum einen in vielen Fällen noch vermarkten, zum anderen kann in nachfolgenden Qualitätskontrollen aufgrund der charakteristischen Kenngrößenabweichungen auf eine unzureichende Polyimidentfernung geschlossen werden.The security link corresponding to the most significant bit is not at one end of the linear Arrangement of metallic security links. Like investigations have shown, however, there is insufficient compliance the process parameter just at the ends of elongated areas, whose surfaces are freed of polyimide structures to an often insufficient removal of the polyimide, e.g. B. by fillets. In an inventive Arrangement of the metallic security links, if the Process parameters are not observed correctly and it too insufficient polyimide removal, first the safety route, which corresponds to the most significant bit not affected by this. An impairment of Security link that corresponds to the bit of greatest significance, is only in the case of large deviations from the specified Process parameters take place. So the impact insufficient adherence to process parameters on surprising be minimized easily and where at a conventional procedure components only the committee Components could now be supplied, in which Circuit characteristics deviate minimally from the setpoint. This On the one hand, components can still be marketed in many cases, on the other hand, in subsequent quality controls due to the characteristic parameter deviations insufficient polyimide removal can be concluded.
Eine besonders vorteilhafte Ausführungsform der Erfindung besteht darin, daß sich die dem Bit höchster Signifikanz entsprechende metallische Sicherungsstrecke im wesentlichen in der Mitte der linearen Anordnung der metallischen Sicherungsstrecken befindet. Nachdem sich die metallische Sicherungsstrecke, welche dem Bit höchster Signifikanz entspricht und somit im größten Umfang zur Bildung der Kenngröße beiträgt, im wesentlichen in der Mitte der linearen Anordnung befindet, ist sie weitestmöglich von den Enden des länglichen Bereichs entfernt, der von dem auf dem Wafer aufgebrachten Polyimid befreit wird. Da in bezug auf die Fotolitografie insbesondere die Eckzonen von Strukturen, welche von Polyimid befreit werden sollen, von Abweichungen von den vorgegebenen Prozeßparametern und den daraus resultierenden geringeren Polyimidabtragungen betroffen sind, muß die Mitte eines länglichen Bereichs, als besonders sicher für die vollständige Polyimidentfernung gelten. Somit ist durch diese Anordnung eine Beeinträchtigung des Bits höchster Signifikanz der Kenngröße aufgrund von Fehlern bei der Polyimidstrukturierung besonders unwahrscheinlich.There is a particularly advantageous embodiment of the invention in that the most significant bit corresponds metallic fuse link essentially in the middle of the linear arrangement of the metallic fuse links located. After the metallic fuse link, which corresponds to the most significant bit and thus contributes to the greatest extent to the formation of the parameter, is essentially in the middle of the linear array, it is as far as possible from the ends of the elongated area removed from the polyimide deposited on the wafer is liberated. Because in relation to photolithography in particular the corner zones of structures that are freed of polyimide deviations from the specified process parameters and the resulting lower polyimide removals the middle of an elongated area, as particularly safe for complete polyimide removal be valid. Thus, this arrangement is a Impairment of the most significant bit of the parameter due to errors in the polyimide structuring unlikely.
Eine andere vorteilhafte Ausführungsform der Erfindung besteht darin, daß sich die dem Bit geringster Signifikanz entsprechende Sicherungsstrecke an einem Ende der linearen Anordnung befindet. Also wird bei einer ungenügenden Polyimidentfernung zunächst die Sicherungsstrecke, welche dem Bit geringster Signifikanz entspricht, oder die sich am anderen Ende der linearen Anordnung von Sicherungsstrecken befindliche Sicherungsstrecke hiervon betroffen, was im ersteren Falle die relative Abweichung vom Sollwert minimiert.Another advantageous embodiment of the invention exists in that the least significant bit corresponds Fuse link at one end of the linear array located. So if there is insufficient polyimide removal first of all the safety link which corresponds to the bit least significant, or which is different End of the linear arrangement of safety routes Security route affected by what in the former If the relative deviation from the setpoint is minimized.
Eine weitere vorteilhafte Ausführungsform der Erfindung besteht darin, daß von der metallischen Sicherungsstrecke ausgehend, die das Bit höchster Signifikanz repräsentiert, in Richtung der beiden Enden der linearen Anordnung metallischer Sicherungsstrecken die Signifikanz der den metallischen Sicherungsstrecken zugeordneten Bits absinkt. Hierdurch ist gewährleistet, daß, sollte es zu einer sich von den Eckzonen ausgehenden ungenügenden Polyimidentfernung größerem Ausmaßes kommen, hiervon die Bits der Bitkombination betroffen sind, die aufgrund ihrer geringen Signifikanz in geringerem Ausmaß zur zu bildenden Kenngröße beitragen.Another advantageous embodiment of the invention exists in that starting from the metallic safety line, representing the most significant bit, in Direction of the two ends of the linear array of metallic Security links the significance of the metallic security links assigned bits decreases. This ensures that, it should be one of the corner areas outgoing insufficient polyimide removal on a larger scale the bits of the bit combination are affected, because of their low significance to a lesser extent contribute to the parameter to be formed.
Die Erfindung wird nachfolgend anhand eines Beispiels unter Bezugnahme auf die Zeichnung näher erläutert; in dieser zeigen:
- Fig. 1
- ein Blockschaltbild zum Einsatz einer Sicherung bei der Voreinstellung eines Zählers,
- Fig. 2
- eine schematische Ansicht der Oberfläche eines Wafers, bei dem das Polyimid oberhalb einer herkömmlichen Anordnung von Sicherungen fehlerfrei entfernt wurde, und bereits Sicherungen geschossen wurden,
- Fig. 3
- eine schematische Ansicht der Oberfläche eines Wafers, bei dem das Polyimid oberhalb einer herkömmlichen Anordnung von Sicherungen nicht fehlerfrei entfernt wurde und bereits Sicherungen geschossen wurden,
- Fig. 4
- eine schematische Ansicht der Oberfläche eines Wafers wie in Fig. 3, wobei die Sicherungen jedoch erfindungsgemäß angeordnet sind.
- Fig. 1
- a block diagram for the use of a fuse when presetting a counter,
- Fig. 2
- 1 shows a schematic view of the surface of a wafer in which the polyimide has been removed correctly above a conventional arrangement of fuses and fuses have already been shot,
- Fig. 3
- 2 shows a schematic view of the surface of a wafer in which the polyimide above a conventional arrangement of fuses has not been removed without error and fuses have already been shot,
- Fig. 4
- is a schematic view of the surface of a wafer as in Fig. 3, but the fuses are arranged according to the invention.
In den Fig. 2-4 sind die Sicherungen mit i = 1, 2, 3, 4, 5 als Bezugszeichen versehen. Die zugeordnete Signifikanz ist jeweils 2i-1 .2-4, the fuses are provided with i = 1, 2, 3, 4, 5 as reference numerals. The assigned significance is 2 i-1 in each case.
In Figur 1 ist der schaltungstechnische Einsatz einer Sicherung
anhand des Beispiels der Voreinstellung eines Zählers
dargestellt. Der Zähler wird beispielsweise zur Trimmung eines
Oszillators, der auf einem Speicherchip die interne Rate
des Speicherzellen-Refresh bestimmt, verwendet. Im Ruhezustand
befindet sich die Sicherungs-Beschaltung, die aus einer
Eingangsstufe T1, T2 und zwei über eine Rückkopplung verbundenen
Invertern 1 und 2 besteht, im folgenden Zustand: T3,
T5, T7 leiten, alle übrigen Transistoren sind gesperrt. Das
Ausgangssignal, das den Zähler voreinstellt, ist auf logisch
"0" gelegt. Durch Anlegen eines negativ aktiven Setzimpulses
SETn wird T1 leitend. Somit wird bei nichtgeschossener Sicherung
T4 geöffnet. Gleichzeitig schließt T3. Als Folge wird in
der Inverterstufe 2 T6 geöffnet, T7 geschlossen und somit an
VA logisch "1" erzeugt, womit der Eingang SO des Zählers auf
"1" voreingestellt werden kann. Bei unterbrochener, also geschossener
Sicherung wird an VA und damit der Zählereingang
so auf "0" voreingestellt, da sich das Ausgangspotential gegenüber
dem Ruhezustand nicht ändert. Der Schaltungszustand
der beiden Inverterstufen wird durch Rücksetzen des signales
SETn aufgrund der Rückkopplung der beiden Inverterstufen
nicht beeinflußt. Durch Anlegen eines CLEARp-Impulses kann
die Schaltung jederzeit in den Ruhezustand zurückversetzt
werden. Über die entsprechende Verwendung mehrerer Sicherungen
können somit sämtliche Eingänge SO, S1, S2, S3... eines
Zählers voreingestellt werden. Falls eine Sicherung nicht
vollständig geschossen wurde, ergibt sich daraus eine fehlerhafte
Einstellung des Zählers, die sich um so gravierender
auswirkt, je höher die Signifikanz des zugeordneten Bits ist.In Figure 1 is the circuitry use of a fuse
using the example of presetting a counter
shown. The counter is used, for example, to trim a
Oscillator, the internal rate on a memory chip
of the memory cell refresh is used. At rest
is the fuse circuit, which consists of a
Input stage T1, T2 and two connected via a
Fig. 2 zeigt den Bereich eines Wafers, innerhalb dessen ein
länglicher Bereich 6 von dem auf der Oberfläche befindlichen
Polyimidmaterial befreit wurde. Sicherungen 2', 3', 5' wurden
nur in die Sicherungsstrecken 2, 3, 5 geschossen. Die Sicherungsstrecken
1 und 4 sind weiterhin ununterbrochen und somit
leitend. Bereiche von Sicherungsstrecken, die unter Polyimid
vergraben sind, sind gestrichelt dargestellt.Fig. 2 shows the area of a wafer within which a
Fig. 3 zeigt die gleiche Anordnung, jedoch kam es hier in den
Ecken im Bereich der Sicherungen 1 und 5 zu einer ungenügenden
Polyimidentfernung, wie dies z. B. aufgrund von Fotolitografieproblemen
auftreten kann. Die Sicherungsstrecken 2, 3
sind weiterhin unterbrochen. Sicherungsstrecke 5 befindet
sich jedoch unterhalb der Polyimidschicht und konnte somit
nicht geschossen werden, d. h. Sicherungsstrecke 5 ist weiterhin
leitend. Auch Sicherungsstrecke 1 befindet sich unter
der Polyimidschicht. Nachdem ein Schließen der Sicherungsstrecke
1 nicht beabsichtigt war, bleibt dies in diesem Fall
ohne Auswirkung auf die Errechnung der Kenngröße der Schaltung.
Diese berechnet sich wie folgt:
- KG :
- Kenngröße
- C :
- Konstante
- i :
- Laufvariable
- n :
- Anzahl der Sicherungen
- Z(i):
- Zustand der Sicherung i, wobei der Zustand ohne Schießen 1 ist, nach Schießen 0 ist.
- KG:
- Parameter
- C:
- constant
- i:
- Run variable
- n:
- Number of backups
- Z (i):
- State of fuse i, the state without shooting being 1, after shooting being 0.
Somit errechnet sich für den in Fig. 2 dargestellten Fall
eine Kenngröße von 22C. Im in Fig. 3 dargestellten Fall er-rechnet
sich eine Kenngröße von 6C. Dieser eklatante Unterschied
ist darauf zurückzuführen, daß die Sicherungsstrecke,
die dem Bit mit der höchsten Signifikanz entspricht, also die
Sicherungsstrecke 5, nicht mehr unterbrochen werden konnte.This is calculated for the case shown in FIG. 2
a characteristic of 22C. Calculated in the case shown in FIG. 3
a characteristic of 6C. This blatant difference
is due to the fact that the safety route,
which corresponds to the bit with the highest significance, i.e. the
Da der Sollwert der Kenngröße 22C beträgt, der von einer Schaltung auf dem Wafer anhand des Zustands der Sicherungen berechenbare Wert jedoch 6C beträgt, errechnet sich ein relativer Fehler von 73 %.Since the target value of the parameter is 22C, that of a Circuit on the wafer based on the condition of the fuses however, the calculable value is 6C, a relative one is calculated 73% error.
Eine erfindungsgemäße Anordnung der Sicherungsstrecken ist in Fig. 4 dargestellt, wobei hier die unzureichende Polyimidentfernung, wie sie in Fig. 3 dargestellt ist, übernommen wurde. Auch hier ist eine Durchtrennung, also ein Schießen, der äußeren Sicherungsstrecken nicht möglich, da sie sich unter der Polyimidschicht befinden. Errechnet man nun die sich ergebende Kenngröße, so ergibt sich ein Wert von 20C. Der relative Fehler hat sich somit bereits bei diesem einfachen Beispiel mit nur fünf Sicherungsstrecken gegenüber einer herkömmlichen Anordnung, von 73 % auf nur 9 % verringert. Je größer die Kenngröße und damit auch die Anzahl der Sicherungsstrecken wird, umso vorteilhafter wird die erfindungsgemäße Anordnung gegenüber der herkömmlichen Anordnung sein, bei der die den Sicherungsstrecken zugeordnete Signifikanz vom einen Ende der Anordnung zum anderen Ende hin ansteigt.An arrangement of the safety routes according to the invention is shown in Fig. 4 shown, here the insufficient polyimide removal, as shown in Fig. 3 was adopted. Here too there is a severing, i.e. a shooting, of the outer one Security routes not possible because they are under the Polyimide layer. Now calculate the resulting one Characteristic, there is a value of 20C. The relative There has already been a mistake in this simple example with only five safety routes compared to a conventional one Order reduced from 73% to only 9%. Each larger the parameter and thus also the number of safety routes becomes, the more advantageous the invention is Arrangement compared to the conventional arrangement, at which the significance assigned to the security links rises from one end of the array to the other end.
Claims (4)
dadurch gekennzeichnet,
daß die dem Bit höchster Signifikanz entsprechende Sicherungsstrecke beidseitig von anderen Sicherungsstrecken benachbart ist.Process for the linear arrangement of metallic fuse links, which in their bit combination represent a parameter of a circuit on a wafer,
characterized,
that the security link corresponding to the bit of greatest significance is adjacent on both sides of other security links.
dadurch gekennzeichnet,
daß sich die dem Bit höchster Signifikanz entsprechende metallische Sicherungsstrecke im wesentlichen in der Mitte der linearen Anordnung der metallischen Sicherungsstrecken befindet.Method according to claim 1,
characterized,
that the metallic fuse link corresponding to the bit of greatest significance is essentially in the middle of the linear arrangement of the metallic fuse links.
dadurch gekennzeichnet,
sich die dem Bit geringster Signifikanz entsprechende Sicherungsstrecke an einem Ende der linearen Anordnung befindet.Method according to one of the preceding claims,
characterized,
the fuse link corresponding to the least significant bit is at one end of the linear array.
dadurch gekennzeichnet,
daß von der metallischen Sicherungsstrecke, die das Bit höchster Signifikanz repräsentiert, in Richtung der beiden Enden der linearen Anordnung metallischer Sicherungsstrecken die Signifikanz der den metallischen Sicherungsstrecken zugeordneten Bits absinkt.Method according to one of the preceding claims,
characterized,
that the significance of the bits assigned to the metallic security links decreases in the direction of the two ends of the linear arrangement of metallic security links from the metallic security link, which represents the most significant bit.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4536949A (en) * | 1983-05-16 | 1985-08-27 | Fujitsu Limited | Method for fabricating an integrated circuit with multi-layer wiring having opening for fuse |
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Patent Citations (5)
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|---|---|---|---|---|
| US4536949A (en) * | 1983-05-16 | 1985-08-27 | Fujitsu Limited | Method for fabricating an integrated circuit with multi-layer wiring having opening for fuse |
| US4894791A (en) * | 1986-02-10 | 1990-01-16 | Dallas Semiconductor Corporation | Delay circuit for a monolithic integrated circuit and method for adjusting delay of same |
| US4703389A (en) * | 1986-04-10 | 1987-10-27 | General Electric Company | Static trip circuit breaker with automatic circuit trimming |
| EP0327078A2 (en) * | 1988-02-04 | 1989-08-09 | Kabushiki Kaisha Toshiba | Trimming resistor network |
| DE19548984A1 (en) * | 1994-12-30 | 1996-07-04 | Samsung Electronics Co Ltd | System for fuse couplers in integrated circuit |
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