EP0852863A2 - Process for maintaining microsynchronous operation of double information-processing units - Google Patents

Process for maintaining microsynchronous operation of double information-processing units

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EP0852863A2
EP0852863A2 EP96938954A EP96938954A EP0852863A2 EP 0852863 A2 EP0852863 A2 EP 0852863A2 EP 96938954 A EP96938954 A EP 96938954A EP 96938954 A EP96938954 A EP 96938954A EP 0852863 A2 EP0852863 A2 EP 0852863A2
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EP
European Patent Office
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information
processing
units
atm30
clock
Prior art date
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Withdrawn
Application number
EP96938954A
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German (de)
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Inventor
Russell Homer
Helmut Brazdrum
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Siemens AG
Original Assignee
Siemens AG
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Publication date
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Withdrawn legal-status Critical Current

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Definitions

  • the invention relates to a method for maintaining the microsynchronous operation of duplicated information processing units according to the preamble of patent claim 1.
  • the duplicated units therefore work with a common internal processing clock, which is independent of the clock, with the information to be processed receive or information processing results are sent.
  • such units are each equipped with a device for error monitoring of the information received and the information processing results to be transmitted.
  • the reason for the above-mentioned duplication of the information processing units lies in the endeavor to ensure a high level of reliability and failure safety. If information which is received in accordance with the clock system mentioned is passed on to the other clock system for the purpose of processing, flip-flops which have been passed through in this connection can lead to fluctuations in the signal transfer by one clock period, so that the microsynchronism with respect to corresponding components of the two units is disturbed and the desired failure and error security can no longer be guaranteed. In addition, the information supplied to the units is influenced in different ways on the transmission paths there.
  • the object of the invention is therefore to prevent the mentioned disturbances of the microsynchronicity of the operation of such double units.
  • the exchanged synchronization signals are multiplex signals from individual synchronization signals for the individual internal input and output interface circuits.
  • Claim 4 relates to the procedure when the processing units are taken into operation or put back into operation, accordingly the repetition cycles of the demultiplexed units delivered by the processing components of the units Individual synchronization signals are reset by a common reset signal derived from the internal system clock.
  • Claim 5 specifies how the output interface circuits of the master and checker processing components are to be reset in the case of start-up or recommissioning if there is no separate reset signal available for the clock system relevant for these output interface circuits , this is rather derived from the system clock.
  • the reset signal of the checker processing component is therefore derived from the output signal of the master processing component.
  • FIG. 1 shows a possible constellation of information processing units with processing components to which the method according to the invention can be applied.
  • FIGS. 2 and 3 are time diagrams to illustrate the time relationships of the synchronization signals.
  • FIG. 4 shows the output areas of a master and an associated checker processing component to illustrate the conditions during a reset.
  • FIG. 1 shows two information processing units CTRO and CTR1, which may be used, for example, to process ATM information. These processing units are connected here to a switching network, which in the case shown has duplicate parts SNO and SN1.
  • the processing units CRTO and CRT1 are connected via a network of reception lines IrO, lrl and transmission lines ltO, ltl for the transmission Carrying ATM information connected to the switching network parts SNO and SN1 in such a way that ATM information coming from each switching network part equally reaches both the one and the other processing unit, and that ATM-In emitted by these processing units ⁇ formations can be supplied equally to both switching power supplies SNO and SN1.
  • the processing units CTRO and CTR1 each have two processing components C-ATM30 and M-ATM30, which operate in a so-called master checker configuration, i.e. in the checker processing component C-ATM30, the transmission outputs TPO and TP1 are connected as inputs, the transmission outputs TPO and TP1 of the respective associated master processing component M-ATM30 and, in the first line, for transmission to the switching power supply units SNO or SNl receive certain ATM send information as input information.
  • Internal comparators (not shown here) of the Checker processing components compare the input signals received in this way with signals generated internally as output signals and, if they are found to be unequal, emit a corresponding error message.
  • the ATM information coming from the switching network halves SNO and SN1 is received with a reception clock RXCKO or RXCK1.
  • the received ATM information is processed with a non-synchronous internal system clock SCLK.
  • This dashed line influencing of reception area and transmission area and processing area of the processing components is illustrated by a dashed line crossing the processing units CTRO and CTR1.
  • the signal transfer from a component of the processing components that is under the influence of one clock system to a component influenced by the other clock system can fluctuate by one clock period. This will be without any special Measures of the microsynchronous parallel operation of the processing components are disrupted, which means that the parallel operation of the processing units CTRO and CTR1 is no longer guaranteed.
  • the information received is temporarily stored in a manner not shown here before it is processed or corresponding processing results are passed on before it is passed on, and the times of the transfer for information processing or the transfer of information results All processing components are synchronized with one another by exchanging information signals.
  • the procedure is such that synchronous operation between the master and the
  • Checker processing components of the two processing units are produced by delivering a synchronization signal MSO, which characterizes the processing phase and is derived from the internal system clock SCLK, to the respective other processing components, and then by exchanging synchronization signals RSO on the way via a control LC a parallel run of the processing components from processing unit to processing unit CTRO or CTR1 is produced.
  • MSO synchronization signal
  • FIG. 2 shows such a synchronization output signal MSO, which represents the synchronization input signal MSI of the respective other processing component.
  • FIG. 3 shows the synchronizing output signals RSO exchanged between the processing units CTRO and CTR1, which are synchronizing input signals of the respective other processing unit.
  • the mentioned synchronization signals MSO and RSO represent multiplex signals from individual synchronization signals for quasi-parallel operated parts of the processing components.
  • the received ATM information can be affected in various ways by transmission errors on the way from the switching network parts SNO and SN1 to the processing units CTRO and CTRl. Such transmission errors are recognized by monitoring devices not shown here, with the result that the disturbed information is discarded, that is to say is not fed to processing, and that empty information is emitted as the corresponding processing result.
  • Receiving disturbed ATM information also means that the processing unit concerned does not send a synchronization signal RSO to the partner unit. This in turn has the consequence that the partner unit also discards this due to the absence of the expected synchronization signal, even though it has received perfect ATM information, which prevents the processing units from sending out different ATM information.
  • the repetition cycles of the synchronization signals MSO are reset by a common reset signal derived from the internal system clock SCLK.

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Abstract

The units (CTR0, CTR1) are under the influence of mutually independent clock pulses (SCLK, RXCK). In order to prevent the loss of microsynchronization when information is transferred from one clock system to another, and owing to different error situations as concerns the information received by the units, the information received is stored temporarily before being passed on for processing or the processing result information is stored temporarily before being emitted. If reception is error-free, the units are cross-synchronized. If, owing to faulty reception, a synchronous signal fails in the case of one partner unit, this unit rejects the information received despite the fact that it is error-free.

Description

Beschreibungdescription
Verfahren zur Aufrechterhaltung des mikrosynchronen Betriebs von gedoppelten informationsverarbeitenden EinheitenMethod for maintaining the microsynchronous operation of duplicate information processing units
Die Erfindung betrifft ein Verfahren zur Aufrechterhaltung des mikrosynchronen Betriebs von gedoppelten informationsver¬ arbeitenden Einheiten gemäß dem Oberbegriff des Patentan¬ spruchs 1. Die gedoppelten Einheiten arbeiten demnach mit ei- nem gemeinsamen internen Verarbeitungstakt, der unabhängig von dem Takt ist, mit dem zu verarbeitende Informationen emp¬ fangen bzw. Informationsverarbeitungsergebnisse gesendet wer¬ den. Solche Einheiten sind darüberhinaus jeweils mit einer Einrichtung zur Fehlerüberwachung der empfangenen Informatio- nen und der auszusendenden Informationsverarbeitungsergeb¬ nissse ausgestattet.The invention relates to a method for maintaining the microsynchronous operation of duplicated information processing units according to the preamble of patent claim 1. The duplicated units therefore work with a common internal processing clock, which is independent of the clock, with the information to be processed receive or information processing results are sent. In addition, such units are each equipped with a device for error monitoring of the information received and the information processing results to be transmitted.
Der Grund für die erwähnte Doppelung der informationsverar¬ beitenden Einheiten liegt in dem Bestreben, eine hohe Aus- fall- und Fehlersicherheit zu gewährleisten. Wenn Informatio¬ nen, die entsprechend dem einen erwähnten Taktsystem empfan¬ gen werden, zum Zwecke der Verarbeitung auf das andere Takt- system übergeben werden, kann es bei in diesem Zusammenhang durchlaufenen Kippschaltungen zu Schwankungen der Signalüber- nähme um eine Taktperiode kommen, so daß die Mikrosynchroni¬ tät bezüglich entsprechender Komponenten der beiden Einheiten gestört ist und damit die angestrebte Ausfall- und Fehlersi¬ cherheit nicht mehr gewährleistet werden kann. Hinzu kommt, daß die den Einheiten zugeführten Informationen auf den Ober- tragungswegen dort hin in unterschiedlicher Weise beeinflußt werden. Auch wenn durch die erwähnten Einrichtungen zur Ober- wachung des fehlerfreien Empfangs der zu verarbeitenden In¬ formationen solche Übertragungsfehler erkannt werden können, genügt es nicht die Verarbeitung der gestörten Informationen zu unterbinden, weil auch dann der mikrosynchrone Parallel¬ lauf der Einheiten gestört wäre. Dasselbe gilt für das Vor- liegen eines Fehlers bei den auszusendenden Informationsver¬ arbeitungsergebnissen.The reason for the above-mentioned duplication of the information processing units lies in the endeavor to ensure a high level of reliability and failure safety. If information which is received in accordance with the clock system mentioned is passed on to the other clock system for the purpose of processing, flip-flops which have been passed through in this connection can lead to fluctuations in the signal transfer by one clock period, so that the microsynchronism with respect to corresponding components of the two units is disturbed and the desired failure and error security can no longer be guaranteed. In addition, the information supplied to the units is influenced in different ways on the transmission paths there. Even if such transmission errors can be detected by the above-mentioned devices for monitoring the error-free reception of the information to be processed, it is not sufficient to prevent the processing of the disturbed information because the microsynchronous parallel operation of the units would then also be disturbed. The same applies to the pre there is an error in the information processing results to be sent.
Die Aufgabe der Erfindung besteht daher darin, die erwähnten Störungen der Mikrosynchronität des Betriebs solcher gedop¬ pelter Einheiten zu verhindern.The object of the invention is therefore to prevent the mentioned disturbances of the microsynchronicity of the operation of such double units.
Diese Aufgabe wird durch ein Verfahren mit den im Kennzeichen des Patentanspruchs 1 angegebenen Merkmalen gelöst. Aufgrund des erfindungsgemäßen Vorgehens ist nicht nur gewährleistet, daß die verarbeitenden Komponenten der Einheiten taktsynchron arbeiten, sondern es ist auch gewährleistet, daß bei Auftre¬ ten von Fehlern bezüglich der empfangenen Informationen und der auszusendenden Informationsverarrbeitungsergebnisse, die nur eine der Einheiten betreffen, einheitliche Verhältnisse erhalten bleiben.This object is achieved by a method with the features specified in the characterizing part of patent claim 1. The procedure according to the invention not only ensures that the processing components of the units operate in isochronous mode, but also ensures that uniform errors are obtained in the event of errors relating to the information received and the information processing results to be transmitted which affect only one of the units stay.
Weitere Ausgestaltungen der Erfindung sind in Unteransprüchen gekennzeichnet.Further embodiments of the invention are characterized in the subclaims.
Gemäß Patentanspruch 2 wird davon ausgegangen, daß innerhalb der gedoppelten Einheiten zum Zwecke der Erkennung von Hard¬ warefehlern, die informationsverarbeicenden Bestandteile in Master-Checker-Konfiguration zweifach vorhanden sind und an- gegeben, wie in einem solchen Falle durch Anwendung eines zweistufigen Verfahrens den Anforderungen an Mikrosynchroni¬ tät Rechnung getragen werden kann.According to claim 2, it is assumed that within the duplicated units for the purpose of detecting hardware errors, the information processing components in master checker configuration are duplicated and specified, as is the case in such a case by using a two-stage method micro-synchronicity can be taken into account.
Gemäß Patentanspruch 3 sind die ausgetauschten Synchronisa- tionssignale Multiplexsignale aus Einzelsynchronisationssi¬ gnalen für die einzelnen internen Eingangs- und Ausgangs¬ schnittstellenschaltungen.According to claim 3, the exchanged synchronization signals are multiplex signals from individual synchronization signals for the individual internal input and output interface circuits.
Der Patentanspruch 4 betrifft das Vorgehen bei einer Be- triebsaufnähme bzw. Wiederinbetriebnahme der Verarbeitungs¬ einheiten, demnach die Wiederholzyklen der von den Verarbei¬ tungskomponenten der Einheiten abgegebenen demultiplexten Einzelsynchronisationssignale durch ein gemeinsames vom in¬ ternen Systemtakt abgeleitetes Reset-Signal zurückgesetzt werden.Claim 4 relates to the procedure when the processing units are taken into operation or put back into operation, accordingly the repetition cycles of the demultiplexed units delivered by the processing components of the units Individual synchronization signals are reset by a common reset signal derived from the internal system clock.
Im Patentanspruch 5 ist angegeben, wie im Falle der Betriebs¬ aufnähme bzw. Wiederinbetriebnahme das Rücksetzen der Aus¬ gangsschnittstellenschaltungen der Master- und Checker-Verar¬ beitungskomponenten durchzuführen ist, wenn für das für diese Ausgangsschnittstellenschaltungen maßgebliche Taktsystem kein eigenes Reset-Signal zur Verfügung steht, dieses vielmehr vom Systemtakt abgeleitet wird. Es wird daher das Reset-Signal der Checker-Verarbeitungskomponente vom Ausgangssignal der Master-Verarbeitungskomponente abgeleitet.Claim 5 specifies how the output interface circuits of the master and checker processing components are to be reset in the case of start-up or recommissioning if there is no separate reset signal available for the clock system relevant for these output interface circuits , this is rather derived from the system clock. The reset signal of the checker processing component is therefore derived from the output signal of the master processing component.
Nachstehend wird die Erfindung.anhand eines Ausführungsbei- spiels unter Bezugnahme auf eine Zeichnung näher erläutert.The invention is explained in more detail below on the basis of an exemplary embodiment with reference to a drawing.
In der Zeichnung zeigen:The drawing shows:
Figur 1 eine mögliche Konstellation von informationsverarbei¬ tenden Einheiten mit Verarbeitungskomponenten, auf die das erfindungsgemäße Verfahren angewendet werden kann.1 shows a possible constellation of information processing units with processing components to which the method according to the invention can be applied.
Figur 2 und 3 Zeitdiagramme zur Veranschaulichung der Zeitre- lationen der Synchronisationssignale.FIGS. 2 and 3 are time diagrams to illustrate the time relationships of the synchronization signals.
Figur 4 die Ausgangsbereiche einer Master- und einer zugehö¬ rigen Checker-Verarbeitungskomponente zur Veranschaulichung der Verhältnisse bei einem Reset.FIG. 4 shows the output areas of a master and an associated checker processing component to illustrate the conditions during a reset.
In der Figur 1 sind zwei informationsverarbeitende Einheiten CTRO und CTR1 dargestellt, die z.B. zur Verarbeitung von ATM- Informationen dienen mögen. Diese Verarbeitungseinheiten sind hier an ein Koppelnetz angeschlossen, das im dargestellten Fall gedoppelte Teile SNO und SN1 aufweist. Die Verarbei¬ tungseinheiten CRTO und CRT1 sind über ein Netz von Empfangs- leitungen IrO, lrl und Sendeleitungen ltO, ltl für die Über- tragung von ATM-Informationen in der Weise mit den Koppel- netzteilen SNO und SN1 verbunden, daß von jedem Koppelnetz¬ teil kommende ATM-Informationen gleichermaßen sowohl an die eine als auch an die andere Verarbeitungseinheit gelangen, und daß von diesen Verarbeitungseinheiten abgegebene ATM-In¬ formationen gleichermaßen beiden Koppelnetzteilen SNO und SN1 zugeführt werden können.FIG. 1 shows two information processing units CTRO and CTR1, which may be used, for example, to process ATM information. These processing units are connected here to a switching network, which in the case shown has duplicate parts SNO and SN1. The processing units CRTO and CRT1 are connected via a network of reception lines IrO, lrl and transmission lines ltO, ltl for the transmission Carrying ATM information connected to the switching network parts SNO and SN1 in such a way that ATM information coming from each switching network part equally reaches both the one and the other processing unit, and that ATM-In emitted by these processing units ¬ formations can be supplied equally to both switching power supplies SNO and SN1.
Die Verarbeitungseinheiten CTRO und CTR1 weisen hier jeweils zwei Verarbeitungskoπrponenten C-ATM30 und M-ATM30 auf, die in einer sogenannten Master-Checker-Konfiguration arbeiten, d.h. bei der Checker-Verarbeitungskomponente C-ATM30 sind die Sen¬ deausgänge TPO und TP1 als Eingänge geschaltet, die von den Sendeausgangen TPO und TP1 der jeweilig zugehörigen Master- Verarbeitungskomponente M-ATM30 abgegebene und in erster Li¬ nie für die Weitergabe an die Koppelnetzteile SNO bzw. SNl bestimmte ATM-Sende-Informationen als Eingangsinformationen empfangen. Hier nicht dargestellte interne Komparatoren der Checker-Verarbeitungskomponenten vergleichen die auf diesem Wege empfangenen Eingangssignale mit intern als Ausgangεsi- gnale erzeugten Signalen und geben bei festgestellter Un¬ gleichheit eine entsprechende Fehlermeldung ab.The processing units CTRO and CTR1 each have two processing components C-ATM30 and M-ATM30, which operate in a so-called master checker configuration, i.e. in the checker processing component C-ATM30, the transmission outputs TPO and TP1 are connected as inputs, the transmission outputs TPO and TP1 of the respective associated master processing component M-ATM30 and, in the first line, for transmission to the switching power supply units SNO or SNl receive certain ATM send information as input information. Internal comparators (not shown here) of the Checker processing components compare the input signals received in this way with signals generated internally as output signals and, if they are found to be unequal, emit a corresponding error message.
Die von den Koppelnetzhälften SNO und SNl kommenden ATM-In- formationen werden mit einem Empfangstakt RXCKO bzw. RXCK1 empfangen. Die Verarbeitung der empfangenen ATM-Informationen erfolgt mit einem hiervon unabhängigen nichtsynchronen inter¬ nen Systemtakt SCLK. Mit einer die Verarbeitungseinheiten CTRO und CTR1 querenden gestrichelten Linie ist diese unter- schiedliche Taktbeeinflussung von Empfangsbereich und Sende¬ bereich sowie Verarbeitungsbereich der Verarbeitungskompo¬ nenten veranschaulicht.The ATM information coming from the switching network halves SNO and SN1 is received with a reception clock RXCKO or RXCK1. The received ATM information is processed with a non-synchronous internal system clock SCLK. This dashed line influencing of reception area and transmission area and processing area of the processing components is illustrated by a dashed line crossing the processing units CTRO and CTR1.
Die Signalübernahme von einem Baustein der Verarbeitungskom- ponenten, der unter dem Einfluß des einen Taktsystems steht auf einen vom anderen Taktsystem beeinflußten Baustein kann um eine Taktperiode schwanken. Hierdurch wird ohne besondere Maßnahmen der mikrosynchrone Parallellauf der Verarbeitungs- komponenten gestört, was dazu führt, daß auch der Parallel- lauf der Verarbeitungseinheiten CTRO und CTR1 nicht mehr ge¬ währleistet ist.The signal transfer from a component of the processing components that is under the influence of one clock system to a component influenced by the other clock system can fluctuate by one clock period. This will be without any special Measures of the microsynchronous parallel operation of the processing components are disrupted, which means that the parallel operation of the processing units CTRO and CTR1 is no longer guaranteed.
Um den mikrosynchronen Parallellauf der Verarbeitungskompo¬ nente sicherzustellen, werden die empfangenen Informationen in hier nicht weiter dargestellter Weise vor ihrer Verarbei¬ tung bzw. entsprechende Verarbeitungsergebnisse vor ihrer Weitergabe zwischengespeichert und die Zeitpunkte der Überga¬ be zur Informationsverarbeitung bzw. der Weitergabe von In¬ formationsergebnissen sämtlicher Verarbeitungskomponenten durch Austausch von Informationssignalen aufeinander aufsyn¬ chronisiert. Im einzelnen wird hierbei so vorgegangen, daß zunächst ein Synchronbetrieb zwischen den Master- und denIn order to ensure the microsynchronous parallel operation of the processing component, the information received is temporarily stored in a manner not shown here before it is processed or corresponding processing results are passed on before it is passed on, and the times of the transfer for information processing or the transfer of information results All processing components are synchronized with one another by exchanging information signals. In detail, the procedure is such that synchronous operation between the master and the
Checker-Verarbeitungskomponenten der beiden Verarbeitungsein¬ heiten durch Abgabe eines die Verarbeitungsphase kennzeich¬ nendes, vom internen Systemtakt SCLK abgeleitetes Synchroni¬ siersignal MSO an die jeweilige andere Verarbeitungskomponen- te hergestellt wird, und daß dann durch Austausch von Syn¬ chronisiersignalen RSO auf dem Weg über eine Steuerung LC ein Parallellauf der Verarbeitungskomponenten von Verarbeitungs- einheit zu Verarbeitungseinheit CTRO bzw. CTR1 hergestellt wird.Checker processing components of the two processing units are produced by delivering a synchronization signal MSO, which characterizes the processing phase and is derived from the internal system clock SCLK, to the respective other processing components, and then by exchanging synchronization signals RSO on the way via a control LC a parallel run of the processing components from processing unit to processing unit CTRO or CTR1 is produced.
In Figur 2 ist ein solches Synchronisier-Ausgangssignal MSO dargestellt, das das Synchronisier-Eingangssignal MSI der je¬ weils anderen Verarbeitungskomponente darstellt. Entspre¬ chendes zeigt die Figur 3 für die zwischen den Verarbeitungs- einheiten CTRO und CTR1 ausgetauschten Synchronisier-Aus- gangεsignalen RSO, die Synchronisier-Eingangsεignale der je¬ weils anderen Verarbeitungseinheit sind. Die erwähnten Syn¬ chronisiersignale MSO und RSO stellen, um Ausgangsanschlüsse einzusparen, Multiplexsignale aus Einzelsynchronisiersignalen für quasiparallel betriebene Teile der Verarbeitungskomponen¬ ten dar. Die empfangenen ATM-Informationen können auf dem Weg von den Koppelnetzteilen SNO und SNl zu den Verarbeitungseinheiten CTRO und CTRl in unterschiedlicher Weise von Übertragungsfeh¬ lem betroffen sein. Solche Übertragungsfehler werden von hier nicht dargestellen Überwachungseinrichtungen erkannt mit der Folge, daß die gestörte Information verworfen, also nicht einer Verarbeitung zugeführt wird und daß als entsprechendes Verarbeitungsergebnis eine Leerinformation abgegeben wird.FIG. 2 shows such a synchronization output signal MSO, which represents the synchronization input signal MSI of the respective other processing component. Correspondingly, FIG. 3 shows the synchronizing output signals RSO exchanged between the processing units CTRO and CTR1, which are synchronizing input signals of the respective other processing unit. To save on output connections, the mentioned synchronization signals MSO and RSO represent multiplex signals from individual synchronization signals for quasi-parallel operated parts of the processing components. The received ATM information can be affected in various ways by transmission errors on the way from the switching network parts SNO and SN1 to the processing units CTRO and CTRl. Such transmission errors are recognized by monitoring devices not shown here, with the result that the disturbed information is discarded, that is to say is not fed to processing, and that empty information is emitted as the corresponding processing result.
Der Empfang einer gestörten ATM-Information hat ferner zur Folge, daß die Aussendung eines Synchronisiersignals RSO durch die betroffene Verarbeitungεeinheit an die Partner-Ein¬ heit unterbleibt. Dies hat dort wiederum zur Folge, daß die Partner-Einheit wegen deε Ausbleibens des erwarteten Synchro- nisiersignals obwohl sie eine einwandfreie ATM-Information empfangen hat, diese ebenfalls verwirft, womit verhindert ist, daß die Verarbeitungseinheiten unterschiedliche ATM-In¬ formationen ausεenden.Receiving disturbed ATM information also means that the processing unit concerned does not send a synchronization signal RSO to the partner unit. This in turn has the consequence that the partner unit also discards this due to the absence of the expected synchronization signal, even though it has received perfect ATM information, which prevents the processing units from sending out different ATM information.
In einem Betriebεaufnahmeεtadium bzw. Betriebswiederaufnah- meεtadium werden die Wiederholzyklen der Synchroniεierεignale MSO durch ein gemeinεames vom internen Syεtemtakt SCLK abge¬ leitetes Reset-Signal zurückgesetzt.In an operational start-up stage or operational resume stage, the repetition cycles of the synchronization signals MSO are reset by a common reset signal derived from the internal system clock SCLK.
Damit der im Zusammenhang mit dem Master-Checker-Betrieb durchgeführte bitweise Vergleich der über die Ausgangs- schnittstellenschaltungen TPO und TP1 zu zutreffenden Aussa¬ gen führen kann, müssen auch diese Ausgangsschnittstellen¬ schaltungen bei Betriebsaufnahme oder Betriebswiederaufnahme zurückgesetzt werden. Diese Schnittstellenschaltungen stehen unter dem Einfluß des für die Übertragung ATM-Informationen maßgeblichen Taktes RXCKO bzw. RXCK1. Da aber nur das erwähn¬ te vom internen Systemtakt SCLK abgeleitete Reset-Signal zur Verfügung steht, wird gemäß weiterer Ausgestaltung der Erfin- düng hier so vorgegangen, daß das Rücksetzen der genannten Ausgangsschnittstellenschaltungen Checkerverarbeitungskompo¬ nente C-ATM30 nicht wie die Masterverarbeitungskomponente M-ATm 30 mit einem auf den Systemtakt beruhenden Resetsignal zurückgestellt wird, obwohl ihr dieses zur Verfügung steht, siehe das Signal Rest-OUT-C in Figur 4, das wegen Enable '0' am Treiber TR jedoch nicht weitergegeben werden kann, sondern mit einem Resetsignal, das vom Ausganssignal abgeleitet ist, das die Master-Verarbeitungskomponente M-ATM30 über ihre Aus¬ gangsschnittstellenschaltung PAD-M an die als Eingang betrie¬ bene Ausgangsschnittstellenschaltung PAD-C der Master-Verar¬ beitungskomponente abgibt, siehe das Signal Reset-IN-M bei C-ATM30 in Fig. 4. So that the bit-wise comparison carried out in connection with the master checker operation of the statements made via the output interface circuits TPO and TP1 can lead to correct statements, these output interface circuits must also be reset when operation or resumption of operation. These interface circuits are influenced by the clock RXCKO or RXCK1, which is decisive for the transmission of ATM information. However, since only the reset signal derived from the internal system clock SCLK is available, the procedure according to a further embodiment of the invention is such that the reset of the output interface circuits mentioned checker processing component C-ATM30 is not like the master processing component M-ATm 30 is reset with a reset signal based on the system clock, although this is available to it, see the signal Rest-OUT-C in FIG. 4, which, however, cannot be passed on to the driver TR because of enable '0', but with a reset signal which is derived from the output signal which the master processing component M-ATM30 outputs via its output interface circuit PAD-M to the output interface circuit PAD-C operated as an input of the master processing component, see the signal Reset-IN -M at C-ATM30 in Fig. 4.

Claims

Patentansprüche claims
1. Verfahren zur Aufrechterhaltung des mikrosynchronen Paral¬ lellaufs von gedoppelten informationsverarbeitenden Einhei- ten, deren jeweiliger interner Verarbeitungstakt synchron zu¬ einander aber unabhängig von dem Takt ist, mit dem zu verar¬ beitende Informationen empfangen bzw. die Verarbeitungsergeb¬ nisse ausgesendet werden, die jeweils eine Einrichtung zur Fehlerüberwachung der empfangenen Informationen und der aus- zusendenden Informationsergebnisse enthalten, g e k e n n z e i c h n e t durch folgende Merkmale : a) die den Einheiten (CTRO, CTR1) zugeführten Informationen werden vor ihrer Verarbeitung und die entsprechenden Ergeb¬ nisinformationen werden vor ihrer Weitergabe zwischengespei- chert, b) bei Fehlerfreiheit der empfangenen Informationen bzw. der auszusendenden Informationsverarbeitungsergebnisse Empfang einer zu verarbeitenden Information geben die Einheiten je¬ weils ein die entsprechende Verarbeitungsphase kennzeichnen- des vom internen Systemtakt (SCLK) abgeleitetes Synchroni¬ siersignal (RSO) an die Partner-Einheit, auf das der Beginn der dortigen Verarbeitungsphase aufsynchronisiert wird, c) bei Ausbleiben eines Synchronisiersignals von Seiten der Partner-Einheit wird bei der betroffenen Einheit auch im Falle eines ordnungsgemäßen Empfangs einer Information wie beim Empfang einer gestörten Information eine Informations¬ verarbeitung unterbunden bzw. auch bei Vorliegen eines unge¬ störten Informationsverarbeitungsergebnisses stattdessen eine Leerinformation ausgesendet.1. A method for maintaining the microsynchronous parallel operation of duplicate information processing units, the respective internal processing clock of which is synchronous to one another but independent of the clock with which information to be processed is received or the processing results are sent out each contain a device for error monitoring of the received information and the information results to be sent, characterized by the following features: a) the information supplied to the units (CTRO, CTR1) are stored before they are processed and the corresponding result information is buffered before they are passed on , b) if the received information or the information processing results to be sent are error-free, the reception of information to be processed is given by the units, each of which indicates the corresponding processing phase of the internal system clock (SCLK) derived synchronization signal (RSO) to the partner unit, to which the start of the processing phase there is synchronized, c) if there is no synchronization signal on the part of the partner unit, the affected unit will also receive information such as the Reception of disrupted information prevents information processing or, instead, emits empty information even if there is an undisturbed information processing result.
2 . Verfahren nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t , daß a) unter der Voraussetzung, daß Verarbeitungskomponenten der Einheiten (CTRO, CTR1) zum Zwecke der Ermittlung von Hard- warefehlern bei der Informationsverarbeitung in einer Master- Checker-Konfiguration zweifach vorhanden sind, bei der die Informationseingänge der Komponenten (M-ATM30, C-ATM30) parallel betrieben werden und die Ausgänge der Checker- Komponente (C-ATM30) als Informationseingänge betrieben wer¬ den, denen die Ausgangssignale der Master-Komponente (M-ATM30) als Eingangssignale zur Durchführung eines Ver- gleichs zugeführt werden, b) vor einem Austausch von Synchronisationssignalen (RSO) zwischen den Einheiten jeweils eine Taktflanken-Synchronisa- tion der Verarbeitungstakte zwischen Master- und Checker-Kom¬ ponente der Einheiten durch Austausch von ebenfalss vom in- ternen Systemtakt abgeleiteten Synchronisationssignalen (MSO) vorgenommen wird.2nd A method according to claim 1, characterized in that a) provided that processing components of the units (CTRO, CTR1) for the purpose of determining hardware errors in information processing in a master checker configuration in which the information inputs of the Components (M-ATM30, C-ATM30) are operated in parallel and the outputs of the checker component (C-ATM30) are operated as information inputs to which the output signals of the master component (M-ATM30) are fed as input signals for carrying out a comparison, b) before an exchange of synchronization signals (RSO) between the units, a clock edge synchronization of the processing clocks between the master and checker components of the units is carried out by exchanging synchronization signals (MSO) derived from the internal system clock.
3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die ausgetauschten Synchronisationssignale (RSO, MSO) Multi¬ plexsignale aus Einzelsynchronisationssignalen für die ein¬ zelnen internen Eingangs- und Ausgangsschnitttstellenschal- tungen sind.3. The method of claim 1 or 2, so that the exchanged synchronization signals (RSO, MSO) are multiplex signals from individual synchronization signals for the individual internal input and output interface circuits.
4. Verfahren nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß in einem Be¬ triebsaufnahmestadium die Wiederholzyklen der von den Verar¬ beitungskomponenten (M-ATM30, C-ATM30) der Einheiten (CTRO, CTR1) abgegebenen gemultiplexten Einzelsynchronisationssi- gnale (MSO) durch ein gemeinsames vom internen Systemtakt (SCLK) abgeleitetes Reset-Signal zurückgesetzt werden.4. The method according to claim 3, characterized in that in a Be¬ operational recording stage, the repetition of the multiplexed individual synchronization signals (MSO) emitted by the processing components (M-ATM30, C-ATM30) of the units (CTRO, CTR1) by a common one reset signal derived from the internal system clock (SCLK).
5. Verfahren nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß Ausgangs - schnittstellenschaltungen (PAD-C) der Checkerverarbeitungs- komponenten (C-ATM30) , für die nicht der interne Systemtakt sondern der Empfangs- und Sendetakt maßgeblich ist, bei Feh¬ len eines Resetsignals für dieses Taktsystem durch ein Reset¬ signal zurückgesetzt werden, das die Master-Verarbeitungskom- ponente (M-ATM30) über ihre Ausgangsschnittstellenschaltung (PAD-M)abgibt. 5. The method according to claim 4, characterized in that output interface circuits (PAD-C) of the checker processing components (C-ATM30), for which not the internal system clock but the receive and transmit clock is decisive in the absence of a reset signal for this clock system can be reset by a reset signal which the master processing component (M-ATM30) outputs via its output interface circuit (PAD-M).
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