EP0418421A1 - Bipolar transistor having a reduced collector capacitance, and method for making the same - Google Patents

Bipolar transistor having a reduced collector capacitance, and method for making the same Download PDF

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EP0418421A1
EP0418421A1 EP89117579A EP89117579A EP0418421A1 EP 0418421 A1 EP0418421 A1 EP 0418421A1 EP 89117579 A EP89117579 A EP 89117579A EP 89117579 A EP89117579 A EP 89117579A EP 0418421 A1 EP0418421 A1 EP 0418421A1
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EP
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collector
base
layer
connection
bipolar transistor
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Hans Willi Dr. Meul
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Siemens AG
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    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors

Definitions

  • the invention relates to a bipolar transistor and a method for its production.
  • SICOS process sidewall base contact in silicon
  • p. 596 is based on a mesa etching structure.
  • a base connection zone consisting of polysilicon lies on the edge of a silicon oxide layer.
  • the active base is contacted from the side wall.
  • the function of the transistor structure proposed by Tang et al may be improved if there is a considerable diffusion of dopants out of the base connection, so that the grain boundaries are moved as far as possible to inactive transistor regions.
  • the resulting parasitic contribution to the base / collector capacitance has an increasing effect with decreasing emitter width, since the spatial extent of the area in which the base connection comes into contact with the active collector zone does not change with decreasing emitter width.
  • the lateral diffusion of the dopant atoms from the base connection made of polysilicon further reduces the active transistor area, so that additional new parasitic transistor regions arise at the edges of the emitter / base junction, which proportionally increase the emitter / base capacitance.
  • the invention is based on the object of specifying a bipolar transistor in which the proportion of the total, electrically effective base connection region to the base-collector capacitance is minimized without other parasitic capacitances being generated in the transistor as a result. Furthermore, the invention has for its object to provide a manufacturing method for such a transistor.
  • the active transistor region is defined by insulation structures which are arranged on the emitter and on the collector terminal on the side facing away from the base and which limit the current flow through the active transistor.
  • the insulation structures each define areas on the emitter or collector connection that are preferably of the same size and are opposite one another.
  • the bipolar transistor according to the invention has a one-dimensional transistor structure.
  • the parasitic capacitance components are minimized in one-dimensional transistor structures.
  • the base of the bipolar transistor is provided with a lateral base connection. This contacts the base laterally.
  • the base connector surrounds the base in a ring shape.
  • the base connection is arranged entirely between the isolation structures that define the active transistor region. This minimizes the interface between the base connection and the collector. This interface leads to the parasitic base-collector capacitances. Since the base connection is completely buried in isolation structures, parasitic capacitances are also minimized. B. would be due to an interface between the base terminal and the active emitter.
  • an n+-doped subcollector which is arranged below the collector, is contacted by a buried, electrically conductive layer (e.g. n z-polysilicon, silicide, policide, tungsten, etc.), which for the most part runs over insulation material and is thus completely dielectrically isolated from the silicon material with the opposite conductivity type.
  • a buried collector connection is laterally extended beyond the sub-collector.
  • a contact hole filled with a metallization meets the side of the active transistor region ditch, conductive layer. This type of contacting of the collector makes it possible to dispense with an extensive subcollector which is required in the prior art, usually together with a second silicon island, to connect the collector.
  • the connection of the collector according to the invention via the conductive layer buried in oxide regions leads to a considerable reduction in the parasitic collector / substrate capacitance and permits a very compact structure of the transistor and thus an increase in the packing density in integrated circuits.
  • the transistor is suitable for so-called integrated BICMOS circuits which contain both bipolar and CMOS transistors.
  • the entire collector terminal is completely dielectric isolated from the silicon substrate with the opposite conductivity type.
  • the contact area between the subcollector and the silicon substrate is kept to a minimum, a transistor structure with an equally negligible collector / substrate capacitance results.
  • the collector connection which laterally overlaps the subcollector is designed, for example, as a double layer composed of a doped polysilicon layer and a metal-containing layer.
  • the metal-containing layer consists, for. B. from a metal silicide.
  • the buried collector connection is arranged in a ring around the collector. It is located above the sub-collector. The sub-collector and the collector connection are in contact with each other.
  • the polysilicon layer and the sub-collector are of the same conductivity type as the collector, but of higher conductivity than the collector.
  • This design of the collector connection allows a very low-resistance collector connection. Nevertheless, the collector substrate capacity is kept very low, since, as already mentioned above, a second silicon island for connecting the collector is dispensed with and the collector connection is completely dielectrically insulated from the silicon material with the opposite conductivity type.
  • This embodiment of the invention is particularly suitable for integration in BICMOS circuits.
  • the buried collector connection and the gate metallizations can consist of the same material and can be produced at the same time. Further insulation is provided above the buried collector connection, which can be used in a BICMOS circuit to protect the CMOS transistors from the process steps required to produce the bipolar transistors. Since the collector of the transistor according to the invention is produced by selective epitaxy, it can be integrated into a BICMOS process with little effort, the bipolar components being able to be optimized independently of the CMOS components.
  • collector widths are possible which are two times smaller than the spacer width that can be resolved by the photolithography.
  • a step occurs when the spacers are selectively etched back.
  • the upper part of the step contains a polysilicon layer which laterally contacts the selectively deposited base.
  • a silicide layer can also be used, for example.
  • the polysilicon layer is manufactured and self-adjusted so that there is no interface between the collector and the polysilicon layer.
  • the base is grown on the collector by selective epitaxy, whereby inactive base areas arise in the area of the step.
  • the emitter is produced by diffusion out of a correspondingly doped further polysilicon layer.
  • the manufacturing method described for a bipolar transistor according to the invention is self-adjusting. Only the position and size of the first opening are defined photolithographically. The other location definitions with the help of spacer techniques are self-adjusted. In spacer technology, use is made of the fact that the width of a spacer is determined solely by the thickness of the deposited layer. The spacer width is independent of the adjustment tolerances and resolution problems that occur in photolithography.
  • the substrate 1 shows a substrate 1.
  • the substrate 1 consists, for. B. from weakly p-doped (100) Czochralski silicon.
  • Channel stopper regions 2 are arranged in the substrate 1.
  • BOX isolations 3 are located above the channel stopper areas 2, as they e.g. B. from K. Kurosowa et al, IEDM Tech. Dig. (1981), p. 384, are arranged.
  • a possible alternative is, of course, to use conventional LOCOS insulation.
  • An n+-doped sub-collector 4 is arranged between the BOX isolations 3. The subcollector 4 is flatter than the BOX isolations 3, which serve to isolate adjacent circuit elements in the substrate 1.
  • a collector 5 is arranged on the sub-collector 4.
  • the collector 5 is e.g. B. n ⁇ -doped.
  • the collector 5 is surrounded by edge insulation 6.
  • the edge insulation 6 are made, for. B. from a thin layer of silicon nitride or silicon oxide.
  • a first polysilicon layer 7 is provided for producing the collector connection.
  • the first polysilicon layer 7 is e.g. B. n+-doped.
  • the first polysilicon layer 7 surrounds the collector 5 in a ring outside the edge insulation 6.
  • the first polysilicon layer 7 is arranged on the surface of the sub-collector 4 and the box insulation 3.
  • the first polysilicon layer 7 extends at least on one side of the collector 5 to the adjacent box insulation 3 to such an extent that contact is possible via a contact hole.
  • a conductive layer 8 is arranged on the first polysilicon layer 7.
  • the conductive layer 8 consists, for. B. from a metal silicide and has a thickness of 80 nm.
  • the conductive layer 8 forms vertical flanks with the first polysilicon layer 7.
  • the conductive layer 8 improves the conductivity of the first polysilicon layer 7.
  • the first polysilicon layer 7 and the conductive layer 8 together form the collector connection.
  • the surface of the box insulation 3, the first polysilicon layer 7 and the conductive layer 8 are covered with a first oxide layer 9.
  • the height of the first oxide layer 9 ends with the flank insulation 6.
  • the first oxide layer 9 and the edge insulation 6 delimit the active part of the collector 5 in the lateral direction.
  • a first auxiliary polysilicon layer 10 and a first auxiliary oxide layer 11 are arranged on the first oxide layer 9.
  • the first polysilicon auxiliary layer 10 and the first oxide auxiliary layer 11 are required in the production process and have no further function for the transistor.
  • a second polysilicon layer 12 is arranged on the first auxiliary oxide layer 11.
  • the second polysilicon layer 12 is e.g. B. p+-doped. It forms the basic connection.
  • the second polysilicon layer 12 is arranged in a ring around the active transistor region.
  • the base 13 is arranged above the collector 5.
  • the base 13 is e.g. B. p-doped. It consists of single-crystal silicon.
  • the base 13 is surrounded by a single-crystalline inactive base region 14.
  • the inactive base region 14 is p+-doped.
  • the inactive base region 14 establishes the connection between the second polysilicon layer 12 and the base 13.
  • the second polysilicon layer 12 and part of the surface of the inactive base region 14 are covered by a second oxide layer 15.
  • the flanks of the second polysilicon layer 12 and the inactive base region 14 are covered by spacers 16.
  • a third polysilicon layer 17 is arranged on the second oxide layer 15 and the spacers 16, which are arranged above the inactive base region 14.
  • the third polysilicon layer 17 is e.g. B. n ⁇ doped.
  • An emitter contact 19 is arranged on the third polysilicon layer 17.
  • a contact hole is provided in the second oxide layer 15 and is filled with a base contact 20.
  • a contact hole is opened in the first oxide layer 9 and is filled with a collector contact 21.
  • the collector contact 21 leads to the conductive layer 8.
  • the base contact 20 leads to the second polysilicon layer 12.
  • the second polysilicon layer 12, which forms the base connection, and the single-crystalline inactive base region 14, which also Is part of the base connection, are completely surrounded by insulation structures: from above through the spacers 16 and the second oxide layer 15, from below through the first oxide layer 9.
  • the active area of the collector 5 is located inside the edge insulation 6. Except above the edge insulation 6, in which a small area of the collector 5 extends into the base 13 due to an epitaxial overgrowth, there are no points of contact between the base connection and the active collector.
  • the third polysilicon layer 17, from which the emitter 18 is produced by out-diffusion, is applied to the second oxide layer 15 and the spacers 16.
  • a self-adjusting manufacturing method for the transistor according to the invention is described below. Identical features are designated with the same reference symbols.
  • the exemplary embodiment for the production process is based on a 0.4 ⁇ m photolithography with an adjustment tolerance of approximately 0.133 ⁇ m.
  • the substrate 1 which is weakly p-doped and consists of single-crystal silicon, the channel stopper regions 2 and the box insulation 3 are z. B. from K. Kurosowa et al, IEDM Tech. Dig. (1981), p. 384, known manufacturing processes. The distance between the edges of the box insulation 3 is 0.9 ⁇ m.
  • the first polysilicon layer 7 There is an undoped first polysilicon layer 7 with a thickness of z. B. 80 nm deposited (see Fig. 3 ).
  • the first polysilicon layer 7 is implanted with n-doping ions.
  • the conductive layer 8 is applied to the first polysilicon layer 7.
  • the conductive layer 8 consists, for. B. from a silicide and has a thickness of z. B. 80 nm.
  • the subcollector 4 is produced by diffusion out of the first polysilicon layer 7 into the substrate between the box insulations 3.
  • the conductive layer 8 and the first polysilicon layer 7 are structured such that they securely overlap the edges of the box insulation 3. At least on one side the overlap must be so large that a contact hole etching on the side of the sub-collector 4 on the conductive layer 8 is possible.
  • the first oxide layer 9 is applied to the entire surface of the surface of the resulting structure (see FIG. 4 ).
  • the first oxide layer 9 is z. B. 200 nm deposited.
  • the first auxiliary polysilicon layer 10 is applied to the first oxide layer 9.
  • the first polysilicon auxiliary layer 10 is z. B. 30 nm applied. It is endowed or undoped.
  • the first oxide auxiliary layer 11 is z. B. 20 nm applied.
  • the second polysilicon layer 12 is applied to the first auxiliary oxide layer 11.
  • the second polysilicon layer 12 has a thickness of z. B. 150 nm.
  • the second polysilicon layer 12 is implanted with p-doping atoms.
  • the second oxide layer 15 is covered over the entire area in a thickness of z. B. 150 nm deposited.
  • a second auxiliary polysilicon layer 22 in a thickness of z. B. 30 nm.
  • a second oxide auxiliary layer 23 is z. B. 80 nm.
  • the second auxiliary oxide layer 23, the second auxiliary polysilicon layer 22, the second oxide layer 15, the second polysilicon layer 12 and the first auxiliary oxide layer 11 are structured with dry etching steps, so that a first opening 24 is formed.
  • the first opening 24 is arranged completely above the sub-collector 4 (see FIG. 5 ).
  • a 150 nm thick oxide layer is deposited over the entire surface of the second auxiliary oxide layer 23. This is etched back anisotropically, so that first oxide spacers 25 are formed on the side walls of the first opening 24 (see FIG. 6 ).
  • the first oxide spacers 25 have the function of adjusting the area on which the base 13 is later manufactured and the area on which the collector 5 is made later in a self-adjusting manner and equal to one another.
  • the first auxiliary polysilicon layer 10 is removed at the bottom of the first opening 24 (see FIG. 7 ).
  • a second opening 26 is etched into the first oxide layer 9 using a selective etching step.
  • the selective etching removes the silicon oxide, but does not or hardly attacks polysilicon and metal silicide substances.
  • As an etchant such. B. CHF3 + O2 suitable.
  • the second opening 26 extends to the conductive layer 8, which is not attacked because of the selectivity of the etching (see FIG. 8 ).
  • the second oxide auxiliary layer 23, the first oxide spacers 25 and the part of the first oxide auxiliary layer 11 lying under the first oxide spacers 25 are simultaneously removed.
  • the second polysilicon auxiliary layer 22 acts as an etch stop under the second oxide auxiliary layer 23.
  • the first polysilicon auxiliary layer 10 acts as an etch stop under the first oxide auxiliary layer 11.
  • the position and the dimensions of the second opening 26 are determined by the shape of the first oxide spacer 25.
  • the width of the first oxide spacers 25 can be adjusted via the layer thickness of the oxide layer from which the first oxide spacers 25 are formed by anisotropic etching back.
  • the position and the dimension of the second opening 26 are therefore self-adjusting, i. H. without using a photo technology.
  • the width of the second opening can be smaller than the resolution of the lithography.
  • the conductive layer 8 is removed at the bottom of the second opening 26 and then the first polysilicon layer 7 located below it. The surface of the sub-collector 4 is thus exposed in the region of the second opening 26 (see FIG. 9 ).
  • the second polysilicon auxiliary layer 22 and the exposed portions of the first polysilicon auxiliary layer 10 are removed at the same time.
  • flank insulation 6 is produced on the walls of the first opening 24 and the second opening 26 (see FIG. 10 ).
  • a thin insulation layer made of z. B. silicon oxide or silicon nitride which is removed by anisotropic etching on the second oxide layer 15, the first oxide layer 9 and the surface of the buried region 4 again.
  • the second opening 26 is filled with n-type silicon with a doping of 1x 1016 cm ⁇ 3 selectively in an epitaxial reactor. This creates the collector 5.
  • a single-crystalline layer grows on a single-crystalline base, here the exposed surface of the sub-collector 4.
  • the flank insulation 6 prevent the nucleation of silicon atoms on the first polysilicon layer 7 and the second polysilicon layer 12. If a suitable material is available for the base connection 12 and the collector connection consisting of the first polysilicon layer 7 and the conductive layer 8, on which no nucleation of Silicon atoms take place during the selective epitaxy, this side insulation can be dispensed with. For the further manufacturing process, it is favorable to provide for a slight overgrowth of the edges of the first opening 24 in the selective epitaxy.
  • the exposed part of the edge insulation 6 on the walls of the first opening 24 is removed with a wet chemical etching. This exposes the second polysilicon layer 12 in the region of the first opening 24 (see FIG. 12 ).
  • the active base 13 and inactive base regions 14 are deposited on the surface of the collector 5 by selective epitaxy in an epireactor (see FIG. 13 ).
  • the layer thickness of the deposited base 13 is z. B. 80 nm.
  • the base 13 is p-doped with a doping of 1 x 1019 cm ⁇ 3. Since the edges of the first opening 24 overgrow in the selective epitaxy for producing the collector 5 , the selective epitaxy takes place to produce the active base 13 on a coherent crystal surface. This has a favorable effect on the crystal structure.
  • crystallization also takes place starting from the exposed flanks of the second polysilicon layer 12. Grain boundaries are to be expected in this area. However, this does not have an adverse effect on the operation of the transistor, since the grain boundaries lie exclusively in the inactive base regions 14 and are later covered with spacers 16a.
  • the second oxide layer 15, the second polysilicon layer 12, the first oxide auxiliary layer 11 and the first polysilicon auxiliary layer 10 are structured according to a photo technique.
  • the structuring takes place in such a way that at least on one side of the active transistor region the second polysilicon layer 12 extends far enough onto the first oxide layer 9 that contact hole etching is possible here. (see Fig. 14 )
  • spacers 16 To produce spacers 16, a further oxide layer in a thickness of z. B. 150 nm deposited and etched back with an anisotropic dry etching step.
  • the inner spacers 16a (see FIG. 15 ) lead to self-adjustment of the emitter / base complex. They move grain boundaries that may have formed at the base edge into inactive transistor regions.
  • these inner spacers 16a which are produced in a self-adjusting manner, that is to say without using a photo technology, lie entirely in the inactive transistor region. They do not consume any space from the active transistor area. Their manufacture therefore does not make any additional contributions to the base / collector capacity.
  • a third polysilicon layer 17 is applied to the entire surface of the structure (see FIG. 16 ).
  • the layer thickness of the applied third polysilicon layer 17 is, for. B. 100 nm.
  • the emitter 18 is produced by diffusion out of the third polysilicon layer 17.
  • the emitter 18 is e.g. B. 30 nm in the single crystal silicon.
  • the contact holes for the base connection in the second oxide layer 15 and for the collector connection in the first oxide layer 9 are opened.
  • the emitter contact 19, the base contact 20 and the collector contact 21 are then metallized.
  • the resulting finished transistor structure corresponds to that shown in FIG. 1.
  • npn bipolar transistor The manufacturing method described for an npn bipolar transistor can be readily transferred to the case of a pnp bipolar transistor.
  • a variant of the production process results from the fact that the single-crystalline regions for the base and the collector are produced in a selective epitaxial step and the base is then produced by ion implantation.
  • the active transistor regions in the method according to the invention lie exclusively in regions which were produced by selective epitaxy, this method is suitable for integration into a BICMOS process.
  • the first polysilicon layer 7 and the conductive layer 8 are produced after the channel implantation. It is also advantageous to provide these two layers for the gate metallization. This can save a mask.
  • the already processed CMOS transistors are covered with the first oxide layer 9 in a BICMOS process.
  • the integration of the manufacturing method according to the invention into a BICMOS manufacturing method allows an independent optimization of the bipolar and the CMOS components.

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Abstract

The active region (5, 13, 18) of the bipolar transistor is defined by insulation structures (16a, 9, 6) which are situated on the emitter (18) and on the collector terminal (7, 8), in each case on the side remote from the base (13), and which limit the current flow through the active transistor (5, 13, 18). In the self-aligning production of the bipolar transistor, a region in which the collector (5) is produced by selective epitaxy is defined at the surface of a substrate (1) by a spacer technique. The collector area can therefore be made smaller than the minimum resolving power of the lithography. The collector terminal (7, 8) mostly extends over insulation material (3) and is completely insulated from the substrate (1). The bipolar transistor is suitable for bipolar/BICMOS integrated circuits. <IMAGE>

Description

Die Erfindung betrifft einen Bipolartransistor sowie ein Ver­fahren zu dessen Herstellung.The invention relates to a bipolar transistor and a method for its production.

Auch mit zunehmender Miniaturisierung von Bipolartransistoren durch immer höher auflösende Phototechniken wird das "Power-­Delay"-Produkt und die Schaltgeschwindigkeit bei niedrigen Strömen durch die externe Basis/Kollektor- und die parasitäre Kollektor/Substrat-Kapazität bestimmt. Bei der lateralen Skalierung der Transistorgröße muß daher angestrebt werden, die Beiträge der inaktiven Transistorgebiete zur Gesamtkapazität minimal zu halten. Verfahren, die mit selbstjustierenden Techniken die Kapazität der inaktiven Transistorgebiete re­duzieren sollen, sind in der Literatur ausreichend bekannt.Even with increasing miniaturization of bipolar transistors through ever higher resolution photo techniques, the "power delay" product and the switching speed at low currents are determined by the external base / collector and the parasitic collector / substrate capacitance. When scaling the transistor size laterally, efforts must therefore be made to keep the contributions of the inactive transistor regions to the total capacitance to a minimum. Methods which are intended to reduce the capacitance of the inactive transistor regions using self-adjusting techniques are sufficiently known in the literature.

Z. B. wurde von D. D. Tang et al, IEDM Technical Digest (1980), S. 58, ein selbstjustierter Bipolartransistor vorgeschlagen, bei dem der Basisanschluß sowohl zum Kollektor als auch zum Emitter selbstjustiert hergestellt wird. Der Kollektor wird in diesem Verfahren zwischen Isolationsstrukturen selektiv epitaktisch abgeschieden. Die darin implantierte, aktive Basis wird seitlich von einer aus Polysilizium bestehenden Basisan­schlußzone kontaktiert. Dadurch kommt der Basisanschluß mit der aktiven Kollektorzone wenig in Berührung.For example, D. D. Tang et al, IEDM Technical Digest (1980), p. 58, proposed a self-aligned bipolar transistor in which the base connection to the collector and to the emitter is made in a self-aligned manner. In this process, the collector is selectively epitaxially deposited between insulation structures. The active base implanted therein is contacted laterally by a base connection zone consisting of polysilicon. As a result, the base connection has little contact with the active collector zone.

Der sogenannte SICOS-Prozeß (sidewall base contact in silicon), der z. B. aus T. Nakamura et al, IEEE Trans. Electron. Dev.,Bd. 29, (1982), S. 596 bekannt ist, baut auf einer Mesa-­Ätzstruktur auf. Dabei liegt eine aus Polysilizium bestehende Basisanschlußzone kantengleich auf einer Siliziumoxidschicht. Die aktive Basis wird von der Seitenwand her kontaktiert.The so-called SICOS process (sidewall base contact in silicon), the z. B. from T. Nakamura et al, IEEE Trans. Electron. Dev., Vol. 29, (1982), p. 596 is based on a mesa etching structure. In this case, a base connection zone consisting of polysilicon lies on the edge of a silicon oxide layer. The active base is contacted from the side wall.

Diese bekannten Transistoren haben jedoch Nachteile, die sich mit zunehmender Skalierung der Emitterbreite (d. h. abnehmender Emitterbreite) immer stärker auswirken:However, these known transistors have disadvantages with increasing scaling of the emitter width (ie decreasing emitter width) have an ever greater impact

Infolge der im Prozeß notwendigen Temperaturbelastungen diffundieren Dotierstoffe aus dem aus Polysilizium bestehenden Basisanschluß seitlich in die aktive Basis. Diese Ausdiffusion ist in einem gewissen Ausmaß erforderlich, um einen niedrigen Basisanschlußwiderstand zu erhalten (s. Goto, Journal de Physique, Colloque C4, supplement an n = 9, Tome 49, (1988), C4-471). Im Fall einer selektiven Epitaxieschicht, wie sie in dem aus D. D. Tang et al, IEDM Technical Digest (1980), S. 58 bekannten Transistor verwendet wird, entstehen am seitlichen Basisrand beim selektiven Auffüllen des Kollektorfensters Korn­grenzen, die die Transistorfunktion beeinträchtigen oder ganz unmöglich machen. Die Funktion der von Tang et al vorgeschlagenen Transistorstruktur wird eventuell verbessert, falls eine be­trächtliche Ausdiffusion von Dotierstoffen aus dem Basisan­schluß erfolgt, so daß die Korngrenzen möglichst in inaktive Transistorgebiete verlegt werden. Der resultierende parasitäre Beitrag zur Basis/Kollektor-Kapazität wirkt sich mit abnehmender Emitterbreite immer stärker aus, da die räumliche Ausdehnung des Bereichs, in dem der Basisanschluß mit der aktiven Kollektorzone in Berührung kommt, sich mit abnehmender Emitter­breite nicht ändert.As a result of the temperature loads required in the process, dopants laterally diffuse out of the polysilicon base connection into the active base. This out-diffusion is necessary to a certain extent in order to obtain a low base connection resistance (see Goto, Journal de Physique, Colloque C4, supplement an n = 9, Tome 49, (1988), C4-471). In the case of a selective epitaxial layer, such as is used in the transistor known from DD Tang et al, IEDM Technical Digest (1980), p. 58, grain boundaries arise at the lateral base edge when the collector window is selectively filled, which impair the transistor function or make it completely impossible . The function of the transistor structure proposed by Tang et al may be improved if there is a considerable diffusion of dopants out of the base connection, so that the grain boundaries are moved as far as possible to inactive transistor regions. The resulting parasitic contribution to the base / collector capacitance has an increasing effect with decreasing emitter width, since the spatial extent of the area in which the base connection comes into contact with the active collector zone does not change with decreasing emitter width.

Die laterale Ausdiffusion der Dotierstoffatome aus dem aus Polysilizium bestehenden Basisanschluß reduziert ferner die aktive Transistorfläche, so daß an den Rändern des Emitter/­Basis-Überganges zusätzliche neue parasitäre Transistorbereiche entstehen, die anteilig die Emitter/Basis-Kapazität vergrößern.The lateral diffusion of the dopant atoms from the base connection made of polysilicon further reduces the active transistor area, so that additional new parasitic transistor regions arise at the edges of the emitter / base junction, which proportionally increase the emitter / base capacitance.

Der Erfindung liegt die Aufgabe zugrunde, einen Bipolartransistor anzugeben, bei dem der Anteil des gesamten, elektrisch wirksamen Basisanschlußbereiches zur Basis-Kollektor-Kapazität minimiert ist, ohne daß dadurch andere parasitäre Kapazitäten im Transistor erzeugt werden. Des weiteren liegt der Erfindung die Aufgabe zugrunde, ein Herstellverfahren für einen solchen Transistor anzugeben.The invention is based on the object of specifying a bipolar transistor in which the proportion of the total, electrically effective base connection region to the base-collector capacitance is minimized without other parasitic capacitances being generated in the transistor as a result. Furthermore, the invention has for its object to provide a manufacturing method for such a transistor.

Die Aufgabe wird erfindungsgemäß gelöst durch einen Bipolar­transistor mit folgenden Merkmalen:The object is achieved according to the invention by a bipolar transistor with the following features:

der aktive Transistorbereich wird durch Isolationsstrukturen definiert, die auf dem Emitter und auf dem Kollektoranschluß jeweils auf der der Basis abgewandten Seite angeordnet sind und die den Stromfluß durch den aktiven Transistor begrenzen.the active transistor region is defined by insulation structures which are arranged on the emitter and on the collector terminal on the side facing away from the base and which limit the current flow through the active transistor.

Die Isolationsstrukturen definieren auf dem Emitter bzw. dem Kollektoranschluß jeweils Flächen, die vorzugsweise gleich groß sind und einander gegenüber liegen. Dadurch weist der erfindungsgemäße Bipolartransistor eine eindimensionale Transistorstruktur auf. In eindimensionalen Transistorstrukturen sind die parasitären Kapazitätsanteile minimiert.The insulation structures each define areas on the emitter or collector connection that are preferably of the same size and are opposite one another. As a result, the bipolar transistor according to the invention has a one-dimensional transistor structure. The parasitic capacitance components are minimized in one-dimensional transistor structures.

Es liegt im Rahmen der Erfindung, daß die Basis des Bipolar­transistors mit einem seitlichen Basisanschluß versehen ist. Dadurch ist die Basis seitlich kontaktiert. Der Basisanschluß umgibt die Basis ringförmig. Der Basisanschluß ist vollständig zwischen den den aktiven Transistorbereich definierenden Isolationsstrukturen angeordnet. Dadurch wird die Grenzfläche zwischen dem Basisanschluß und dem Kollektor minimiert. Diese Grenzfläche führt zu den störenden parasitären Basis-Kollektor-­Kapazitäten. Da der Basisanschluß vollständig in Isolations­strukturen vergraben ist, werden auch parasitäre Kapazitäten minimiert, die z. B. auf eine Grenzfläche zwischen dem Basis­anschluß und dem aktiven Emitter zurückzuführen wären.It is within the scope of the invention that the base of the bipolar transistor is provided with a lateral base connection. This contacts the base laterally. The base connector surrounds the base in a ring shape. The base connection is arranged entirely between the isolation structures that define the active transistor region. This minimizes the interface between the base connection and the collector. This interface leads to the parasitic base-collector capacitances. Since the base connection is completely buried in isolation structures, parasitic capacitances are also minimized. B. would be due to an interface between the base terminal and the active emitter.

Es liegt im Rahmen der Erfindung, daß ein n⁺-dotierter Sub­kollektor, der unterhalb des Kollektors angeordnet ist, von einer vergrabenen, elektrisch leitfähigen Schicht (z. B. n⁺-­Polysilizium, Silizid, Polizid, Wolfram etc.) kontaktiert wird, die zum größten Teil über Isolationsmaterial verläuft und so vom Siliziummaterial mit dem entgegengesetzten Leitfähigkeits­typ vollständig dielektrisch isoliert ist. Dieser vergrabene Kollektoranschluß ist seitlich weiter über den Subkollektor ausgedehnt. Seitlich des aktiven Transistorbereichs trifft ein mit einer Metallisierung gefülltes Kontaktloch auf die ver­ grabene, leitfähige Schicht. Durch diese Art der Kontaktierung des Kollektors kann auf einen ausgedehnten Subkollektor ver­zichtet werden, der im Stand der Technik, meistens gemeinsam mit einer zweiten Siliziuminsel, zum Anschuß des Kollektors be­nötigt wird. Der erfindungsgemäße Anschluß des Kollektors über die leitfähige, in Oxidbereichen vergrabene Schicht führt zu einer beträchtlichen Reduktion der parasitären Kollektor/Substrat-­Kapazität und erlaubt einen sehr kompakten Aufbau des Transistors und damit eine Erhöhung der Packungsdichte in integrierten Schaltungen. Der Transistor ist geeignet für integrierte sogenannte BICMOS-Schaltungen, die sowohl Bipolar- als auch CMOS-Transistoren enthalten.It is within the scope of the invention that an n⁺-doped subcollector, which is arranged below the collector, is contacted by a buried, electrically conductive layer (e.g. n z-polysilicon, silicide, policide, tungsten, etc.), which for the most part runs over insulation material and is thus completely dielectrically isolated from the silicon material with the opposite conductivity type. This buried collector connection is laterally extended beyond the sub-collector. A contact hole filled with a metallization meets the side of the active transistor region ditch, conductive layer. This type of contacting of the collector makes it possible to dispense with an extensive subcollector which is required in the prior art, usually together with a second silicon island, to connect the collector. The connection of the collector according to the invention via the conductive layer buried in oxide regions leads to a considerable reduction in the parasitic collector / substrate capacitance and permits a very compact structure of the transistor and thus an increase in the packing density in integrated circuits. The transistor is suitable for so-called integrated BICMOS circuits which contain both bipolar and CMOS transistors.

Der gesamte Kollektoranschluß ist vom Siliziumsubstrat mit dem entgegengesetzten Leitfähigkeitstyp vollständig dielektrisch isoliert. Da außerdem die Kontaktfläche zwischen dem Subkollektor und dem Siliziumsubstrat minimal gehalten wird, resultiert eine Transistorstruktur mit einer ebenfalls vernachlässigbaren Kollektor/Substrat-Kapazität.The entire collector terminal is completely dielectric isolated from the silicon substrate with the opposite conductivity type. In addition, since the contact area between the subcollector and the silicon substrate is kept to a minimum, a transistor structure with an equally negligible collector / substrate capacitance results.

In einer Ausgestaltung der Erfindung ist der den Subkollektor seitlich überlappende Kollektoranschluß beispielsweise als Doppelschicht aus einer dotierten Polysiliziumschicht und einer metallhaltigen Schicht ausgebildet. Die metallhaltige Schicht besteht z. B. aus einem Metallsilizid. Der vergrabene Kollektoranschluß ist ringförmig um den Kollektor angeordnet. Er ist oberhalb des Subkollektors angeordnet. Der Subkollektor und der Kollektoranschluß stehen miteinander in Kontakt. Die Polysiliziumschicht und der Subkollektor sind von demselben Leitfähigkeitstyp wie der Kollektor, jedoch von höherer Leit­fähigkeit als der Kollektor. Diese Ausführung des Kollektoran­schlusses erlaubt einen sehr niederohmigen Kollektoranschluß. Dennoch wird die Kollektor Substrat-Kapazität sehr gering ge­halten, da, wie oben schon erwähnt, auf eine zweite Silizium­insel zum Anschluß des Kollektors verzichtet wird und der Kollektoranschluß vollständig vom Siliziummaterial mit dem ent­gegengesetzten Leitfähigkeitstyp dielektrisch isoliert ist.In one embodiment of the invention, the collector connection which laterally overlaps the subcollector is designed, for example, as a double layer composed of a doped polysilicon layer and a metal-containing layer. The metal-containing layer consists, for. B. from a metal silicide. The buried collector connection is arranged in a ring around the collector. It is located above the sub-collector. The sub-collector and the collector connection are in contact with each other. The polysilicon layer and the sub-collector are of the same conductivity type as the collector, but of higher conductivity than the collector. This design of the collector connection allows a very low-resistance collector connection. Nevertheless, the collector substrate capacity is kept very low, since, as already mentioned above, a second silicon island for connecting the collector is dispensed with and the collector connection is completely dielectrically insulated from the silicon material with the opposite conductivity type.

Diese Ausführungsform der Erfindung ist besonders geeignet für die Integration in BICMOS-Schaltungen. Bei der Herstellung einer solchen BICMOS-Schaltung können der vergrabene Kollektoran­schluß und die Gatemetallisierungen aus dem gleichen Material bestehen und gleichzeitig hergestellt werden. Über dem ver­grabenen Kollektoranschluß ist eine weitere Isolation vorge­sehen, die in einer BICMOS-Schaltung zum Schutz der CMOS-­Transistoren vor den zur Herstellung der Bipolartransistoren notwendigen Prozeßschritten einsetzbar ist. Da der Kollektor des erfindungsgemäßen Transistors durch selektive Epitaxie her­gestellt wird, läßt er sich mit wenig Aufwand in einen BICMOS-­Prozeß integrieren, wobei die Bipolar-Komponenten unabhängig von den CMOS-Komponenten optimiert werden können.This embodiment of the invention is particularly suitable for integration in BICMOS circuits. In the production of such a BICMOS circuit, the buried collector connection and the gate metallizations can consist of the same material and can be produced at the same time. Further insulation is provided above the buried collector connection, which can be used in a BICMOS circuit to protect the CMOS transistors from the process steps required to produce the bipolar transistors. Since the collector of the transistor according to the invention is produced by selective epitaxy, it can be integrated into a BICMOS process with little effort, the bipolar components being able to be optimized independently of the CMOS components.

Die Aufgabe wird weiterhin gelöst durch ein Herstellverfahren für einen erfindungsgemäßen Bipolartransistor mit folgenden Schritten:

  • a) der Kollektor wird durch selektive Epitaxie auf einem von Isolationen umgebenen Bereich des Substrats hergestellt,
  • b) der Bereich für den Kollektor wird durch eine Spacertechnik definiert in folgenden Schritten:
    • b1) in einer ersten Schicht wird photolithographisch eine erste Öffnung erzeugt, die die Oberfläche einer zweiten Schicht freilegt,
    • b2) die zweite Schicht enthält mindestens eine Isolationsschicht,
    • b3) an den Flanken der ersten Öffnung werden Spacer erzeugt,
    • b4) beim selektiven Rückätzen der Spacer wird in der zweiten Schicht eine zweite Öffnung geätzt, die den Bereich für den Kollektor definiert.
The object is further achieved by a manufacturing method for a bipolar transistor according to the invention with the following steps:
  • a) the collector is produced by selective epitaxy on a region of the substrate surrounded by insulation,
  • b) the area for the collector is defined by a spacer technique in the following steps:
    • b1) a first opening is produced photolithographically in a first layer and exposes the surface of a second layer,
    • b2) the second layer contains at least one insulation layer,
    • b3) spacers are produced on the flanks of the first opening,
    • b4) when the spacers are selectively etched back, a second opening is etched in the second layer, which defines the area for the collector.

Durch Verwendung der Spacertechnik zur Definition des Kollektorbereichs werden Kollektorweiten möglich, die die minimal von der Photolithographie auflösbaren Abstände um zweimal die Spacerbreite unterschreiten.By using the spacer technology to define the collector area, collector widths are possible which are two times smaller than the spacer width that can be resolved by the photolithography.

Beim selektiven Rückätzen der Spacer entsteht eine Stufe.A step occurs when the spacers are selectively etched back.

Der obere Teil der Stufe enthält nach einer möglichen Aus­führungsform eine Polysiliziumschicht, die die selektiv abge­schiedene Basis seitlich kontaktiert. Anstelle der Polysilizium­schicht kann auch beispielsweise eine Silizidschicht verwendet werden. Die Polysiliziumschicht ist herstellungsgemäß und selbst­justiert so angeordnet, daß keine Grenzfläche zwischen dem Kollektor und der Polysiliziumschicht gegeben ist. Auf dem Kollektor wird die Basis durch selektive Epitaxie aufgewachsen, wobei im Bereich der Stufe inaktive Basisbereiche entstehen.In one possible embodiment, the upper part of the step contains a polysilicon layer which laterally contacts the selectively deposited base. Instead of the polysilicon layer, a silicide layer can also be used, for example. The polysilicon layer is manufactured and self-adjusted so that there is no interface between the collector and the polysilicon layer. The base is grown on the collector by selective epitaxy, whereby inactive base areas arise in the area of the step.

Nach Abdecken des Basisanschlusses durch eine weitere Spacer­technik wird der Emitter durch Ausdiffusion aus einer ent­sprechend dotierten weiteren Polysiliziumschicht erzeugt.After the base connection has been covered by a further spacer technique, the emitter is produced by diffusion out of a correspondingly doped further polysilicon layer.

Das beschriebene Herstellungsverfahren für einen erfindungsge­mäßen Bipolartransistor erfolgt selbstjustierend. Lediglich die Lage und Größe der ersten Öffnung werden photolithographisch definiert. Die weiteren Ortsdefinitionen mit Hilfe von Spacer­techniken erfolgen selbstjustiert. In der Spacertechnik wird ausgenutzt, daß die Breite eines Spacers allein von der Dicke der abgeschiedenen Schicht bestimmt wird. Die Spacerbreite ist unabhängig von Justiertoleranzen und Auflösungsproblemen, wie sie in der Photolithographie auftreten.The manufacturing method described for a bipolar transistor according to the invention is self-adjusting. Only the position and size of the first opening are defined photolithographically. The other location definitions with the help of spacer techniques are self-adjusted. In spacer technology, use is made of the fact that the width of a spacer is determined solely by the thickness of the deposited layer. The spacer width is independent of the adjustment tolerances and resolution problems that occur in photolithography.

Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.Further embodiments of the invention emerge from the remaining claims.

Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der Figuren näher erläutert.

  • Fig. 1 zeigt einen erfindungsgemäßen Bipolartransistor.
  • Fig. 2 bis Fig. 16 zeigen Herstellungsschritte für einen er­findungsgemäßen Bipolartransistor.
The invention is explained in more detail below with the aid of an exemplary embodiment and the figures.
  • 1 shows a bipolar transistor according to the invention.
  • 2 to 16 show manufacturing steps for a bipolar transistor according to the invention.

In Fig. 1 ist ein Substrat 1 dargestellt. Das Substrat 1 be­steht z. B. aus schwach p-dotiertem (100) Czochralski-Silizium. In dem Substrat 1 sind Channel-stopper-Bereiche 2 angeordnet. Oberhalb der Channel-stopper-Bereiche 2 sind BOX-Isolationen 3, wie sie z. B. aus K. Kurosowa et al, IEDM Tech. Dig. (1981), S. 384, bekannt sind, angeordnet. Eine mögliche Alternative ist natürlich die Verwendung einer herkömmlichen LOCOS-­Isolation. Zwischen den BOX-Isolationen 3 ist ein n⁺-dotierter Subkollektor 4 angeordnet. Der Subkollektor 4 ist flacher als die BOX-Isolationen 3, die zur Isolation benachbarter Schaltungselemente im Substrat 1 dienen. 1 shows a substrate 1. The substrate 1 consists, for. B. from weakly p-doped (100) Czochralski silicon. Channel stopper regions 2 are arranged in the substrate 1. BOX isolations 3 are located above the channel stopper areas 2, as they e.g. B. from K. Kurosowa et al, IEDM Tech. Dig. (1981), p. 384, are arranged. A possible alternative is, of course, to use conventional LOCOS insulation. An n⁺-doped sub-collector 4 is arranged between the BOX isolations 3. The subcollector 4 is flatter than the BOX isolations 3, which serve to isolate adjacent circuit elements in the substrate 1.

Auf dem Subkollektor 4 ist ein Kollektor 5 angeordnet. Der Kollektor 5 ist z. B. n⁻-dotiert. Der Kollektor 5 ist von Flankenisolationen 6 umgeben. Die Flankenisolationen 6 bestehen z. B. aus einer dünnen Schicht Siliziumnitrid oder Siliziumoxid.A collector 5 is arranged on the sub-collector 4. The collector 5 is e.g. B. n⁻-doped. The collector 5 is surrounded by edge insulation 6. The edge insulation 6 are made, for. B. from a thin layer of silicon nitride or silicon oxide.

Zur Herstellung des Kollektoranschlusses ist eine erste Poly­siliziumschicht 7 vorgesehen. Die erste Polysiliziumschicht 7 ist z. B. n⁺-dotiert. Die erste Polysiliziumschicht 7 umgibt den Kollektor 5 außerhalb der Flankenisolationen 6 ringförmig. Die erste Polysiliziumschicht 7 ist an der Oberfläche des Sub­kollektors 4 und der Boxisolationen 3 angeordnet. Die erste Polysiliziumschicht 7 erstreckt sich mindestens an einer Seite des Kollektors 5 soweit auf die benachbarte Box-Isolation 3, daß dort eine Kontaktierung über ein Kontaktloch möglich ist.A first polysilicon layer 7 is provided for producing the collector connection. The first polysilicon layer 7 is e.g. B. n⁺-doped. The first polysilicon layer 7 surrounds the collector 5 in a ring outside the edge insulation 6. The first polysilicon layer 7 is arranged on the surface of the sub-collector 4 and the box insulation 3. The first polysilicon layer 7 extends at least on one side of the collector 5 to the adjacent box insulation 3 to such an extent that contact is possible via a contact hole.

Auf der ersten Polysiliziumschicht 7 ist eine leitfähige Schicht 8 angeordnet. Die leitfähige Schicht 8 besteht z. B. aus einem Metallsilizid und weist eine Dicke von 80 nm auf. Die leitfähige Schicht 8 bildet mit der ersten Polysilizium­schicht 7 senkrechte Flanken. Die leitfähige Schicht 8 ver­bessert die Leitfähigkeit der ersten Polysiliziumschicht 7. Die erste Polysiliziumschicht 7 und die leitfähige Schicht 8 bilden gemeinsam den Kollektoranschluß.A conductive layer 8 is arranged on the first polysilicon layer 7. The conductive layer 8 consists, for. B. from a metal silicide and has a thickness of 80 nm. The conductive layer 8 forms vertical flanks with the first polysilicon layer 7. The conductive layer 8 improves the conductivity of the first polysilicon layer 7. The first polysilicon layer 7 and the conductive layer 8 together form the collector connection.

Die Oberfläche der Boxisolationen 3, der ersten Polysilizium­schicht 7 und der leitfähigen Schicht 8 sind mit einer ersten Oxidschicht 9 überdeckt. Die erste Oxidschicht 9 schließt in der Höhe mit den Flankenisolationen 6 ab. Die erste Oxidschicht 9 und die Flankenisolationen 6 begrenzen in seitlicher Richtung den aktiven Teil des Kollektors 5.The surface of the box insulation 3, the first polysilicon layer 7 and the conductive layer 8 are covered with a first oxide layer 9. The height of the first oxide layer 9 ends with the flank insulation 6. The first oxide layer 9 and the edge insulation 6 delimit the active part of the collector 5 in the lateral direction.

Auf der ersten Oxidschicht 9 sind eine erste Polysiliziumhilfs­schicht 10 und eine erste Oxidhilfsschicht 11 angeordnet. Die erste Polysiliziumhilfsschicht 10 und die erste Oxidhilfs­schicht 11 werden im Herstellungsverfahren benötigt und haben für den Transistor keine weitere Funktion.A first auxiliary polysilicon layer 10 and a first auxiliary oxide layer 11 are arranged on the first oxide layer 9. The first polysilicon auxiliary layer 10 and the first oxide auxiliary layer 11 are required in the production process and have no further function for the transistor.

Auf der ersten Oxidhilfsschicht 11 ist eine zweite Polysilizium­schicht 12 angeordnet. Die zweite Polysiliziumschicht 12 ist z. B. p⁺-dotiert. Sie bildet den Basisanschluß. Die zweite Polysiliziumschicht 12 ist ringförmig um den aktiven Transistor­bereich angeordnet.A second polysilicon layer 12 is arranged on the first auxiliary oxide layer 11. The second polysilicon layer 12 is e.g. B. p⁺-doped. It forms the basic connection. The second polysilicon layer 12 is arranged in a ring around the active transistor region.

Oberhalb des Kollektors 5 ist die Basis 13 angeordnet. Die Basis 13 ist z. B. p-dotiert. Sie besteht aus einkristallinem Silizium. Die Basis 13 ist umgeben von einem einkristallinen inaktiven Basisbereich 14. Der inaktive Basisbereich 14 ist p⁺-dotiert. Der inaktive Basisbereich 14 stellt die Verbindung zwischen der zweiten Polysiliziumschicht 12 und der Basis 13 her.The base 13 is arranged above the collector 5. The base 13 is e.g. B. p-doped. It consists of single-crystal silicon. The base 13 is surrounded by a single-crystalline inactive base region 14. The inactive base region 14 is p⁺-doped. The inactive base region 14 establishes the connection between the second polysilicon layer 12 and the base 13.

Die zweite Polysiliziumschicht 12 und ein Teil der Oberfläche des inaktiven Basisbereichs 14 sind von einer zweiten Oxid­schicht 15 bedeckt. Die Flanken der zweiten Polysiliziumschicht 12 und des inaktiven Basisbereichs 14 sind von Spacern 16 be­deckt.The second polysilicon layer 12 and part of the surface of the inactive base region 14 are covered by a second oxide layer 15. The flanks of the second polysilicon layer 12 and the inactive base region 14 are covered by spacers 16.

Auf der zweiten Oxidschicht 15 und den Spacern 16, die über dem inaktiven Basisbereich 14 angeordnet sind, ist eine dritte Polysiliziumschicht 17 angeordnet. Die dritte Polysilizium­schicht 17 ist z. B. n±dotiert. Auf der dritten Polysilizium­schicht 17 ist ein Emitterkontakt 19 angeordnet. In der zweiten Oxidschicht 15 ist ein Kontaktloch vorgesehen, das mit einem Basiskontakt 20 aufgefüllt ist. In der ersten Oxidschicht 9 ist ein Kontaktloch geöffnet, das mit einem Kollektorkontakt 21 aufgefüllt ist. Der Kollektorkontakt 21 führt auf die leit­fähige Schicht 8. Der Basiskontakt 20 führt auf die zweite Polysiliziumschicht 12.A third polysilicon layer 17 is arranged on the second oxide layer 15 and the spacers 16, which are arranged above the inactive base region 14. The third polysilicon layer 17 is e.g. B. n ± doped. An emitter contact 19 is arranged on the third polysilicon layer 17. A contact hole is provided in the second oxide layer 15 and is filled with a base contact 20. A contact hole is opened in the first oxide layer 9 and is filled with a collector contact 21. The collector contact 21 leads to the conductive layer 8. The base contact 20 leads to the second polysilicon layer 12.

Die zweite Polysiliziumschicht 12, die den Basisanschluß bildet, und der einkristalline inaktive Basisbereich 14, der ebenfalls Bestandteil des Basisanschlusses ist, sind vollständig von Isolationsstrukturen umgeben: von oben durch die Spacer 16 und die zweite Oxidschicht 15, von unten durch die erste Oxidschicht 9. Der aktive Bereich des Kollektors 5 befindet sich innerhalb der Flankenisolationen 6. Außer oberhalb der Flankenisolation 6, in dem sich ein kleiner Bereich des Kollektors 5 infolge eines epitaktischen Überwachsens in die Basis 13 erstreckt, gibt es keine Berührungspunkte zwischen dem Basisanschluß und dem aktiven Kollektor. Die dritte Polysiliziumschicht 17, aus der der Emitter 18 durch Ausdiffusion erzeugt wird, wird auf die zweite Oxidschicht 15 und die Spacer 16 aufgebracht.The second polysilicon layer 12, which forms the base connection, and the single-crystalline inactive base region 14, which also Is part of the base connection, are completely surrounded by insulation structures: from above through the spacers 16 and the second oxide layer 15, from below through the first oxide layer 9. The active area of the collector 5 is located inside the edge insulation 6. Except above the edge insulation 6, in which a small area of the collector 5 extends into the base 13 due to an epitaxial overgrowth, there are no points of contact between the base connection and the active collector. The third polysilicon layer 17, from which the emitter 18 is produced by out-diffusion, is applied to the second oxide layer 15 and the spacers 16.

Im folgenden wird ein selbstjustierendes Herstellverfahren für den erfindungsgemäßen Transistor beschrieben. Gleiche Merkmale werden mit gleichen Bezugszeichen bezeichnet. Dem Ausführungs­beispiel für das Herstellungsverfahren wird eine 0,4 µm-Photo­lithographie mit einer Justiertoleranz von ca. 0,133 µm zugrunde­gelegt.A self-adjusting manufacturing method for the transistor according to the invention is described below. Identical features are designated with the same reference symbols. The exemplary embodiment for the production process is based on a 0.4 μm photolithography with an adjustment tolerance of approximately 0.133 μm.

In Fig. 2 ist das Substrat 1 dargestellt. In dem Substrat 1, das schwach p-dotiert ist und aus einkristallinem Silizium be­steht, werden die Channel-stopper-Bereiche 2 und die Box­isolationen 3 z. B. nach dem aus K. Kurosowa et al, IEDM Tech. Dig. (1981), S. 384, bekannten Herstellungsverfahren erzeugt. Der Abstand der Kanten der Boxisolationen 3 beträgt 0,9 µm. 2 shows the substrate 1. In the substrate 1, which is weakly p-doped and consists of single-crystal silicon, the channel stopper regions 2 and the box insulation 3 are z. B. from K. Kurosowa et al, IEDM Tech. Dig. (1981), p. 384, known manufacturing processes. The distance between the edges of the box insulation 3 is 0.9 µm.

Es wird ganzflächig eine undotierte erste Polysiliziumschicht 7 mit einer Dicke von z. B. 80 nm abgeschieden (s. Fig. 3) . Die erste Polysiliziumschicht 7 wird mit n-dotierenden Ionen im­plantiert. Auf der ersten Polysiliziumschicht 7 wird die leit­fähige Schicht 8 aufgebracht. Die leitfähige Schicht 8 besteht z. B. aus einem Silizid und weist eine Dicke von z. B. 80 nm auf. Durch Ausdiffusion aus der ersten Polysiliziumschicht 7 in das Substrat zwischen den Boxisolationen 3 wird der Subkollektor 4 erzeugt. Die leitfähige Schicht 8 und die erste Polysiliziumschicht 7 werden so strukturiert, daß sie die Kanten der Boxisolationen 3 sicher überlappen. Mindestens auf einer Seite muß die Überlappung so groß sein, daß eine Kontaktlochätzung seitlich des Subkollektors 4 auf die leit­fähige Schicht 8 möglich ist.There is an undoped first polysilicon layer 7 with a thickness of z. B. 80 nm deposited (see Fig. 3 ). The first polysilicon layer 7 is implanted with n-doping ions. The conductive layer 8 is applied to the first polysilicon layer 7. The conductive layer 8 consists, for. B. from a silicide and has a thickness of z. B. 80 nm. The subcollector 4 is produced by diffusion out of the first polysilicon layer 7 into the substrate between the box insulations 3. The conductive layer 8 and the first polysilicon layer 7 are structured such that they securely overlap the edges of the box insulation 3. At least on one side the overlap must be so large that a contact hole etching on the side of the sub-collector 4 on the conductive layer 8 is possible.

Auf die Oberfläche der sich ergebenden Struktur wird ganzflächig die erste Oxidschicht 9 aufgebracht (s. Fig. 4). Die erste Oxidschicht 9 wird in einer Dicke von z. B. 200 nm abgeschieden. Auf die erste Oxidschicht 9 wird die erste Polysiliziumhilfs­schicht 10 aufgebracht. Die erste Polysiliziumhilfsschicht 10 wird in einer Dicke von z. B. 30 nm aufgebracht. Sie ist dotiert oder undotiert. Auf die erste Polysiliziumhilfsschicht 10 wird die erste Oxidhilfsschicht 11 in einer Dicke von z. B. 20 nm aufgebracht. Auf die erste Oxidhilfsschicht 11 wird die zweite Polysilizumschicht 12 aufgebracht. Die zweite Polysilizium­schicht 12 weist eine Dicke von z. B. 150 nm auf. Die zweite Polysiliziumschicht 12 wird mit p-dotierenden Atomen implantiert. Auf der zweiten Polysiliziumschicht 12 wird die zweite Oxidschicht 15 ganzflächig in einer Dicke von z. B. 150 nm abgeschieden. Auf der zweiten Oxidschicht 15 wird eine zweite Polysiliziumhilfsschicht 22 in einer Dicke von z. B. 30 nm erzeugt. Auf der zweiten Polysiliziumhilfsschicht 22 wird eine zweite Oxidhilfsschicht 23 in einer Dicke von z. B. 80 nm erzeugt.The first oxide layer 9 is applied to the entire surface of the surface of the resulting structure (see FIG. 4 ). The first oxide layer 9 is z. B. 200 nm deposited. The first auxiliary polysilicon layer 10 is applied to the first oxide layer 9. The first polysilicon auxiliary layer 10 is z. B. 30 nm applied. It is endowed or undoped. On the first polysilicon auxiliary layer 10, the first oxide auxiliary layer 11 is z. B. 20 nm applied. The second polysilicon layer 12 is applied to the first auxiliary oxide layer 11. The second polysilicon layer 12 has a thickness of z. B. 150 nm. The second polysilicon layer 12 is implanted with p-doping atoms. On the second polysilicon layer 12, the second oxide layer 15 is covered over the entire area in a thickness of z. B. 150 nm deposited. On the second oxide layer 15, a second auxiliary polysilicon layer 22 in a thickness of z. B. 30 nm. On the second polysilicon auxiliary layer 22, a second oxide auxiliary layer 23 is z. B. 80 nm.

Nach einer Phototechnik werden die zweite Oxidhilfsschicht 23, die zweite Polysiliziumhilfsschicht 22, die zweite Oxidschicht 15, die zweite Polysiliziumschicht 12 und die erste Oxidhilfs­schicht 11 mit Trockenätzschritten strukturiert, so daß eine erste Öffnung 24 entsteht. Die erste Öffnung 24 ist vollständig oberhalb des Subkollektors 4 angeordnet (s. Fig. 5).According to a photo technique, the second auxiliary oxide layer 23, the second auxiliary polysilicon layer 22, the second oxide layer 15, the second polysilicon layer 12 and the first auxiliary oxide layer 11 are structured with dry etching steps, so that a first opening 24 is formed. The first opening 24 is arranged completely above the sub-collector 4 (see FIG. 5 ).

Auf die zweite Oxidhilfsschicht 23 wird ganzflächig eine 150 nm dicke Oxidschicht abgeschieden. Diese wird anisotrop zurückge­ätzt, so daß an den Seitenwänden der ersten Öffnung 24 erste Oxidspacer 25 entstehen (s. Fig. 6). Die ersten Oxidspacer 25 haben die Funktion, die Fläche, an der später die Basis 13 herge­stellt wird, und die Fläche, an der später der Kollektor 5 her­gestellt wird, selbstjustierend und zueinander gleich einzustellen.A 150 nm thick oxide layer is deposited over the entire surface of the second auxiliary oxide layer 23. This is etched back anisotropically, so that first oxide spacers 25 are formed on the side walls of the first opening 24 (see FIG. 6 ). The first oxide spacers 25 have the function of adjusting the area on which the base 13 is later manufactured and the area on which the collector 5 is made later in a self-adjusting manner and equal to one another.

Mit einem weiteren Trockenätzschritt wird am Boden der ersten Öffnung 24 die erste Polysiliziumhilfsschicht 10 entfernt (s. Fig. 7).With a further dry etching step, the first auxiliary polysilicon layer 10 is removed at the bottom of the first opening 24 (see FIG. 7 ).

In die erste Oxidschicht 9 wird mit Hilfe eines selektiven Ätz­schrittes eine zweite Öffnung 26 geätzt. Die selektive Ätzung entfernt das Siliziumoxid, greift jedoch Polysilizium und Metallsilizid Stoffe nicht oder kaum an. Als Ätzmittel ist z. B. CHF₃ + O₂ geeignet. Die zweite Öffnung 26 reicht bis auf die leitfähige Schicht 8, die wegen der Selektivität der Ätzung nicht angegriffen wird (s. Fig. 8). In diesem selektiven Ätzschritt werden gleichzeitig die zweite Oxidhilfsschicht 23, die ersten Oxidspacer 25 sowie der unter den ersten Oxidspacern 25 liegende Teil der ersten Oxidhilfsschicht 11 entfernt. Da­bei wirkt die zweite Polysiliziumhilfsschicht 22 als Ätzstopp unter der zweiten Oxidhilfsschicht 23. Die erste Polysilizium­hilfsschicht 10 wirkt als Ätzstopp unter der ersten Oxidhilfs­schicht 11.A second opening 26 is etched into the first oxide layer 9 using a selective etching step. The selective etching removes the silicon oxide, but does not or hardly attacks polysilicon and metal silicide substances. As an etchant such. B. CHF₃ + O₂ suitable. The second opening 26 extends to the conductive layer 8, which is not attacked because of the selectivity of the etching (see FIG. 8 ). In this selective etching step, the second oxide auxiliary layer 23, the first oxide spacers 25 and the part of the first oxide auxiliary layer 11 lying under the first oxide spacers 25 are simultaneously removed. The second polysilicon auxiliary layer 22 acts as an etch stop under the second oxide auxiliary layer 23. The first polysilicon auxiliary layer 10 acts as an etch stop under the first oxide auxiliary layer 11.

Die Lage und die Ausmaße der zweiten Öffnung 26 sind durch die Form der ersten Oxidspacer 25 bestimmt. Die Breite der ersten Oxidspacer 25 ist über die Schichtdicke der Oxidschicht ein­stellbar, aus der die ersten Oxidspacer 25 durch anisotropes Rückätzen entstehen. Die Lage und die Abmessung der zweiten Öffnung 26 werden daher selbstjustierend, d. h. ohne Einsatz einer Phototechnik, festgelegt. Dabei kann die Weite der zweiten Öffnung kleiner als das Auflösungsvermögen der Lithographie sein.The position and the dimensions of the second opening 26 are determined by the shape of the first oxide spacer 25. The width of the first oxide spacers 25 can be adjusted via the layer thickness of the oxide layer from which the first oxide spacers 25 are formed by anisotropic etching back. The position and the dimension of the second opening 26 are therefore self-adjusting, i. H. without using a photo technology. The width of the second opening can be smaller than the resolution of the lithography.

Mit einem Trockenätzschritt wird am Boden der zweiten Öffnung 26 zunächst die leitfähige Schicht 8 und dann die darunter­liegende erste Polysiliziumschicht 7 entfernt. Damit ist im Bereich der zweiten Öffnung 26 die Oberfläche des Subkollektors 4 freigelegt (s. Fig. 9). In diesem Trockenätzschritt wird gleichzeitig die zweite Polysiliziumhilfsschicht 22 sowie die freiliegenden Anteile der ersten Polysiliziumhilfsschicht 10 entfernt.With a dry etching step, the conductive layer 8 is removed at the bottom of the second opening 26 and then the first polysilicon layer 7 located below it. The surface of the sub-collector 4 is thus exposed in the region of the second opening 26 (see FIG. 9 ). In this dry etching step, the second polysilicon auxiliary layer 22 and the exposed portions of the first polysilicon auxiliary layer 10 are removed at the same time.

An den Wänden der ersten Öffnung 24 und der zweiten Öffnung 26 werden im folgenden Flankenisolationen 6 erzeugt (s. Fig. 10). Dazu wird ganzflächig eine dünnen Isolationsschicht aus z. B. Siliziumoxid oder Siliziumnitrid hergestellt, die durch an­isotropes Ätzen auf der zweiten Oxidschicht 15, der ersten Oxidschicht 9 und der Oberfläche des vergrabenen Bereichs 4 wieder entfernt wird.In the following, flank insulation 6 is produced on the walls of the first opening 24 and the second opening 26 (see FIG. 10 ). For this purpose, a thin insulation layer made of z. B. silicon oxide or silicon nitride, which is removed by anisotropic etching on the second oxide layer 15, the first oxide layer 9 and the surface of the buried region 4 again.

Die zweite Öffnung 26 wird mit n-leitendem Silizium mit einer Dotierung von 1x 10¹⁶ cm⁻³ selektiv in einem Epitaxiereaktor aufgefüllt. Dadurch entsteht der Kollektor 5. Bei der selektiven Epitaxie wächst auf einer einkristallinen Unterlage, hier der freigelegten Oberfläche des Subkollektors 4, eine ein­kristalline Schicht auf. Die Flankenisolationen 6 verhindern dabei die Nukleation von Siliziumatomen an der ersten Poly­siliziumschicht 7 und der zweiten Polysiliziumschicht 12. Steht für den Basisanschluß 12 und den aus der ersten Polysilizium­schicht 7 und der leitfähigen Schicht 8 bestehenden Kollektor­anschluß ein geeignetes Material zur Verfügung, an dem keine Nukleation von Siliziumatomen während der selektiven Epitaxie stattfindet, kann auf diese Flankenisolationen verzichtet werden. Für das weitere Herstellverfahren ist es günstig, bei der selektiven Epitaxie ein geringes Überwachsen der Kanten der ersten Öffnung 24 vorzusehen.The second opening 26 is filled with n-type silicon with a doping of 1x 10¹⁶ cm⁻³ selectively in an epitaxial reactor. This creates the collector 5. In the case of selective epitaxy, a single-crystalline layer grows on a single-crystalline base, here the exposed surface of the sub-collector 4. The flank insulation 6 prevent the nucleation of silicon atoms on the first polysilicon layer 7 and the second polysilicon layer 12. If a suitable material is available for the base connection 12 and the collector connection consisting of the first polysilicon layer 7 and the conductive layer 8, on which no nucleation of Silicon atoms take place during the selective epitaxy, this side insulation can be dispensed with. For the further manufacturing process, it is favorable to provide for a slight overgrowth of the edges of the first opening 24 in the selective epitaxy.

Mit einer naßchemischen Ätzung wird der freiliegende Teil der Flankenisolationen 6 an den Wänden der ersten Öffnung 24 ent­fernt. Dadurch wird die zweite Polysiliziumschicht 12 im Be­reich der ersten Öffnung 24 freigelegt (s. Fig. 12).The exposed part of the edge insulation 6 on the walls of the first opening 24 is removed with a wet chemical etching. This exposes the second polysilicon layer 12 in the region of the first opening 24 (see FIG. 12 ).

In die erste Öffnung 24 werden auf die Oberfläche des Kollektors 5 durch selektive Epitaxie in einem Epireaktor die aktive Basis 13 sowie inaktive Basisbereiche 14 abgeschieden (s. Fig. 13). Die Schichtdicke der abgeschiedenen Basis 13 beträgt z. B. 80 nm. Die Basis 13 ist p-dotiert mit einer Dotierung von 1 x 10¹⁹ cm⁻³. Da bei der selektiven Epitaxie zur Herstellung des Kollektors 5 die Kanten der ersten Öffnung 24 überwachsen wurden, erfolgt die selektive Epitaxie zur Herstellung der aktiven Basis 13 auf einer zusammenhängenden Kristallfläche. Dieses wirkt sich günstig auf die Kristallstruktur aus. Bei der selektiven Epitaxie findet auch eine Kristallisation aus­gehend von den freiliegenden Flanken der zweiten Polysilizium­schicht 12 statt. In diesem Bereich ist mit Korngrenzen zu rechnen. Das wirkt sich jedoch nicht ungünstig auf den Betrieb des Transistors aus, da die Korngrenzen ausschließlich in den inaktiven Basisbereichen 14 liegen und später mit Spacern 16a abgedeckt werden.In the first opening 24, the active base 13 and inactive base regions 14 are deposited on the surface of the collector 5 by selective epitaxy in an epireactor (see FIG. 13 ). The layer thickness of the deposited base 13 is z. B. 80 nm. The base 13 is p-doped with a doping of 1 x 10¹⁹ cm⁻³. Since the edges of the first opening 24 overgrow in the selective epitaxy for producing the collector 5 , the selective epitaxy takes place to produce the active base 13 on a coherent crystal surface. This has a favorable effect on the crystal structure. In the case of selective epitaxy, crystallization also takes place starting from the exposed flanks of the second polysilicon layer 12. Grain boundaries are to be expected in this area. However, this does not have an adverse effect on the operation of the transistor, since the grain boundaries lie exclusively in the inactive base regions 14 and are later covered with spacers 16a.

Nach einer Phototechnik werden die zweite Oxidschicht 15, die zweite Polysiliziumschicht 12, die erste Oxidhilfsschicht 11 und die erste Polysiliziumhilfsschicht 10 strukturiert. Die Strukturierung erfolgt so, daß mindestens an einer Seite des aktiven Transistorbereichs die zweite Polysiliziumschicht 12 weit genug auf die erste Oxidschicht 9 hinausreicht, daß hier eine Kontaktlochätzung möglich ist. (s. Fig. 14)The second oxide layer 15, the second polysilicon layer 12, the first oxide auxiliary layer 11 and the first polysilicon auxiliary layer 10 are structured according to a photo technique. The structuring takes place in such a way that at least on one side of the active transistor region the second polysilicon layer 12 extends far enough onto the first oxide layer 9 that contact hole etching is possible here. (see Fig. 14 )

Zur Herstellung von Spacern 16 wird eine weitere Oxidschicht in einer Dicke von z. B. 150 nm abgeschieden und mit einem anisotropen Trockenätzschritt zurückgeätzt. Die Innenspacer 16a (s. Fig. 15) führen zu einer Selbstjustierung des Emitter/­Basis-Komplexes. Sie verlegen eventuell am Basisrand entstandene Korngrenzen in inaktive Transistorgebiete. Außerdem liegen diese selbstjustierend, d. h. ohne Einsatz einer Phototechnik, hergestellte Innenspacer 16a vollständig im inaktiven Transistorgebiet. Sie verbrauchen keinen Platz von dem aktiven Transistorgebiet. Ihre Herstellung liefert daher keine zu­sätzlichen Beiträge zur Basis/Kollektor-Kapazität.To produce spacers 16, a further oxide layer in a thickness of z. B. 150 nm deposited and etched back with an anisotropic dry etching step. The inner spacers 16a (see FIG. 15 ) lead to self-adjustment of the emitter / base complex. They move grain boundaries that may have formed at the base edge into inactive transistor regions. In addition, these inner spacers 16a, which are produced in a self-adjusting manner, that is to say without using a photo technology, lie entirely in the inactive transistor region. They do not consume any space from the active transistor area. Their manufacture therefore does not make any additional contributions to the base / collector capacity.

Auf die Oberfläche der Struktur wird ganzflächig eine dritte Polysiliziumschicht 17 aufgebracht (s. Fig. 16). Die Schicht­dicke der aufgebrachten dritten Polysiliziumschicht 17 beträgt z. B. 100 nm. Es folgt eine Implantation mit n-dotierenden Ionen in die dritte Polysiliziumschicht 17. Anschließend wird die dritte Polysiliziumschicht 17 mit einer unkritischen Photo­ technik so strukturiert, daß sie die aktive Basis 13 und die inaktiven Basisbereiche 14 überlappt. Der Emitter 18 wird durch Ausdiffusion aus der dritten Polysiliziumschicht 17 er­zeugt. Der Emitter 18 wird z. B. 30 nm in das einkristalline Silizium ausgetrieben.A third polysilicon layer 17 is applied to the entire surface of the structure (see FIG. 16 ). The layer thickness of the applied third polysilicon layer 17 is, for. B. 100 nm. There follows an implantation with n-doping ions in the third polysilicon layer 17. Then the third polysilicon layer 17 with an uncritical photo technology structured so that it overlaps the active base 13 and the inactive base regions 14. The emitter 18 is produced by diffusion out of the third polysilicon layer 17. The emitter 18 is e.g. B. 30 nm in the single crystal silicon.

Nach einer Phototechnik werden die Kontaktlöcher für den Basisanschluß in der zweiten Oxidschicht 15 und für den Kollektoranschluß in der ersten Oxidschicht 9 geöffnet. Es folgt die Metallisierung des Emitterkontaktes 19, des Basis­kontaktes 20 und des Kollektorkontaktes 21. Die sich ergebende fertige Transistorstruktur entspricht der in Fig. 1 gezeigten.According to a photo technique, the contact holes for the base connection in the second oxide layer 15 and for the collector connection in the first oxide layer 9 are opened. The emitter contact 19, the base contact 20 and the collector contact 21 are then metallized. The resulting finished transistor structure corresponds to that shown in FIG. 1.

Das geschilderte Herstellverfahren für einen npn-Bipolar­transistor läßt sich ohne weiteres auf den Fall eines pnp-Bi­polartransistors übertragen.The manufacturing method described for an npn bipolar transistor can be readily transferred to the case of a pnp bipolar transistor.

Eine Variante des Herstellverfahrens ergibt sich dadurch, daß die einkristallinen Bereiche für die Basis und den Kollektor in einem selektiven Epitaxieschritt hergestellt werden und die Basis anschließend durch Ionenimplantation erzeugt wird.A variant of the production process results from the fact that the single-crystalline regions for the base and the collector are produced in a selective epitaxial step and the base is then produced by ion implantation.

Da die aktiven Transistorgebiete in dem erfindungsgemäßen Ver­fahren ausschließlich in Bereichen liegen, die durch selektive Epitaxie hergestellt wurden, eignet sich dieses Verfahren zur Integration in einen BICMOS-Prozeß. In einem solchen BICMOS-­Prozeß erfolgt die Herstellung der ersten Polysilizium­schicht 7 und der leitfähigen Schicht 8 nach der Kanalimplantation. Es ist vorteilhaft für die Gatemetallisierung ebenfalls diese beiden Schichten vorzusehen. Dadurch kann eine Maske einge­spart werden. Mit der ersten Oxidschicht 9 werden in einem BICMOS-Prozeß die schon fertig prozessierten CMOS-Transistoren abgedeckt.Since the active transistor regions in the method according to the invention lie exclusively in regions which were produced by selective epitaxy, this method is suitable for integration into a BICMOS process. In such a BICMOS process, the first polysilicon layer 7 and the conductive layer 8 are produced after the channel implantation. It is also advantageous to provide these two layers for the gate metallization. This can save a mask. The already processed CMOS transistors are covered with the first oxide layer 9 in a BICMOS process.

Die Integration des erfindungsgemäßen Herstellverfahrens in ein BICMOS-Herstellverfahren erlaubt eine unabhängige Optimierung der Bipolar- sowie der CMOS-Komponenten.The integration of the manufacturing method according to the invention into a BICMOS manufacturing method allows an independent optimization of the bipolar and the CMOS components.

Claims (10)

1. Bipolartransistor mit folgenden Merkmalen:
der aktive Transistorbereich (5, 13, 18) wird durch Isolations­strukturen (16a, 9, 6) definiert, die auf dem Emitter (18) und auf dem Kollektoranschluß (7, 8) jeweils auf der der Basis (13) abgewandten Seite angeordnet sind und die den Stromfluß durch den aktiven Transistor (5, 13, 18) begrenzen.1. Bipolar transistor with the following features:
the active transistor region (5, 13, 18) is defined by insulation structures (16a, 9, 6) which are arranged on the emitter (18) and on the collector terminal (7, 8) on the side facing away from the base (13) and which limit the current flow through the active transistor (5, 13, 18). 2. Bipolartranistor nach Anspruch 1,
dadurch gekennzeichnet, daß die auf der Emitteroberfläche und der Kollektoroberfläche durch die Isolationsstrukturen (6, 16a, 9) definierten aktiven Flächen gleich groß sind und einander gegenüberliegen.2. Bipolar transistor according to claim 1,
characterized in that the active areas defined on the emitter surface and the collector surface by the insulation structures (6, 16a, 9) are of the same size and lie opposite one another. 3. Bipolartransistor nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß die aktive Basis (13) und die Kollektorfläche gleich groß sind.3. Bipolar transistor according to claim 1 or 2,
characterized in that the active base (13) and the collector area are the same size. 4. Bipolartransistor nach einem der Ansprüche 1 bis 3,
gekennzeichnet durch folgende Merkmale: a) die Basis (13) ist mit einem Basisanschluß (12) versehen, der die Basis (13) seitlich kontaktiert und ringförmig um­gibt, b) der Basisanschluß (12) und durch Ausdiffusion aus dem Basis­anschluß (12) gebildete, inaktive Basisbereiche (14) sind zwischen den den aktiven Transistorbereich (5, 13, 18) de­finierenden Isolationsstrukturen (6, 9, 16a) angeordnet, so daß die Grenzfläche zwischen dem Basisanschluß (12) und dem Kollektor (5) vollständig vermieden wird und daß ein Kontakt zwischen dem inaktiven Basisbereich (14) und dem Kollektor (5) minimiert wird. 4. Bipolar transistor according to one of claims 1 to 3,
characterized by the following features: a) the base (13) is provided with a base connection (12) which contacts the base (13) laterally and surrounds it in a ring shape, b) the base connection (12) and inactive base regions (14) formed by diffusion from the base connection (12) are arranged between the insulation structures (6, 9, 16a) defining the active transistor region (5, 13, 18), so that the Interface between the base connection (12) and the collector (5) is completely avoided and that contact between the inactive base region (14) and the collector (5) is minimized. 5. Bipolartransistor nach Anspruch 4,
gekennzeichnet durch folgende Merkmale: a) die unterhalb des Basisanschlusses (12) angeordnete Isolations­struktur (9) überragt den Basisanschluß (12) an der dem aktiven Transistor benachbarten Seite um einen durch eine Spacertechnik selbstjustierten Bereich, b) die inaktiven Basisbereiche (14) sind auf dem durch eine Spacertechnik selbstjustierten Bereich angeordnet. 5. Bipolar transistor according to claim 4,
characterized by the following features: a) the insulation structure (9) arranged below the base connection (12) projects beyond the base connection (12) on the side adjacent to the active transistor by an area which is self-aligned by means of a spacer technique, b) the inactive base regions (14) are arranged on the region which is self-aligned by means of a spacer technique. 6. Bipolartransistor nach Anspruch 4 oder 5,
gekennzeichnet durch folgende Merkmale: a) unter dem Kollektor (5) ist ein Subkollektor (4) vorgesehen, der den Kollektor (5) sowie die den aktiven Bereich (5, 13, 18) begrenzende Isolationsstruktur (6) seitlich überlappt, b) der Kollektor (5) ist mit einem vergrabenen Kollektoranschluß (7, 8) aus einem niederohmigen, leitfähigen Material ver­sehen, c) der Kollektoranschluß (7, 8) ist ringförmig um den Kollektor (5) oberhalb des Subkollektors (4) angeordnet, d) der Subkollektor (4) und der Kollektoranschluß (7, 8) stehen miteinander in Kontakt, e) der Subkollektor (4) ist von demselben Leitfähigkeitstyp wie der Kollektor (5) jedoch von höherer Leitfähigkeit als der Kollektor (5), f) der Kollektoranschluß (7, 8) verläuft zum größten Teil über den Subkollektor (4) im Substrat (1) umgebende Isolationen (3) und wird oben von den unter dem Basisanschluß (12) und den inaktiven Basisbereichen (14) angeordneten Isolations­strukturen (9) bedeckt, g) seitlich des aktiven Transistorbereiches (5, 13, 18) trifft ein mit einer Metallisierung gefülltes Kontaktloch (21) auf den vergrabenen Kollektoranschluß (7, 8). 6. Bipolar transistor according to claim 4 or 5,
characterized by the following features: a) under the collector (5) there is a sub-collector (4) which laterally overlaps the collector (5) and the insulation structure (6) delimiting the active region (5, 13, 18), b) the collector (5) is provided with a buried collector connection (7, 8) made of a low-resistance, conductive material, c) the collector connection (7, 8) is arranged in a ring around the collector (5) above the subcollector (4), d) the sub-collector (4) and the collector connection (7, 8) are in contact with one another, e) the sub-collector (4) is of the same conductivity type as the collector (5) but of higher conductivity than the collector (5), f) the collector connection (7, 8) runs for the most part via the sub-collector (4) in the substrate (1) surrounding insulation (3) and is above the insulation structures arranged under the base connection (12) and the inactive base areas (14) ( 9) covered, g) to the side of the active transistor region (5, 13, 18), a contact hole (21) filled with a metallization meets the buried collector connection (7, 8). 7. Bipolartransistor nach Anspruch 6,
dadurch gekennzeichnet, daß der Kollektoranschluß (7, 8) mindestens eine Schicht bestehend aus dotiertem Polysilizium (7) oder aus Silizid (8) enthält.7. bipolar transistor according to claim 6,
characterized in that the collector connection (7, 8) contains at least one layer consisting of doped polysilicon (7) or of silicide (8). 8. Herstellverfahren für einen Bipolartransistor nach einem der Ansprüche 1 bis 7 mit folgenden Schritten: a) der Kollektor (5) wird durch selektive Epitaxie auf einem von Isolationen (3) umgebenen Bereich (4) eines Substrats (1) hergestellt, b) der Bereich für den Kollektor (5) wird durch eine Spacer­technik definiert in folgenden Schritten:
b1) in einer ersten Schicht (10, 11, 12, 15) wird photolitho­graphisch eine erste Öffnung (24) erzeugt, die die Ober­fläche einer zweiten Schicht (9) freilegt,
b2) die zweite Schicht (9) enthält mindestens eine Isolations­schicht (9),
b3) an den Flanken der ersten Öffnung (24) werden Spacer (25) erzeugt,
b4) beim selektiven Rückätzen der Spacer (25) wird in der zweiten Schicht (9) eine zweite Öffnung (26) geätzt, die den Bereich für den Kollektor (5) definiert. 8. Manufacturing method for a bipolar transistor according to one of claims 1 to 7 with the following steps: a) the collector (5) is produced by selective epitaxy on an area (4) of a substrate (1) surrounded by insulation (3), b) the area for the collector (5) is defined by a spacer technique in the following steps:
b1) in a first layer (10, 11, 12, 15) a first opening (24) is produced photolithographically, which exposes the surface of a second layer (9),
b2) the second layer (9) contains at least one insulation layer (9),
b3) spacers (25) are produced on the flanks of the first opening (24),
b4) during the selective etching back of the spacers (25), a second opening (26) is etched in the second layer (9), which defines the area for the collector (5). 9. Herstellverfahren nach Anspruch 8,
gekennzeichnet durch folgende Schritte: a) auf dem Kollektor (5) werden in der ersten Öffnung (24) durch selektive Epitaxie die Basis (13) und die inaktiven Basisbe­reiche (14) hergestellt, b) die erste Schicht (10, 11, 12, 15) enthält mindestens eine niederohmige, leitfähige Schicht (12), die einen seitlichen Basisanschluß zur Basis (13) bildet. 9. Manufacturing method according to claim 8,
characterized by the following steps: a) the base (13) and the inactive base regions (14) are produced in the first opening (24) by selective epitaxy on the collector (5), b) the first layer (10, 11, 12, 15) contains at least one low-resistance, conductive layer (12) which forms a lateral base connection to the base (13). 10. Herstellverfahren nach Anspruch 9,
gekennzeichnet durch folgende Schritte: a) nach Herstellung der Basis (13) und der inaktiven Basisbe­reiche (14) wird auf der ersten Schicht (10, 11, 12, 15) eine Isolationsschicht erzeugt und anisotrop rückgeätzt, so daß an den Flanken der ersten Öffnung (24) Innenspacer (16a) entstehen, b) nach Erzeugen einer entsprechend dotierten Polysilizium­schicht (17) wird der Emitter (18) durch Ausdiffusion aus der entsprechend dotierten Polysiliziumschicht (17) er­zeugt. 10. Manufacturing method according to claim 9,
characterized by the following steps: a) after the base (13) and the inactive base regions (14) have been produced, an insulation layer is produced on the first layer (10, 11, 12, 15) and anisotropically etched back, so that on the flanks of the first opening (24) inner spacers ( 16a) arise, b) after producing a correspondingly doped polysilicon layer (17), the emitter (18) is produced by diffusion out of the correspondingly doped polysilicon layer (17).
EP89117579A 1989-09-22 1989-09-22 Method of making a bipolar transistor having a reduced base-collector capacitance Expired - Lifetime EP0418421B1 (en)

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