EP0407642A1 - Buffer memory arrangement - Google Patents

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Publication number
EP0407642A1
EP0407642A1 EP89112871A EP89112871A EP0407642A1 EP 0407642 A1 EP0407642 A1 EP 0407642A1 EP 89112871 A EP89112871 A EP 89112871A EP 89112871 A EP89112871 A EP 89112871A EP 0407642 A1 EP0407642 A1 EP 0407642A1
Authority
EP
European Patent Office
Prior art keywords
flip
output
flop
input
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP89112871A
Other languages
German (de)
French (fr)
Inventor
Niall Dr.-Ing. O'higgins
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to EP89112871A priority Critical patent/EP0407642A1/en
Publication of EP0407642A1 publication Critical patent/EP0407642A1/en
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register

Definitions

  • the invention relates to a continuous storage arrangement according to the preamble of patent claim 1.
  • Such a continuous storage arrangement is already known (US Pat. No. 3,953,838).
  • the individual register stages for the forwarding of the binary signal sequence which are operated asynchronously, each have a pulse generator in the form of a monostable flip-flop and a separate state flip-flop for controlling the forwarding of the binary signal sequence.
  • the register stages used for forwarding the binary signal sequence are designed as state-controlled flip-flops, each of which is preceded by a switch arrangement. This switch arrangement is controlled with the occurrence of a pulse at the output of the assigned monostable multivibrator in order to supply the respective register stage with a binary signal which has just been stored in the immediately preceding register stage.
  • the disadvantage of the known flow memory arrangement is that, on the one hand, a relatively high circuit complexity is required for the individual control devices and, on the other hand, the use of monostable flip-flops for the control of the individual register stages causes large runtime fluctuations in the forwarding of binary signals from register stage to register stage, which can occur are sometimes undesirable.
  • the voltage drop across the switch arrangements connected to the individual register stages can also have a disruptive effect for specific applications of the flow storage arrangement.
  • the advantage of the invention is that, on the one hand, an edge-controlled status flip-flop is provided in each of the control devices, which is used at the same time for delivering control signals to the register stage assigned to the respective control device, and on the other hand, all status flip-flops are controlled synchronously by providing a control clock pulse train.
  • the transit time of a binary signal through the pass memory arrangement is only determined by the number of register stages belonging to the pass memory arrangement and the repetition frequency of the control clock pulses.
  • FIG. 1 shows a continuous storage arrangement for the recording and forwarding of a binary signal sequence having a multiplicity of binary signals.
  • Such a continuous storage arrangement is also referred to as a "first-in-first-out" storage arrangement.
  • Binary signals occurring one after the other are recorded via an input E according to the specification, together with reception clock pulses ET occurring with these binary signals.
  • the forwarding of initially buffered binary signals then takes place via an output A under the control of transmit clock pulses AT, which may have a phase position that differs from the phase position of the receive clock pulses.
  • Such a continuous storage arrangement can thus be used, for example, in data transmission devices in order to compensate for the phase jitter or "wander" occurring between an internal processing cycle and the external transmission cycle for the further processing of data signals transmitted via a transmission system synchronously with a transmission cycle.
  • the continuous storage arrangement shown in FIG. 1 has a plurality of edge-controlled register stages DFF1 to DFFn connected in a chain, which in the present exemplary embodiment are designed as D flip-flops.
  • the D flip-flop DFF1 is associated with an input stage and receives the aforementioned binary signal sequence at its D input.
  • An output labeled Q of this D flip-flop is the D-on gear of the subsequent D flip-flop, ie the D flip-flop DFF2.
  • the subsequent D flip-flops up to the D flip-flop DFFn are connected in a corresponding manner.
  • An output Q of this D flip-flop is connected to a D input of a further D flip-flop FF5 connected on the output side to the aforementioned output A.
  • the two last-mentioned D flip-flops are associated with an output stage of the passage memory arrangement.
  • Each of the aforementioned D flip-flops is individually assigned a control device, which, as will be explained below, are connected in a chain. According to their assignment to the individual D flip-flops, these are designated ST1 to STn.
  • These control devices are each connected via an output to a clock signal input CL of the assigned D-flip-flop.
  • the connecting lines provided for this purpose are designated S1 to Sn according to their belonging to the control devices ST1 to STn.
  • the control devices ST1 to STn each have three inputs. At a first input, these are acted upon synchronously with a control clock pulse sequence MT, the individual control clock pulses of which occur at a sequence frequency that is significantly higher than the sequence frequency of the receive clock pulses ET. Via a second control input, the control device ST1 is connected via a line SE to an input synchronization device ETS, to which the control clock pulse sequence MT just mentioned and the receive clock pulses ET are supplied.
  • the second input of each of the other control devices (ST2 to STn) is connected to the output of the immediately preceding control device.
  • the third input of the control devices ST1 to STn-1 is finally connected to the output of the immediately following control device.
  • the third input is connected to the output SA of an output synchronization device ATS, which has the control clock pulse sequence MT on the input side and the already mentioned transmission clock pulses AT are supplied.
  • the output SA of this output synchronization device is also connected to a clock signal input of the D flip-flop FF5 already mentioned.
  • the input stage mentioned above is otherwise formed from the D flip-flop DFF1, the control device ST1 assigned to it and the input synchronization device ETS.
  • the current state of the assigned D-flip-flop DFF1 to DFFn is stored in each of the control devices ST1 to STn, ie there is an indication in each of the control devices whether the associated D-flip-flop is currently occupied by a binary signal of the binary signal sequence or not.
  • a reception clock pulse ET occurs, an output pulse is fed from the input synchronization device ETS to the control device ST1, the pulse width of which corresponds to the period of a control clock pulse of the control clock pulse sequence MT.
  • the relevant display of a busy state is the following control device, ie. H. the control device ST2. If there is an indication of a free state for the D flip-flop DFF2 in this control device, this display is changed to a display of an occupied state and the D-flip-flop DFF2 from the control device ST2 a pulse edge caused by the display change as a control signal via line S2 fed. The occurrence of this pulse edge causes, on the one hand, the binary signal stored up to this point in time in the D flip-flop DFF1 to be transferred to the D flip-flop DFF2 and, on the other hand, the display of a busy state stored in the control device ST1 to indicate an idle state for the D -Tilting level DFF1 is changed. From this point on, this flip-flop is then available again for the reception of another binary signal. This process is then continued from control device to control device, so that the individual binary signals pass through the D flip-flops DFF1 to DFFn one after the other.
  • the synchronizing devices ETS and ATS shown in FIG. 1 each have two edge-controlled D flip-flops FF1 and FF2 or FF3 and FF4 connected in chain.
  • the D flip-flops FF1 and FF3 forming the input of the two synchronization devices are acted upon by the receive clock pulses ET and the transmit clock pulses AT. With a non-inverting output Q, these two D flip-flops are connected to the D input of the subsequent D flip-flop FF2 or FF4. All D flip-flops of the two synchronizing devices are also supplied with the control clock pulse sequence MT synchronously via a separate clock signal input CL.
  • the output of the input synchronization device ETS is formed by an AND gate G1, which has an inverting output on the input side Q and the D input of the D flip-flop FF2 is connected.
  • the output of the output synchronization device ATS is formed by an OR gate G2. This OR gate is on the input side of an inverting output Q and connected to the D input of the D flip-flop FF4.
  • the input synchronization device ETS emits an output pulse in the form of a logic level "1" via the line SE connected to the AND gate G1 when a rising edge of a receive clock pulse ET (logic level "1") occurs, the beginning of which coincides with a falling edge of a control clock pulse of the control clock pulse sequence MT and whose pulse width corresponds to the period of a control clock pulse.
  • ET logic level
  • the output synchronization device ATS provides an output pulse in the form of a logic level "0" via the line SA connected to the OR gate G2 when a falling edge of a transmission clock pulse AT occurs, the beginning of which coincides with the falling edge of a control clock pulse of the control clock pulse sequence MT and the latter Pulse width corresponds to the period of a control clock pulse.
  • FIG. 2 shows a possible structure of the control devices ST1 to STn shown in FIG. 1.
  • each of the control devices has an edge-controlled D-flip-flop FF6, which is connected via its D-input to an output of a logic arrangement and through which the associated D-flip-flop (DFF1, ..., DFFn) has a free state due to a logic level "0" or an occupied state is indicated by a logic level "1" at an output Q.
  • the output of the logic arrangement forms an OR gate G5, which is connected on the input side to two AND gates G3 and G4.
  • the AND gate G3 is connected via two inputs on the one hand to a non-inverting output Q of the D flip-flop FF6 and on the other hand to a connection Q i + 1 .
  • the AND gate G4 with two inputs is connected on the one hand to an inverting output of the flip-flop FF6 and on the other hand to a connection designated Q i-1 .
  • the terminal Q i + 1 illustrates this for the embodiment shown in FIG 1 controller STn output the Vietnamesesynchronisier worn ATS, for the other shown in Figure 1 control means ST1 to STn-1 the output of the respective immediately following control means.
  • the Q i- 1 designated connection is for the control device ST1 to the output of the input synchronization device ETS, for the other control devices ST2 to STn to the output of the immediately preceding control device.
  • This logic level has the effect that the occurrence of the next control clock pulse at the clock signal input of the state flip-flop associated with the control device i controls it in such a way that a logic level "1" now appears at the output Q thereof as an indication of an occupied state.
  • the pulse edge resulting from this level change is fed to the assigned D-flip-flop as a control signal for receiving a binary signal.
  • the logical combination means that when there is an indication of a busy state (logic level "1" by the state flip-flop associated with the control device i and a display of a free state by the state flip-flop associated with the immediately following control device i + 1 or when an output pulse is given by the Output synchronization device ATS is provided with a logic level "0.”
  • the logic level "1" that was present at its output Q then becomes a logic level "0"”changed, ie this state flip-flop indicates a free state for the assigned D flip-flop from this point on.
  • FIG. 4 shows, as an example, in a pulse diagram the control processes for the recording of a binary signal sequence via the input E into a total of 6 D-flip-flops DFF1 to DFF6 and thus 6 control devices ST1 to ST6, which are initially not used and are not occupied.
  • an output pulse (logic level "1") is generated on the line SE from the input synchronization device ETS when a rising edge of a receive clock pulse ET occurs.
  • the control devices ST1 to ST6 then respond to the occurrence of this output pulse other control signals each generated in the form of a rising pulse edge, through which the binary signal occurring together with the input clock pulse is passed from D-flip-flop to D-flip-flop up to the D-flip-flop DFF6 associated with the control device ST6.
  • the control device ST6 indicates when the binary signal in question is taken up in the D flip-flop DFF6, an occupied state (logic level "1").
  • the other control devices ST1 to ST5 on the other hand, display a free state (logic level "0") after the relevant binary signal has been forwarded.
  • this method is continued with the occurrence of subsequent receive clock pulses ET and thus binary signals, until the D flip-flops DFF1 to DFF6 are successively occupied with a binary signal and the associated control device accordingly has an occupied state (logic level "1"). displays. This is the case in the present exemplary embodiment after the recording of 6 binary signals.
  • FIG. 5 shows the control processes following a temporary storage of binary signals which has just been explained.
  • an output pulse is provided via line SA when a falling edge of a transmit clock pulse AT occurs.
  • the occurrence of this output pulse causes the binary signal currently stored in the last of the D flip-flops (DFF6) belonging to the pass-through memory arrangement to be output via output A.
  • Control devices ST6 to ST2 subsequently transmit control signals to the associated D flip-flops in the form of an ascending pulse edge.
  • the binary signals previously stored in the D-flip-flops DFF1 to DFF5 are forwarded from D-flip-flop to D-flip-flop in such a way that the D-flip-flops DFF2 to DFF6 are then assigned a binary signal again, that is, as from 5 shows, the control devices ST2 to ST6 each have an occupied state (logic level "1") is displayed.
  • the control device ST1 indicates a free state, since the binary signal previously stored in the D flip-flop DFF1 is now included in the D flip-flop DFF2.
  • FIG. 4 and 5 only looked at the case for a simplified representation of the case in which 6 binary signals were recorded in the pass-through memory arrangement in question and these were first passed on via output A without recording further binary signals. In general, however, once a binary signal is passed on via output A, a binary signal occurring at input E is again picked up in the D flip-flop DFF1 which is thereby released.
  • a pass-through memory arrangement for receiving a single binary signal sequence has been described above with reference to FIG. 1 as an example only.
  • Such a flow memory arrangement can, however, also be designed in such a way that the D flip-flops provided for the reception and forwarding of binary signals are each present in such a number that a predetermined number of binary signal sequences can be simultaneously recorded in the flow memory arrangement in question and can be released again by the latter.
  • the associated D flip-flops with their clock signal inputs are jointly connected to the output Q of the status flip-flop associated with the assigned control device.

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Abstract

The first-in first-out memory arrangement exhibits a plurality of edge-controlled register stages (DFF2... DFFn-1) which are connected in a chain and are used for temporarily storing a binary signal sequence and which are in each case individually associated with a separate control device (ST2, ..., STn-1). In this arrangement, each of these control devices belongs to an edge-controlled status flip-flop (FF6) by means of which the instantaneous status (free status or occupied status) of the associated register stage is indicated and, on the other hand, the associated register stage is supplied with control signals in the form of pulse edges, on the occurrence of which in each case one binary signal of the binary signal sequence is accepted into the associated register stage. The edge-controlled status flip-flops are synchronously supplied with a control clock pulse sequence. <IMAGE>

Description

Die Erfindung betrifft eine Durchlaufspeicheranordnung gemäß Oberbegriff des Patentanspruches 1.The invention relates to a continuous storage arrangement according to the preamble of patent claim 1.

Eine derartige Durchlaufspeicheranordnung ist bereits bekannt (US-PS 3 953 838). Bei dieser bekannten Durchlaufspeicheran­ordnung weisen den einzelnen für die Weiterleitung der Binär­signalfolge dienenden Registerstufen individuell zugeordnete Steuereinrichtungen, die asynchron betrieben sind, für die Steuerung der Weiterleitung der Binärsignalfolge jeweils einen von einer Verknüpfungsanordnung her ansteuerbaren Impulsgeber in Form einer monostabilen Kippstufe sowie eine gesonderte Zustands­kippstufe auf. Die für die Weiterleitung der Binärsignalfolge dienenden Registerstufen sind dabei als zustandsgesteuerte Kipp­stufen ausgebildet, denen jeweils eine Schalteranordnung vorge­schaltet ist. Diese Schalteranordnung wird mit dem Auftreten ei­nes Impulses am Ausgang der zugeordneten monostabilen Kippstufe leitfähig gesteuert, um der jeweiligen Registerstufe ein in der unmittelbar vorangehenden Registerstufe gerade gespeichertes Bi­närsignal zuzuführen.Such a continuous storage arrangement is already known (US Pat. No. 3,953,838). In this known pass-through memory arrangement, the individual register stages for the forwarding of the binary signal sequence, which are operated asynchronously, each have a pulse generator in the form of a monostable flip-flop and a separate state flip-flop for controlling the forwarding of the binary signal sequence. The register stages used for forwarding the binary signal sequence are designed as state-controlled flip-flops, each of which is preceded by a switch arrangement. This switch arrangement is controlled with the occurrence of a pulse at the output of the assigned monostable multivibrator in order to supply the respective register stage with a binary signal which has just been stored in the immediately preceding register stage.

Der Nachteil der bekannten Durchlaufspeicheranordnung besteht darin, daß einerseits für die einzelnen Steuereinrichtungen ein relativ hoher schaltungstechnischer Aufwand erforderlich ist und daß andererseits durch die Verwendung monostabiler Kippstufen für die Steuerung der einzelnen Registerstufen große Laufzeit­schwankungen bei der Weiterleitung von Binärsignalen von Regi­sterstufe zu Registerstufe auftreten können, die zuweilen uner­wünscht sind. Darüber hinaus kann sich auch der Spannungsabfall über den mit den einzelnen Registerstufen verbundenen Schalter­anordnungen für bestimmte Anwendungsfälle der Durchlaufspeicher­anordnung störend auswirken.The disadvantage of the known flow memory arrangement is that, on the one hand, a relatively high circuit complexity is required for the individual control devices and, on the other hand, the use of monostable flip-flops for the control of the individual register stages causes large runtime fluctuations in the forwarding of binary signals from register stage to register stage, which can occur are sometimes undesirable. In addition, the voltage drop across the switch arrangements connected to the individual register stages can also have a disruptive effect for specific applications of the flow storage arrangement.

Darüber hinaus ist bereits eine Durchlaufspeicheranordnung mit einer Mehrzahl von direkt gekoppelten impulsgesteuerten Register­stufen und diesen individuell zugeordneten Steuereinrichtungen bekannt ("MOS/CCD Databook", der Firma Fairchild Semiconductor, Ausgabe 1975, Seiten 3-44 und 3-45). Auf die schaltungstechnische Realisierung der einzelnen Steuereinrichtungen, die ebenfalls asynchron betrieben sind, ist dabei jedoch nicht näher einge­gangen.In addition, a continuous-flow memory arrangement with a plurality of directly coupled pulse-controlled register stages and control devices individually assigned to them is already known ("MOS / CCD Databook", from Fairchild Semiconductor, 1975 edition, pages 3-44 and 3-45). However, the circuitry implementation of the individual control devices, which are also operated asynchronously, has not been discussed in detail.

Es ist nun Aufgabe der vorliegenden Erfindung, einen Weg zu zei­gen, wie bei einer Durchlaufspeicheranordnung der eingangs ge­nannten Art einerseits der schaltungstechnische Aufwand für die einzelnen Steuereinrichtungen gegenüber dem Stand der Technik reduziert werden kann und andererseits Laufzeitschwankungen bei der Weiterleitung von Binärsignalen innerhalb der Durchlaufspei­cheranordnung vermieden werden können.It is an object of the present invention to show a way in which, in the case of a pass-through memory arrangement of the type mentioned at the beginning, the circuitry outlay for the individual control devices can be reduced compared to the prior art, and on the other hand runtime fluctuations in the forwarding of binary signals within the pass-through memory arrangement can be avoided can.

Diese Aufgabe wird bei einer Durchlaufspeicheranordnung gemäß Oberbegriff des Patentanspruches 1 durch die im kennzeichnenden Teil dieses Patentanspruches angegebenen Merkmale gelöst.This object is achieved in a continuous storage arrangement according to the preamble of claim 1 by the features specified in the characterizing part of this claim.

Der Vorteil der Erfindung besteht darin, daß einerseits in jeder der Steuereinrichtungen eine flankengesteuerte Zustandskippstufe vorgesehen ist, welche gleichzeitig für die Abgabe von Steuersi­gnalen an die der jeweiligen Steuereinrichtung zugeordnete Re­gisterstufe benutzt ist, und daß andererseits sämtliche Zustands­kippstufen synchron durch Bereitstellen einer Steuertaktimpuls­folge gesteuert sind. Durch diese synchrone Steuerung der Steuer­einrichtungen ist die Laufzeit eines Binärsignals durch die Durch­laufspeicheranordnung lediglich durch die Anzahl der zu der Durch­laufspeicheranordnung gehörenden Registerstufen und der Folge­frequenz der Steuertaktimpulse festgelegt.The advantage of the invention is that, on the one hand, an edge-controlled status flip-flop is provided in each of the control devices, which is used at the same time for delivering control signals to the register stage assigned to the respective control device, and on the other hand, all status flip-flops are controlled synchronously by providing a control clock pulse train. As a result of this synchronous control of the control devices, the transit time of a binary signal through the pass memory arrangement is only determined by the number of register stages belonging to the pass memory arrangement and the repetition frequency of the control clock pulses.

Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.Further advantageous embodiments of the invention result from the subclaims.

Im folgenden wird die vorliegende Erfindung anhand von Zeichnungen beispielsweise näher erläutert.

  • FIG 1 zeigt eine Durchlaufspeicheranordnung gemäß der vorliegen­den Erfindung,
  • FIG 2 zeigt einen möglichen Aufbau der in FIG 1 lediglich sche­matisch dargestellten Steuereinrichtungen und
  • FIGUREN 3 bis 5 zeigen jeweils Impulsdiagramme, auf die im Zuge der nachfolgenden Beschreibung näher eingegangen wird.
The present invention is explained in more detail below, for example, with reference to drawings.
  • 1 shows a continuous storage arrangement according to the present invention,
  • FIG. 2 shows a possible structure of the control devices and shown only schematically in FIG
  • FIGURES 3 to 5 each show pulse diagrams, which will be discussed in more detail in the course of the following description.

In FIG 1 ist eine Durchlaufspeicheranordnung für die Aufnahme und Weiterleitung einer eine Vielzahl von Binärsignalen aufwei­senden Binärsignalfolge dargestellt. Eine derartige Durchlauf­speicheranordnung wird auch als "First-In-First-Out"-Speicher­anordnung bezeichnet. Die Aufnahme nacheinander auftretender Binärsignale erfolgt dabei über einen Eingang E nach Maßgabe zusammen mit diesen Binärsignalen auftretenden Empfangstakt­impulsen ET. Die Weiterleitung zunächst zwischengespeicherter Binärsignale erfolgt dann über einen Ausgang A unter der Steue­rung von Sendetaktimpulsen AT, welche ggf. eine gegenüber der Phasenlage der Empfangstaktimpulse abweichende Phasenlage aufwei­sen können. Eine derartige Durchlaufspeicheranordnung ist somit beispielsweise in Datenübertragungseinrichtungen einsetzbar, um für die weitere Bearbeitung von über ein Übertragungssystem synchron mit einem Übertragungstakt übertragener Datensignale innerhalb der jeweiligen Datenübertragungseinrichtung zwischen einem internen Bearbeitungstakt und dem externen Übertragungs­takt auftretende Phasenjitter bzw. "Wander" auszugleichen.1 shows a continuous storage arrangement for the recording and forwarding of a binary signal sequence having a multiplicity of binary signals. Such a continuous storage arrangement is also referred to as a "first-in-first-out" storage arrangement. Binary signals occurring one after the other are recorded via an input E according to the specification, together with reception clock pulses ET occurring with these binary signals. The forwarding of initially buffered binary signals then takes place via an output A under the control of transmit clock pulses AT, which may have a phase position that differs from the phase position of the receive clock pulses. Such a continuous storage arrangement can thus be used, for example, in data transmission devices in order to compensate for the phase jitter or "wander" occurring between an internal processing cycle and the external transmission cycle for the further processing of data signals transmitted via a transmission system synchronously with a transmission cycle.

Die in FIG 1 dargestellte Durchlaufspeicheranordnung weist eine Mehrzahl von in Kette geschalteten, flankengesteuerten Register­stufen DFF1 bis DFFn auf, die bei dem hier vorliegenden Ausfüh­rungsbeispiel als D-Kippstufen ausgebildet sind. Die D-Kippstu­fe DFF1 ist dabei einer Eingangsstufe zugehörig und erhält an ihrem D-Eingang die bereits erwähnte Binärsignalfolge zugeführt. Ein mit Q bezeichneter Ausgang dieser D-Kippstufe ist dem D-Ein­ gang der nachfolgenden D-Kippstufe, d. h. der D-Kippstufe DFF2, zugeführt. In entsprechender Weise sind auch die nachfolgenden D-Kippstufen bis zur D-Kippstufe DFFn miteinander verbunden. Ein Ausgang Q dieser D-Kippstufe ist an einen D-Eingang einer wei­teren, ausgangsseitig mit dem bereits genannten Ausgang A ver­bundenen D-Kippstufe FF5 angeschlossen. Die beiden zuletzt ge­nannten D-Kippstufen sind dabei einer Ausgangsstufe der Durch­gangsspeicheranordnung zugehörig. Jeder der genannten D-Kipp­stufen ist individuell eine Steuereinrichtung zugeordnet,wobei diese, wie im folgenden noch erläutert wird, in Kette geschal­tet sind. Entsprechend ihrer Zuordnung zu den einzelnen D-Kipp­stufen sind diese mit ST1 bis STn bezeichnet. Über einen Aus­gang stehen diese Steuereinrichtungen jeweils mit einem Takt­signaleingang CL der zugeordneten D-Kippstufe in Verbindung. Die dafür vorgesehenen Verbindungsleitungen sind entsprechend ihrer Zugehörigkeit zu den Steuereinrichtungen ST1 bis STn mit S1 bis Sn bezeichnet.The continuous storage arrangement shown in FIG. 1 has a plurality of edge-controlled register stages DFF1 to DFFn connected in a chain, which in the present exemplary embodiment are designed as D flip-flops. The D flip-flop DFF1 is associated with an input stage and receives the aforementioned binary signal sequence at its D input. An output labeled Q of this D flip-flop is the D-on gear of the subsequent D flip-flop, ie the D flip-flop DFF2. The subsequent D flip-flops up to the D flip-flop DFFn are connected in a corresponding manner. An output Q of this D flip-flop is connected to a D input of a further D flip-flop FF5 connected on the output side to the aforementioned output A. The two last-mentioned D flip-flops are associated with an output stage of the passage memory arrangement. Each of the aforementioned D flip-flops is individually assigned a control device, which, as will be explained below, are connected in a chain. According to their assignment to the individual D flip-flops, these are designated ST1 to STn. These control devices are each connected via an output to a clock signal input CL of the assigned D-flip-flop. The connecting lines provided for this purpose are designated S1 to Sn according to their belonging to the control devices ST1 to STn.

Die Steuereinrichtungen ST1 bis STn weisen jeweils drei Eingänge auf. An einem ersten Eingang sind diese synchron mit einer Steuer­taktimpulsfolge MT beaufschlagt, deren einzelne Steuertaktim­pulse mit einer gegenüber der Folgefrequenz der Empfangstakt­impulse ET wesentlich höheren Folgefrequenz auftreten. Über ei­nen zweiten Steuereingang steht die Steuereinrichtung ST1 über eine Leitung SE mit einer Eingangssynchronisiereinrichtung ETS in Verbindung, welcher die gerade erwähnte Steuertaktimpulsfolge MT und die Empfangstaktimpulse ET zugeführt sind. Der zweite Eingang jeder der übrigen Steuereinrichtungen (ST2 bis STn) ist dagegen mit dem Ausgang der jeweils unmittelbar vorangehenden Steuereinrichtung verbunden. Der dritte Eingang der Steuerein­richtungen ST1 bis STn-1 ist schließlich an den Ausgang der unmit­telbar nachfolgenden Steuereinrichtung angeschlossen. Bei der Steuereinrichtung STn steht dagegen der dritte Eingang mit dem Ausgang SA einer Ausgangssynchronisiereinrichtung ATS in Verbindung, der eingangsseitig die Steuertaktimpulsfolge MT und die bereits erwähnten Sendetaktimpulse AT zugeführt sind. Der Ausgang SA dieser Ausgangssynchronisiereinrichtung steht im übrigen außerdem mit einem Taktsignaleingang der bereits er­wähnten D-Kippstufe FF5 in Verbindung.The control devices ST1 to STn each have three inputs. At a first input, these are acted upon synchronously with a control clock pulse sequence MT, the individual control clock pulses of which occur at a sequence frequency that is significantly higher than the sequence frequency of the receive clock pulses ET. Via a second control input, the control device ST1 is connected via a line SE to an input synchronization device ETS, to which the control clock pulse sequence MT just mentioned and the receive clock pulses ET are supplied. The second input of each of the other control devices (ST2 to STn), on the other hand, is connected to the output of the immediately preceding control device. The third input of the control devices ST1 to STn-1 is finally connected to the output of the immediately following control device. In the control device STn, on the other hand, the third input is connected to the output SA of an output synchronization device ATS, which has the control clock pulse sequence MT on the input side and the already mentioned transmission clock pulses AT are supplied. The output SA of this output synchronization device is also connected to a clock signal input of the D flip-flop FF5 already mentioned.

Die zuvor erwähnte Eingangsstufe wird im übrigen aus der D-Kipp­stufe DFF1, der dieser zugeordneten Steuereinrichtung ST1 und der Eingangssynchronisiereinrichtung ETS gebildet. Der ebenfalls bereits erwähnten Ausgangsstufe sind dagegen die D-Kippstufe DFFn, die dieser zugehörige Steuereinrichtung STn, die D-Kipp­stufe FF5 und die Ausgangssynchronisiereinrichtung ATS zuge­hörig.The input stage mentioned above is otherwise formed from the D flip-flop DFF1, the control device ST1 assigned to it and the input synchronization device ETS. The D-flip-flop DFFn, the control device STn associated with it, the D-flip-flop FF5 and the output synchronization device ATS, on the other hand, belong to the output stage which has also already been mentioned.

Ehe im folgenden auf den Aufbau der einzelnen Steuereinrich­tungen ST1 bis STn sowie der Synchronisiereinrichtungen ETS und ATS näher eingegangen wird, sei hier zunächst kurz das Steuer­prinzip für die Aufnahme und Weiterleitung einer Binärsignal­folge erläutert.Before the structure of the individual control devices ST1 to STn and the synchronizing devices ETS and ATS is discussed in more detail below, the control principle for the recording and forwarding of a binary signal sequence is briefly explained here.

In jeder der Steuereinrichtungen ST1 bis STn ist der momentane Zustand der zugeordneten D-Kippstufe DFF1 bis DFFn gespeichert, d. h. in jeder der Steuereinrichtungen liegt eine Anzeige vor, ob die zugehörige D-Kippstufe gerade durch ein Binärsignal der Binärsignalfolge belegt ist oder nicht. Mit dem Auftreten eines Empfangstaktimpulses ET wird von der Eingangssynchronisierein­richtung ETS her der Steuereinrichtung ST1 ein Ausgangsimpuls zugeführt, dessen Impulsbreite der Periodendauer eines Steuer­taktimpulses der Steuertaktimpulsfolge MT entspricht. Ist mit dem Auftreten eines solchen Ausgangsimpulses in der Steuereinrich­tung ST1 ein Freizustand für die D-Kippstufe DFF1 angezeigt, so wird diese Anzeige in eine Anzeige eines Belegtzustandes geän­dert und der D-Kippstufe DFF1 eine durch diesen Anzeigewechsel hervorgerufene Impulsflanke als Steuersignal über die Leitung S1 zugeführt. Das Auftreten dieser Impulsflanke bewirkt, daß ein zusammen mit dem Empfangstaktimpuls ET auftretendes Binärsignal über den Eingang E in die D-Kippstufe DFF1 aufgenommen wird.The current state of the assigned D-flip-flop DFF1 to DFFn is stored in each of the control devices ST1 to STn, ie there is an indication in each of the control devices whether the associated D-flip-flop is currently occupied by a binary signal of the binary signal sequence or not. When a reception clock pulse ET occurs, an output pulse is fed from the input synchronization device ETS to the control device ST1, the pulse width of which corresponds to the period of a control clock pulse of the control clock pulse sequence MT. If, when such an output pulse occurs in the control device ST1, a free state for the D flip-flop DFF1 is displayed, this display is changed to a display of an occupied state and the D flip-flop DFF1 is supplied with a pulse edge caused by this display change as a control signal via the line S1 . The occurrence of this pulse edge causes a binary signal which occurs together with the receive clock pulse ET to be received via input E in the D flip-flop DFF1.

Die betreffende Anzeige eines Belegtzustandes wird der nachfol­genden Steuereinrichtung, d. h. der Steuereinrichtung ST2, zuge­führt. Liegt dabei in dieser Steuereinrichtung eine Anzeige ei­nes Freizustandes für die D-Kippstufe DFF2 vor, so wird diese Anzeige in eine Anzeige eines Belegtzustandes geändert und der D-Kippstufe DFF2 von der Steuereinrichtung ST2 her eine durch den Anzeigewechsel hervorgerufene Impulsflanke als Steuersignal über die Leitung S2 zugeführt. Das Auftreten dieser Impulsflanke bewirkt dabei, daß einerseits das bis zu diesem Zeitpunkt in der D-Kippstufe DFF1 gespeicherte Binärsignal in die D-Kippstufe DFF2 übernommen wird und daß andererseits die in der Steuerein­richtung ST1 gespeicherte Anzeige eines Belegtzustandes in eine Anzeige eines Freizustandes für die D-Kippstufe DFF1 geändert wird. Von diesem Zeitpunkt an steht dann diese Kippstufe wieder für die Aufnahme eines weiteren Binärsignals zur Verfügung. Dieses Ver­fahren wird dann von Steuereinrichtung zu Steuereinrichtung fort­gesetzt, so daß die einzelnen Binärsignale die D-Kippstufen DFF1 bis DFFn nacheinander durchlaufen.The relevant display of a busy state is the following control device, ie. H. the control device ST2. If there is an indication of a free state for the D flip-flop DFF2 in this control device, this display is changed to a display of an occupied state and the D-flip-flop DFF2 from the control device ST2 a pulse edge caused by the display change as a control signal via line S2 fed. The occurrence of this pulse edge causes, on the one hand, the binary signal stored up to this point in time in the D flip-flop DFF1 to be transferred to the D flip-flop DFF2 and, on the other hand, the display of a busy state stored in the control device ST1 to indicate an idle state for the D -Tilting level DFF1 is changed. From this point on, this flip-flop is then available again for the reception of another binary signal. This process is then continued from control device to control device, so that the individual binary signals pass through the D flip-flops DFF1 to DFFn one after the other.

Liegt in der D-Kippstufe DFFn ein weiterzuleitendes Binärsignal vor, d. h. ist in der zugeordneten Steuereinrichtung STn ein Belegtzustand angezeigt, so wird mit dem Auftreten eines Aus­gangsimpulses am Ausgang der Ausgangssynchronisiereinrichtung ATS einerseits das betreffende Binärsignal in die D-Kippstufe FF5 übernommen und von dort aus über den Ausgang A weitergelei­tet und andererseits in der Steuereinrichtung STn die bisherige Anzeige in eine Anzeige eines Freizustandes geändert. Ein sol­cher Ausgangsimpuls wird mit jedem Auftreten eines Sendetakt­impulses AT bereitgestellt, wobei dessen Impulsbreite der Perio­dendauer eines Steuertaktimpulses der Steuertaktimpulsfolge MT entspricht.Is there a binary signal to be forwarded in the D flip-flop DFFn, i. H. If an assigned state is displayed in the assigned control device STn, the occurrence of an output pulse at the output of the output synchronization device ATS, on the one hand, takes over the relevant binary signal in the D flip-flop FF5 and from there is passed on via output A, and on the other hand, the previous one in the control device STn Changed the display to a free state display. Such an output pulse is provided with each occurrence of a transmit clock pulse AT, the pulse width of which corresponds to the period of a control clock pulse of the control clock pulse sequence MT.

Im folgenden wird nun auf den Aufbau der Synchronisiereinrichtungen ETS und ATS sowie der Steuereinrichtung ST1 bis STn näher einge­gangen.The structure of the synchronizing devices ETS and ATS and the control device ST1 to STn will now be discussed in more detail below.

Die in FIG 1 dargestellten Synchronisiereinrichtungen ETS und ATS weisen jeweils zwei in Kette geschaltete, flankengesteuerte D-Kippstufen FF1 und FF2 bzw. FF3 und FF4 auf. Die den Eingang der beiden Synchronisiereinrichtungen bildenden D-Kippstufen FF1 und FF3 sind dabei mit den Empfangstaktimpulsen ET bzw. den Sendetaktimpulsen AT beaufschlagt. Mit einem nichtinvertieren­den Ausgang Q stehen diese beiden D-Kippstufen mit dem D-Eingang der jeweils nachfolgenden D-Kippstufe FF2 bzw. FF4 in Verbin­dung. Sämtlichen D-Kippstufen der beiden Synchronisiereinrich­tungen ist außerdem über jeweils einen gesonderten Taktsignal­eingang CL synchron die Steuertaktimpulsfolge MT zugeführt. Den Ausgang der Eingangssynchronisiereinrichtung ETS bildet ein UND-­Glied G1, welches eingangsseitig mit einem invertierenden Ausgang Q und dem D-Eingang der D-Kippstufe FF2 in Verbindung steht. Dem­gegenüber ist der Ausgang der Ausgangssynchronisiereinrichtung ATS durch ein ODER-Glied G2 gebildet. Dieses ODER-Glied ist eingangsseitig einerseits an einen invertierenden Ausgang Q und an den D-Eingang der D-Kippstufe FF4 angeschlossen.The synchronizing devices ETS and ATS shown in FIG. 1 each have two edge-controlled D flip-flops FF1 and FF2 or FF3 and FF4 connected in chain. The D flip-flops FF1 and FF3 forming the input of the two synchronization devices are acted upon by the receive clock pulses ET and the transmit clock pulses AT. With a non-inverting output Q, these two D flip-flops are connected to the D input of the subsequent D flip-flop FF2 or FF4. All D flip-flops of the two synchronizing devices are also supplied with the control clock pulse sequence MT synchronously via a separate clock signal input CL. The output of the input synchronization device ETS is formed by an AND gate G1, which has an inverting output on the input side Q and the D input of the D flip-flop FF2 is connected. In contrast, the output of the output synchronization device ATS is formed by an OR gate G2. This OR gate is on the input side of an inverting output Q and connected to the D input of the D flip-flop FF4.

Die Wirkungsweise der gerade erläuterten Synchronisiereinrich­tungen ETS und ATS ergibt sich aus dem in FIG 3 dargestellten Impulsdiagramm. Wie aus diesem Impulsdiagramm hervorgeht, gibt die Eingangssynchronisiereinrichtung ETS bei Auftreten einer ansteigenden Flanke eines Empfangstaktimpulses ET (logischer Pegel "1") über die mit dem UND-Glied G1 verbundene Leitung SE einen Ausgangsimpuls in Form eines logischen Pegels "1" ab, dessen Beginn mit einer abfallenden Flanke eines Steuertaktim­pulses der Steuertaktimpulsfolge MT zusammenfällt und dessen Impulsbreite der Periodendauer eines Steuertaktimpulses ent­spricht. Demgegenüber stellt die Ausgangssynchronisiereinrichtung ATS bei Auftreten einer abfallenden Flanke eines Sendetaktimpul­ses AT über die mit dem ODER-Glied G2 verbundene Leitung SA einen Ausgangsimpuls in Form eines logischen Pegels "0" bereit, dessen Beginn mit der abfallenden Flanke eines Steuertaktimpul­ses der Steuertaktimpulsfolge MT zusammenfällt und dessen Impuls­breite der Periodendauer eines Steuertaktimpulses entspricht.The mode of operation of the synchronization devices ETS and ATS just explained results from the pulse diagram shown in FIG. As can be seen from this pulse diagram, the input synchronization device ETS emits an output pulse in the form of a logic level "1" via the line SE connected to the AND gate G1 when a rising edge of a receive clock pulse ET (logic level "1") occurs, the beginning of which coincides with a falling edge of a control clock pulse of the control clock pulse sequence MT and whose pulse width corresponds to the period of a control clock pulse. In contrast, the output synchronization device ATS provides an output pulse in the form of a logic level "0" via the line SA connected to the OR gate G2 when a falling edge of a transmission clock pulse AT occurs, the beginning of which coincides with the falling edge of a control clock pulse of the control clock pulse sequence MT and the latter Pulse width corresponds to the period of a control clock pulse.

In FIG 2 ist ein möglicher Aufbau der bereits genannten, in FIG 1 dargestellen Steuereinrichtungen ST1 bis STn dargestellt. Danach weist jede der Steuereinrichtungen eine flankengesteuerte D-Kippstufe FF6 auf, welche über ihren D-Eingang mit einem Aus­gang einer Verknüpfungsanordnung verbunden ist und durch welche für die zugeordnete D-Kippstufe (DFF1,..., DFFn) ein Freizustand durch einen logischen Pegel "0" bzw. ein Belegtzustand durch ei­nen logischen Pegel "1" an einem Ausgang Q angezeigt ist. Den Ausgang der Verknüpfungsanordnung bildet dabei ein ODER-Glied G5, welches eingangsseitig mit zwei UND-Gliedern G3 und G4 ver­bunden ist. Das UND-Glied G3 steht über zwei Eingänge einerseits mit einem nichtinvertierenden Ausgang Q der D-Kippstufe FF6 und andererseits mit einem Anschluß Qi+1 in Verbindung. Demgegenüber ist das UND-Glied G4 mit zwei Eingängen einerseits an einen inver­tierenden Ausgang der D-Kippstufe FF6 und andererseits an einen mit Qi-1 bezeichneten Anschluß angeschlossen. Der Anschluß Qi+1 stellt dabei für die in FIG 1 dargestellte Steuereinrichtung STn den Ausgang der Ausgangssynchronisiereinrichtung ATS, für die übrigen in FIG 1 dargestellten Steuereinrichtungen ST1 bis STn-1 den Ausgang der jeweils unmittelbar nachfolgenden Steuereinrich­tung dar. Bei dem mit Qi-1 bezeichneten Anschluß handelt es sich da­gegen für die Steuereinrichtung ST1 um den Ausgang der Eingangs­synchronisiereinrichtung ETS, für die übrigen Steuereinrichtungen ST2 bis STn um den Ausgang der jeweils unmittelbar vorangehenden Steuereinrichtung.FIG. 2 shows a possible structure of the control devices ST1 to STn shown in FIG. 1. According to this, each of the control devices has an edge-controlled D-flip-flop FF6, which is connected via its D-input to an output of a logic arrangement and through which the associated D-flip-flop (DFF1, ..., DFFn) has a free state due to a logic level "0" or an occupied state is indicated by a logic level "1" at an output Q. The output of the logic arrangement forms an OR gate G5, which is connected on the input side to two AND gates G3 and G4. The AND gate G3 is connected via two inputs on the one hand to a non-inverting output Q of the D flip-flop FF6 and on the other hand to a connection Q i + 1 . In contrast, the AND gate G4 with two inputs is connected on the one hand to an inverting output of the flip-flop FF6 and on the other hand to a connection designated Q i-1 . The terminal Q i + 1 illustrates this for the embodiment shown in FIG 1 controller STn output the Ausgangssynchronisiereinrichtung ATS, for the other shown in Figure 1 control means ST1 to STn-1 the output of the respective immediately following control means. In the Q i- 1 designated connection, however, is for the control device ST1 to the output of the input synchronization device ETS, for the other control devices ST2 to STn to the output of the immediately preceding control device.

Mit der gerade beschriebenen Verknüpfungsanordnung wird also mit Hilfe des ODER-Gliedes G5 und der beiden UND-Glieder G3 und G4 eine logische Verknüpfung in der Form Qi-1 Q i+ Qi+1 Qi vorge­nommen, wobei i eine der Steuereinrichtungen ST1 bis STn be­zeichnet. Aus dieser Verknüpfung resultiert, daß einerseits bei Vorliegen einer Anzeige eines Belegtzustandes (logischer Pe­gel "1") durch die der unmittelbar vorangehenden Steuerein­richtung i-1 zugehörige Zustandskippstufe bzw. bei Vorliegen eines Ausgangsimpulses am Ausgang der Eingangssynchronisier­einrichtung ETS und bei Vorliegen einer Anzeige eines Freizu­ standes (logischer Pegel "0") durch die der Steuereinrichtung i zugehörige Zustandskippstufe ein logischer Pegel "1" bereitge­stellt ist. Dieser logische Pegel bewirkt, daß durch das Auftre­ten des nächsten Steuertaktimpulses am Taktsignaleingang der der Steuereinrichtung i zugehörigen Zustandskippstufe diese derart gesteuert ist, daß an deren Ausgang Q nunmehr ein logischer Pegel "1" als Anzeige eines Belegtzustandes auftritt. Die durch diesen Pegelwechsel auftretende Impulsflanke wird dabei der zugeordneten D-Kippstufe als Steuersignal für die Aufnahme eines Binärsignals zugeführt. Andererseits bewirkt die logische Ver­knüpfung, daß bei Vorliegen einer Anzeige eines Belegtzustandes (logischer Pegel "1" durch die der Steuereinrichtung i zugehö­rige Zustandskippstufe und einer Anzeige eines Freizustandes durch die der unmittelbar nachfolgenden Steuereinrichtung i + 1 zugehörige Zustandskippstufe bzw. bei Abgabe eines Ausgangsim­pulses durch die Ausgangssynchronisiereinrichtung ATS ein logi­scher Pegel "0" bereitgestellt ist. Aufgrund dieses logischen Pegels wird dann mit dem Auftreten des nächsten Steuertaktim­pulses am Taktsignaleingang der der Steuereinrichtung i zuge­hörigen Zustandskippstufe der bis dahin an deren Ausgang Q an­liegende logische Pegel "1" in einen logischen Pegel "0" geän­dert, d. h. durch diese Zustandskippstufe ist von diesem Zeit­punkt an ein Freizustand für die zugeordnete D-Kippstufe ange­zeigt.With the link arrangement just described, a logical link in the form Q i-1 is thus created with the aid of the OR gate G5 and the two AND gates G3 and G4 Q i + Q i + 1 Q i , where i denotes one of the control devices ST1 to STn. The result of this combination is that, on the one hand, when there is an indication of a busy state (logic level "1") by the state flip-flop associated with the immediately preceding control device i-1, or when there is an output pulse at the output of the input synchronization device ETS, and when there is an indication of a release standes (logic level "0") by the control device i associated state flip-flop a logic level "1" is provided. This logic level has the effect that the occurrence of the next control clock pulse at the clock signal input of the state flip-flop associated with the control device i controls it in such a way that a logic level "1" now appears at the output Q thereof as an indication of an occupied state. The pulse edge resulting from this level change is fed to the assigned D-flip-flop as a control signal for receiving a binary signal. On the other hand, the logical combination means that when there is an indication of a busy state (logic level "1" by the state flip-flop associated with the control device i and a display of a free state by the state flip-flop associated with the immediately following control device i + 1 or when an output pulse is given by the Output synchronization device ATS is provided with a logic level "0." On the basis of this logic level, when the next control clock pulse occurs at the clock signal input of the state flip-flop associated with the control device i, the logic level "1" that was present at its output Q then becomes a logic level "0""changed, ie this state flip-flop indicates a free state for the assigned D flip-flop from this point on.

In FIG 4 sind als Beispiel in einem Impulsdiagramm die Steue­rungsvorgänge für die Aufnahme einer Binärsignalfolge über den Eingang E in eine insgesamt 6 D-Kippstufen DFF1 bis DFF6 und damit 6 Steuereinrichtungen ST1 bis ST6 aufweisende, zunächst nicht belegte Durchlaufspeicheranordnung dargestellt. Wie daraus hervorgeht, wird mit dem Auftreten einer ansteigenden Flanke eines Empfangstaktimpulses ET von der Eingangssynchronisierein­richtung ETS her auf der Leitung SE ein Ausgangsimpuls (logischer Pegel "1") erzeugt. Auf das Auftreten dieses Ausgangsimpulses hin werden dann von den Steuereinrichtungen ST1 bis ST6 nachein­ ander Steuersignale jeweils in Form einer ansteigenden Impulsflan­ke erzeugt, durch welche das zusammen mit dem Eingangstaktimpuls auftretende Binärsignal von D-Kippstufe zu D-Kippstufe bis zu der der Steuereinrichtung ST6 zugehörigen D-Kippstufe DFF6 weitergeleitet wird. Durch die Steuereinrichtung ST6 wird mit der Aufnahme des betreffenden Binärsignals in die D-Kippstufe DFF6 ein Belegtzustand (logischer Pegel "1") angezeigt. Von den übrigen Steuereinrichtungen ST1 bis ST5 erfolgt dagegen nach ei­ner Weiterleitung des betreffenden Binärsignals die Anzeige ei­nes Freizustandes (logischer Pegel"0"). Dieses Verfahren wird, wie aus dem Impulsdiagramm hervorgeht, mit dem Auftreten nachfol­gender Empfangstaktimpulse ET und damit Binärsignale fortgesetzt, bis die D-Kippstufen DFF1 bis DFF6 nacheinander mit einem Binär­signal belegt sind und die jeweils zugehörige Steuereinrichtung dementsprechend einen Belegtzustand (logischer Pegel "1") an­zeigt. Dies ist bei dem vorliegenden Ausführungsbeispiel nach der Aufnahme von 6 Binärsignalen der Fall.4 shows, as an example, in a pulse diagram the control processes for the recording of a binary signal sequence via the input E into a total of 6 D-flip-flops DFF1 to DFF6 and thus 6 control devices ST1 to ST6, which are initially not used and are not occupied. As can be seen from this, an output pulse (logic level "1") is generated on the line SE from the input synchronization device ETS when a rising edge of a receive clock pulse ET occurs. The control devices ST1 to ST6 then respond to the occurrence of this output pulse other control signals each generated in the form of a rising pulse edge, through which the binary signal occurring together with the input clock pulse is passed from D-flip-flop to D-flip-flop up to the D-flip-flop DFF6 associated with the control device ST6. The control device ST6 indicates when the binary signal in question is taken up in the D flip-flop DFF6, an occupied state (logic level "1"). The other control devices ST1 to ST5, on the other hand, display a free state (logic level "0") after the relevant binary signal has been forwarded. As can be seen from the pulse diagram, this method is continued with the occurrence of subsequent receive clock pulses ET and thus binary signals, until the D flip-flops DFF1 to DFF6 are successively occupied with a binary signal and the associated control device accordingly has an occupied state (logic level "1"). displays. This is the case in the present exemplary embodiment after the recording of 6 binary signals.

In FIG 5 sind in einem Impulsdiagramm die auf eine gerade er­läuterte Zwischenspeicherung von Binärsignalen folgenden Steue­rungsvorgänge dargestellt. Wie aus diesem Impulsdiagramm her­vorgeht, wird mit dem Auftreten einer abfallenden Flanke eines Sendetaktimpulses AT über die Leitung SA ein Ausgangsimpuls be­reitgestellt. Das Auftreten dieses Ausgangsimpulses bewirkt, daß das in der letzten der zu der Durchlaufspeicheranordnung gehö­renden D-Kippstufen (DFF6) gerade gespeicherte Binärsignal über den Ausgang A abgegeben wird. Nachfolgend werden von den Steuer­einrichtungen ST6 bis ST2 her den zugehörigen D-Kippstufen Steuer­signale jeweils in Form einer aufsteigenden Impulsflanke zugelei­tet. Durch diese Folge von Steuersignalen werden die bisher in den D-Kippstufen DFF1 bis DFF5 gespeicherten Binärsignale derart von D-Kippstufe zu D-Kippstufe weitergeleitet, daß anschließend die D-Kippstufen DFF2 bis DFF6 wieder mit einem Binärsignal be­legt sind, d. h. daß, wie aus FIG 5 hervorgeht, von den Steuer­einrichtungen ST2 bis ST6 jeweils ein Belegtzustand (logischer Pegel "1") angezeigt ist. Von der Steuereinrich­tung ST1 wird dagegen ein Freizustand angezeigt, da das bisher in der D-Kippstufe DFF1 gespeicherte Binärsignal nunmehr in die D-Kippstufe DFF2 aufgenommen ist. Das gerade erläuterte Verfahren wird anschließend mit dem Auftreten nachfolgender Sendetaktimpul­se AT fortgesetzt, bis schließlich sämtliche zuvor in den D-Kipp­stufen DFF1 bis DFF6 gespeicherten Binärsignale über den Ausgang A weitergeleitet sind und dementsprechend von den Steuereinrich­tungen ST1 bis ST6 jeweils ein Freizustand für die zugehörige D-Kippstufen angezeigt ist.5 shows the control processes following a temporary storage of binary signals which has just been explained. As can be seen from this pulse diagram, an output pulse is provided via line SA when a falling edge of a transmit clock pulse AT occurs. The occurrence of this output pulse causes the binary signal currently stored in the last of the D flip-flops (DFF6) belonging to the pass-through memory arrangement to be output via output A. Control devices ST6 to ST2 subsequently transmit control signals to the associated D flip-flops in the form of an ascending pulse edge. As a result of this sequence of control signals, the binary signals previously stored in the D-flip-flops DFF1 to DFF5 are forwarded from D-flip-flop to D-flip-flop in such a way that the D-flip-flops DFF2 to DFF6 are then assigned a binary signal again, that is, as from 5 shows, the control devices ST2 to ST6 each have an occupied state (logic level "1") is displayed. By contrast, the control device ST1 indicates a free state, since the binary signal previously stored in the D flip-flop DFF1 is now included in the D flip-flop DFF2. The method just explained is then continued with the occurrence of subsequent transmit clock pulses AT until finally all the binary signals previously stored in the D flip-flops DFF1 to DFF6 are forwarded via the output A and, accordingly, the control devices ST1 to ST6 each give a free state for the associated D- Flip levels is displayed.

Vorstehend wurde anhand der FIGUREN 4 und 5 lediglich für eine vereinfachte Darstellung der Fall betrachtet, daß in die betref­fende Durchlaufspeicheranordnung 6 Binärsignale aufgenommen und diese zunächst ohne Aufnahme weiterer Binärsignale über den Ausgang A weitergeleitet werden. Im allgemeinen wird jedoch auf die Weiterleitung eines Binärsignals über den Ausgang A in die dadurch freiwerdende D-Kippstufe DFF1 erneut ein am Eingang E auftretendes Binärsignal aufgenommen.In the above, FIG. 4 and 5 only looked at the case for a simplified representation of the case in which 6 binary signals were recorded in the pass-through memory arrangement in question and these were first passed on via output A without recording further binary signals. In general, however, once a binary signal is passed on via output A, a binary signal occurring at input E is again picked up in the D flip-flop DFF1 which is thereby released.

Vorstehend wurde anhand der FIG 1 lediglich als Beispiel eine Durchlaufspeicheranordnung für die Aufnahme einer einzigen Bi­närsignalfolge beschrieben. Eine solche Durchlaufspeicheran­ordnung kann jedoch auch derart ausgebildet sein, daß die für die Aufnahme und Weiterleitung von Binärsignalen vorgesehenen D-Kippstufen jeweils in einer solchen Anzahl vorhanden sind, daß eine vorgegebene Anzahl von Binärsignalfolgen gleichzeitig in die betreffende Durchlaufspeicheranordnung aufnehmbar und von dieser wieder abgebbar ist. In diesem Falle sind die einander zugehörigen D-Kippstufen mit ihren Taktsignaleingängen gemeinsam an den Ausgang Q der der zugeordneten Steuereinrichtung zugehöri­gen Zustandskippstufe angeschlossen.A pass-through memory arrangement for receiving a single binary signal sequence has been described above with reference to FIG. 1 as an example only. Such a flow memory arrangement can, however, also be designed in such a way that the D flip-flops provided for the reception and forwarding of binary signals are each present in such a number that a predetermined number of binary signal sequences can be simultaneously recorded in the flow memory arrangement in question and can be released again by the latter. In this case, the associated D flip-flops with their clock signal inputs are jointly connected to the output Q of the status flip-flop associated with the assigned control device.

Abschließend sei auch noch darauf hingewiesen, daß vorstehend zwar als Ausführungsbeispiel eine Durchlaufspeicheranordnung be­ schrieben worden ist, deren zugehörige Kippstufen als flanken­gesteuerte D-Kippstufen ausgebildet sind. Anstelle derartiger D-Kippstufen können jedoch auch in anderer Weise ausgebildete flankengesteuerte Kippstufen benutzt sein. Darüber hinaus können aber auch die den einzelnen Steuereinrichtungen zugehörigen Ver­knüpfungsanordnungen für die obenangegebene logische Verknüpfung einen gegenüber dem beschriebenen Ausführungsbeispiel abweichen­den schaltungstechnischen Aufbau aufweisen. Außerdem kann die logische Verknüpfung durch die Verknüpfungsanordnungen bei einer Modifizierung der logischen Pegel für die Anzeige eines Frei­zustandes bzw. Belegtzustandes durch die Zustandskippstufen ent­sprechend modifiziert sein.In conclusion, it should also be pointed out that above, as an exemplary embodiment, a continuous storage arrangement be has been written, the associated flip-flops of which are designed as edge-controlled D flip-flops. Instead of such D flip-flops, flank-controlled flip-flops designed in a different way can also be used. In addition, however, the link arrangements associated with the individual control devices for the above-mentioned logical link may also have a circuitry structure that differs from the exemplary embodiment described. In addition, the logic linkage can be modified accordingly by the linkage arrangements when the logic levels for the display of a free state or occupied state are modified by the state flip-flops.

Claims (5)

1. Durchlaufspeicheranordnung (FIFO) für die Zwischenspeiche­rung einer eine Vielzahl von Binärsignalen aufweisenden Binär­signalfolge, mit einer die Binärsignalfolge aufnehmenden Ein­gangsstufe (DFF1, ST1, ETS), mit einer die Binärsignalfolge ab­gebenden Ausgangsstufe (DFFn, STn, ATS, FF5), mit einer Mehrzahl von in Kette geschalteten, zwischen Eingangsstufe und Ausgangsstufe liegenden Registerstufen (DFF2, DFFn-1) und mit den Registerstufen individuell zugeordneten, in Kette geschalteten Steuereinrichtungen (ST2,..., STn-1) in welchen jeweils eine Zustandskippstufe (FF6) für die Anzeige eines Freizustandes bzw. Belegtzustandes der zugeordneten Re­gisterstufe vorhanden ist, und durch welche jeweils immer dann der zugeordneten Registerstufe ein die Aufnahme eines Binärsi­gnals der Binärsignalfolge bewirkendes Steuersignal zugeführt ist, wenn durch eine der jeweiligen Steuereinrichtung zugehörige Verknüpfungsanordnung (G3, G4, G5) die Anzeige eines Freizustan­des durch die zugehörige Zustandskippstufe und ein Belegtzustand der unmittelbar vorangehenden Registerstufe festgestellt ist, wobei die betreffende Anzeige eines Freizustandes auf das Auftre­ten des Steuersignals hin in eine Anzeige eines Belegtzustandes geändert ist und diese Anzeige eines Belegtzustandes dann bis zur Abgabe eines Steuersignals durch die der jeweiligen Steuereinrich­tung unmittelbar nachfolgende Steuereinrichtung bestehen bleibt,
dadurch gekennzeichnet,
daß die Kette von Registerstufen (DFF2,..., DFFn-1) aus hinsicht­lich ihrer Datensignaleingänge und Datensignalausgänge direkt ge­koppelten, flankengesteuerten ersten Kippstufen mit jeweils einem gesonderten Taktsignaleingang gebildet sind, daß die den Steuer­einrichtungen (ST2,..., STn-1) jeweils zugehörige Zustandskipp­stufe (FF6) als flankengesteuerte Kippstufe ausgebildet ist, de­ren Datensignaleingang mit der der jeweiligen Steuereinrichtung zugehörigen Verknüpfungsschaltung und deren Datensignalausgang mit dem Taktsignaleingang der der jeweiligen Steuereinrichtung zugeordneten ersten Kippstufe verbunden ist ,
daß sämtliche Zustandskippstufen über jeweils einen Taktsignal­eingang synchron mit einer Steuertaktimpulsfolge beaufschlagt sind, deren Steuertaktimpulse mit einer gegenüber der Folgefre­quenz der der Binärsignalfolge zugehörigen Binärsignale wesent­lich höheren Folgefrequenz auftreten,
daß jede der Zustandskippstufen von der zugehörigen Verknüpfungs­anordnung solche Eingangssignale zugeführt erhält, daß einerseits bei Anzeige eines Freizustandes durch die jeweilige Zustandskipp­stufe und eines Belegtzustandes durch die der unmittelbar voran­gehenden Steuereinrichtung zugehörigen Zustandskippstufe auf das nächste Auftreten eines Steuertaktimpulses hin von der jeweili­gen Zustandskippstufe ein Belegtzustand angezeigt ist und anderer­seits bei Anzeige eines Belegtzustandes durch die jeweilige Zu­standskippstufe und eines Freizustandes durch die der unmittelbar nachfolgenden Steuereinrichtung zugehörigen Zustandskippstufe auf das nächste Auftreten eines Steuertaktimpulses hin von der jewei­ligen Zustandskippstufe ein Freizustand angezeigt ist
und daß eine durch einen Anzeigewechsel von einem Freizustand in einen Belegtzustand durch die jeweilige Zustandskippstufe be­dingte Impulsflanke als Steuersignal der zugeordneten ersten Kippstufe zugeführt ist.1. Pass-through memory arrangement (FIFO) for the intermediate storage of a binary signal sequence having a plurality of binary signals, with an input stage (DFF1, ST1, ETS) receiving the binary signal sequence, with an output stage (DFFn, STn, ATS, FF5) emitting the binary signal sequence, with a plurality of chain-connected register stages (DFF2, DFFn-1) between input stage and output stage and with control units (ST2, ..., STn-1) individually assigned to the register stages, in each of which a status flip-flop (FF6) for the There is a display of a free state or occupied state of the assigned register level, and by means of which the control register which causes the recording of a binary signal of the binary signal sequence is always supplied to the assigned register level when the display is assigned by a link arrangement (G3, G4, G5) associated with the respective control device a free state by the belonging ge state flip-flop and an occupied state of the immediately preceding register stage is determined, the relevant indication of a free state being changed to an indication of an occupied state upon the occurrence of the control signal and this indication of an occupied state then until a control signal is emitted by the control device immediately following the respective control device persists,
characterized by
that the chain of register stages (DFF2, ..., DFFn-1) are formed from edge-controlled first flip-flops directly coupled with regard to their data signal inputs and data signal outputs, each with a separate clock signal input, that the control devices (ST2, ..., STn-1 ) each associated status flip-flop (FF6) is designed as an edge-controlled flip-flop whose data signal input with the logic circuit associated with the respective control device and whose data signal output with the clock signal input of the respective control device associated first flip-flop is connected,
that all status flip-flops are acted upon synchronously with a control clock pulse sequence via a clock signal input in each case, the control clock pulses of which occur at a sequence frequency which is substantially higher than the sequence frequency of the binary signals belonging to the binary signal sequence,
that each of the state flip-flops receives such input signals from the associated linkage arrangement that, on the one hand, when a free state is indicated by the respective state flip-flop and an occupied state by the state flip-flop associated with the immediately preceding control device, an occupied state is indicated by the respective state flip-flop next to the occurrence of a control clock pulse, and on the other hand, when a busy state is indicated by the respective state flip-flop and a free state is indicated by the state flip-flop associated with the immediately following control device, a free state is indicated by the respective state flip-flop the next time a control clock pulse occurs
and that a pulse edge caused by a change of display from a free state to an occupied state by the respective state flip-flop is supplied as a control signal to the assigned first flip-flop. 2. Durchlaufspeicheranordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Eingangsstufe (DFF1, ST1, ETS) aus einer den ersten Kippstufen entsprechenden Eingangskippstufe (DFF1), einer dieser zugeordneten, den Steuereinrichtungen entsprechenden Eingangs­steuereinrichtung (ST1) und einer Eingangssynchronisierein­richtung (ETS) gebildet ist,
daß die Eingangskippstufe an einem Datensignaleingang mit der Binärsignalfolge beaufschlagt ist und über einen Datensignal­ausgang mit dem Datensignaleingang der ersten zu der Kette von Registerstufen gehörenden Kippstufe (DFF2) verbunden ist,
daß der Eingangssynchronisiereinrichtung (ETS) als Eingangssi­ gnale die Steuertaktimpulsfolge sowie Eingangstaktimpulse zuge­führt sind, welche mit einer der Folgefrequenz der Binärsignale der Binärsignalfolge entsprechende Folgefrequenz auftreten,
daß die betreffenden Eingangssignale durch die Eingangssynchro­nisiereinrichtung derart miteinander verknüpft sind, daß an deren Ausgang bei Auftreten eines Eingangstaktimpulses ein mit der Impulsflanke eines Steuertaktimpulses beginnender und eine der Periodendauer eines Steuertaktimpulses entsprechende Impulsbrei­te aufweisender Ausgangsimpuls bereitgestellt ist
und daß das Auftreten eines solchen Ausgangsimpulses von der der Eingangssteuereinrichtung zugehörigen Verknüpfungsanordnung als Anzeige eines Belegtzustandes einer unmittelbar vorangehenden Steuereinrichtung gewertet ist.2. flow memory arrangement according to claim 1,
characterized by
that the input stage (DFF1, ST1, ETS) is formed from an input flip-flop (DFF1) corresponding to the first flip-flops, an input control device (ST1) assigned to the control devices, and an input synchronization device (ETS),
that the input flip-flop is loaded with the binary signal sequence at a data signal input and is connected via a data signal output to the data signal input of the first flip-flop (DFF2) belonging to the chain of register stages,
that the input synchronization device (ETS) as input i gnale the control clock pulse sequence and input clock pulses are supplied, which occur with a repetition frequency corresponding to the repetition frequency of the binary signals of the binary signal sequence,
that the relevant input signals are linked to one another by the input synchronization device in such a way that an output pulse is provided at their output when an input clock pulse occurs, starting with the pulse edge of a control clock pulse and having a pulse width corresponding to the period of a control clock pulse
and that the occurrence of such an output pulse is evaluated by the link arrangement associated with the input control device as an indication of an occupied state of an immediately preceding control device. 3. Durchlaufspeicheranordnung nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß der Ausgangsstufe (DFFn, STn, FF5, ATS) zwei in Kette ge­schaltete, den ersten Kippstufen (DFF2,..., DFFn-1) entsprechen­de Ausgangskippstufen (DFFn, FF5) zugehörig sind,
daß eine erste der Ausgangskippstufen (DFFn) über einen Daten­signaleingang mit der letzten der zu der Kette von Register­stufen gehörenden Kippstufen (DFFn-1) verbunden ist und dieser ersten Ausgangskippstufe eine den Steuereinrichtungen (ST2,..., STn-1) entsprechende Ausgangssteuereinrichtung (STn) zugeordnet ist,
daß die zweite der Ausgangskippstufen (FF5) über einen Takt­signaleingang mit einer Ausgangssynchronisiereinrichtung (ATS) verbunden ist,
daß der Ausgangssynchronisiereinrichtung als Eingangssignale die Steuertaktimpulsfolge sowie Ausgangstaktimpulse zugeführt sind, welche mit einer der Folgefrequenz der Binärsignale der Binärsi­gnalfolge entsprechende Folgefrequenz auftreten,
daß die betreffenden Eingangsignale durch die Ausgangssynchroni­siereinrichtung derart miteinander verknüpft sind, daß an deren Ausgang bei Auftreten eines Ausgangstaktimpulses ein mit der Impulsflanke eines Steuertaktimpulses beginnender und eine der Periodendauer eines Steuertaktimpulses entsprechende Impulsbrei­te aufweisender Ausgangsimpuls bereitgestellt ist
und daß das Auftreten eines solchen Ausgangsimpulses von der der Ausgangssteuereinrichtung (STn) zugehörigen Verknüpfungsanor­dnung als Anzeige eines Belegtzustandes für die zweite Ausgangs­kippstufe (FF5) gewertet ist.3. flow storage arrangement according to claim 1 or 2,
characterized by
that the output stage (DFFn, STn, FF5, ATS) has two output flip-flops (DFFn, FF5) connected in chain which correspond to the first flip-flops (DFF2, ..., DFFn-1),
that a first one of the output flip-flops (DFFn) is connected via a data signal input to the last of the flip-flops (DFFn-1) belonging to the chain of register stages and this first output flip-flop is an output control device (ST2, ..., STn-1) corresponding to STn) is assigned,
that the second of the output flip-flops (FF5) is connected to an output synchronization device (ATS) via a clock signal input,
that the output synchronization device is supplied with the control clock pulse sequence and output clock pulses as input signals, which occur with a sequence frequency corresponding to the sequence frequency of the binary signals of the binary signal sequence,
that the relevant input signals are linked to one another by the output synchronization device in such a way that at their output, when an output clock pulse occurs, one with the An output pulse is provided at the pulse edge of a control clock pulse and has a pulse width corresponding to the period of a control clock pulse
and that the occurrence of such an output pulse is evaluated by the link arrangement associated with the output control device (STn) as an indication of an occupied state for the second output flip-flop (FF5). 4. Durchlaufspeicheranordnung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß die für die Aufnahme von Binärsignalen vorgesehenen Kipp­stufen und die Zustandskippstufen jeweils als D-Kippstufen (DFF1,..., DFFn) ausgebildet sind und von diesen jeweils ein Freizustand durch einen logischen Pegel "0" bzw. ein Belegtzu­stand durch einen logischen Pegel "1" angezeigt ist,
und daß durch die mit den Zustandskippstufen verbundenen Ver­knüpfungsanordnungen jeweils eine Verknüpfung in der Form Qi-1 Q i+QiQi+1
durchgeführt ist, wobei Qi bzw. Q i ein Ausgangssignal bzw. ein invertiertes Ausgangssignal der einer Steuereinrichtung i zuge­hörigen Zustandskippstufe, Qi-1 ein Ausgangssignal der der un­mittelbar vorangehenden Steuereinrichtung i - 1 zugehörigen Zu­standskippstufe bzw. der Eingangssynchronisiereinrichtung und Qi+1 ein Ausgangssignal der der unmittelbar nachfolgenden Steuer­einrichtung i + 1 zugehörigen Zustandskippstufe bzw. der Ausgangs­synchronisiereinrichtung darstellen.4. flow storage arrangement according to one of claims 1 to 3,
characterized by
that the flip-flops intended for the reception of binary signals and the state flip-flops are each designed as D-flip-flops (DFF1, ..., DFFn) and each of them has a free state by a logic level "0" or an occupied state by a logic level " 1 "is displayed
and that the link arrangements connected to the state flip-flops each have a link in the form Q i-1 Q i + Q i Q i + 1
is carried out, with Q i or Q i an output signal or an inverted output signal of the status flip-flop associated with a control device i, Q i-1 an output signal of the status flip-flop associated with the immediately preceding control device i − 1 or the input synchronization device, and Q i + 1 an output signal of the immediately following control device i + 1 represent associated state flip-flop or the output synchronization device. 5. Durchlaufspeicheranordnung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet,
daß die ersten Kippstufen (DFF2,..., DFFn-1) bzw. die Eingangs­kippstufe (DFF1) bzw. die Ausgangskippstufen (DFFn, FF5) jeweils in einer solchen Anzahl vorhanden sind, daß eine vorgegebene An­zahl von Binärsignalfolgen gleichzeitig aufnehmbar und abgebbar ist, und daß die einander zugehörigen Kippstufen über ihre Takt­signaleingänge gemeinsam mit dem Datensignalausgang der der zuge­ordneten Steuereinrichtung zugehörigen Zustandskippstufe ver­bunden sind.5. flow storage arrangement according to one of claims 1 to 4,
characterized by
that the first flip-flops (DFF2, ..., DFFn-1) or the input flip-flop (DFF1) or the output flip-flops (DFFn, FF5) are each available in such a number that a predetermined number of binary signal sequences can be recorded and output simultaneously , and that the mutually associated flip-flops are connected via their clock signal inputs together with the data signal output of the status flip-flop associated with the associated control device.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3745535A (en) * 1970-10-08 1973-07-10 Philips Corp Modular synchronous buffer unit for a buffer having a capacity depending on the number of interconnected identical buffer units

Patent Citations (1)

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Publication number Priority date Publication date Assignee Title
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Title
WESCON TECHNICAL PAPERS, 30. Oktober/2. November 1984, Seiten 1-8, Anaheim, California, US; PINEAU et al.: "Semi custom gate array chip to handle 60HZ noninterlaced video" *

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