EP0253741B1 - Procédé de fabrication d'un circuit intégré comportant un transistor à effet de champ à doubles jonctions et un condensateur - Google Patents

Procédé de fabrication d'un circuit intégré comportant un transistor à effet de champ à doubles jonctions et un condensateur Download PDF

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EP0253741B1
EP0253741B1 EP87401673A EP87401673A EP0253741B1 EP 0253741 B1 EP0253741 B1 EP 0253741B1 EP 87401673 A EP87401673 A EP 87401673A EP 87401673 A EP87401673 A EP 87401673A EP 0253741 B1 EP0253741 B1 EP 0253741B1
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Definitions

  • the subject of the present invention is a method of manufacturing an integrated circuit comprising at least one field effect transistor with insulated gate, with double junctions and at least one capacitor which may or may not be electrically connected. It applies in particular in the field of integrated circuits of the nMOS, pMOS and CMOS type used for the processing of analog signals and in the field of memory circuits.
  • the invention relates to the manufacture of a memory circuit comprising a transistor controlling a capacitor used for the storage of information, and in particular an EPROM memory, that is to say an electrically programmable memory read only erasable by ultraviolet radiation or dynamic memory (DRAM).
  • a memory circuit comprising a transistor controlling a capacitor used for the storage of information, and in particular an EPROM memory, that is to say an electrically programmable memory read only erasable by ultraviolet radiation or dynamic memory (DRAM).
  • EPROM memory that is to say an electrically programmable memory read only erasable by ultraviolet radiation or dynamic memory (DRAM).
  • the capacitor is located on an electrical isolation or field oxide area of the circuit.
  • Figures 1a-1h there is shown schematically, in longitudinal section, a known manufacturing method of an nMOS integrated circuit comprising a double junction field effect transistor and a capacitor located close to each other .
  • the field effect transistor has the general reference 3 and the capacitor the general reference 5.
  • This known method consists, with reference to FIG. 1 a, of forming on a p-type silicon substrate 2, the field oxide 4 of the integrated circuit by localized oxidation of the substrate 2 (LOCOS technique) and then forming, also by thermal oxidation, a thin layer of gate oxide 6.
  • the field oxide 4 has a thickness of approximately 600 nm and the gate oxide a thickness of approximately 25 nm.
  • the next step consists in depositing a layer of polycrystalline silicon 8 doped about 400 nm thick by the chemical vapor deposition (CVD) technique.
  • CVD chemical vapor deposition
  • a resin mask 10 is then produced by photolithography representing the image of the capacitor 5 and of the gate of the transistor 3 to be produced respectively above the field oxide 4 and the gate oxide 6.
  • the regions of the silicon layer 8 not covered with resin are then eliminated in order to form, as shown in FIG. 1b, the gate 8a of the transistor, located above the gate oxide 6 and the first electrode 8b of the capacitor. located above the field oxide 4.
  • This can be achieved by chemical attack, by reactive ion etching or any other type of dry etching.
  • electrical insulation 9 is made of the gate 8a of the transistor 3 and of the first electrode 8b of the capacitor 5 by thermally oxidizing the polycrystalline silicon constituting the gate and the first electrode. This thermal oxidation is carried out at a temperature of the order of 950 ° C.
  • the part of the insulating layer 9 located above the first electrode 8b of the capacitor 5 constitutes the dielectric of this capacitor.
  • a resin mask 12 is produced by photolithography on the structure obtained, used to define the location of the source and the drain of the transistor 3.
  • this mask 12 has an opening 14 in look at the region of the substrate in which the transistor is to be produced.
  • This mask has a thickness of approximately 1.2 to 1.5 micrometers.
  • An implantation of ions 16, in particular of arsenic, is then carried out in order to form, on either side of the gate 8a and in the semiconductor substrate 2, two regions 18 and 20 of n + type, corresponding respectively at the source and at the drain of the transistor 3.
  • the resin layer 12 as well as the gate 8a coated with the electrical insulator 9 serve as a mask for this ion implantation.
  • a layer of silicon oxide 22 approximately 500 nm thick is deposited over the entire structure, as shown in FIG. 1d. This oxide layer is deposited by the chemical vapor deposition technique, assisted or not by plasma.
  • an etching of the layer 22 is carried out in order to form spacers 24 on the isolated sides 15 of the grid 8a, as shown in FIG. 1e.
  • This etching is carried out by an anisotropic etching technique (reactive ion etching, plasma etching or any other type of anisotropic dry etching).
  • the spacers 24 have a width at the base of about 300 nm.
  • this mask 26 has an opening 28 located above the region of the substrate 2 in which the transistor 3 is produced.
  • An implantation of ions 30, for example of arsenic, is then carried out in order to form under the source 18 and 20 of the transistor two regions 32 and 34 respectively of type n. These two regions 32 and 34 are located respectively below the source 18 and the drain 20 of the transistor 3 and constitute the second junctions thereof.
  • a layer 36 of polycrystalline silicon is deposited, as shown in FIG. 1 g.
  • This silicon layer 36 has a thickness of approximately 400 nm. It can be obtained by the chemical vapor deposition technique.
  • a resin mask 38 is then formed on the silicon layer 36, by the photolithography technique, representing the image of the second electrode to be produced from the capacitor 5.
  • Etching of the polycrystalline silicon layer 36 is then carried out in order to form the second electrode 36a, shown in FIG. 1h. This elimination is carried out by a reactive ion etching process or by chemical attack.
  • the resin mask 38 is then eliminated and an annealing of the structure obtained is carried out to cure the defects introduced during the implantations.
  • the following process steps consist in depositing a layer of insulator, in particular silicon oxide, on the entire structure, to form therein electrical contact holes, to deposit a conductive layer for example of aluminum which is etched in order to form the various connections of the transistor 3 and of the capacitor 5.
  • This known method has the drawback of being relatively complex.
  • it includes several masking steps (10, 12, 26, 38). These masking steps are relatively long (deposition of a resin layer, exposure through a photomask, development) and pose significant problems as to the correct positioning of the masks relative to the underlying layers of the integrated circuit.
  • the subject of the present invention is precisely a new method of manufacturing an integrated circuit comprising at least one double-junction field effect transistor and a capacitor, located close to one another, making it possible to remedy the various drawbacks given above.
  • this method makes it possible to reduce the number of masking steps and to eliminate the deposition of the insulating layer used solely for the formation of spacers, on either side of the gate of the transistor.
  • the source and drain of the transistor surrounded by two regions of conductivity opposite to that of the substrate, form the double junctions of the transistor.
  • the invention applies to a large number of semiconductor substrates such as n or p type doped silicon, GaAs, InP, HgCdTe, etc.
  • the conductive layers can be made of a large number of materials such as, for example, polycrystalline silicon, refractory metals such as Mo, Ti, Ta, W and their silicides.
  • the electrical insulations can be produced in a large number of insulators such as silicon oxide, silicon nitride, zinc sulfide, etc.
  • the invention advantageously applies to the MIS or MOS integrated circuit using as monocrystalline silicon substrate, as conductive layers of n or p doped polycrystalline silicon layers and as insulating layers of silicon oxide or silicon nitride layers. .
  • the electrical insulation of this gate and of this first electrode can be advantageously obtained by thermal oxidation of the silicon constituting this layer.
  • the silicon substrate used can be of p type. Under these conditions, the ion implantations to form the double junctions of the field effect transistor are carried out with arsenic or phosphorus. Conversely, in the case of an n-type silicon substrate, the double junctions of the transistor are produced by implantation of boron ions.
  • the following description relates to the fabrication of an N-channel, double junction MOS field effect transistor in a p-type silicon substrate. But of course, as said above, the invention is of much more general application. In particular, the invention applies to a P channel transistor formed in an n-type silicon substrate.
  • a field oxide 104 is first formed on a p-type monocrystalline silicon substrate 102, as shown in FIG. 2a, by localized oxidation of the substrate 102, particularly by the LOCOS technique well known to those skilled in the art.
  • This field oxide 104 is used to electrically isolate the various active components of the integrated circuit. It has a thickness of approximately 600 nm.
  • the region of the substrate in which the field oxide is formed carries the reference 102a and the region in which the field effect transistor of the integrated circuit is formed carries the reference 102b. Regions 102a and 102b are juxtaposed.
  • a thin layer of silicon oxide 106 is produced, corresponding to the gate oxide of the transistor.
  • This gate oxide is formed by thermal oxidation of the region 102b of the substrate, at a temperature of the order of 950 ° C., for approximately 20 min. It has a thickness of around 25nm.
  • This n-doped conductive layer 108 is deposited by the technique of chemical vapor deposition at low temperature (450 ° C) by pyrolysis of SiH 4 .
  • This layer 108 has a thickness of approximately 400 nm.
  • a positive resin mask 110 represents the image of the gate of the transistor and of the first electrode of the capacitor to be formed simultaneously in the layer 108.
  • an etching of the layer 108 is carried out in order to form the gate 108a of the transistor 103 and the first electrode 108b of the capacitor 105, using the resin 110 as a mask for this etching.
  • the elimination of the regions of layer 108 not covered with resin can be carried out by reactive ion etching using a sulfur hexafluoride plasma or any other plasma or dry etching having high anisotropy characteristics.
  • the grid 108a obtained has a width of less than 3 micrometers.
  • an electrical insulation 109 is formed of the gate 108a of the transistor and of the electrode 108b of the condensate.
  • This electrical insulation 109 is produced by thermal oxidation of the polycrystalline silicon constituting the gate 108a and the electrode 108b of the capacitor. This oxidation can be carried out at 950 ° C for approximately 30 min.
  • the electrical insulation 109 has a thickness of approximately 30 to 40 nm. It constitutes in particular the dielectric of the capacitor.
  • the next step of the process consists, as shown in FIG. 2c, of depositing on the entire structure a conductive layer 136 in which the second electrode of the capacitor will be produced subsequently.
  • This layer 136 has a thickness of 400 nm and is made of optionally doped n-type polycrystalline silicon.
  • This layer 136 is deposited by the low pressure chemical vapor deposition (LTO) technique by pyrolysis of the silane at a temperature of approximately 450 ° C.
  • LTO low pressure chemical vapor deposition
  • a resin mask 138 is then formed representing the image of the second electrode of the capacitor to be produced.
  • the resin mask 138 is produced by conventional photolithography, photorepetition or any other lithographic process.
  • the regions of the silicon layer 136 not covered with resin are then etched. This etching can be carried out in reactive ionic mode, anisotropic using as etching agent a sulfur hexafluoride plasma or by any other anisotropic dry etching process. Spacers 124 are thus obtained, on either side of the gate 108a isolated from the transistor 103, as well as the second electrode 136a of the capacitor 105. The structure obtained is shown in FIG. 2d.
  • the spacers 124 can also be obtained by anisotropic etching of the polycrystalline silicon 136 at the sides of the grid 108a without using the mask 138 at this level. These spacers 124 are voluntary residues which result from the thickening of polycrystalline silicon on the sides of the grid patterns.
  • the resin mask 138 is eliminated.
  • the next step in the process consists in forming a new resin mask 112 making it possible to define the location of the source and of the drain of the transistor to be produced.
  • this mask 112 produced by conventional photolithography techniques, comprises an opening 114 situated above the region 102b of the substrate in which the transistor will be produced.
  • a first ion implantation 116 is then carried out, for example of arsenic ions at a dose of 1015 to 1016 at / cm 2 with an energy of 180 keV.
  • This ion implantation 116 makes it possible to form, on both sides of the spacers 124, two regions respectively 118 and 120 of n + type corresponding respectively to the source and to the drain of the transistor.
  • the source and the drain 118 and 120 have a thickness of the order of 300 nm.
  • the implanted ions are boron ions.
  • the ion implantation 116 is carried out using the resin 112, the spacers 124 and the gate 108a of the transistor coated with the insulation 109 as a mask.
  • the spacers make it possible to avoid the extension of the regions 118 and 120 under the channel of the transistor (that is to say under the gate 108a).
  • the spacers 124 are then removed (or removed) by plasma etching in isotropic mode, for example reactive ion etching in plasma of high pressure sulfur hexafluoride or by any other process, dry or wet, isotropic. , especially selective with respect to the silicon oxide sublayer 106 and with respect to the masking resin 112.
  • plasma etching in isotropic mode for example reactive ion etching in plasma of high pressure sulfur hexafluoride or by any other process, dry or wet, isotropic. , especially selective with respect to the silicon oxide sublayer 106 and with respect to the masking resin 112.
  • a second implantation of ions 130 is then carried out, in particular of arsenic, used to form two regions 132 and 134 respectively surrounding the source 118 and the drain 120 of the transistor, thus producing the double junctions of the transistor.
  • These regions 132 and 134 have the same conductivity as the source and the drain and in particular an n-type conductivity.
  • the implantation of arsenic 130 ions can be carried out at a dose of the order of 1013 at / cm 2 and at an energy of 180 keV, this allows the penetration of arsenic ions into the substrate up to a depth of around 100 nm.
  • the implanted ions are boron ions.
  • the next step of the process according to the invention consists in eliminating the resin mask 112 in oxygen plasma followed by a bath of sulfo-oxygenated solution.
  • An annealing of the structure obtained is then carried out in order to allow diffusion of the implanted ions as well as healing of the defects created during the two implantations.
  • This annealing can be carried out at a temperature of 1150 ° C. for a few hours (2 to 4 hours), under a nitrogen atmosphere.
  • An electrical insulator layer not shown, for example made of silicon oxide, is then deposited, which is etched in order to form different electrical contact holes.
  • a conductive layer generally made of aluminum is deposited on this insulating layer, which is etched in order to form the various connections of the integrated circuit.
  • the method according to the invention thanks to a particular sequence of steps makes it possible to reduce the number of steps thereof and in particular the number of masking steps.
  • This is mainly related to the use of the same conductive layer to form the second armature of the capacitor and the spacers located on either side of the gate of the field effect transistor, used as a mask for ion implantation to form the source and the drain of the transistor.

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Description

  • La présente invention a pour objet un procédé de fabrication d'un circuit intégré comportant au moins un transistor à effet de champ à grille isolée, à doubles jonctions et au moins un condensateur qui peuvent être ou non reliés électriquement. Elle s'applique en particulier dans le domaine des circuits intégrés de type nMOS, pMOS et CMOS utilisés pour le traitement de signaux analogiques et dans le domaine des circuits mémoires.
  • Plus spécialement, l'invention se rapporte à la fabrication d'un circuit mémoire comportant un transistor commandant un condensateur servant au stockage des informations, et en particulier d'une mémoire EPROM, c'est-à-dire d'une mémoire électriquement programmable à lecture seulement effaçable par un rayonnement ultraviolet ou d'une mémoire dynamique (D.R.A.M).
  • Généralement, le condensateur est situé sur une zone d'isolation électrique ou oxyde de champ du circuit.
  • Sur les figures 1a-1h, on a représenté schématiquement, en coupe longitudinale, un procédé de fabrication connu d'un circuit intégré nMOS comportant un transistor à effet de champ à double jonction et un condensateur situé à proximité l'un de l'autre. Le transistor effet de champ porte la référence générale 3 et le condensateur la référence générale 5.
  • Ce procédé connu consiste, en référence à la figure 1 a, à former sur un substrat en silicium 2 de type p, l'oxyde de champ 4 du circuit intégré par oxydation localisée du substrat 2 (technique LOCOS) puis à former, aussi par oxydation thermique, une mince couche d'oxyde de grille 6. L'oxyde de champ 4 présente une épaisseur d'environ 600 nm et l'oxyde de grille une épaisseur d'environ 25 nm.
  • L'étape suivante consiste à déposer une couche de silicium polycristallin 8 dopé de 400 nm environ d'épaisseur par la technique de dépôt chimique en phase vapeur (CVD).
  • On réalise ensuite par photolithographie un masque de résine 10 représentant l'image du condensateur 5 et de la grille du transistor 3 à réaliser respectivement au-dessus de l'oxyde de champ 4 et de l'oxyde de grille 6.
  • On élimine alors les régions de la couche de silicium 8 non recouverte de résine afin de former, comme représenté sur la figure 1b, la grille 8a du transistor, située au-dessus de l'oxyde de grille 6 et la première électrode 8b du condensateur située au-dessus de l'oxyde de champ 4. Ceci peut être réalisé par une attaque chimique, par une gravure ionique réactive ou tout autre type de gravure sèche.
  • Après élimination du masque de résine 10, on réalise une isolation électrique 9 de la grille 8a du transistor 3 et de la première électrode 8b du condensateur 5 en oxydant thermiquement le silicium polycristallin constituant la grille et la première électrode. Cette oxydation thermique est réalisée à une température de l'ordre de 950°C.
  • La partie de la couche d'isolant 9 située au-dessus de la première électrode 8b du condensateur 5 constitue le diélectrique de ce condensateur.
  • On réalise ensuite, comme représenté sur la figure 1c, un masque de résine 12 par photolithographie sur la structure obtenue, servant à définir l'emplacement de la source et du drain du transistor 3. En particulier, ce masque 12 présente une ouverture 14 en regard de la région du substrat dans laquelle doit être réalisé le transistor. Ce masque présente une épaisseur de 1,2 à 1,5 micromètres environ.
  • On effectue ensuite une implantation d'ions 16, notamment d'arsenic, afin de former, de part et d'autre de la grille 8a et dans le substrat semi-conducteur 2, deux régions 18 et 20 de type n+, correspondant respectivement à la source et au drain du transistor 3. La couche de résine 12 ainsi que la grille 8a revêtue de l'isolant électrique 9 servent de masque à cette implantation ionique.
  • Après élimination du masque de résine 12, on dépose sur l'ensemble de la structure, comme représenté sur la figure 1d, une couche d'oxyde de silicium 22 de 500 nm environ d'épaisseur. Cette couche d'oxyde est déposée par la technique de dépôt chimique en phase vapeur, assistée ou non par plasma.
  • On effectue ensuite, en pleine plaque, une gravure de la couche 22 afin de former sur les flancs isolés 15 de la grille 8a des espaceurs 24, comme représenté sur la figure 1e. Cette gravure est réalisée par une technique de gravure anisotropique (gravure ionique réactive, gravure par plasma ou tout autre type de gravure sèche anisotropique). Les espaceurs 24 présentent une largeur à la base d'environ 300 nm.
  • On forme ensuite comme représenté sur la figure 1f, un autre masque de résine 26 identique au masque de résine 12 par photolithographie. En particulier, ce masque 26 comporte une ouvertue 28 située au-dessus de la région du substrat 2 dans laquelle on réalise le transistor 3.
  • On effectue ensuite une implantation d'ions 30, par exemple d'arsenic, afin de former sous la source 18 et 20 du transistor deux régions respectivement 32 et 34 de type n. Ces deux régions 32 et 34 sont situées respectivement au-dessous de la source 18 et du drain 20 du transistor 3 et constituent les secondes jonctions de celui-ci.
  • Après élimination du masque de résine 26, on dépose une couche 36 de silicium polycristallin, comme représenté sur la figure 1 g. Cette couche de silicium 36 présente une épaisseur de 400 nm environ. Elle peut être obtenue par la technique de dépôt chimique en phase vapeur.
  • On forme ensuite sur la couche de silicium 36, par la technique de photolithographie, un masque de résine 38, représentant l'image de la seconde électrode à réaliser du condensateur 5.
  • On effectue alors la gravure de la couche de silicium polycristallin 36 afin de former la seconde électrode 36a, repésentée sur la figure 1h. Cette élimination est réalisée par un procédé de gravure ionique réactive ou par attaque chimique.
  • On élimine ensuite le masque de résine 38 puis on effectue un recuit de la structure obtenue pour guérir les défauts introduits lors des implantations.
  • Les étapes suivantes du procédé, non repésen- tées, consistent à déposer une couche d'isolant, notamment d'oxyde de silicium sur l'ensemble de la structure, à former dans celle-ci des trous de contact électrique, à déposer une couche conductrice par exemple en aluminium que l'on grave afin de former les différentes connexions du transistor 3 et du condensateur 5.
  • Ce procédé connu présente l'inconvénient d'être relativement complexe. En particulier il comprend plusieurs étapes de masquage (10, 12, 26, 38). Ces étapes de masquage sont relativement longues (dépôt d'une couche de résine, insolation à travers un photo-masque, développement) et posent d'importants problèmes quant au positionnement correct des masques par rapport aux couches sous- jacentes du circuit intégré.
  • En outre, le procédé décrit ci-dessus présente un grand nombre d'étapes.
  • La complexité de ce procédé augmente les risques de mauvaise fabrication et donc de circuits intégrés de mauvaise qualité électrique ainsi que le coût de ces circuits.
  • La présente invention a justement pour objet un nouveau procédé de fabrication d'un circuit intégré comportant au moins un transistor à effet de champ à doubles jonctions et un condensateur, situés à proximité l'un de l'autre, permettant de remédier aux différents inconvénients donnés ci-dessus.
  • En particulier, ce procédé permet de réduire le nombre d'étapes de masquage et de supprimer le dépôt de la couche d'isolant servant uniquement à la formation des espaceurs, de part et d'autre de la grille du transistor.
  • De façon plus précise, l'invention a pour objet un procédé de fabrication d'un circuit intégré dans un substrat semi-conducteur dopé, comprenant un transistor à effet de champ à doubles jonctions, formé dans une première région du substrat, et une zone d'isolation électrique formée dans une seconde région dudit substrat, adjacente à la première région, cette zone d'isolation supportant un condensateur ; ce procédé est caractérisé en ce qu'il comprend les étapes successives suivantes :
    • (a) - formation simultanée, dans une première couche conductrice, de la grille du transistor et d'une première électrode du condensateur,
    • (b) - isolation électrique simultanément de la grille et de la première électrode,
    • (c) - formation simultanée, dans une seconde couche conductrice, d'espaceurs sur les flancs isolés de la grille et d'une seconde électrode du condensateur,
    • (d) - premier dopage de la première région du substrat pour former la source et le drain du transistor, les espaceurs jouant le rôle de masque à ce premier dopage qui présente une conductivité inverse de celle du substrat,
    • (e) - élimination des espaceurs, et
    • (f) - second dopage de la première région du substrat pour former, autour de la source et du drain, deux régions de conductivité inverse de celle du substrat.
  • Le fait de former des espaceurs, de part et d'autre de la grille du transistor à effet de champ, ainsi que la seconde électrode du condensateur, simultanément et dans la même couche conductrice, permet une simplification importante du procédé par réduction du nombre d'étapes et en particulier du nombre de masques.
  • De façon préférentielle, le procédé selon l'invention comprend les étapes successives suivantes :
    • (1) - formation de la zone d'isolation dans la seconde région du substrat et d'un isolant de grille dans la première région dudit substrat,
    • (2) - formation dans la première couche conductrice de la grille du transistor et de la première électrode du condensateur,
    • (3) - recouvrement de toute la grille et de toute la première électrode d'une couche d'isolant électrique,
    • (4) - formation, dans la seconde couche conductrice, d'espaceurs sur les flancs isolés de la grille et de la seconde électrode du condensateur,
    • (5) - réalisation d'un masque sur l'ensemble de la structure comportant une ouverture en regard de la première région du substrat,
    • (6) - première implantation d'ions, à travers le masque, pour former la source et le drain du transistor, les espaceurs servant aussi de masque à cette implantation,
    • (7) - élimination des espaceurs,
    • (8) - seconde implantation d'ions, à travers ledit masque, pour former autour de la source et du drain deux régions de conductivité inverse de celle du substrat, et
    • (9) - élimination du masque.
  • Les source et drain du transistor, entourés des deux régions de conductivité inverse de celle du substrat, forment les doubles jonctions, du transistor.
  • Par recouvrement de toute la grille et de toute la première électrode du condensateur d'une couche isolante, il faut comprendre aussi bien le recouvrement de la surface supérieure de la grille et de l'électrode que le recouvrement de leurs flancs.
  • L'invention s'applique à un grand nombre de substrats semi-conducteurs tels que le silicium dopé de type n ou p, le GaAs, l'InP, le HgCdTe, etc.
  • En outre, les couches conductrices peuvent être réalisées en un grand nombre de matériaux comme par exemple le silicium polycristallin, les métaux réfractaires tels que Mo, Ti, Ta, W et leurs siliciures.
  • De même, les isolations électriques peuvent être réalisées en un grand nombre d'isolants tels que l'oxyde de silicium, le nitrure de silicium, le sulfure de zinc, etc.
  • Toutefois, l'invention s'applique avantageusement au circuit intégré MIS ou MOS utilisant comme substrat du silicium monocristallin, comme couches conductrices des couches en silicium polycristallin dopé n ou p et comme couches isolantes des couches d'oxyde de silicium ou de nitrure de silicium.
  • Dans le cas de la grille du transistor et de la première électrode du condensateur formées dans une couche de silicium polycristallin, l'isolation électrique de cette grille et de cette première électrode peut être obtenue avantageusement par oxydation thermique du silicium constituant cette couche.
  • Par ailleurs, suivant le type de circuits MOS envisagé le substrat en silicium utilisé peut être de type p. Dans ces conditions, les implantations ioniques pour former les doubles jonctions du transistor à effet de champ sont réalisées avec de l'arsenic ou du phosphore. Inversement, dans le cas d'un substrat en silicium de type n, les doubles jonctions du transistor sont réalisées par implantation d'ions de bore.
  • D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limitatif. La description est faite en référence aux figures annexées dans lesquelles :
    • - les figures 1 a-1 h, déjà décrites, représentent schématiquement, en coupe longitudinale, les différentes étapes de fabrication, selon l'art antérieur, d'un circuit intégré comportant un transistor à effet de champ à doubles jonctions et un condensateur, et
    • - les figures 2a-2f représentent schématiquement, en coupe longitudinale, les différentes étapes de fabrication, selon l'invention, d'un circuit intégré comportant un transistor à effet de champ à doubles jonctions et un condensateur.
  • La description qui suit se rapporte à la fabrication d'un transistor à effet de champ MOS à doubles jonctions, à canal N, dans un substrat en silicium de type p. Mais bien entendu, comme on l'a dit précédemment, l'invention est d'application beaucoup plus générale. En particulier, l'invention s'applique à un transistor canal P formé dans un substrat en silicium de type n.
  • Les différents éléments référencés ci-après porteront les mêmes références que ceux décrits précédemment en regard des figures 1a-1h, additionnées de 100.
  • Comme pour le procédé de l'art antérieur, décrit précédemment, on forme tout d'abord sur un substrat en silicium monocristallin 102 de type p, comme représenté sur la figure 2a, un oxyde de champ 104 par oxydation localisée du substrat 102, en particulier par la technique LOCOS bien connue de l'homme de l'art. Cet oxyde de champ 104 sert à isoler électriquement les différents composants actifs du circuit intégré. Il présente une épaisseur de 600 nm environ.
  • La région du substrat dans laquelle est formé l'oxyde de champ porte la référence 102a et la région dans laquelle est formé le transistor à effet de champ du circuit intégré porte la référence 102b. Les régions 102a et 102b sont juxtaposées.
  • Après formation de l'oxyde de champ 104, on réalise dans la région 102b du substrat, dans laquelle sera réalisé ultérieurement le transistor à effet de champ 103, une mince couche d'oxyde de silicium 106, correspondant à l'oxyde de grille du transistor. Cet oxyde de grille est formé par oxydation thermique de la région 102b du substrat, à une température de l'ordre de 950°C, pendant 20 min environ. Il présente une épaisseur de 25nm environ.
  • On dépose ensuite sur l'ensemble de la structure une couche conductrice 108 notamment en silicium polycristallin dopé avec des dopants de conductivité inverse de celle du substrat, et en particulier avec des atomes de phosphore avec 5 à 15% en poids de phosphore. Cette couche conductrice 108 dopée n est déposée par la technique de dépôt chimique en phase vapeur à basse température (450°C) par pyrolyse de SiH4. Cette couche 108 présente une épaisseur de 400 nm environ.
  • On forme ensuite sur la couche de silicium 108, par photolithographie, un masque de résine positive 110 représentant l'image de la grille du transistor et de la première électrode du condensateur à former simultanément dans la couche 108.
  • On effectue alors, comme représenté sur la figure 2b, une gravure de la couche 108 afin de former la grille 108a du transistor 103 et la première électrode 108b du condensateur 105, en utilisant la résine 110 comme masque à cette gravure. L'élimination des régions de la couche 108 non recouvertes de résine peut être réalisée par une gravure ionique réactive en utilisant un plasma d'hexafluorure de soufre ou tout autre gravure par plasma ou sèche ayant des caractéristiques d'anisotropie élevée. La grille 108a obtenue présente une largeur de moins de 3 micromètres.
  • Après élimination du masque de résine 110 avec une cétone, on forme une isolation électrique 109 de la grille 108a du transistor et de l'électrode 108b du condensatur. Cette isolation électrique 109 est réalisée par oxydation thermique du silicium polycristallin constituant la grille 108a et l'électrode 108b du condensateur. Cette oxydation peut être réalisée à 950°C pendant 30 min environ. L'isolation électrique 109 présente une épaisseur de 30 à 40 nm environ. Elle constitue en particulier le diélectrique du condensateur.
  • L'étape suivante du procédé consiste, comme représenté sur la figure 2c, à déposer sur l'ensemble de la structure une couche conductrice 136 dans laquelle sera réalisée ultérieurement la seconde électrode du condensateur. Cette couche 136 présente une épaisseur de 400 nm et est réalisée en silicium polycristallin éventuellement dopé de type n. Cette couche 136 est déposée par la technique de dépôt chimique en phase vapeur à basse pression (LTO) par pyrolyse du silane à une température de 450°C environ.
  • On forme ensuite un masque de résine 138 représentant l'image de la seconde électrode du condensateur à réaliser.
  • Le masque de résine 138 est réalisé par les procédés classiques de photolithographie, photorépéti- tion ou par tout autre procédé lithographique.
  • On effectue ensuite la gravure des régions de la couche de silicium 136 non recouvertes de résine. Cette gravure peut être réalisée en mode ionique réactif, anisotrope en utilisant comme agent de gravure un plasma d'hexafluorure de soufre ou par tout autre procédé de gravure sèche anisotropique. On obtient ainsi, de part et d'autre de la grille 108a isolée du transistor 103, des espaceurs 124 ainsi que la seconde électrode 136a du condensateur 105. La structure obtenue est représentée sur la figure 2d.
  • Les espaceurs 124 peuvent aussi être obtenus par gravure anisotropique du silicium polycristallin 136 au niveau des flancs de la grille 108a sans utiliser à ce niveau le masque 138. Ces espaceurs 124 sont des résidus volontaires qui résultent des suré- paisseurs de silicium polycristallin sur les flancs des motifs de grille.
  • Après gravure de la couche 136, on élimine le masque de résine 138.
  • L'étape suivante du procédé, comme représenté sur la figure 2e, consiste à former un nouveau masque de résine 112 permettant de définir l'emplacement de la source et du drain du transistor à réaliser. En particulier, ce masque 112, réalisé par les techniques classiques de photolithographie, comporte une ouverture 114 située au-dessus de la région 102b du substrat dans laquelle sera réalisé le transistor.
  • On effectue alors une première implantation ionique 116 par exemple d'ions d'arsenic à une dose de 1015 à 1016 at/cm2 avec une énergie de 180 keV. Cette implantation ionique 116 permet de former, de part et d'autre des espaceurs 124, deux régions respectivement 118 et 120 de type n+ correspondant respectivement à la source et au drain du transistor. La source et le drain 118 et 120 présentent une épaisseur de l'ordre de 300 nm.
  • Dans le cas d'un substrat de type n, les ions implantés sont des ions de bore.
  • L'implantation ionique 116 est réalisée en utilisant la résine 112, les espaceurs 124 et la grille 108a du transistor revêtue de l'isolation 109 comme masque. Les espaceurs permettent d'éviter l'extension des régions 118 et 120 sous le canal du transistor (c'est-à-dire sous la grille 108a).
  • On effectue ensuite l'élimination (ou retrait) des espaceurs 124 par gravure plasma en mode isotro- pique, par exemple gravure ionique réactive en plasma d'hexafluorure de soufre à haute pression ou par tout autre procédé, sec ou humide, isotropi- que, surtout sélectif par rapport à la sous-couche d'oxyde de silicium 106 et par rapport à la résine de masquage 112. La structure obtenue est alors représentée sur la figure 2f.
  • Toujours à l'aide du masque 112, on réalise alors une seconde implantation d'ions 130 notamment d'arsenic servant à former deux régions 132 et 134 entourant respectivement la source 118 et le drain 120 du transistor réalisant ainsi les doubles jonctions du transistor. Ces régions 132 et 134 présentent la même conductivité que la source et le drain et en particulier une conductivité de type n.
  • L'implantation d'ions d'arsenic 130 peut être réalisée à une dose de l'ordre de 1013 at/cm2 et à une énergie de 180 keV, ceci permet la pénétration des ions arsenic dans le substrat jusqu'à une profondeur de l'ordre de 100 nm.
  • Dans le cas d'un substrat de type n, les ions implantés sont des ions de bore.
  • L'étape suivante du procédé selon l'invention consiste à éliminer le masque de résine 112 en plasma d'oxygène suivi d'un bain de solution sulfo-oxygénée.
  • On effectue ensuite un recuit de la structure obtenue afin de permettre une diffusion des ions implantés ainsi qu'une guérison des défauts créés lors des deux implantations. Ce recuit peut être réalisé à une température de 1150°C pendant quelques heures (2 à 4 heures), sous atmosphère d'azote.
  • On dépose ensuite une couche d'isolant électrique, non représentée, par exemple en oxyde de silicium que l'on grave afin de former différents trous de contact électrique. On dépose ensuite sur cette couche isolante une couche conductrice généralement en aluminium que l'on grave afin de former les différentes connexions du circuit intégré.
  • La description donnée ci-dessus n'a bien entendu été donnée qu'à titre illustratif, toute modification, sans pour autant sortir du cadre de l'invention, peut être envisagée notamment en ce qui concerne la nature des couches, leur épaisseur, leur technique de dépôt et de gravure.
  • Le procédé selon l'invention grâce à un enchaînement d'étapes particulier permet de réduire le nombre d'étapes de celui-ci et en particulier le nombre d'étapes de masquage. Ceci est principalement lié à l'utilisation de la même couche conductrice pour former la seconde armature du condensateur et les espaceurs situés de part et d'autre de la grille du transistor à effet de champ, utilisés comme masque à l'implantation ionique pour former la source et le drain du transistor.
  • Ceci permet en outre la réalisation des deux dopages successifs du substrat pour former les doubles jonctions du transistor à l'aide du même masque de résine.

Claims (10)

1. Procédé de fabrication d'un circuit intégré dans un substrat (102) semi-conducteur dopé, comprenant un transistor à effet de champ (103) à grille isolée, à doubles jonctions, formé dans une première région (102b) du substrat et une zone d'isolation électrique (104) formée dans une seconde région (102a) dudit substrat, adjacente à la première région, cette zone d'isolation (104) supportant un condensateur (105), le procédé étant caractérisé en ce qu'il comprend les étapes successives suivantes :
(a) - formation simultanée, dans une première couche conductrice (108), de la grille (108a) du transistor (103) et d'une première électrode (108b) du condensateur (105),
(b) - isolation électrique (109) simultanément de la grille (108a) et de la première électrode (108b),
(c) - formation simultanée, dans une seconde couche conductrice (136), d'espaceurs (124) sur les flancs isolés (109) de la grille (108a) et d'une seconde électrode (136a) du condensateur (105),
(d) - premier dopage de la première région (102b) du substrat pour former la source (118) et le drain (120) du transistor, les espaceurs (124) jouant le rôle de masque à ce premier dopage qui présente une conductivité inverse de celle du substrat (102),
(e) - élimination des espaceurs (124), et
(f) - second dopage de la première région (102b) du substrat pour former, autour de la source (118) et du drain (120), deux régions (132, 134) de conductivité inverse de celle du substrat (102).
2. Procédé de fabrication selon la revendication 1, caractérisé en ce que l'étape (d) consiste en ce qu'il comprend avant la realisation de l'étape (a) la formation de la zone d'isolation (104) dans la seconde région (102a) du substrat et d'un isolant de grille (106) dans la première région (102b) dudit substrat, à réaliser un masque (112) sur l'ensemble de la structure comportant une ouverture (114) en regard de la première région (102b) du substrat,
- à effectuer une première implantation d'ions (116), à travers le masque, (112) pour former la source (118) et le drain (120) du transistor (103), les espaceurs (124) servant aussi de masque à cette implantation,
- et en ce que l'étape (f) consiste
- à effectuer une seconde implantation d'ions (130), à travers ledit masque, (112) pour former autour de la source (118) et du drain (120) deux régions (132, 134) de conductivité inverse de celle du substrat (102), et
- à éliminer ledit masque (112).
3. Procédé de fabrication selon la revendication 1 ou 2, caractérisé en ce que la première couche (108) est réalisée en silicium polycristallin.
4. Procédé de fabrication selon la revendication 3, caractérisé en ce que l'isolation électrique (109) de la grille (108a) et de la première électrode (108b) est obtenue par oxydation thermique du silicium polycristallin constituant la première couche conductrice (108).
5. Procédé de fabrication selon la revendication 3, caractérisé en ce que le silicium polycristallin contient un dopant ayant une conductivité inverse de celle du substrat (102).
6. Procédé de fabrication selon l'une quelconqu des revendications 1 à 5, caractérisé en ce que la seconde couche conductrice (136) est réalisée en silicium polycristallin.
7. Procédé de fabrication selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le substrat (102) étant du silicium de type p, les ions utilisés pour la première et la seconde implantations (116, 130) sont des ions d'arsenic.
8. Procédé de fabrication selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le substrat (102) étant du silicium de type n, les ions utilisés pour la première et la seconde implantations (116, 130) sont des ions de bore.
9. Procédé de fabrication selon l'une quelconque des revendications 1 à 8, caractérisé en ce que l'étape a et/ou c consiste à déposer une couche conductrice (108, 136) et à effectuer, à travers un masque approprié (110, 138), une gravure anisotropique de cette couche.
10. Procédé de fabrication selon l'une quelconque des revendications 1 à 9, caractérisé en ce que l'isolant de grille (106) est de l'oxyde de silicium.
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