EP0076738B1

EP0076738B1 - Module opérateur complexe destiné notamment à la détermination analogique de transformées rapides de Fourier

Info

Publication number: EP0076738B1
Application number: EP19820401756
Authority: EP
Inventors: Boris Sokoloff; Christian Caillon
Original assignee: Pour L'etude Et La Fabrication De Circuits Integres Speciaux - Efcis Ste
Current assignee: Pour L'etude Et La Fabrication De Circuits Integres Speciaux - Efcis Ste
Priority date: 1981-10-02
Filing date: 1982-09-28
Publication date: 1986-01-08
Also published as: DE3268435D1; EP0076738A1; FR2514169A1; FR2514169B1

Description

Le domaine de la présente invention est celui du calcul analogique, et notamment du calcul de transformées rapides de Fourier. L'une des applications les plus intéressantes des transformées de Fourier est l'analyse spectrale de signaux électriques, et l'un des buts à atteindre est la possibilité d'effectuer cette analyse spectrale en temps réel, au fur et à mesure de l'arrivée de ces signaux. La rapidité du calcul est donc essentielle.
Les transformées discrètes de Fourier se résument mathématiquement en un produit d'un vecteur de nombres complexes (qui en pratique sont des échantillons de signaux avec une partie réelle et une partie imaginaire) par une matrice complexe dont les termes sont des nombres complexes de module 1 et d'angles multiples entiers de 2π/N si N est le nombre d'échantillons de signaux servant au calcul de la transformée.
Chaque terme complexe du vecteur représentant la transformée de Fourier est donc une somme de produits d'un échantillon (partie réelle et partie imaginaire) par un coefficient cos 2kπ/N + j sin 2kπ/N où k est un entier compris entre 0 et N-1, N est le nombre d'échantillons traités, j est le nombre imaginaire pur dont le carré est-1.
On voit donc que l'obtention des divers coefficients complexes de la transformée discrète de Fourier consisterait à effectuer une série de N² multiplications de nombres complexes par des coefficients cos 2kπ/N + j sin 2kπ/N et N² additions des produits obtenus.
M.C. Pease a montré que l'on pouvait exécuter un calcul analogique d'une transformée rapide de Fourier selon un algorithme répétitif qui se traduit par l'utilisation en parallèle d'un réseau de N/2 opérateur complexes à deux entrées et deux sorties, qui reçoivent sur leurs entrées deux nombres complexes et qui fournissent sur leurs sorties des sommes pondérées des entrées. En pratique, chaque opérateur fournit d'une part la somme des entrées et d'autre part la différence multipliée par un vecteur unitaire d'angle 2nk/N, k pouvant varier de 0 à N-1.
Les sorties des opérateurs sont envoyées vers un autre réseau de N/2 opérateurs complexes, avec un certain brassage des interconnexions entre les sorties du premier réseau et les entrées du second; de même, les sorties du deuxième réseau sont à nouveau envoyées, avec le même brassage d'interconnexions, vers un troisième réseau, et ainsi de suite: si N = 2^P, p réseaux sont nécessaires pour qu'à partir de N échantillons de signaux appliqués au premier réseau, on obtienne sur les sorties du dernier réseau N grandeurs représentant la transformée rapide de Fourier du signal échantillonné à l'entrée.
Cependant, comme le brassage entre les interconnexions est le même entre les réseaux successifs, il y a une configuration spatiale répétitive dont le motif unitaire ne comprend qu'un seul réseau de N/2 opérateurs complexes. Bien que les rotations vectorielles d'angle 2πk/N exécutées par les opérateurs varient d'un opérateur d'un réseau à l'opérateur de même position du réseau voisin, on peut aussi souhaiter profiter de la répétitivité de la configuration spatiale pour n'utiliser qu'un seul réseau de N/2 opérateurs dont les coefficients de pondération (c'est-à-dire les cosinus et sinus de l'angle 2nk/N) seront commandables, les sorties du réseau étant ramenées plusieurs fois successivement vers les entrées (avec toujours le même brassage, mais avec une modification des angles 2 n k/N des différents opérateurs à chaque recirculation). Si N = 2^P, on utilisera un réseau de N/2 opérateurs complexes, on introduira N échantillons de signaux, on fera recirculer p fois les grandeurs de sortie vers les entrées avec un brassage des interconnexions, en modifiant à chaque fois convenablement les rotations introduites par chaque opérateur, et on obtiendra à la fin N grandeurs complexes représentant la transformée rapide de Fourier du signal d'entrée. Ce type de traitement en parallèle avec recirculation est plus long qu'un traitement avec p réseaux mais il économise un bon nombre d'opérateurs.
On pourra se reporter à l'article de M.C. Paese: «An adaptation of the fast Fourier transform for parallel processing», dans le Journal ACM-vol. 15, pages 252-264, avril 1968, et à l'article de H.S.Stone «Parallel processing with the perfect shuffle» dans IEEE transactions on computers, vol. C-20n°2, pages 153-161, février 1971.
Quel que soit le mode de traitement adopté, c'est-à-dire avec ou sans recirculation des grandeurs calculées, on est amené à utiliser des opérateurs complexes qui, à partir de deux grandeurs complexes d'entrée c₀ = a_o + jb_o et ci = a_i + jb₁ introduites en fait sous forme de quatre grandeurs électriques (tensions) a_o, b_o, a₁, b₁, fournit deux grandeurs complexes de sortie:
obtenues en fait sous forme de quatre grandeurs électriques (tensions) x_o, y_o, x₁, y₁, avec:
Sous une autre forme mathématique, cela revient à dire que l'opérateur complexe réalise:

- d'une part, un premier vecteur complexe qui est simplement la somme des grandeurs complexes d'entrée:
- d'autre part, un deuxième vecteur qui est la différence des grandeurs d'entrée multipliée par une rotation simple d'angle 2kπ/N:

Le but de la présente invention est de réaliser un tel opérateur complexe utilisant un minimum de composants, modifiable à volonté en ce qui concerne la valeur de l'angle de rotation 2kπ/N, afin qu'il soit particulièrement adapté au calcul analogique de transformées rapides de Fourier selon l'algorithme de Paese.
Ce module est essentiellement constitué de la manière suivante, pour réaliser d'abord les quantités x_i et y_i à partir de tensions a_o, a_i, b_o, b₁: il comprend d'abord deux amplificateurs opérationnels à capacités commutées montés identiquement, avec une capacité de bouclage reliée d'une part à l'entrée inverseuse de l'amplificateur et d'autre part soit à la masse par un premier transistor soit à la sortie de l'amplificateur par un second transistor, un troisième transistor étant prévu pour permettre de court-circuiter sortie et entrée de l'amplificateur; une pluralité de capacités d'entrée en parallèle est prévue, chacune pouvant être mise en service ou isolée par un interrupteur (transistor) respectif, ces capacités ayant pour valeurs, rapportées à la valeur de la capacité de bouclage, des cosinus d'angles 2k'π/N compris entre 0 et n/4 où k' est une transformation du nombre k telle que les angles 2k'π/N et 2kπ/N soient liés par des relations trigonométriques simples comprenant des changements de signe ou des permutations de sinus et cosinus; une autre pluralité de capacités, agencée de la même manière, est prévue à l'entrée de l'amplificateur, mais elles ont pour valeurs les sinus des mêmes angles; l'une des pluralités de capacités reçoit d'un côté le signal a_o à travers un transistor et le signal a₁ à travers un autre, tandis qu'elle est reliée de l'autre côté à l'entrée de l'amplificateur; l'autre pluralité de capacités reçoit d'un côté le signal b_o à travers un transistor et le signal b₁ à travers un autre, tandis qu'elle est reliée de l'autre côté à l'entrée de l'amplificateur. Les deux amplificateurs sont montés symétriquement en ce sens que si, pour l'un des amplificateurs, ce sont les capacités ayant pour valeur des cosinus qui reçoivent les signaux a_o et a₁, alors, pour l'autre amplificateur, les capacités correspondantes, ayant aussi pour valeur des cosinus, recevront non pas a_o et a₁, mais b_o et b₁. La réciproque est vraie pour les capacités ayant pour valeur des sinus; le module opérateur comporte encore un moyen de commande de commutation des différents transistors, apte d'une part à sélectionner und capacité d'entrée ayant pour valeur un cosinus et une capacité d'entrée ayant pour valeur un sinus du même angle, cette sélection étant commandée en fonction du nombre k, et d'autre part à établir des phases de conduction synchronisées entre les différents transistors, de manière à produire sur les sorties des deux amplificateurs des valeurs approchées des quantités x₁ et y₁, les phases de conduction comprenant au moins une phase d'application de deux des quatre tensions a_o, b_o, a_i, b₁, aux capacités d'entrée sélectionnées et une phase d'application des deux autres tensions à ces capacités, le choix des tensions appliquées étant effectué au moyen de circuits logiques (D2) recevant le nombre k.
En pratique, le module opérateur comportera quatre amplificateurs supplémentaires ayant un double rôle: d'une part, ils serviront tous les quatre de mémoires tampons prélevant des échantillons de tensions a_o, b_o, a_i, b₁ et les gardant en mémoire pour les appliquer aux deux premiers amplificateurs; d'autre part, sur les quatre amplificateurs supplémentaires, deux serviront à préciser le calcul approché fait par les deux premiers amplificateurs, tandis que les deux autres serviront à établir les sommes a_o + a₁ et b_o + b₁ de manière à faire apparaître sur les sorties des quatre amplificateurs supplémentaires respectivement les quantités x₁, y₁, a_o + a_i et b_o + b₁.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels:

- la figure 1 représente schématiquement un sommateur-pondérateur constituant la base du module opérateur de l'invention,
- la figure 2 représente un sommateur-pondérateur capable de produire les tensions x₁ et y₁ correspondant aux équations (3) et (4),
- la figure 3 montre un module opérateur avec une possibilité d'interpolation pour préciser la valeur de x₁ et y_i,
- la figure 4 montre schématiquement l'ensemble de la structure du module opérateur complexe avec six amplificateurs opérationnels.

Dans la description qui suit, on s'intéressera à un module opérateur capable d'effectuer la somme simple de deux nombres complexes, et la différence de ces nombres multipliée par e 2jkπ/N avec N = 2^P et k = 0 à N-1. Cette somme et cette différence correspondent aux équations (1) à (4) écrites plus haut.
Lorsque des exemples numériques seront donnés, on prendra N = 256, p = 8 qui constituent des valeurs réalistes pour obtenir une précision de calcul suffisante pour beaucoup d'applications (par exemple, l'analyse de la parole).
Le module est contrôlé en ce qui concerne le coefficient k, c'est-à-dire l'angle de rotation, par un séquenceur qui délivre des signaux binaires représentant la valeur désirée pour le coefficient k, dont on rappelle qu'il prend des valeurs successives différentes pour un même module opérateur lorsque la transformée de Fourier est calculée par un réseau unique, bouclé sur lui-même, de N/2 opérateurs. Pour N = 256, k sera représenté par un nombre de huit éléments binaires.
Comme on le remarque d'après les équations (3) et (4), il y a lieu d'établir à partir de quatre tensions électriques a_o, a₁, b_o, b₁, des différences a_o- ai et b_o- b₁, puis de faire une somme ou une différence pondérée de ces deux différences, la pondération étant faite pour les deux équations avec des coefficients qui sont le sinus et le cosinus d'un même angle.
A priori, il faudrait utiliser un certain nombre d'amplificateurs opérationnels pour réaliser d'abord deux différences puis la multiplication de chacune par un sinus et par un cosinus puis la somme et la différence des quantités ainsi pondérées.
On va décrire d'abord une structure de sommateur-pondérateur capable de réaliser ces quantités pondérées avec seulement deux amplificateurs différentiels, après quoi on décrira l'ensemble du module opérateur qui utilise cette structure pour établir les équations (1) à (4).
Cette structure, visible à la figure 1, comprend un amplificateur opérationnel AO, une capacité de bouclage C₁, deux capacités d'entrée C_o et C'_o, et des commutateurs qui sont de préférence des transistors à grille isolée de type MOS (métal- oxyde-semiconducteur) si le module opérateur est fabriqué sous forme de circuit intégré en technologie MOS.
L'amplificateur a une entrée non-inverseuse à la masse et une entrée inverseuse reliée à une borne de chacune des trois capacités C_o, C'_o, C₁.
L'autre borne de C_o est reliée, par l'intermédiaire d'un transistor MOS T_a à une entrée de signal a_o dont elle peut être isolée lorsque le transistor T_a est bloqué. Elle est aussi reliée à une autre entrée pour le signal a₁ par un transistor T'a qui peut également l'en isoler. Les phases de conduction de T_a et T'a sont disjointes, c'est-à-dire qu'ils ne sont pas conducteurs en même temps.
De la même manière, l'autre borne de la capacité C'_o est reliée à une entrée de signal b_o et une entrée de signal b₁ respectivement par un transistor T_b et un transistor T'_b dont les phases de conduction sont disjointes et sont soit les mêmes que celles de T_a et T'a, soit permutées c'est-à-dire les mêmes que celles de T'a et T_a. Sur la figure 1, les phases sont permutées, c'est à dire que T_a et T'_b conduisent simultanément les signaux a_o et b₁ aux capacités C_o et C'_o, après quoi, dans une phase disjointe de la précédente, T'a et T_b conduisent simultanément les signaux a₁ et b_o aux capacités C_o et C'_o.
L'autre borne de Ci est reliée par l'intermédiaire d'un commutateur (transistor T1) à la masse, et par l'intermédiaire d'un autre commutateur (transistor T2) à la sortie de l'amplificateur AO. Les phases de conduction de T1 et T2 sont les mêmes que celles de T_a et T'a ou sont permutées. Sur la figure 1, ce sont les mêmes. Enfin, un transistor T3 est relié entre l'entrée inverseuse de l'amplificateur AO et sa sortie et peut donc réaliser un bouclage en gain unitaire de cet amplificateur. La phase de conduction de T3 est la même que celle de T1.
Le fonctionnement de ce sommateur-pondérateur est le suivant: dans une première phase (T1, T3, T_a, T'_b conducteurs), Ci est déchargé à zéro; en même temps, C_o et C'_o se chargent respectivement aux tensions a_o et b₁, l'amplificateur étant bouclé en gain unitaire par le transistor T3 pour maintenir le potentiel de l'entrée inverseuse sensiblement à zéro. Les charges des capacités C_o, C'_o et Ci sont ainsi respectivement C_oa_o, C'₀b₁ et zéro. En réalité il faudrait tenir compte de la tension de décalage (offset) de l'amplificateur, mais le montage décrit présente l'avantage d'éliminer l'influence de cette tension sur le résultat final.
Les transistors T1, T3, T_a, T'_b sont alors bloqués et une charge globale - (C_oa_o + C'₀b₁) est emprisonnée sur les bornes des capacités reliées à l'entrée inverseuse (d'où elles ne peuvent s'échapper).
A la phase suivante, les transistors T'a, T_b et T2 sont rendus conducteurs. Les capacités C_o et C'_o prennent respectivement des charges qui sont -a₁C₀ et -b_oC'_o sur leurs armatures reliées à l'entrée de l'amplificateur. La conservation globale des charges reliées à l'entrée inverseuse, d'où elles ne peuvent s'échapper, exige que l'armature de la capacité Ci reliée à cette entrée prenne une charge telle que la somme de cette charge et des nouvelles charges stockées sur C_o et C'_o soit égale à la charge globale - (a_oC_o + b₁C'₀), emprisonnée à la phase précédente.
Autrement dit, l'armature de la capacité Ci reliée à l'entrée de l'amplificateur doit prendre une charge égale à (a₁C₀ + b₀C'₀) - (a₀C₀ + b₁C'₀).
Pour cela le potentiel de sortie de l'amplificateur opérationnel prend une valeur:
Si on donne au rapport C₀/C₁ une valeur égale au cosinus d'un angle et à C'₀/C₁ une valeur égale au sinus du même angle, et en l'occurence d'un angle de 2kπ/N, on obtient en sortie du sommateur pondérateur un niveau de tension:
Ceci correspond à la valeur x₁ de l'équation (3).
Mais on peut remarquer que ce montage ne se contente pas de fournir cette valeur, car il permet aussi d'inverser les signes des coefficients de pondération en cosinus et sinus: en effet, si on permute les phases de T_b et T'_b, c'est-à-dire si on fait conduire Tb en même temps que T₁ et T'_b en même temps que T₂, on obtient en sortie la valeur:
Si on revient à la figure 1 et qu'on modifie les phases de manière à faire conduire T'a et T'_b en même temps que T1 et T_a et T_b en même temps que T2, on obtient un signal de sortie:
Enfin, si on fait conduire T'a et T_b en même temps que T1 et T_a et T'_b en même temps que T2, on aura la valeur:
Un deuxième amplificateur monté de manière identique mais dans lequel ce seraient les signaux a_o et a₁ qui seraient reliés par des transistors à une capacité C'_o = Ci sin 2kπ/N et inversement les signaux bo et b1 à une capacité C_o = Ci cos 2kπ/N, permet de réaliser de la même manière les sommes pondérés suivantes:
En résumé, on peut, au moyen de deux amplificateurs opérationnels montés comme à la figure 1, réaliser un produit matriciel du type:
où X₁ et Y₁ sont les tensions en sortie des deux amplificateurs opérationnels.
Enfin, si on croise les connexions d'entrée ou de sortie on peut obtenir aussi un produit matriciel du type:
On conçoit qu'on pourrait utiliser les deux sommateurs pondérateurs de la manière qui vient d'être décrite, l'un réalisant simplement la quantité (5) et l'autre la quantité (9) puisque ces deux quantités correspondent justement à la forme des équations (3) et (4) que l'on cherche à réaliser.
Pourtant, on expliquera dans la suite comment on profite au contraire des multiples possibilités de signes des coefficients de pondération en sinus et cosinus et des possibilités de croisement des entrées et sorties des deux sommateurs pondérateurs pour réaliser différents couples de valeurs X₁, Y₁ pris parmi les équations matricielles (13) et (14), définissant donc des équations différentes de (3) et (4) mais permettant, en combinaison avec la connaissance de relations trigonométriques simples, de réduire l'encombrement du module opérateur complexe que l'on cherche à réaliser.
On peut d'ores et déjà noter, car c'est selon ce principe que fonctionne le dispositif décrit ci-après dans le détail, que si un premier sommateur pondérateur est principalement affecté à la réalisation de la quantité (5), il pourra servir également à établir la quantité (8) par changement de signe, c'est-à-dire inversion des phases de commande de T_a et T'a, à établir aussi la quantité (11) par permutation des signaux d'entrée a_o et b_o d'une part, a₁ et b₁ d'autre part, et enfin à établir la quantité (10) en combinant ce changement de signe et cette permutation. De même, si le second amplificateur est affecté principalement à la réalisation de la quantité (9), il pourra aussi servir à établir les quantités (12) par changement de signe, (6) par permutation des entrées, et (7) en combinant les deux. D'autres possibilités pourraient être envisagées, par exemple l'affectation du premier amplificateur à l'établissement des équations (5) à (8) et l'affectation du second à l'établissement des équations (9) à (12) ceci par simple permutation des phases de commande des transistors T_a, T'a, T_b. T'_b.
On va maintenant expliquer en référence à la figure 2 comment on utilise au mieux ces propriétés pour réaliser un double sommateur pondérateur, programmable en ce qui concerne la valeur de k, ce qui sera particulièrement utile pour la réalisation d'un module opérateur complexe réalisant une rotation dont l'angle est programmable.
Si l'on veut que le double sommateur pondérateur soit programmable, on va disposer à l'entrée de chaque amplificateur opérationnel non pas une capacité C_o et une capacité C'_o, mais une pluralité de capacités C_o et de capacités C'_o, ayant pour valeurs les cosinus et sinus d'angles 2kπ/N (valeurs prises en référence à la capacité de bouclage Ci supposée de valeur unitaire pour simplifier puisque seuls interviennent des rapports entre les capacités d'entrée C_o, C'_o et la capacité C₁).
Le choix d'un angle de rotation (déterminé par les éléments binaires du nombre k transmis par le séquenceur) se traduira par la mise en service d'une seule capacité C_o et d'une seule capacité C'_o parmi la pluralité de capacités prévues. Les autres capacités restent hors service.
A cet effet, chaque capacité est en série avec un interrupteur de mise en service (transistors T_c pour les capacités C_o représentant des cosinus d'angles 2kπ/N, et transistors T_s pour les capacités représentant des sinus des mêmes angles). Tous les ensembles T_c, C_o sont en parallèle et remplacent la capacité C_o de la figure 1; de même, tous les ensembles T_s, C'_o sont en parallèle et remplacent la capacité C'_o de la figure 1. La programmation consistera notamment à désigner un couple unique de capacités C_o, C'_o correspondant au cosinus et au sinus d'un même angle, ceci pour chaque amplificateur opérationnel, la désignation se faisant par mise en conduction des transistors T_c, T_s correspondant à ce couple, les autres transistors T_c, T_s restant bloqués. Un décodeur recevant le nombre k permettra de procéder à cette désignation pour un cycle de calcul donné, les capacités désignées s'insérant dans le circuit selon le schéma de la figure 1.
Toutefois, pour obtenir une possibilité de programmation complète de k entre 0 et N-1, il faudrait 2N capacités à l'entrée de chacun des deux amplificateurs opérationnels, soit 4N en tout pour un module, c'est-à-dire 1024 pour n = 256.
On conçoit qu'il n'est pas souhaitable de prévoir dans chaque module un nombre aussi élevé de capacités dont quatre seulement seront utilisées simultanément au cours d'un cycle de calcul. En effet, non seulement les capacités sont encombrantes dans un circuit intégré MOS, mais en plus la précision du rapport des capacités se dégrade lorsque ce rapport devient trop élevé alors que cette précision est fondamentale pour l'exécution du calcul; il faut donc non seulement essayer de réduire le nombre de capacités, mais aussi éviter d'avoir dans un même circuit des capacités de valeurs très différentes. Pour N = 256, le rapport entre la plus grosse capacité (correspondant à cos 2π = 1) et la plus petite (correspondant à sin 2π/ 256 = 0,0245) est nettement trop élevé pour qu'on ait, en technologie MOS, une précision suffisante sur ce rapport.
Deux mesures sont adoptées selon l'invention pour réduire le nombre de capacités et éviter d'avoir des capacités très petites par rapport à l'unité représentée par la capacité de bouclage C₁. La première mesure consiste à remarquer que si on dispose de capacités représentant les sinus et cosinus des angles entre 0 et π/4, on peut en déduire les sinus et cosinus de tous les autres angles du cercle trigonométrique, d'une part, par modification du signe du sinus ou du cosinus, en ramenant certains angles à un angle entre 0 et π/4 par complémentation à π ou 2π, ou par soustraction de π, et d'autre part, par remplacement d'un sinus en un cosinus et réciproquement en ramenant certains angles à un angle entre 0 et π/4 par complémentation à π/2 ou 3π/2 ou par soustraction de π/2 ou 3π/2.
Or, justement, on a vu que l'on pouvait, avec un double sommateur-pondérateur réalisant des quantités (5) et (9), réaliser aussi des quantités (6), (7), (8), (10), (11), (12) qui ne différent des quantités (5) et (9) que par des changements de signes ou des permutations de sinus et cosinus.
Si donc le sommateur-pondérateur reçoit un nombre k correspondant à un angle quelconque 2 kπ/N, on pourra transformer cet angle en un angle 2k'n/N compris entre 0 et π/4 avec une relation simple bien définie entre les cosinus et sinus des angles 2kπ/N et 2k'π/N. Cette relation simple permettra de définir quelles sont les quantités parmi (5) à (12) qui, exprimées en fonction de k', correspondent justement aux quantités (5) et (9) exprimées en fonction de k, à charge pour un circuit logique de commander le sommateur-pondérateur pour qu'il établisse les quantités ainsi définies.
A chaque demi-quadrant du cercle trigonométrique on peut faire correspondre une transformation trigonométrique simple (changement de signe ou permutation de sinus ou cosinus) par laquelle on passe d'un angle 2kπ/N de ce demi-quadrant à un angle 2k'π/ N du premier demi-quadrant (0,π/4).
A titre d'exemple, supposons que k est tel que 2kπ/N est compris entre 3n/4 et π (quatrième demi-quadrant); on détermine un angle 2k'π/N = π - 2kπ/N compris entre 0 et π/4. Les relations trigonométriques simples qui en découlent sont:

sin 2k'π/N = sin 2kπ/N
cos 2k'π/N = -cos 2kπ/N

Il y a donc lieu de produire les quantités (7) et (10) exprimées en fonction de k':

- (a₀-a₁) cos 2k'π/N - (b₀-b₁) sin 2k'n/N

(a₀-a₁) sin 2k'π/N - (b₀-b₁) cos 2kπ/N pour que l'on obtienne bien les quantités (3) et (4) en remplaçant 2k'n/N par π-2kπ/N.

De nombreuses possibilités existent pour établir alors les quantités (7) et (10), mais, si l'on s'en tient à la réalisation pratique décrite en détail, c'est-à-dire celle pour laquelle le premier amplificateur produit les quantités (5) (8) (11) (10) et le second les quantités (9) (12) (6) (7), et pour laquelle on prévoit des permutations de signaux d'entrée et de sortie ainsi que des inversions de phase entre T_a et T'a plutôt que des permutations complètes entre T_a, T'a, T_b, T'_b, on devra alors effectuer:

un changement de signe pour les deux amplificateurs opérationnels (donc simultanéité de phase de T_a, T_b, T₁ au lieu de T_a, T_b, T₁), qui revient à inverser les signes des quantités (5) à (9),
une permutation des entrées a_o et b_o d'une part et une permutation des entrée a₁ et b₁ d'autre part, qui revient à permuter a_o- a_i et b_o- b₁ dans les quantités (5) à (9),
enfin une permutation des sorties des amplificateurs opérationnels pour que se retrouve sur la première sortie du sommateur pondérateur la quantité (7) produite par le second amplificateur et sur la seconde sortie la quantité (10) produite par le premier.

Cet exemple relativement complexe montre bien quelles sont les transformations à effectuer, transformations qui se traduisent par les équations équivalentes suivantes valables pour le quatrième demi-quadrant:
équation à réaliser ou
si 2k'π/N=π-2kπ/N ou
ou
ou
Cette dernière équation montre bien qu'à partir de la fonction standard du sommateur pondérateur capable de réaliser des quantités du type (5) et (9), il y a lieu, lorsqu'on est en présence d'un angle du quatrième demi-quadrant, de permuter les entrées et les sorties et de changer les signes des deux quantités établies.
On peut ainsi établir, pour tous les demi-quadrants des formules de transromation analogues qui montrent clairement la transformation à effectuer. On aboutit aux transformations suivantes: demi-quadrant 0 (0, π/4)

- pas de transformation
demi-quadrant 1 (π/4, π/2)
- changement de signe sur le premier amplificateur
- permutation des entrées
demi-quadrant 2 (π/2, 3π/4)
- changement de signe sur le second amplifica
teur
- permutation des sorties
demi-quadrant 3 (3π/4, π)
- changement de signe sur les deux amplificateurs
- permutation des entrées et des sorties
demi-quadrant 4 (π, 5π/4)
- changement de signe sur les deux amplificateurs
demi-quadrant 5 (5π/4, 3π/2)
- changement de signe sur le second amplificateur
- permutation des entrées
demi-quadrant 6 (3π/2,7π/4)
- changement de signe sur le premier amplifica
teur
- permutation des sorties
demi-quadrant 7 (7π/4, 2π)
- permutation des entrées et des sorties

Pour ces divers demi-quadrants, il y aura lieu de définir exactement la valeur de k':

demi-quadrant 0 2k'π/N = 2kπ/N
demi-quadrant 1 2k'π/N = π/2-2kπ/N
demi-quadrant 2 2k'π/N = 2kπ/N-π/2
demi-quadrant 3 2k'π/N =π-2kπ/N
demi-quadrant 4 2k'π/N =2kπ/N-π
demi-quadrant 5 2k'π/N = 3π/2-2kπ/N
demi-quadrant 6 2k'π/N = 2kπ/N-3π/2
demi-quadrant 7 2k'π/N = 2π-2kπ/N

k sera exprimé sous forme d'un nombre binaire (reçu du séquenceur). Pour N = 256, k possède huit bits B7, B6, B5, B4, B3, B2, B1, BO dans l'orde des poids décroissants.
Les trois premiers bits B7, B6, B5 constituent une adresse quadrantale désignant un demi-quadrant parmi huit dans lequel se trouve l'angle 2kπ/N. Les demi-quadrants numérotés 0 à 7 dans le sens trigonométrique ont pour adresses successives B7, B6, B5: 000, 001, ..., 111.
Ces trois premiers bits définissent quels sont les changements de signe et permutations à effectuer selon le tableau donné ci-dessus.
Ils définissent aussi de quelle manière on passe de k à k'.
Ce passage est en fait extrêmement simple: si l'angle 2kπ/N est dans l'un des demi-quadrants pairs 0, 2, 4, 6, c'est-à-dire si B5 est égal à 0, les bits suivants B4, B3, B2, B1, B0 définissent exactement le nombre k'; ceci correspond au passage de 2kπ/N à 2k'π/N par soustraction de π/2 ou π ou 3π/2.
Si, au contraire, l'angle 2kπ/N est dans l'un des demi-quadrants impairs (B5 = 1), le nombre k' est obtenu par inversion des bits B4 B3 B2 B1 BO et addition d'une unité au dernier bit.
Cette opération logique est extrêmement simple et correspond au passage de l'angle 2kπ/N à l'angle 2k'πc/N par complémentation à π/2, π, 3π/2, ou 2π.
Ainsi, selon la valeur de B5, on passe de k à k' en utilisant simplement les derniers bits de k ou en effectuant une inversion de ses derniers bits et une addition d'une unité:

B5=0 0
k' = B4 B3B2 B1 B0
B5 = 1
k' = B₄ B3 B2 B1 BO + 00001

C'est le nombre k' qui servira à désigner une capacité C_o et une capactié C'_o à l'entrée des amplificateurs opérationnels.
k' possède cinq bits, mais un cas particulier peut se présenter: si B5 = 1 et B4 B3 B2 B1 B0 est égal à 00000, (2kn/N = π/4 ou 3n/4 ou 5n/4 ou 7π/4) k' devient un nombre à six bits 100000 lors de l'inversion et l'addition d'une unité. Si on supprime le sixième bit, k' devient 00000 correspondant à un angle 2k'n/N = 0 qui ne satisfait pas à la formule: 2k'π/N = n π/2-2kπ/N.
Ce sixième bit est donc nécessaire pour définir un angle:

2k'π/N = π/4.

Mais, pour éviter d'avoir à utiliser un bit de plus dans le calcul de k', bit qui ne serait utile que dans le cas d'une adresse quadrantale impaire suivie de cinq zéros, les circuits logiques de désignation des capacités C_o et C'_o comprendront un découdeur détectant l'égalité B5 B4 B3 B2 B1 BO = 100000 et permettront alors la désignation de capacités de valeurs sin n/4 et cos n/4.
Tout ce qui vient d'être expliqué avait pour but de montrer en détail comment on peut utiliser des capacités correspondant aux sinus et cosinus d'angles compris entre 0 et π/4, une logique de commande exécutant les inversions et permutations nécessaires pour faire le calcul corresponant pour les angles des autres demi-quadrants. On s'aperçoit donc qu'un maximum de N/4 capacités est nécessaire à l'entrée de chacun de deux amplificateurs opérationnels pour établir les quantités (5) et (9) pour tous les anlges 2kn/N du cercle trigonométrique.
Une deuxième mesure est prise pour réduire encore le nombre de capacités matérialiser dans le circuit intégré. Cette deuxième mesure consiste à ne conserver que les capacités correspondant aux angles multiples de π/32 (k' multiple de 4) et à effectuer un calcul par interpolation pour les valeurs intermédiaires de k', en utilisant les formules d'interpolation suivantes:

valables si dA est un petit angle, ce qui est les cas par exemple si dA = π/128 ou π/64.
Si on utilise ces formules dans les équations (3) et (4), on trouve que pour les angles à interpoler correspondant à:

k' = 4 K' + 1 ou 4 K' - 1 ou 4 K' + 2,

₁

_o

On expliquera plus loin comment on effectue les opérations (17) et (18) pour passer des valeurs approchées X₁ et Y₁ aux valeurs x₁ et y₁ précisées par interpolation.
En tout cas on peut d'ores et déjà voir qu'on n'a plus besoin à l'entrée de chaque amplificateur opérationnel que de seize à dix-huit capacités qui représentent les sinus et cosinus des angles multiples de π/32 entre 0 et π/4. En fait, dix-sept capacités représentent le nombre le plus réaliste si on désire avoir à la fois l'angle 0 et l'angle π/4 et si on remarque que sin 0 = 0 correspond à une capacité nulle donc une absence de capacité. On a supprimé les très petites capacités correspondant par example à sin π/128, sin π/64, etc.
La figure 2 représente le double sommateur-pondérateur selon l'invention, programmable en angle de rotation et fonctionnant comme cela a été expliqué ci-dessus.
Il comprend un amplificateur A01 avec une capacité de bouclage C1 supposée unitaire commutée par trois tranistors T1, T2, T3, et un autre amplificateur A02 bouclé de la même manière par une capacité C2 également unitaire commutée par trois transistors T'1, T'2, T'3. Les montages de ces capacités et transistors sont ceux de la figure 1. Ces amplificateurs fournissent des valeurs correspondant aux équations matricielles (13) et (14) et reçoivent tous deux des signaux a_o b_o a₁ b₁ à travers deuc réseaux de capacités commutées RCC1 et RCC2 sont pratiquement identiques.
Seul RCC1 a été représenté en détail avec ses dix-sept capacités ayant comme valeurs les cosinus et les sinus des angles multiples de π/32 entre 0 et π/4.
Les entrées a_o et a₁ sont reliées par des transistors T_a et T'a, non pas directement à des capacités C_o comme à la figure 1, mais à une borne d'un dispositif de permutation d'entrée P_e qui reçoit d'autre part sur une autre borne les signaux b_o et b₁ à travers les tranistors T_b et T'_b.
Les signaux reçus par le dispositif de permutation P_e sont transmis tels quels ou sont croisés selon l'état de ce dispositif qui est commandé par un détecteur D₁ recevant le nombre k: pour cer- teines valeurs de k (en fait des trois bits de plus fort poids de k), il y aura permutation des entrées a_o, a₁ et b_o, b₁.
Les sorties du dispositif de permutation P_e sont reliées l'une à une borne d'un ensemble comprenant en parallèle neuf capacités C_o (et leurs interrupteurs individuels de mise en service T_c), ces capacités ayant pour valeur les cosinus d'angles multiples de π/32 entre 0 et π/4, l'autre à un ensemble comprenant en parallèle huit capacités C'_o et leurs interrupteurs individuels de mise en service T_s, ces capacités ayant pour valeur les sinus de mêmes angles sauf sin 0 qui est nul.
Les ensembles en parallèle sont par ailleurs reliés tous deux à l'entrée inverseuse de l'amplificateur A01.
Le décodeur D1 définit soit un état dans lequel les signaux a_o et a₁ sont transmis aux capacités C_o (cosinus) et les signaux b_o et b₁ aux capacités C'_o (sinus), soit le contraire (a_o et a₁ aux capacités C'_o et b_o et b₁ aux capacités C'_o).
Les transistors T_a, T'a, T_b, T'_b sont commandés par un autre décodeur D2 qu'on peut appeler décodeur de changement de signe, car, pour certaines valeurs du nombre k qu'il reçoit, il permet de passer d'une quantité (5) à (12) à son inverse. Ce décodeur agit pour établir soit une simultanéité de phase de conduction de T_a et T'_b avec T1 soit au contraire une simultanéité de phase de T'a et T_b avec T1.
On notera que le réseau de capacités commutées RCC2 ne diffère du réseau RCC1 que par le fait que son décodeur de changement de signe agit pour établir soit une simultanéité de phase de T_a et T_b avec T1 soit au contraire une simultanéité de phase de T'a et T'_b avec T1, et par le fait que les valeurs de k définissant ce choix sont différentes des valeurs de k définissant le choix correspondant pour le réseau RCC1.
On notera aussi que le décodeur D1 de permutation d'entrée est commun aux deux réseaux et commande les dispositifs de permutation d'entrée Pe des deux réseaux dans des sens complémentaires de manière que si l'un des amplificateurs réalise une quantité prise parmi (5) à (8), l'autre réalise bien complémentairement une quantité prise parmi (9) à (12).
Les dispositifs de permutation d'entrée Pe peuvent être réalisés chacun par quatre transitors MOS.
A la sortie des amplificateurs opérationnels est prévu un autre dispositif de permutation Ps, commandé par un découdeur D3 recevant une information sur le nombre k (il ne reçoit en fait que le second bit B6 de k car il n'y a permutation des sorties que pour B6 = 1), pour permuter ou non les sorties des deux amplificateurs selon la valeur de k et fournir sur deux sorties du sommateur-pondérateur des quantités X₁, Y₁ qui sont des valeurs approchées des quantités x₁ et y₁ des équations (3) et (4) correspondant en fait aux valeurs de x₁ et y_i, pour des angles multiples de π/ 32.
Enfin, on a représenté à la figure 2:

un circuit logique de commande de commutation CL qui a pour fonction de commander la commutation des divers transistors T_a, T'a, T_b, T'_b, T₁, T₂, T₃ selon les règles expliquées en référence à la figure 1; et plus généralement, le circuit CL exécute d'autres fonctions de commutation nécessaires au cours d'un cycle de calcul comme on le verra plus loin;
et un décodeur D4 qui reçoit le nombre k, qui le transforme en un nombre k' selon les règles expliquées (k' = (B4 B3 B2 B1 BO) B5 + (B4 B3 B2 B1 BO + 00001) B5), qui en prend les trois premiers bits (K') et qui commande la fermeture d'un interrupteur T_c et un interrupteur T_s de chaque réseau pour mettre en service dans chaque réseau une seule capacité C_o et une seule capacité C'_o, correspondant au cosinus et au sinus de l'angle multiple de π/32 le plus proche de 2k'π/N.

En revenant au calcul de l'interpolation, les équations (17) et (18) qui en donnent les règles sont calculées de manière optimale en utilisant justement les amplificateurs opérationnels A01 et A02 de la figure 2 avec les réseaux de capacités qui leur sont associés.
La figure 3 représente la constitution du circuit qui permet de faire cette interpolation après que le calcul de X₁ et Y₁ ait été effectué pour des angles multiples de π/32.
Pour simplifier l'explication, on a représenté à nouveau, sur la figure 3, les amplificateurs A01 et A02, mais sans les réseaux de capacités RCC1 et RCC2. Toutefois la capacité d'entrée C'_o de valeur sin n/32 (la plus petite) a été représentée car elle sera utilisée pour faire l'interpolation.
En effet, l'interpolation par angles de π/128 consiste à réaliser les équations:

x₁ = X₁ - Y₁ π/128
y₁ = Y₁ + X₁ π/128
que l'on peut approximer par:
x₁ = X₁ -Y₁ sin π/128
y₁ = Y₁ + X₁ sin π/128
que l'on peut approximer aussi par:

Ayant calclulé X₁ et Y₁ à partir de a_o, b_o, a₁, b_i, on stocke ces valeurs de tension dans deux capacités C₃ et C₄ qui constituent des mémoires des valeurs de X₁ et Y₁. Ces capacités sont les capacités de bouclage de deux amplificateurs opérationnels A03 et A04 qui d'ailleurs peuvent servir initialement à transmettre les valeurs a₁ et b₁ aux entrées du circuit de la figure 2. Des commutateurs (transistors MOS) sont prévus pour aiguiller soit les signaux a₁ et b₁, soit les signaux X₁ et Y₁ à l'entrée des amplificateurs A03 et A04.
Les valeurs X₁ et Y₁ sont pour cela appliqués aux entrées des amplificateurs A03 et A04 par l'intermédiaire de capacités C'₃ et C'₄, dont le rapport aux capacités C₃ et C₄ est 1 et dont le rapport aux capacités Ci et C₂ des amplificateurs A01 et A02 est aussi de préférence 1.
Par une commutation des capacités d'entrée C'₃ et C'₄, similaire à celle décrite en référence à la figure 1, on transfère la valeur des tensions d'entrée X₁ et Y₁ vers la sortie des amplificateurs opérationnels A03 et A04 qui les gardent en mémoire grâce aux capacités de bouclage C₃ et C₄.
Ces tensions mémorisées sont alors appliquées aux capacités de valeur sin π/32 à l'entrée des amplificateurs A01 et A02, par l'intermédiaire des transistors T'a ou T'_b, des transistors T"_a et T"_b étant prévus en plus pour pouvoir mettre à la masse l'armature côté amont de ces capacités.
Dans cette phase de calcul d'interpolation, les transistors T1, T2, T3 fonctionnent comme décrit en référence à la figure 1. Les transistors T'a et T"_a ou T'_b et T"_b sont cummutés avec des phases de conduction disjointes correspondant respectivement à celles de T'1 et T'2 pour l'amplificateur A02 mais correspondant respecitvement à celles de T2 et T1 pour l'amplificateur A01 (afin de réaliser une inversion de signe).
A la fin d'un cycle de commutation de ces transistors, on obtient une tension - Y₁ sin π/32 sur la sortie qui initialement était à la tension X₁ et une tension + X₁ sin π/32 sur la sortie qui initalement était à Y₁. X₁ et Y₁ sont toujours mémorisés sur les capacités C₃ et C4.
Les tensions de sortie des amplificateurs A01 et A02 sont à nouveau ranemées sur les entrées des amplificateurs A03 et A04 respectivement, mais cette fois à travers des capacités commutées C"3 et C"₄ de valeur sensiblement égale à 0,25 (par rapport à C₃ et C₄).
Comme les capacités C₃ et C₄ n'ont pas été déchargées, la commutation des capacités C"₃ et C"₄ aux entrées des amplificateurs A03 et A04 a pour effet d'augmenter les tensions aux bornes de C₃ et C₄ d'une valeur correspondant aux tensions appliquées à l'entrée multipliées par le rapport des capacités C"₃/C₃ ou C"₄/C₄ soit 0,25. Cette commutation se fait par charge de C"₃ reliée à l'entrée de l'amplificateur A03 pendant que ce dernier est bouclé en gain unitaire et que C₃ est isolée à la fois de la masse et de la sortie de l'amplificateur, puis par connection de la capacité C"₃, isolée de la source qui l'a chargée, entre l'entrée de A03 et la masse, en même temps que C₃ est rebouclée sur la sortie de A03.
On obtient donc bien, en sortie des amplificateurs A03 et A04, des tensions finales:

x₁ = X₁ - (Y₁ sin π/32)/4
et y₁ = Y₁ + (X₁ sin π/32)/4

Les commutations des différents transistors ont encore lieu sous la commande du circuit CL de la figure 2 qui établit les signaux d'aiguillage nécessaires pendant cette phase d'interpolation (par exemple aiguillage du signal X₁ vers l'entrée de A03 à travers l'une ou l'autre des capacités d'entrée C'₃ ou C"₃, ou au contraire aiguillage du signal d'entrée a₁ vers la capacité C'₃ pour mettre en mémoire sur C₃le signal a₁), et qui établit aussi les phases de conduction adéquates, tenant compte des signes arithmétiques des multiplications ou additions à effectuer, pour tous les transistors qui travaillent en commutation en série ou en parallèle avec des capacités.
La remise à zéro de la charge des capacités C₃ et C₄ est nécessaire au début d'un cycle de calcul pour que ce soient bien les signaux a₁ et b₁ qui se présentent ensuite aux bornes de sortie des amplificateurs A03 et A04. Cette remise à zéro peut se faire par un agencement de commutateurs tels que T1, T2 et T3 à la figure 1, qui a l'avantage d'emmagasiner, en vue de la compenser, la tension d'offset de l'amplificateur opérationnel. De même, après que X₁ et Y₁ aient été calculés et avant de les stocker dans C₃ et C₄, il faut décharger C₃ et C₄ jusqu'à zéro ou jusqu'à la tension d'offset des amplificateurs. Au contraire, cette remise à zéro n'a pas lieu quand on ramène les tensions - Y₁ sin π/32 et X₁ sin π/32 à l'entrée des amplificateurs A03 et A04.
Si l'interpolation doit consister à ajouter un angle π/64 et non π/128 on peut choisir soit de faire en sorte que les capacités C"₃ et C"₄ aient des valeurs 0,5 au lieu de 0,25 (par exemple avec deux capacités C"₃ en parallèle), soit de faire deux fois de suite l'interpolation à π/128, c'est-à-dire de ramener encore une fois à l'entrée des capacités C"₃ et C"₄les signaux déjà interpolés une première fois en sortie des amplificateurs A01 et A02.
Une interpolation plus précise qu'à π/128 (si N est supérieur à 256) peut se faire simplement en prévoyant par exemple des capacités C"₃ et C"₄ deux fois plus petites.
Une interpolation à - π/128 se fera en inversant les phases des transistors T'a et T"_a ou T'_b, T"_b de commutation des deux capacités sin n/32.
Un décodeur D5 recevant le nombre k, ou plus simplement ses deux derniers bits, commande le choix de la mise en service d'une capacité C"₃ ou C"₄ lorsqu'il y a lieu de faire une interpolation. Il permet aussi l'inversion de phase des transistors T'a et T"_a ou T'_b, T"_b s'il y a lieu.
On remarquera que ce système d'interpolation ne nécessite pas de capacités dans un trop petit rapport vis-à-vis de la capacité Ci de valeur unité puisque la plus petite capacité utilisée est la capacité de valeur sin π/32 = 0,0980.
Finalement, alors que dans la phase initiale de calcul de X₁ et Y₁, les sorties des amplificateurs A03 et A04 fournissent les signaux a₁ et b₁ (qu'ils ont reçu sur leurs entrées et pris en mémoire), pour appliquer ces deux signaux aux deux amplificateurs A01 et A02, dans la phase d'interpolation, les sorties des amplificateurs A03 et A04 fournissent d'abord respectivement X₁ et Y₁ puis, s'il y a effectivement un calcul d'interpolation à faire, elles founissent x₁ et y₁.
C'est donc sur les sorties des amplificateurs A03 et A04 que l'on retrouve finalement les signaux cherchés x₁ et y₁ des équations (3) et (4).
Il reste donc à produire les signaux x_o et y_o qui sont respectivement les sommes a_o + a₁ et b_o + b₁.
On va pour cela utiliser deuc amplificateurs supplémentaires A05 et A06 qui de toute façon serviront, comme les amplificateurs A03 et A04, dans une phase initiale, à mémoriser et fournir sur leur sortie, pour les appliquer aux amplificateurs A01 et A02, les signaux d'entrée a_o et b_o.
En effet, cette disposition avec amplificateur formant mémoire d'entrée est particulièrement utile dans le cas où le module opérateur complexe établissant les quantités x_o, y_o, x₁, y₁ à partir de signaux a_o, b_o, a₁, b_i, est bouclé sur lui-même: il faut bien une mémoire pour conserver les échantillons de signaux d'entrée pendant tout le temps de la génération des signaux de sortie avant que les signaux de sortie soient à nouveau appliqués aux entrées et traités pour subir eux-mêmes les additions et pondérations.
Par conséquent, le module opérateur complexe selon 'invention comprend encore deux autres amplificateurs A05 et A06 qui sont couplés au reste du circuit de la figure 3 de la manière représentée à la figure 4. Pour la simplification, on n'a pas représenté à la figure 4 tous les éléments couplés aux amplificateurs A01 et A02, dont le détail a déjà été expliqué.
Il faut d'abord préciser que le calcul de a_o + a₁ et b_o + b₁ est effectué après le calcul de X₁ et Y₁, mais avant que X₁ et Y₁ ne soient transférés sur les amplificateurs A03 et A04.
Les amplificateurs A05 et A06 sont montés selon un schéma qui se rapproche de celui de la figure 1, c'est-à-dire que l'amplificateur A05 possède une entrée non-inverseuse à la masse et une entrée inverseuse reliée à une capacité de bouclage C₅ (C₆ pour A06) et à deux capacités d'entrée C'₅ et C"₅ (C'₆ et C"₆); les capacités C'₅ et C"₅ sont par ailleurs chacune en série avec deux transistors (analogues à T_a, T'a, T_b, T'_b); pour la capacité C'₅ l'un de ces transistors est relié à une entrée de signal a_o et l'autre à la masse; pour la capacité C"₅, l'un des transistors est relié à la sortie de l'amplificateur A03 et l'autre à la masse; l'autre borne de la capacité de bouclage peut être mise à la masse par un transistor analogue à T1, ou reliée à la sortie de A05 par un transistor analogue à T2; un transistor analogue à T3 permet de boucler la sortie de l'amplificateur A05 directement sur son entrée inverseuse. Les capacités C'₅ et C"₅ ont la même valeur que C₅ et de préférence la même valeur que Ci et C₂.
Le montage de l'amplificateur A06 est exactement la même avec une capacité C'₆ qui reçoit b_o et une capacité C"6 reliée à la sortie de A04.
Ainsi, en choisissant de manière convenable les phases de commutation des divers transitors, en s'inspirant de ce qui a été décrit en référence aux figures précédentes, on peut, dans une première phase, appliquer tous les signaux d'entrée a_o, b_o, a₁, b₁, sur les capacités respectives C'₅, C'₆, C'₃, C'₄ en même temps que les capacités C₅, C₆, C₃, C₄ sont déchargées ou plus exactement prennent en mémoire la tension de décalage (offset) des amplificateurs respectifs.
Pusi, dans une deuxième phase, ayant déconnecté les entrées a_o, b_o, a₁, b₁, mis à la masse les capacités C'₅, C'_s, C'₃, C'₄, et bouclé les amplificateurs par les capacités C₅, C_s, C₃, C₄ comme expliqué en référence à la figure 1, ces dernières capacités récupèrent la charge des premières de sorte qu'il apparaît en sortie des amplificateurs les tensions a_o, b_o, a₁, b₁ compte tenu du rapport unité qui exiyte entre les différentes capacités.
Ces tensions servent ensuite au calcul de X₁ et Y₁, les amplificateurs A05, A06, A03, A04 servant de source de signaux a_o, b_o, a_i, b₁ pour le schéma de la figure 2. Pour cela deux phases de fonctionnement (troisième phase et quatrième phase) sont nécessaires; on se référera à la description des figures 1 et 2 pour le détail, mais, en gros, la troisième phase consiste à appliquer aux amplificateurs A01 et A02 une paire de signaux, par exemple a_o et b_o, mais ce peut être a_o et b₁ ou a₁ et b_o ou a₁ et b₁ selon l'amplificateur et selon la valeur de k reçue et décodée par le dispositif; en même temps les capacités Ci et C₂ sont déchargées; la quatrième phase consiste à appliquer l'autre paire de signaux aux amplificateurs, à travers les mêmes capacités désignées par le décodage de k, pendant que les capacités C₁, C₂ sont bouclées entre la sortie et l'entrée de chaque amplificateur A01 et A02. Ceci termine le calcul de X₁ et Y₁, étant etendu que pendant ces troisième phases, les circuits logiques ayant reçu le nombre k ont procédé auch choix d'un signe (décodeur D2 sur la figure 2), au choix d'une permutation d'entrées (décodeur D1), au choix d'une permutation de sorties (décodeur D3), et à la mise en service de capacités C_o, C'_o représentant un cosinus et un sinus du même angle à l'entrée des amplificateurs A01 et A02. X₁ et Y₁ restent en mémoire en sortie de ces amplificateurs.
La cinquième phase consiste à rendre conducteurs les transistors reliant les sorties des amplificateurs A03 et A04 (portant a₁ et b₁) respectivement aux capacités C"₅ et C"₆ en bouclant A05 et A06 en gain unitaire, et en isolant C₅ et C₆ à la fois de la sortie de ces amplificateurs et de la masse pour qu'elles concervent leurs charges.
La sixième phase exécute l'addition de a_o + a₁ et b_o + b₁ : C₅ et C₆ sont reconnectées entre sortie et entrée des amplificateurs A05 et A06 dont le bouclage an gain unitaire est supprimé, et les bornes amont des capacités C"₅ et C"₆ sont mises à la masse et déconnectées des sorties des amplificateurs A03 et A04. Les charges stockées à la cinquième phase sur C"₅ et C"₆ sont ainsi transférées sur C₅ et C₆ et s'ajoutent à la charge déjà présente sur C₅ et C₆; les sorties des amplificateurs A05 et A06 passent à des potentiels:

x₀ = a₀+ a₁ et y₀ = b₀ + b₁

₅

₆

Toujours pendant la sixième phase, avant de stocker sur C₃ et C₄ les tensions X₁ et Y₁ présentes en sorties de A01 et A02 (après le dispositif de permutation P_s), on décharge les capacités C₃ et C₄.
Pour cela, les sorties du dispositif de permutation P_s sont connectées aux capacités C'₃ et C'₄ respectivement en même temps que les capacités C₃ et C₄ sont mises à la masse et que les amplificateurs A03 et A04 sont bouclés en gain unitaire.
La septième phase isole C'₃ et C'₄ des sorties de A01 et A02 tout en les reliant à la masse et en reconnectant les capacités c₃ et C₄ en bouclage entre l'entrée et la sortie des amplificateurs A03 et A04. Les charges stockées sur C'₃ et C'₄ pendant la sixième phase sont transférées sur C₃ et C₄ de sorte qu'il apparaît en sortie de A03 et A04 les tensions X₁ et Y₁.
Toujours pendant la septième phase se prépare, s'il y a lieu, le calcul de l'interpolation: mise en service des capacités sin π/32 sur les amplificateurs opérationnels, sélection d'une capacité C"₃ et C"₄ de valeur 0,25 ou 0,50, inversion ou non des phases des transistors T'a, T"_a, T'_b, T"_b, etc. Les capacités C₁, C₂ des amplificateurs A01 et A02 sont déchargées, T'_b et T"_a (ou le contraire) sont rendus conducteurs conformément au schéma de la figure 3 et les amplificateurs A01 et A02 sont bouclés en gain unitaire.
Pendant la huitième phase, les deux autres transistors T"_b et T'a (ou le contraire) sont rendus conducteurs en même temps que les capacités C₁, C₂ sont isolées de la masse et rebouclées sur les amplificateurs A01 et A02; les quantités -Y₁ sin n/32 et X₁ sin π/32 sont ainsi stockées en sorties de A01 et A02.
Simultanément, ces tensions de sortie sont appliquées aux capacités C"₃ et C"₄ pendant que les amplificaterus A03 et A04 sont bouclés en gain unitaire et que les capacités C₃ et C₄ (chargées par X₁ et Y₁) sont isolées à la fois de la masse et des sorties des amplificateurs A03 et A04.
La neuvième phase consiste à relier les bornes amont des capacités C"₃ et C"₄ sélectionnés à la masse en supprimant le gain unitaire des amplificateurs A03 et A04 et an rebouclant les capacités C₃ et C₄ entre l'entrée et la sortie de ces amplificateurs. Cette commutation assure le transfert d'une charge-(C"₃/C₃)Y₁ sin π/32 sur la capacité C₃, sans faire disparaître la charge C₃X₁ qui y était déjà. Cette neuvième phase termine donc le calcul de l'interpolation et les tensions présentes en sortie des amplificateurs A05, A06, A03, A04 sont respectivement les tensions cherchées x_o, y_o, x₁, Y₁ définies par les équations (1) à (4).
Ces tensions peuvent alors être lues à travers des transistors d'isolation en sortie de chacun de ces amplificateurs.
Dans le cas où le module opérateur complexe ainsi décrit est utilisé avec d'autres en parallèle selon un mode de recirculation comme cela a été expliqué au début de la description, ces sorties sont transmises aux entrées d'autres modulateurs (avec un certain brassage d'interconnexions): la première phase du cycle suivant consiste dans le prélèvement sur les capacités C'₅, C'₆, C'₃, C'₄ d'échantillons de nouveaux signaux d'entrée et de mise en mémoire de ces signaux sur C₅, C_s, C₃, C₄, après quoi ces signaux peuvent disparaître ou être modifiés sans influer sur le déroulement de nouveau cycle de calcul. Il n'y a donc pas besoin, pour un fonctionnement avec recirculation, de mémoires tampons entre les modules puisque les amplificateurs A05, A06, A03, A04 jouent ce rôle.
On a donc ainsi décrit un module opérateur complexe particulièrement performant et comportant un nombre extrêmement réduit d'amplificateurs opérationnels et un nombre limité de capacités représentant les cosinus et sinus des angles de rotation appliqués par le module opérateur, module spécialement adapté au calcul analogique de transfomées de Fourier discrètes.

Claims

1. Module opérateur analogique capable de recevoir quatre tensions a_o, b_o, a₁, b₁ et de produire des tensions:

où N est un nombre entier et k un entier compris entre 0 et N-1, caractérisé par le fait qu'il comprend deux amplificateurs opérationnels (A01 et A02) à capacités commutées montés identiquement de la manière suivante: une capacité de bouclage (Ci) est reliée d'une part à l'entrée inverseuse de l'amplificateur et d'autre part soit à la masse par un premier transistor (T1) soit à la sortie de l'amplificateur par un second transistor (T2), un troisième transistor (T3) permettant de court-circuiter sortie et entrée de l'amplificateur, avec une pluralité de capacités d'entrée en parallèle, chacune pouvant être mise en service ou isolée par un transistor respectif, ces capacités ayant pour valeur, rapportée à la valeur de la capacité de bouclage, des cosinus d'angles 2k' π/N compris entre 0 et π/4 où k' est une transformation du nombre k telle que les angles 2kπ/N et 2k'π/N soient liés par des relations trigonométriques simples comprenant des changements de signe ou des permutations de sinus et cosinus, et une autre pluralité de capacités d'entrée agencée de la même manière, mais ayant pour valeurs les sinus des mêmes angles, l'une des pluralités de capacités recevant d'un côté le signal a_o à travers un transistor (T_a) et le signal a₁ à travers un autre transistor (T'a), et étant reliée de l'autre côté à l'entrée de l'amplificateur, l'autre pluralité de capacités recevant d'un côté le signal b_o à travers un transistor (T_b) et le signal b₁ à travers un autre transistor (T'_b), et étant également reliée de l'autre côté à l'entrée de l'amplificateur, avec une symétrie entre les montages des deux amplificateurs, à savoir le fait que si ce sont les capacités ayant pour valeur des cosinus qui reçoivent a_o et a₁ pour l'un des amplificateurs, alors, les capacités correspondantes de l'autre amplificateur, ayant aussi pour valeur des cosinus, recevront réciproquement b_o et b₁; le module opérateur comportant encore un moyen de commande de commutation (CL) des différents transistors, apte d'une part à sélectionner une capacité d'entrée ayant pour valeur un cosinus et une capacité d'entrée ayant pour valeur un sinus du même angle, cette sélection étant commandée en fonction du nombre k, et d'autre part à établir des phases de conduction synchronisées entre les différents transistors, de manière à produire sur les sorties des deux amplificateurs des valeurs approchées des quantités x₁ et y₁, les phases de conduction comprenant au moins une phase d'application de deux des quatre tensions a_o, b_o, a₁, b_i, aux capacités d'entrée sélectionnées et une phase d'application des deux autres tensions à ces capacités, le choix des tensions appliquées étant effectué au moyen de circuits logiques (D2) recevant le nombre k.

2. Module opérateur selon la revendication 1, caractérisé par le fait que le circuit logique recevant le nombre k est apte à commander la mise en service d'un couple de capacités ayant pour valeur le cosinus et le sinus d'un angle multiple de n/32 compris entre 0 et π/4 et lié par des relations trigonométriques simples à l'un des angles multiples de π/32 encadrant l'angle 2kπ/N.

3. Module opérateur selon la revendication 1, caractérisé par le fait qu'il comporte un dispositif de permutation commandé à quatre bornes (Pe) en amont des pluralités de capacités de chaque amplificateur, pour appliquer soit les signaux a_o et a₁, soit les signaux b_o et b₁ à une pluralité de capacités donnée, avec un dispositif de commande (D1 ) de ce dispositif de permutation, apte à conserver la symétrie de la transmission des signaux entre les deux amplificateurs.

4. Module opérateur selon l'une des revendications 1 à 3, caractérisé par le fait qu'il comporte en sortie des deux amplificateurs opérationnels (A01 et A02) un dispositif de permutation de ces sorties (Ps), et un moyen de commande de ce dispositif (D3).

5. Module opérateur selon l'une des revendications 3 et 4, caractérisé par le fait qu'il est prévu un ou plusieurs décodeurs (D1, D3) recevant le nombre k pour commander en fonction de k le ou les dispositifs de permutation.

6. Module opérateur selon l'une des revendications 1 à 5, caractérisé par le fait qu'il comporte quatre amplificateurs supplémentaires (A03, A04, A05, A06) ayant des capacités de bouclage (C₃, C₄, C₅, C₆) commutées, aptes à retenir en mémoire des échantillons de tension appliqués aux entrées de ces capacités, ces amplificateurs supplémentaires (A03, A04, A05, A06) pouvant recevoir sur des capacités d'entrées commutées respectivement des échantillons des tensions a₁, b_i, a_o, b_o, les sorties de ces amplificateurs supplémentaires servant de sources de tensions a_o, b_o, a_i, b_i pour les deux premiers amplificateurs (A01, A02).

7. Module opérateur selon la revendication 6, caractérisé par le fait que l'amplificateur supplémentaire (A05) pouvant recevoir a_o peut également recevoir un échantillon de la tension de sortie de l'amplificateur supplémentaire (A03) pouvant recevoir a₁ de manière à stocker sur sa capacité de bouclage (C₅) d'abord la tension a_o, puis une tension a_o + a₁, et par le fait que l'amplificateur supplémentaire (A06) pouvant recevoir b_o peut également recevoir un échantillon de la tension de sortie de l'amplificateur supplémentaire (A04) pouvant recevoir b₁, de manière à stocker sur sa capacité de bouclage (C₆) d'abord la tension b_o, puis une tension b_o + b₁.

8. Module opérateur selon l'une des revendications 6 et 7, caractérisé par le fait que les amplificateurs supplémentaires (A03 et A04) pouvant recevoir a₁ et b, peuvent également recevoir les sorties éventuellement permutées du premier et du second amplificateurs (A01 et A02), à travers des transistors de commutation.

9. Module opérateur selon la revendication 8, caractérisé par le fait que les amplificateurs supplémentaires (A03 et A04) pouvant recevoir a₁ et b₁ peuvent recevoir les sorties du premier et du second amplificateurs à travers différentes capacités d'entrée.

10. Module opérateur selon l'une des revendications 6 à 9, caractérisé par le fait que le module opérateur comprend quatre sorties principales qui sont les sorties des quatre amplificateurs supplémentaires, ces sorties étant destinées à fournir respectivement les signaux de valeur x₁, y₁, a_o + a₁, b_o + b₁.