DE9117250U1 - Integrated semiconductor circuit - Google Patents

Integrated semiconductor circuit

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Description

Anmelder/Inhaber: MATSUSHITA ELECTRIC
Amtsaktenzeichen: NeuanmeldungApplicant/Owner: MATSUSHITA ELECTRIC
Official reference number: New registration

Matsushita Electric Industrial Co., Ltd.Matsushita Electric Industrial Co., Ltd.

1006, Oaza Kadoma, Kadoma-shi, Osaka-fu, 571 Japan1006, Oaza Kadoma, Kadoma-shi, Osaka-fu, 571 Japan

Integrierter HalbleiterschaltkreisIntegrated semiconductor circuit

Die vorliegende Erfindung betrifft einen integrierten Halbleiterschaltkreis mit einem ersten Inselgebiet der anderen Leitungsart und einem zweiten Inselgebiet der anderen Leitungsart auf einer Grundplatte der einen Leitungsart und einem ersten Diffusionswiderstandsgebiet dereinen Leitungsart innerhalb des ersten Inselgebietes, wobei keine Elektrode von dem Grundplattenabschnitt, der zwischen das erste Inselgebiet und das zweite Inselgebiet greift, zu erden ist, wobei das erste Inselgebiet nahe dem zweiten Inselgebiet liegt.The present invention relates to an integrated semiconductor circuit having a first island region of the other conduction type and a second island region of the other conduction type on a base plate of the one conduction type and a first diffusion resistance region of the one conduction type within the first island region, wherein no electrode of the base plate section which extends between the first island region and the second island region is to be grounded, the first island region being close to the second island region.

Ein solcher integrierter Halbleiterschaltkreis ist beispielsweise auf den Seiten 1075 und 1076 des IBM Technical Disclosure Bulletin, Vol. 14, Nr. 4, September 1971, New York beschrieben.Such an integrated semiconductor circuit is described, for example, on pages 1075 and 1076 of the IBM Technical Disclosure Bulletin, Vol. 14, No. 4, September 1971, New York.

In einem solchen herkömmlichen integrierten Halbleiterschaltkreis ist ein Widerstand auf einer Insel vorgesehen, wie in Figur 5 gezeigt ist, um die Integrationsdichte zu erhöhen, ohne das elektrische Potential der Insel zu beanspruchen. Die Beschreibung erfolgt nachfolgend anhand der Figur 5. Figur 5(a) zeigt das Oberflächenmuster und Figur 5(b) ein entsprechendes Schaltbild. Bezugszeichen 21 bezeichnet ein n-Typ-inselgebiet, Bezugszeichen 22 bezeichnet ein p-Typ-Widerstandsgebiet innerhalb des n-Typ-lnselgebietes 21, die Bezugszeichen 23, 24In such a conventional semiconductor integrated circuit, a resistor is provided on an island as shown in Figure 5 in order to increase the integration density without stressing the electric potential of the island. The description will be made below with reference to Figure 5. Figure 5(a) shows the surface pattern and Figure 5(b) shows a corresponding circuit diagram. Reference numeral 21 denotes an n-type island region, reference numeral 22 denotes a p-type resistor region within the n-type island region 21, reference numerals 23, 24

bezeichnen aus dem p-Typ-Widerstandsgebiet 22 herausgeführte Elektroden, wobei das Bezugszeichen 23 die Seite mit dem höheren elektrischen Potential bezeichnet. Bezugszeichen 25 bezeichnet ein n-Typ-lnselgebiet, Bezugszeichen 26 bezeichnet ein p-Typ-Trennungsgebiet zum Trennen des n-Typ-Inselgebietes 21 vom n-Typlnselgebiet 25, die Bezugszeichen 27,28 bezeichnen aus dem n-Typ-lnselgebiet 25 herausgeführte Elektroden, wobei die Elektrode 27 mit einer Erdungselektrode 30 durch einen p-Typ-Widerstand 29 von der Elektrode 28 verbunden ist. Wenn ein p-Typ-Widerstandsgebiet 22 innerhalb eines n-Typ-lnselgebietes 21 angeordnet ist, fließt kein Strom zwischen dem n-Typ-lnselgebiet 21 und dem p-Typ-Widerstandsgebiet 22, sogar wenn das n-Typ-lnselgebiet 21 erd- bzw. potentialfrei gehalten wird. Deshalb ist es nicht erforderlich, das Potential des Inselgebietes zu nehmen. Die Integrationsdichte kann durch folgende zwei Maßnahmen erhöht werden: (1) Das Verbindungsgebiet zwischen dem n-Typ-lnselgebiet 21 und der Elektrode ist unnötig, und (2) das Verbindungsmuster zwischen dem hohen Potential (Versorgungsspannung) und dem n-Typ-lnselgebiet 21 ist unnötig.denote electrodes led out from the p-type resistor region 22, wherein the reference numeral 23 denotes the side with the higher electric potential. Reference numeral 25 denotes an n-type island region, reference numeral 26 denotes a p-type separation region for separating the n-type island region 21 from the n-type island region 25, the reference numerals 27, 28 denote electrodes led out from the n-type island region 25, wherein the electrode 27 is connected to a ground electrode 30 through a p-type resistor 29 from the electrode 28. When a p-type resistance region 22 is arranged within an n-type island region 21, no current flows between the n-type island region 21 and the p-type resistance region 22 even if the n-type island region 21 is kept floating. Therefore, it is not necessary to take the potential of the island region. The integration density can be increased by the following two measures: (1) the connection region between the n-type island region 21 and the electrode is unnecessary, and (2) the connection pattern between the high potential (supply voltage) and the n-type island region 21 is unnecessary.

In einem solchen Fall, wie in Figur 5(a) gezeigt ist, wenn nämlich das n-Typ-lnselgebiet 25 dichter am n-Typ-lnselgebiet 21 liegt, wobei der an das n-Typ-lnselgebiet 25 angeschlossene p-Typ-Widerstand 29 geerdet ist, entstehen ein parasitärer pnp-Transistor 31, wobei das p-Typ-Widerstandsgebiet 22, das n-Typ-lnselgebiet 21 und das p-Typ-Trenngebiet 26 einen Emitter, eine Basis und einen Kollektor darstellen, und ein parasitärer npn-Transistor 32, wobei das n-Typ-lnselgebiet 21, das p-Typ-Trenngebiet 26 und das n-Typ-lnselgebiet 25 einen Kollektor, eine Basis und einen Emitter darstellen, und bilden gemeinsam einen pnpn-Thyristor. Das p-Typ-Trenngebiet 26 ist von der Erde entfernt, was zu einem Widerstand führt, der zusätzlich zwischen dem p-Typ-Trenngebiet 26 und der Erde vorhanden ist. Die entsprechende Schaltung ist in Figur 5(b) gezeigt. Wenn das p-Typ-Trenngebiet 26 von der Erde entfernt liegt, wird das Potential höher, wodurch der parasitäre npn-Transistor 32 eingeschaltet wird. Wenn der parasitäre npn-Transistor 32 eingeschaltet wird, fließt der Basis-Kollektor-Strom des parasitären pnp-Transistors 31. Der parasitäre pnp-Transistor 31 schaltet den Stromfluß mit hFE-Vergrößerung des Basis-Stromes in dessen Kollektor. Das Basispotential des parasitären npn-Transistors 32 wird außerdem durch den Widerstand 33 erhöht, und weitere Ströme fließen. Als Folge steigt der Strom an, bis der parasitäre pnp-Transistor 31 und der parasitäre npn-Transistor 32 gesättigt sind. Wenn insbesondere ein Widerstand 33 gering ist oder nicht existiert, entsteht ein besonders hoher Stromfluß. Dies wird hauptsächlich im Fall der Bildung des pnpn-Thyristors verursacht.In such a case, as shown in Figure 5(a), when the n-type island region 25 is closer to the n-type island region 21 with the p-type resistor 29 connected to the n-type island region 25 being grounded, a parasitic pnp transistor 31 in which the p-type resistor region 22, the n-type island region 21 and the p-type separation region 26 constitute an emitter, a base and a collector, and a parasitic npn transistor 32 in which the n-type island region 21, the p-type separation region 26 and the n-type island region 25 constitute a collector, a base and an emitter, are formed, and together form a pnpn thyristor. The p-type isolation region 26 is remote from the ground, resulting in a resistance additionally present between the p-type isolation region 26 and the ground. The corresponding circuit is shown in Figure 5(b). When the p-type isolation region 26 is remote from the ground, the potential becomes higher, thereby turning on the parasitic npn transistor 32. When the parasitic npn transistor 32 is turned on, the base-collector current of the parasitic pnp transistor 31 flows. The parasitic pnp transistor 31 switches the current flow with h FE -increasing the base current in its collector. The base potential of the parasitic npn transistor 32 is also increased by the resistor 33, and further currents flow. As a result, the current increases until the parasitic pnp transistor 31 and the parasitic npn transistor 32 are saturated. In particular, when a resistance 33 is small or does not exist, a particularly high current flow occurs. This is mainly caused in the case of the formation of the pnpn thyristor.

Dementsprechend ist Aufgabe der vorliegenden Erfindung, die zuvor erwähnten Nachteile des Standes der Technik im wesentlichen zu beseitigen und einen verbesserten integrierten Halbleiterschaltkreis zur Verfugung zu stellen, der kein oder nur geringes Latch-up- bzw. Sperrverhalten zeigt und einen besonders einfachen Schaltungsaufbau und nur eine geringe Menge von zusätzlich benötigter Fläche besitzt.Accordingly, the object of the present invention is to substantially eliminate the previously mentioned disadvantages of the prior art and to provide an improved integrated semiconductor circuit which exhibits little or no latch-up or blocking behavior and has a particularly simple circuit structure and only a small amount of additional area required.

Diese Aufgabe wird dadurch gelöst, daß ein integrierter Halbleiterschaltkreis mit den Merkmalen des Anspruchs 1 ausgebildet wird.This object is achieved by forming an integrated semiconductor circuit with the features of claim 1.

Bevorzugte Ausführungen der Erfindung sind in den Unteransprüchen 2 bis 4 gekennzeichnet.Preferred embodiments of the invention are characterized in subclaims 2 to 4.

Gemäß einer bevorzugten Ausführung der vorliegenden Erfindung wird ein integrierter Halbleiterschaltkreis vorgesehen, der die Basis des parasitären pnp-Transistors mit dem Emitter oder mit einem Abschnitt des an den Emitter angeschlossenen Widerstandes verbindet, um das Basis-Potential in das Emitter-Potential oder höher zu wandeln, so daß der Betrieb des parasitären pnp-Transistors nicht beeinflußt werden kann.According to a preferred embodiment of the present invention, a semiconductor integrated circuit is provided which connects the base of the parasitic pnp transistor to the emitter or to a portion of the resistor connected to the emitter to convert the base potential to the emitter potential or higher so that the operation of the parasitic pnp transistor cannot be influenced.

Mit Hilfe des zuvor beschriebenen Aufbaus werden der Basis-Strom und der Kollektor-Strom des parasitären pnp-Transistors zu null. Deshalb wird die Spannung des parasitären Widerstandes zwischen dem Kollektor des parasitären pnp-Transistors und der Erde niedriger, und das Basis-Potential des parasitären npn-Transistors wird kleiner, so daß der parasitäre npn-Transistor nicht eingeschaltet wird. Da kein Strom durch den parasitären npn-Transistor fließt, wird deshalb eine Sperrwirkung nicht verursacht.With the help of the above-described structure, the base current and the collector current of the parasitic pnp transistor become zero. Therefore, the voltage of the parasitic resistance between the collector of the parasitic pnp transistor and the ground becomes lower, and the base potential of the parasitic npn transistor becomes smaller, so that the parasitic npn transistor is not turned on. Since no current flows through the parasitic npn transistor, a blocking effect is therefore not caused.

Nachfolgend werden bevorzugte Ausführungsbeispiele der Erfindung anhand der beiliegenden Figuren näher erläutert. Es zeigen:Preferred embodiments of the invention are explained in more detail below with reference to the accompanying figures. They show:

Figuren 1,Figures 1,

2, 3 und 4 Schaltkreisbilder eines integrierten Halbleiterschaltkreises in bevorzugten Ausführungen der vorliegenden Erfindung, wobei jeweils in (a) das Oberflächenmuster und in (b) das entsprechende Schaltbild dargestellt ist; und2, 3 and 4 are circuit diagrams of an integrated semiconductor circuit in preferred embodiments of the present invention, with (a) showing the surface pattern and (b) the corresponding circuit diagram; and

Figur 5 das Schaltkreisbild eines herkömmlichen integrierten Halbleiterschaltkreises, wobei in (a) das Oberflächenmuster und in (b) das entsprechende Schaltbild gezeigt sind.Figure 5 shows the circuit diagram of a conventional semiconductor integrated circuit, wherein (a) the surface pattern and (b) the corresponding circuit diagram are shown.

In Figur 1 ist ein integrierter Halbleiterschaltkreis gemäß einer bevorzugten Ausführung der vorliegenden Erfindung gezeigt, wobei in Figur 1 (a) das Oberflächenmuster und in Figur 1 (b) das entsprechende Schaltbild dargestellt ist.Figure 1 shows an integrated semiconductor circuit according to a preferred embodiment of the present invention, with Figure 1 (a) showing the surface pattern and Figure 1 (b) showing the corresponding circuit diagram.

Bezugszeichen 1 bezeichnet ein n-Typ-lnselgebiet, Bezugszeichen 2 ein p-Typ-Widerstandsgebiet, Bezugszeichen 3 eine Elektrode, wobei das n-Typ-lnselgebiet 1 mit dem p-Typ-Widerstandsgebiet 2 an dessen Seite mit dem hohen Potential verbunden ist, Bezugszeichen 4 eine Elektrode an der Seite des p-Typ-Widerstandsgebietes 2 mit niedrigem Potential, Bezugszeichen 5 ein n-Typ-lnselgebiet, Bezugszeichen 6 ein p-Typ-Trennungsgebiet zum Trennen des n-Typ-Inselgebietes 1 vom n-Typ-lnselgebiet 5, die Bezugszeichen 7, 8 bezeichnen Elektroden zum Anschluß der n-Typ-lnselgebiete, und das Bezugszeichen 9 bezeichnet einen Widerstand für den Anschluß des n-Typ-lnselgebietes an die Erdelektrode 10. In Figur 1 (b) ist das zugehörige Schaltbild des Oberflächenmusters gemäß Figur 1 (a) gezeigt, wobei die Bezugszeichen entsprechend übereinstimmen. Da die Basis des parasitären pnp-Transistors 11 an die Elektrode an der Seite des p-Typ-Widerstandsgebietes 2 mit hohem Potential angeschlossen ist, wird das Potential der Basis höher als das Potential des Emitters, wodurch der parasitäre pnp-Transistor 11 ausgeschaltet wird. Da somit kein Strom in den Widerstand 12 fließt und das Potential des p-Typ-Trennungsgebietes 6 des parasitären npn-Transistors 13 niedrig ist, wird ebenfalls der npn-Transistor 13 ausgeschaltet. Demnach fließt kein Strom, wodurch auch keine Sperrwirkung erzeugt wird.Reference numeral 1 denotes an n-type island region, reference numeral 2 denotes a p-type resistance region, reference numeral 3 denotes an electrode, the n-type island region 1 being connected to the p-type resistance region 2 on the high potential side thereof, reference numeral 4 denotes an electrode on the low potential side of the p-type resistance region 2, reference numeral 5 denotes an n-type island region, reference numeral 6 denotes a p-type separation region for separating the n-type island region 1 from the n-type island region 5, reference numerals 7, 8 denote electrodes for connecting the n-type island regions, and reference numeral 9 denotes a resistor for connecting the n-type island region to the ground electrode 10. In Figure 1 (b) is the corresponding circuit diagram of the surface pattern according to Figure 1 (a), the reference numerals correspondingly. Since the base of the parasitic pnp transistor 11 is connected to the electrode on the side of the p-type resistance region 2 with high potential, the potential of the base becomes higher than the potential of the emitter, whereby the parasitic pnp transistor 11 is turned off. Since no current flows into the resistor 12 and the potential of the p-type separation region 6 of the parasitic npn transistor 13 is low, the npn transistor 13 is also turned off. Accordingly, no current flows, whereby no blocking effect is generated.

Figur 2 zeigt eine zweite Ausführung der vorliegenden Erfindung, wobei die Bezugszeichen 1 bis 8 die gleichen Elemente wie die von Figur 1 bezeichnen. Bei dieser Ausführung wird ebenfalls eine Sperrwirkung wie bei der Ausführung gemäß Figur 1 nicht verursacht, obwohl der Emitter des parasitären npn-Transistors 13 direkt geerdet ist.Figure 2 shows a second embodiment of the present invention, wherein the reference numerals 1 to 8 designate the same elements as those of Figure 1. In this embodiment, a blocking effect as in the embodiment according to Figure 1 is also not caused, although the emitter of the parasitic npn transistor 13 is directly grounded.

Figur 3 zeigt eine dritte Ausführung der vorliegenden Erfindung, wobei die Bezugszeichen 1 bis 8 die gleichen Elemente wie die in Figur 1 bezeichnen. Bezugszeichen 14 bezeichnet ein p-Typ-Diffusionsgebiet, das innerhalb des n-Typ-lnselgebietes ausgebildet ist, wobei die Diode entsprechend angeschlossen ist. Die Sperrwirkung kann in ähnlicher Weise vermieden werden, sogar falls die Diode existiert.Figure 3 shows a third embodiment of the present invention, wherein reference numerals 1 to 8 denote the same elements as those in Figure 1. Reference numeral 14 denotes a p-type diffusion region formed within the n-type island region with the diode connected accordingly. The blocking effect can be similarly avoided even if the diode exists.

Figur 4 zeigt eine vierte Ausführung der vorliegenden Erfindung, wobei die Bezugszeichen 1 bis 8 die gleichen Elemente wie die in Figur 1 bezeichnen. Da in diesem Fall die Elektrode auf dem n-Typ-lnselgebiet 5 vorgesehen ist, wird eine Kapazität zwischen dem n-Typ-lnselgebiet 5 und der Elektrode 7 gebildet.Figure 4 shows a fourth embodiment of the present invention, wherein reference numerals 1 to 8 denote the same elements as those in Figure 1. In this case, since the electrode is provided on the n-type island region 5, a capacitance is formed between the n-type island region 5 and the electrode 7.

Obwohl der Emitter des parasitären npn-Transistors 13 in der dritten und vierten Ausführung direkt geerdet ist, gilt dies auch sogar dann, wenn der Widerstand zwischen dem Emitter des npn-Transistors 13 und der Erde geschaltet ist.Although the emitter of the parasitic NPN transistor 13 is directly grounded in the third and fourth embodiments, this is also true even if the resistor is connected between the emitter of the NPN transistor 13 and the ground.

Wie sich aus der vorangegangenen Beschreibung entnehmen läßt, kann gemäß der Anordnung der vorliegenden Erfindung nur durch den extrem einfachen Schaltungsaufbau und die Hinzufügung eines kleinen Gebietes der Schaltungsaufbau ohne Sperrwirkung bzw. Latch-up bewirkt werden, und man erhält einen integrierten Halbleiterschaltkreis, dereine höhere Qualität und Zuverlässigkeit aufweist, was zu einer besseren Wirkungsweise im praktischen Gebrauch führt.As can be understood from the foregoing description, according to the arrangement of the present invention, only by the extremely simple circuit structure and the addition of a small area, the circuit structure without latch-up can be achieved and a semiconductor integrated circuit having higher quality and reliability can be obtained, resulting in better performance in practical use.

Claims (4)

AnsprücheExpectations 1. Integrierter Halbleiterschaltkreis mit einem ersten Inselgebiet (1) der anderen Leitungsart und einem zweiten Inselgebiet (5) der anderen Leitungsart auf einer Grundplatte (6) der einen Leitungsart und einem ersten Diffusionswiderstandsgebiet (2) der einen Leitungsart innerhalb des ersten Inselgebietes (1), wobei keine Elektrode von dem Grundplattenabschnitt (6), der zwischen das erste Inselgebiet (1) und das zweite Inselgebiet (5) greift, zu erden ist, wobei das erste Inselgebiet nahe dem zweiten Inselgebiet liegt,1. Integrated semiconductor circuit with a first island region (1) of the other conduction type and a second island region (5) of the other conduction type on a base plate (6) of the one conduction type and a first diffusion resistance region (2) of the one conduction type within the first island region (1), wherein no electrode of the base plate section (6) which extends between the first island region (1) and the second island region (5) is to be grounded, wherein the first island region is located close to the second island region, dadurch gekennzeichnet,characterized, daß das erste Inselgebiet (1) das höchste Potential von den mit dem ersten Diffusionswiderstandsgebiet (2) zu verbindenden Elektroden (3, 4) besitzt, eine Elektrode (3) am ersten Inselgebiet (1) und an einer Hochpotentialseite des ersten Diffusionswiderstandsgebietes (2) angeschlossen ist und das zweite Inselgebiet (5) geerdet ist.that the first island region (1) has the highest potential of the electrodes (3, 4) to be connected to the first diffusion resistance region (2), an electrode (3) is connected to the first island region (1) and to a high-potential side of the first diffusion resistance region (2), and the second island region (5) is grounded. 2. Integrierter Halbleiterschaltkreis nach Anspruch 1,
dadurch gekennzeichnet,2. Integrated semiconductor circuit according to claim 1,
characterized, daß ein zweiter Widerstand (9) zwischen dem zweiten Inselgebiet (5) und der Erde (10) vorgesehen ist.that a second resistor (9) is provided between the second island region (5) and the earth (10). 3. Integrierter Halbleiterschaltkreis gemäß Anspruch 1 oder 2,
dadurch gekennzeichnet,3. Integrated semiconductor circuit according to claim 1 or 2,
characterized, daß ein zweites Diffusionsgebiet (14) der einen Leitungsart im zweiten Inselgebiet (5) vorgesehen ist, wobei das zweite Diffusionsgebiet (14) als Anode und das Inselgebiet (5) als Kathode vorgesehen ist.that a second diffusion region (14) of one conduction type is provided in the second island region (5), the second diffusion region (14) being provided as an anode and the island region (5) as a cathode. 4. Integrierter Halbleiterschaltkreis nach Anspruch 1 oder 2,
dadurch gekennzeichnet,4. Integrated semiconductor circuit according to claim 1 or 2,
characterized, daß eine erste Elektrode (7) auf dem zweiten Inselgebiet (5) angeordnet ist und die erste Elektrode (7) und das zweite Inselgebiet (5) eine Kapazität bilden.that a first electrode (7) is arranged on the second island region (5) and the first electrode (7) and the second island region (5) form a capacitor.
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