DE8603689U1 - Monolithically integrated dynamic semiconductor memory with a three-dimensional l-transistor cell arrangement - Google Patents
Monolithically integrated dynamic semiconductor memory with a three-dimensional l-transistor cell arrangementInfo
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Description
Siemens Aktiengesellschaft Unser Zeichen Berlin und München VPA 86 P 8007 DESiemens Aktiengesellschaft Our reference Berlin and Munich VPA 86 P 8007 DE
Monolithisch integrierter dynamischer Halbleiterspeicher mit einer dreidimensionalen l-Translstorzellenanordnung.Monolithically integrated dynamic semiconductor memory with a three-dimensional l-transistor cell arrangement.
Die Neuerung betrifft einen monolithisch integrierten dynamischen Halbleiterspeicher mit einer dreidimensionalen 1-Transistorzellenanordnung, bei der der Kondensator für die zu speichernden Ladungen als Plattenkondensator ausgebildet ist und unterhalb des an der Oberfläche des gemeinsamen Substrates liegenden Feldeffekt-Transistors mit isolierter Gate-Elektrode angeordnet und mit dessen Source- oder Drainzone elektrisch leitend verbunden ist.The innovation concerns a monolithically integrated dynamic semiconductor memory with a three-dimensional 1-transistor cell arrangement, in which the capacitor for the charges to be stored is designed as a plate capacitor and is arranged below the field effect transistor with an insulated gate electrode located on the surface of the common substrate and is electrically connected to its source or drain zone.
Eine solche Anordnung in einem Halbleiterspeicher ist beispielsweise aus einem Bericht von Sunami et. al. aus dem IEEE 1983, Electron Device Letters Vol. EDL-4, Nr. 4, Seiten 90/91 (Figur 1), bekannt.Such an arrangement in a semiconductor memory is known, for example, from a report by Sunami et al. in the IEEE 1983, Electron Device Letters Vol. EDL-4, No. 4, pages 90/91 (Figure 1).
Die zunehmende Verkleinerung in integrierten Schaltungen benötigt neue Techniken für die Unterbringung der Bauelementstrukturen. Für dynamische Halbleiterspeicher mit einer Kapazität von 64 M und darüber werden hochdichte Zellkonzepte mit einer Zellfläche von kleiner 2 pm benötigt. Bei der heute verwendeten 1-Transistorzelle wird die minimale Zellfläche im wesentlichen bestimmt durch die zu speichernde Mindestladung. Aufgrund der Soft-Error (= Speicherfehler) durch Alphateilchen ist dabei von minimal 150 fC (femto Coulomb = 10~15 C) auszugehen.The increasing reduction in size in integrated circuits requires new techniques for accommodating the component structures. For dynamic semiconductor memories with a capacity of 64 M and more, high-density cell concepts with a cell area of less than 2 pm are required. In the 1-transistor cell used today, the minimum cell area is essentially determined by the minimum charge to be stored. Due to the soft error (= storage error) caused by alpha particles, a minimum of 150 fC (femto Coulomb = 10~ 15 C) can be assumed.
Um ein solches Ladungspaket speichern zu können, istIn order to store such a charge package,
Edt 1 PIr/31.1.1986Edt 1 PIr/31.1.1986
2 VPA .!..§£ P *J AJ 0G":2 VPA .!..§£ P *J AJ 0 G":
bereits ab dem Speicher mit einer Kapazität von 4 M eine quasi dreidimensional integrierte Anordnung von Transistor und Kondensator erforderlich. Unter dreidimensionaler Integration versteht man die Ubereinanderanordnung von mindestens zwei aktiven Bauelementschichten. Dies führt zu einem Gewinn in der Chipfläche von mindestens einem Faktor 2.Starting with a memory with a capacity of 4 M, a quasi three-dimensionally integrated arrangement of transistors and capacitors is required. Three-dimensional integration means the arrangement of at least two active component layers on top of one another. This leads to a gain in chip area of at least a factor of 2.
Eine dreidimensionale Struktur von Kondensator und Transistor ist zum Beispiel aus einem Bericht von Sturm, nil«.*» .·~&Lgr; nlw^^^r. „...-. Tccc el *»«■»-».«»» n«*w4n<> &igr; &ogr;&Iacgr;-4-»·&eegr;&ogr; UnI A three-dimensional structure of capacitor and transistor is, for example, from a report by Sturm, nil«.*» .·~&Lgr; nlw^^^r. „...-. Tccc el *»«■»-».«»» n«*w4n<>&igr;&ogr;&Iacgr;-4-»·&eegr;&ogr; U n I
^Jt ^L ^L ^^S ^9 ^^f V V ^Jt ^^3 ^L ^^/ 1^^ ^^f &idigr; &Idigr; ^9 ^3L ^^J ^^^ ^t ^^b ^^e ^^a ^^a ^t 17 ^^ ^^ ^t ^^i W V ^^^ ^^ ^ ^^ ^^^ ^^ ^^* ^J ^^ ^^ Ci ^L ^3 4 T ^^i ^L &bgr; EDL-5, Nr. 5 (1984), Seiten 151 bis 153, bekannt. Bei diesem, auch als folded capacitor-Struktur bezeichneten Aufbau liegt der als Plattenkondensator aufgebaute aus dotiertem Polysilizium bestehende Speicherkondensator unter dem Transistor. In einer dritten Polysiliziumebene wird der Transistor erzeugt. ^Jt ^L ^L ^^S ^9 ^^f VV ^Jt ^^3 ^L ^^/ 1^^ ^^f &idigr;&Idigr; ^9 ^3L ^^J ^^^ ^t ^^b ^^e ^^a ^^a ^t 17 ^^ ^^ ^t ^^i WV ^^^ ^^ ^ ^^ ^^^ ^^ ^^* ^J ^^ ^^ Ci ^L ^3 4 T ^^i ^L &bgr; EDL-5, No. 5 (1984), pages 151 to 153. In this structure, also known as a folded capacitor structure, the storage capacitor, which is made of doped polysilicon and is constructed as a plate capacitor, lies under the transistor. The transistor is produced in a third polysilicon level.
Um die Kondensatorfläche ohne zusätzlichen Platzbedaff zu vergrößern, wird in einer Veröffentlichung von P. Morie et. al. im IEEE Electron Device Letters, Vol. EDL-4, Nr. 11, November 1983, auf den Seiten 411 bis ein Grabenzellenkonzept vorgeschlagen, bei dem der Kondensator als Graben in einem Halbleitersubstrat aus p-dotiertem Silizium, ähnlich wie in der eingangs genannten Literaturstelle von Sunami, eingebracht ist.In order to increase the capacitor area without requiring additional space, a trench cell concept is proposed in a publication by P. Morie et al. in IEEE Electron Device Letters, Vol. EDL-4, No. 11, November 1983, on pages 411 to 412, in which the capacitor is incorporated as a trench in a semiconductor substrate made of p-doped silicon, similar to the Sunami reference mentioned at the beginning.
Während bei der Anordnung nach Sunami der Transistor an der Oberfläche des gemeinsamen, ebenfalls aus Silizium bestehenden Substrats, aber neben dem Grabenzellenkondensator angeordnet ist (Figur 1), wird in dem Bericht von Morie nur die Herstellung der Zelle selbst beschrieben. Unter anderem wird als Isolatorschicht für den Speicherkondensator Siliziumdioxid, Siliziumnitrid oder Doppel- und Dreifachschichten davon vorgeschlagen.While in Sunami's arrangement the transistor is arranged on the surface of the common substrate, which is also made of silicon, but next to the trench cell capacitor (Figure 1), Morie's report only describes the manufacture of the cell itself. Among other things, silicon dioxide, silicon nitride or double and triple layers of these are suggested as the insulating layer for the storage capacitor.
Auch mit den besten, für höchstintegrierte Schaltungen geeigneten Dielektrika ist ?.s unmöglich, mit einer pla-Even with the best dielectrics suitable for highly integrated circuits, it is impossible to achieve a flat
I · « « flI · « « fl
3 VPA 80 P 8007 DE3 VPA 80 P 8007 DE
nar übereinander aufgebauten Speicherzelle Zellflächennar superimposed memory cell cell surfaces
&ogr;
von 2 &mgr;&pgr;&igr; zu erreichen. Das Konzept der Grabenzelle
(trench capacitor oder corrugated capacitor), wie es aus den Veröffentlichungen von Sunarni und Morie zu entnehmen
ist, läßt dies zwar prinzipiell zu. die dann aber benötigte Grabentiefe (größer 10 [im) und Aspektverhältnisse
geben technologisch unlösbare Probleme auf.&ogr;
of 2 μπα. The trench cell concept (trench capacitor or corrugated capacitor), as can be seen from the publications of Sunarni and Morie, allows this in principle. However, the trench depth (greater than 10 [μm) and aspect ratios required then pose technologically unsolvable problems.
Der Neuerung liegt deshalb die Aufgabe zugrunde, unter Verwendung der dreidimensionalen Integration der Bauelemente eine 1-Transistorzellenanordnung für dynamische Halbleiterspeicher zu schaffen, bei der der Kondensator vollständig unter dem Transistor angeordnet ist, so daß die gesamte Zellfläche für den Kondensator benutzt wird.The innovation is therefore based on the task of creating a 1-transistor cell arrangement for dynamic semiconductor memories using the three-dimensional integration of the components, in which the capacitor is arranged completely under the transistor so that the entire cell area is used for the capacitor.
Neben der Erzielung einer höchsten Integration bei mögliehst kleiner Chipfläche mit möglichst großen Strukturen sollen eine geringe Fehlerwahrscheinlichkeit beim Betrieb, eine hohe Lebensdauer und geringer Soft-Error durch ionisierende Strahlung gegeben sein.In addition to achieving the highest level of integration with the smallest possible chip area and the largest possible structures, the aim is to achieve a low probability of error during operation, a long service life and low soft errors due to ionizing radiation.
Zur Lösung der Aufgabe wird ein monolithisch integrierter dynamischer Halbleiterspeicher mit einer dreidimensionalen 1-Transistorzelle der eingangs genannten Art vorgeschlagen, der dadurch gekennzeichnet ist, daßTo solve the problem, a monolithically integrated dynamic semiconductor memory with a three-dimensional 1-transistor cell of the type mentioned above is proposed, which is characterized in that
a) das Substrat zumindest in dem an den Speicherkondensator angrenzenden Bereich aus Metall besteht oder in diesem Bereich metallisch leitende Eigenschaften aufweist, so daß das Substrat selbst oder die in dem Substrat enthaltene metallisch leitende Schicht auch als Speicherplatte dient, unda) the substrate consists of metal at least in the area adjacent to the storage capacitor or has metallically conductive properties in this area, so that the substrate itself or the metallically conductive layer contained in the substrate also serves as a storage plate, and
b) eine Zwischenisolatorschicht im Substrat zwischen Speicherkondensator und Feldeffekt-Transistor angeordnet ist, die durch elektrisch leitende Bereichsb) an intermediate insulating layer is arranged in the substrate between the storage capacitor and the field effect transistor, which is separated by electrically conductive areas
4 VPA 86 P 8007 DE f4 VPA 86 P 8007 DE f
i'nterbrochen ist. iis interrupted. i
Dabei liegt es im Rahmen der Neuerung, daß der Konr>ensator als Graben-Kondensator im Metallsubstrat oder im metallisch leitenden Teil des Substrates ausgebildet ist. Der Aufbau der Transistorzelle kann aber auch so gewählt werden, daß der Kondensator planar auf dem aus I Metall bestehenden Substrat oder auf der Oberfläche der ; metallisch leitenden Schicht angeordnet ist.It is within the scope of the innovation that the capacitor is designed as a trench capacitor in the metal substrate or in the metallically conductive part of the substrate. The structure of the transistor cell can also be chosen so that the capacitor is arranged planar on the substrate consisting of metal or on the surface of the metallically conductive layer.
Bei dem neuerungsgemäßen Zellkonzept, bei dem von einem Metallsubstrat oder einer, auf einem Substrat aufgebrachten metallisch leitenden Schicht ausgegangen wird, in \ In the innovative cell concept, which is based on a metal substrate or a metallic conductive layer applied to a substrate, in \
das bzw. in die dann zum Beispiel Gräben eingebracht Iwhich or in which then, for example, trenches are introduced I
werden und bei dem das Substrat oder die metallisch lei- | tende Schicht später als Speicherplatte verwendet wird, | können - im Gegensatz zur Verwendung eines Siliziumsub- | strates - keine von Alpha-Teilchen oder kosmischer |and where the substrate or the metallic conductive layer is later used as a storage disk, | in contrast to the use of a silicon substrate, | no alpha particles or cosmic radiation can be emitted.
Strahlung generierte Ladungsträger auftreten, die zu jRadiation-generated charge carriers occur, which lead to j
Soft-Error führen können. Damit kann die zu speichernde Ladung bei den heutigen Leseverstärkerempfindlichkeiten weiter auf ca. 100 fC verkleinert werden.This means that the charge to be stored can be further reduced to around 100 fC with today's sense amplifier sensitivities.
Wesentlich ist aber auch, daß durch das neue Zellkonzept, bei dem der Kondensator direkt unter dem Transistor angeordnet ist, der Kondensator die ganze Zellfläche benutzen kann und dadurch die Grabentiefe geringer sein kann als bei den bekannten Anordnungen und damit besser technisch beherrschbar ist. Bei allen bekannten Zellkonzepten wird der Platzbedarf durch Kondensator und Transistor bestimmt, wodurch fast immer ein Drittel der Fläche verlorengeht.It is also important that the new cell concept, in which the capacitor is arranged directly under the transistor, allows the capacitor to use the entire cell surface and thus the trench depth can be smaller than in the known arrangements and is therefore easier to control technically. In all known cell concepts, the space requirement is determined by the capacitor and transistor, which almost always means that a third of the surface is lost.
Unter Verwendung selbst justierender Techniken ist bei | der Neuerung eine Zellfläche von 10 Lithographiequa- |Using self-adjusting techniques, the innovation has a cell area of 10 lithography squares.
draten erzielbar. Die Zelle ist skalierbar, soweit es die Aspektverhältnisse des Grabens zulassen. Würde fürThe cell is scalable as far as the aspect ratio of the trench allows. Would be for
5 VPA 86 P 8007 DE5 VPA 86 P 8007 EN
einen 64 M-Speicher eine Zellfläche von 2 &mgr;&idiagr;&eegr; (Chipflache 200 mm ) angestrebt, so würde im Zellenfeld eine minimale Strukturgröße von 0,45 pm benötigt, die durch Elektronenstrahl- oder Röntgenstrahl-Belichtung realisierbar ist. Folgende Bedingungen wurden dieser Berechnung zugrundegelegt: 100 fC bei VDD = 2,5 V (Betriebsspannung) ergibt Plattenspannung Vp - 1,25 V (= VnD/2), Tiefe des Grabens 0,7 pm bei einer Öffnung von 1,35 pm &khgr; 0,67 pm mit Siliziumnitrid als Isolatorschicht mit einer Schichtdicke von 10 nm.If a cell area of 2 μηη (chip area 200 mm ) is desired for a 64 M memory, a minimum structure size of 0.45 pm would be required in the cell field, which can be achieved by electron beam or X-ray exposure. The following conditions were used as the basis for this calculation: 100 fC at V DD = 2.5 V (operating voltage) results in plate voltage V p - 1.25 V (= V nD /2), depth of the trench 0.7 pm with an opening of 1.35 pm × 0.67 pm with silicon nitride as the insulator layer with a layer thickness of 10 nm.
Ein weiterer Aspekt ist, daß durch die Verwendung des Metallsubstrates kein teueres, einkristallines Silizium mehr erforderlich ist. Es können rechteckige Scheiben verwendet werden, wodurch der Ausbeuteverlust am Rand von runden Siliziurnkristallscheiben vermieden wird. Insbesondere ist dies wichtig bei großen ChipflächenAnother aspect is that the use of the metal substrate means that expensive, single-crystal silicon is no longer required. Rectangular wafers can be used, which avoids the loss of yield at the edge of round silicon wafers. This is particularly important for large chip areas
(64 M ungefähr 200 mm ).(64 M approximately 200 mm ).
Weitere Ausgestaltungen der Neuerung ergeben sich aus den Unteransprüchen.Further details of the innovation can be found in the subclaims.
Im folgenden werden anhand von Ausführungsbeispielen und der Figuren 1 bis 16 verschiedene Verfahren zur Herstellung der Anordnungen noch näher erläutert.In the following, various methods for producing the arrangements are explained in more detail using exemplary embodiments and Figures 1 to 16.
Dabei zeigen die Figuren 1 bis 9 und 11 bis 15 im Schnittbild die wesentlichen Verfahrensschritte, wobei sich die Figuren 1 bis 9 auf eine Ausführungsform mit Grabenkondensator und die Figuren 11 bis 14 auf einen planaren Aufbau des Speicherkondensators beziehen. Die Figur 15 betrifft eine spezielle Ausführungsform der Figur 9. Die Figuren 10 und 16 zeigen Layouts der Figuren 9 und 15.Figures 1 to 9 and 11 to 15 show the essential process steps in a sectional view, with Figures 1 to 9 referring to an embodiment with a trench capacitor and Figures 11 to 14 referring to a planar structure of the storage capacitor. Figure 15 relates to a special embodiment of Figure 9. Figures 10 and 16 show layouts of Figures 9 and 15.
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6 VPA .:. .:.866 VPA .:. .:.86
Figur 1: In ein zum Beispiel aus Wolfram bestehendes Metallsubstrat 1 werden entsprechend der Größe der Speicherkondensatoren Gräben 2 unter Verwendung bekannter Verfahrensschritte des reaktiven Ionenätzens eingebracht. Anstelle des ganz aus Metall bestehenden Substrates 1 kann auch nur ein Schichtteil 1 an der Oberfläche des Substrates aus Metall bestehen, während das übrige Substrat aus Silizium besteht (nicht abgebildet). Beide Teile des Substrates (Metall und Silizium) können durch eine Isolationsschicht voneinander getrennt sein. Der Suhstratteil 1 kann auch aus einer bis zur metallischen Leitfähigkeit dotierten Siliziumschicht bestehen. Figure 1: In a metal substrate 1 made of tungsten, for example, trenches 2 are made according to the size of the storage capacitors using known process steps of reactive ion etching. Instead of the substrate 1 being made entirely of metal, only a layer part 1 on the surface of the substrate can be made of metal, while the rest of the substrate is made of silicon (not shown). Both parts of the substrate (metal and silicon) can be separated from each other by an insulating layer. The substrate part 1 can also consist of a silicon layer doped to metallic conductivity.
Figur 2: Durch Abscheiden von SiO2, Siliziumnitrid oder Doppel- und D::eifach-Schichten von zum Beispiel SiC^-Siliziumnitrid-SiO2, von Tantalpentoxid oder durch einfache Oxidation des aus Wolfram bestehenden, mit den Grauen 2 versehenen Substrates 1 wird die Isolatorschicht 3 für den Speicherkondensator gebildet. Im Ausführungsbeispijl ist dies eine zum Beispiel 10 nm dicke Wolframoxidschicht. Figure 2: The insulating layer 3 for the storage capacitor is formed by depositing SiO 2 , silicon nitride or double and double layers of, for example, SiC^-silicon nitride-SiO 2 , of tantalum pentoxide or by simple oxidation of the substrate 1 consisting of tungsten and provided with the grays 2. In the exemplary embodiment, this is a tungsten oxide layer with a thickness of, for example, 10 nm.
Figur 3: Durch Abscheidung aus der Gasphase (CVD = chemical vapor depositon) werden dann die mit der Figure 3: By chemical vapor deposition (CVD), the particles with the
2-' Wolframoxidschicht 3 versehenen Gräben 2 mit dotiertem polykristallinem Silizium 4 vollständig aufgefüllt und eventuell auf der Oberfläche des Substrates 1, 2, 3 abgeschiedenes Silizium durch Rückätzen entfernt. Ansteile von dotiertem polykristallinem Silizium können auch Refractory-Metalle (Wolfram, Titan, Molybdän, Tantal, Niob) oder deren Suizide verwendet werden.2-' trenches 2 provided with a tungsten oxide layer 3 are completely filled with doped polycrystalline silicon 4 and any silicon deposited on the surface of the substrate 1, 2, 3 is removed by etching back. Refractory metals (tungsten, titanium, molybdenum, tantalum, niobium) or their derivatives can also be used instead of doped polycrystalline silicon.
Figur 4; Auf die nun plane Oberfläche des Substrates (1, 3, 4) wird anschließend die zwischen Speicherkondensator (l, 3, 4) und Feldeffekttransistoren angeordnete Zwischenisolatorschicht 5, zum Beispiel aus SiO2 bestehend, in einer Schichtdicke im Bereich von 0,5 bis 1 pm aufgebracht. Figure 4; The intermediate insulating layer 5, consisting for example of SiO 2 , arranged between the storage capacitor (1, 3, 4) and the field effect transistors is then applied to the now flat surface of the substrate (1, 3, 4) in a layer thickness in the range of 0.5 to 1 pm.
II 7 VPA 86 P 8 O O 7 DE7 VPA 86 P 8 O O 7 DE
I Figur 5: In die Zwischenisolatorschicht 5 werden nun,I Figure 5: In the intermediate insulator layer 5,
f ebenfalls durch reaktives Ionenätzen wie bei der Erzeugung der Gräben 2 im Substrat 1 bei Figur 1 beschrieben, 5 Kuntaktlöcher 6 für die elektrisch leitenden Bereiche (7) zu den Kondensatoren eingebracht.f also by reactive ion etching as described for the production of the trenches 2 in the substrate 1 in Figure 1, 5 contact holes 6 for the electrically conductive regions (7) to the capacitors are introduced.
Figur 6; Die elektrisch leitenden Bereiche 7 werden durch die Auffüllung der Kontaktlöcher 6 hergestellt, 19 zum Beispiel durch selektive Abscheidung von Wolfram. Figure 6; The electrically conductive regions 7 are produced by filling the contact holes 6, 19 for example by selective deposition of tungsten.
I Figur 7; Auf die planare Anordnung (1, 3, 4, 5, 7&lgr; wirdI Figure 7; The planar arrangement (1, 3, 4, 5, 7 &lgr; is
I nun die, die Transistoren enthaltende HalbleiterschichtI now the semiconductor layer containing the transistors
I 8 aufgebracht, welche entweder aus einer durch ganzflä- I 15 chige Abscheidung aus der Gasphase erzeugten polykri-I 8 applied, which consists either of a polycrystalline material produced by full-surface deposition from the gas phase I 15
!'■ stallinem Siliziumschicht 8 oder auch aus einer amorphen!'■ stalline silicon layer 8 or also from an amorphous
I Siliziumschicht 8 bestehen kann. Diese Schicht 8 wird imI silicon layer 8. This layer 8 is in the
% Anschluß an ihre Entstehung und ihre, je nach Kanaltyp % Connection to their formation and their, depending on the channel type
I vorgenommenen Dotierung in den einkristallinen ZustandI doping to the single crystalline state
I 20 übergeführt. Dies geschieht beispielsweise durch Kri- \ stallisation mit dem Laser (Ar, CO2), mit einem Elektro-I 20. This is done, for example, by crystallization with a laser (Ar, CO 2 ), with an electro-
i nenstrahl, einem Graphitheizer oder einer Lampe.i nenstrahl, a graphite heater or a lamp.
Figur 8; In bekannter Weise (LOCOS-, Box- oder Graben-25
isolationstechnik) werden in der einkristallinen Siiiziumschicht 8 Feldisolationsbereiche 9 erzeugt. Dies
kann zum Beispiel auch durch selektive Durchoxidation der Schicht 8 erfolgen.
j Figure 8; In a known manner (LOCOS, box or trench isolation technique) field isolation regions 9 are produced in the monocrystalline silicon layer 8. This can also be done, for example, by selective oxidation of the layer 8.
j
30 Figur 9: In den noch einkristallinen Bereichen 8 werden dann nach erfolgter Gateoxida-ion und Herstellung der Gate-Elektroden 10 (Wortleitung W) duich Einbringen von Dotierstoff-Ionen, zum Beispiel durch Ionen-Implanta- ; tion, schwach dotierte Drain-Zonen IJ der Transistoren 30 Figure 9: In the still single-crystalline regions 8, after gate oxidation and production of the gate electrodes 10 (word line W) by introducing dopant ions, for example by ion implantation, weakly doped drain zones IJ of the transistors are then formed.
j, 35 in bekannter Weise erzeugt. Nach der Durchführung einer ;| konformen SiO2-Abschei.dung und Rückätzung zur Bildungj, 35 produced in a known manner. After carrying out a ;| conformal SiO 2 deposition and etching back to form
j von Flankenoxiden an den Gate-Elektroden 10 (ist im 'i einzelnen in der Figur nicht dargestellt) werden diej of flank oxides on the gate electrodes 10 (not shown in detail in the figure), the
Source/ Drain-Zonen 11 in zum Beispiel zwei Schritten erzeugt, wobei im ersten Schritt eine flache Ionen-Implantation (12) und im zweiten Schritt nach Maskierung der für den späteren Bitleitungsanschluß vorgesehenen Bereich 12 sine tiefe Implantation zur Herstellung der leitenden Verbindung 13 zwischen dem nicht maskierten Gebiet und dem Kondensator (7) durchgeführt wird. Abschließend wird ganzflächig eine als Zwischenoxid dienende SiO2-Schicht 14 aufgebracht und mit Kontaktlöchern zu den für die Bitleitung (15) vorgesehenen Bereichen versehen. Die für die Bitleitung 15 vorgesehene Metallisierung besteht beispielsweise aus Aluminium«Source/drain zones 11 are produced in two steps, for example, whereby in the first step a shallow ion implantation (12) is carried out and in the second step, after masking the area 12 intended for the later bit line connection, a deep implantation is carried out to produce the conductive connection 13 between the unmasked area and the capacitor (7). Finally, a SiO 2 layer 14 serving as an intermediate oxide is applied over the entire surface and provided with contact holes to the areas intended for the bit line (15). The metallization intended for the bit line 15 consists, for example, of aluminum.
Figur 10 zeigt ein Zellenfeld gemäß Figur 9 im Layout. Dabei gelten die gleichen Bezugszeichen wie in Figur 9. Die mit X versehenen Bereiche sintf die Bitleitungskontakte für je zwei Zellen. Die Zellfläche beträgt 4 F &khgr; 2,5 F, wobei F = Feature Size = Strukturgröße. Wie aus der Figur 10 ersichtlich ist, liegt eine gefaltete Bitleitung vor. Damit kann bei einer Strukturgröße von Figure 10 shows a cell field according to Figure 9 in the layout. The same reference symbols apply as in Figure 9. The areas marked with X are the bit line contacts for two cells each. The cell area is 4 F x 2.5 F, where F = feature size. As can be seen from Figure 10, a folded bit line is present. This means that with a structure size of
2 F = 0,45 pm eine Zellfläche von 2 pm erzielt werden,2 F = 0.45 pm a cell area of 2 pm can be achieved,
&ogr; bei F = 0,3 pm eine Zellfläche von 0,9 pm .ϳ at F = 0.3 pm a cell area of 0.9 pm .
Figur 11; Zur Erzeugung eines planaren Kondensators wird ebenfalls von einem Metallsubstrat 1 oder einer auf einem Substrat aus zum Beispiel oxidiertem Silizium aufgebrachten Metallschicht 1 ausgegangen, die zum Beispiel aus Tantal besteht. Das mit der Tantaloberfläche versehene Substrat 1 wird ganzflächig oxidiert, wobei die aus Tantalpentoxid bestehende Isolatorschicht 23 gebildet Figure 11; To produce a planar capacitor, a metal substrate 1 or a metal layer 1 applied to a substrate made of, for example, oxidized silicon, which consists for example of tantalum, is also used as a starting point. The substrate 1 provided with the tantalum surface is oxidized over its entire surface, whereby the insulating layer 23 consisting of tantalum pentoxide is formed.
wird. Iwill. I
Figur 12: Das mit der Oxidschicht 23 versehene Metall- j Figure 12: The metal provided with the oxide layer 23 j
substrat 1 wird nun ganzflächig mit einer aus zum Bei- fsubstrate 1 is now completely covered with a
spiel dotiertem Polysilizium bestehenden Schicht 24 ver- flayer 24 consisting of doped polysilicon
sehen (Schichtdicke 0,3 pm). Anstelle von dotiertem % (layer thickness 0.3 pm). Instead of doped %
Polysilizium kann auch, wie bei Figur 3 beschrieben, ein tPolysilicon can also, as described in Figure 3, be a t
Refractory-Metall, wie Tantal oder dessen Silizid ver- \ Refractory metal such as tantalum or its silicide
VPA 86 P 8007 DEVPA 86 P 8007 DE
wendet· werden,applied,
Figur 13: Die Schicht 24 wird entsprechend der Flächengröße des Speicherkondensators strukturiert. 5 Figure 13: Layer 24 is structured according to the area size of the storage capacitor. 5
Figur 14: Auf diesen planaren Kondensatoraufbau (1, 23, 24) wird nun genau wie bei Figur 4 beschrieben, die Zwischenisolatorschicht 25 aufgebracht, die in diesem Falle wegen ihrer einebnenden Wirkung aus Bor-Phosphor-Silikatglas bestehen kann. Darauf wird nach Einätzen der Kontaktlöcher (6) für die elektrisch leitenden Bereiche (7) zu den Kondensatoren (Figur 5 und 6) die für die Transistoren erforderliche Halbleiterschicht (8, Figur 7) aufgebracht. Die weitere Verfahrens folge ist bekannt, bzw. aus der Beschreibung zur Figur 9 zu entnehmen. Figure 14: The intermediate insulating layer 25 is then applied to this planar capacitor structure (1, 23, 24) in exactly the same way as described in Figure 4. In this case, this layer can consist of boron-phosphorus-silicate glass because of its leveling effect. After etching the contact holes (6) for the electrically conductive areas (7) to the capacitors (Figures 5 and 6), the semiconductor layer (8, Figure 7) required for the transistors is applied. The further process sequence is known and can be found in the description of Figure 9.
Figur 15 zeigt eine spezielle Ausführungsform einer Grabenkondensatorzelle nach der Neuerung entsprechend Figur 9. Diese Ausführungsform, die sich von der in den Figuren 1 bis 10 beschriebenen Zelle durch die Kontakttrennung zum Kondensator unterscheidet, wird abweichend von Figur 1 bis 9 dadurch hergestellt, daß nach dem Herstellen der Feldisolationsbereiche (9 in Figur 8) Dotierstoffe vom entgegengesetzten Leitungstyp wie die einkristalline Siliziumschicht (8) in die Bereiche 26 dieser Schicht (8) eingebracht werden, die die oberhalb des aus der leitenden Verbindung (7) gebildeten Kontaktes und der später erzeugten Wortleitung W der benachbarten Speicherzelle liegen. Wie aus der Figur 15 zu ersehen ist, können dadurch die Eigenschaften der S/D-Gebiete unabhängig von der Durchkontaktierung eingestellt werden. Figure 15 shows a special embodiment of a trench capacitor cell according to the innovation according to Figure 9. This embodiment, which differs from the cell described in Figures 1 to 10 by the contact separation to the capacitor, is produced in a different way from Figures 1 to 9 in that, after the field insulation regions (9 in Figure 8) have been produced, dopants of the opposite conductivity type to the monocrystalline silicon layer (8) are introduced into the regions 26 of this layer (8) which lie above the contact formed from the conductive connection (7) and the word line W of the adjacent memory cell produced later. As can be seen from Figure 15, the properties of the S/D regions can thereby be set independently of the through-plating.
Figur 16: Die mit X gekennzeichneten Bereiche zeigen in gefalteter Anordnung die Bitleitungskontakte für die zwei Zellen. Die mit einer Schraffur versehenen Bereiche des Zellenfeldes entsprechen den Kontakten für die Figure 16: The areas marked with X show the bit line contacts for the two cells in a folded arrangement. The hatched areas of the cell field correspond to the contacts for the
VPP, 86 P 8007 DEVPP, 86 P 8007 DE
Wortleitung W.Wording W.
IC Schutzansprüche 5 16 FigurenIC Protection Claims 5 16 Figures
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE8603689U DE8603689U1 (en) | 1986-02-12 | 1986-02-12 | Monolithically integrated dynamic semiconductor memory with a three-dimensional l-transistor cell arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE8603689U DE8603689U1 (en) | 1986-02-12 | 1986-02-12 | Monolithically integrated dynamic semiconductor memory with a three-dimensional l-transistor cell arrangement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE8603689U1 true DE8603689U1 (en) | 1987-08-13 |
Family
ID=6791587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE8603689U Expired DE8603689U1 (en) | 1986-02-12 | 1986-02-12 | Monolithically integrated dynamic semiconductor memory with a three-dimensional l-transistor cell arrangement |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE8603689U1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10158798A1 (en) * | 2001-11-30 | 2003-06-18 | Infineon Technologies Ag | Capacitor and method of making a capacitor |
-
1986
- 1986-02-12 DE DE8603689U patent/DE8603689U1/en not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10158798A1 (en) * | 2001-11-30 | 2003-06-18 | Infineon Technologies Ag | Capacitor and method of making a capacitor |
| US7030457B2 (en) | 2001-11-30 | 2006-04-18 | Infineon Technologies Ag | Capacitor and method for producing a capacitor |
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