DE8526950U1 - Gate array with single layer metal wiring - Google Patents
Gate array with single layer metal wiringInfo
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Description
Siemens Aktiengesellschaft Unser Zeichen Berlin und München VPA 85 P 1 6 6 O DESiemens Aktiengesellschaft Our reference Berlin and Munich VPA 85 P 1 6 6 O DE
Gate-Array mit einlaulger Metallverdrahtunq 5 Gate array with single-wire metal wiring 5
Die Erfindung betrifft ein Gate-Array gemäß dem Oberbegriff des anspruchs 1.The invention relates to a gate array according to the preamble of claim 1.
Gate-Arrays zur Realisierung kundenspezifischer integrierter Schaltungen sind allgemein bekannt. Solche Gate-Arrays werden auch in CMOS-Technologie hergestsllt, und weisen hierbei Transistorpaare aus jeweils einem &eegr;-Kanal und einem p-Kanal MOS-FET auf.Gate arrays for the implementation of customer-specific integrated circuits are well known. Such gate arrays are also manufactured using CMOS technology, and have transistor pairs each consisting of an η-channel and a p-channel MOS-FET.
Es ist bekannt (siehe Electronics/Juli 3. 1980, Seiten 119-123), in einer sogenannten Basiszelle jeweils vier solcher Transistorpaare zusammenzufassen, wobei die Basiszelle ein p- und ein n-Diffusionsgebiet aufweist. Zwischen den Basiszellen sind leitende Brücken aus Polysilizium angeordnet. Zur Stromversorgung der Transistoren sind auf dem Gate-Array Metallbahnen aufgebracht, die sich jeweils über eine Reihe von Basiszellen erstrecken. Drain-Elektrode, Source-Elektrode und Gate-Elektrode der MOS-FET's sind untereinander bez. mit den Polysiliziumbrücken und mit den Metallbshnen verbindbar, wobei jedem Transistorpaar eine gemeinsame Gate-Elektrode zugeordnet ist. Bei der Herstellung der kundenspezifischen Gatteranordnung auf dem Gate-Array kommt es öfters vor (siehe Seite 121 der obengenannten Druckschrift), daß einzelne Transistorpaare der Basiszellen nicht benutzt sind.It is known (see Electronics/July 3, 1980, pages 119-123) to combine four such transistor pairs in a so-called basic cell, whereby the basic cell has a p- and an n-diffusion region. Conductive bridges made of polysilicon are arranged between the basic cells. To supply power to the transistors, metal tracks are applied to the gate array, each of which extends over a row of basic cells. The drain electrode, source electrode and gate electrode of the MOS-FETs can be connected to one another, to the polysilicon bridges and to the metal pads, whereby each transistor pair is assigned a common gate electrode. When producing the customer-specific gate arrangement on the gate array, it often happens (see page 121 of the above-mentioned publication) that individual transistor pairs of the basic cells are not used.
Nichtbenutzte Tr insistorpaare ergeben ingenutzte Flächen auf dem Gate-Array, und verhindern eine hohe Packungs-35 Unused transistor pairs result in unused areas on the gate array and prevent high packing-35
Krö 1 Ktz / 18.09.1985Krö 1 Ktz / 18.09.1985
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.2- VPA 85 Pt 660DE
dichte der unterschiedlichen Funktionsblöcke. Unter
Funktionsblock ist hierbei eine Gatteranordnung zu verstehen, durch die beispielsweise ein Schieberegister,
ein Flip-Flop oder ähnliches realisiert ist. .2- VPA 85 Pt 660DE
density of the different functional blocks.
Function block is a gate arrangement through which, for example, a shift register,
a flip-flop or something similar is implemented.
Der Erfindung liegt die Aufgabe zugrunde, ein Gate-Array
mit einlagiger Metallverdrahtung anzugeben, das eine
hohe Packungsdichte der Funktionsblöcke ermöglicht.The invention is based on the object of providing a gate array
with single-layer metal wiring, which has a
high packing density of the functional blocks.
Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angegebenen Merkmale gelöst.This object is achieved according to the invention by the features specified in patent claim 1.
Bei dem erfindungsgemäßen Gate-Array sind die Funktions- IIn the gate array according to the invention, the functional I
blocke, wie beispielweise Schieberegister und Verzöge- Iblocks, such as shift registers and delay I
rungs-Flip-Flo(_s, aufgrund der größeren Anzahl von Tran- ) sion Flip-Flo(_s, due to the larger number of Tran- )
sistorpaaren und der Transistorpaare mit getrennten Gate- 1sistor pairs and transistor pairs with separate gate 1
Elektroden in den Basiszellen, dicht gepackt. Hierdurch '.Electrodes in the base cells, densely packed. This means '.
sind in vorteilhafter Weise die Funktionsblöcke nieder- |the functional blocks are advantageously lower |
ohmig und kapazitätsarm realisierbar. Ein weiterer Vor- 1ohmic and low-capacitance. Another advantage 1
teil liegt darin, daß aufgrund der kompakten Funktions- |part is that due to the compact functional |
blocke die Länge der Signalwege kurz ist, und hierdurch |block the length of the signal paths is short, and thereby |
schnelle synchrone Schaltungen realisierbar sind. 1fast synchronous circuits can be realized. 1
Mit einer Erhöhung der Anzahl der Transistorpaare in |With an increase in the number of transistor pairs in |
den Basiszellen ist nicht unbedingt eine Erhöhung der * the basic cells is not necessarily an increase in the *
Packungsdichte der unterschiedlichen Funktionsblöcke IPacking density of the different functional blocks I
auf dem Gate-Array verbunden. Die einzelnen Gatteran- |on the gate array. The individual gate |
Ordnungen benötigen zur Realisierung auf dem Gate-Array |Orders require to be implemented on the gate array |
unterschiedliche Anzahlen von Transistorpaaren. Die |different numbers of transistor pairs. The |
Transistorpaare einer Basiszelle können aber nicht ver- |However, transistor pairs of a basic cell cannot be |
schiedenen Gatteranordnungen zugeteilt werden, da sich fdifferent gate arrangements, since
die Transistorpaare einer Basiszelle gegenseitig beein- fthe transistor pairs of a basic cell influence each other
flüssen» Hierdurch würden also Störungen zwischen ver- ; This would therefore cause disturbances between different ;
schiedenen Gatteranordnungen bewirkt. Eine Aufspaltung |different gate arrangements. A split |
einer Basiszelle in ein oder mehrere Transistorpaarblöcke 1a basic cell into one or more transistor pair blocks 1
M » ■ &igr;M » ■ &igr;
• t I * ·• t I * ·
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- 3 - VPA 85 P 1 6 6 O OE- 3 - VPA 85 P 1 6 6 O OE
ist nicht möglich, da jedem Transistorpaar eine gemeinsame Gate-Elektrode zugeordnet ist, wodurch also der p-Kanal Transistor und der &eegr;-Kanal Transistor eines Transistorpaares nicht gleichzeitig gesperrt werden können.is not possible because each transistor pair is assigned a common gate electrode, which means that the p-channel transistor and the η-channel transistor of a transistor pair cannot be blocked at the same time.
Aus diesem Grund weist die erfindungsgemäße Basiszelle neben der größeren Anzahl an Transistorpaaren noch solche Trsnsistorpasre auf, die fur den p-Kansl Transistor und den &eegr;-Kanal Transistor jeweils eine eigene Gate-Elektrode aufweisen.For this reason, the basic cell according to the invention has, in addition to the larger number of transistor pairs, also transistor pairs which each have their own gate electrode for the p-channel transistor and the η-channel transistor.
In den Unteransprüchen sind besonders vorteilhafte Ausgestaltungen des erfindungsgemäßen Gate-Arrays angegeben. Particularly advantageous embodiments of the gate array according to the invention are specified in the subclaims.
Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispieles näher erläutert. Dabei zeigen:The invention is explained in more detail below using an embodiment shown in the drawing.
Fig. 1 eine erfindungsgemäße Basiszelle mit sechs Transistorpaaren undFig. 1 a basic cell according to the invention with six transistor pairs and
Fig. 2 eine weitere erfindungsgemäße Baisiszelle mit acht Transistorpaaren.Fig. 2 shows another base cell according to the invention with eight transistor pairs.
In den Fig. 1 und 2 sind Basiszellen dargestellt, die sechs (siehe Fig. 1) bzw. acht (siehe Fig. 2) Transistorpaare TPl bis TP6 bzw. TPl bis TP8 enthalten. Hierbei sind die p-Kanal Transistoren der Transistorpaare TPl bis TP8 in einem p-Diffusionsgebiet PD, und die &eegr;-Kanal Transistoren in einem n-Diffusionsgebiet ND angeordnet.Figures 1 and 2 show basic cells that contain six (see Figure 1) or eight (see Figure 2) transistor pairs TPl to TP6 or TPl to TP8. The p-channel transistors of the transistor pairs TPl to TP8 are arranged in a p-diffusion region PD, and the η-channel transistors in an n-diffusion region ND.
- h - " " VPA 85 PI 660DE- h - "" VPA 85 PI 660DE
Die Basiszellen enthalten Transitorpaare, deren zugehörige &eegr;-Kanal bzw. p-Kanal Transistoren getrennte Gateelektroden aufweisen. Dies sind das dritte und das vierte Transistorpaar TP3, TPA, in der in Fig. 1 dargeteilten Basiszelle, sowie das dritte und das sechste Transistorpaar TP3, TP6 in der in Fig* 2 dargestellten Basiszelle*The basic cells contain transistor pairs whose associated η-channel or p-channel transistors have separate gate electrodes. These are the third and fourth transistor pairs TP3, TPA in the divided basic cell shown in Fig. 1, as well as the third and sixth transistor pairs TP3, TP6 in the basic cell shown in Fig. 2.
Das dritte bzw. vierte Transistorpaar TP3, TP4, bei der in Fig. 1 dargestellten Basiszelle, sowie das dritte und sechste Transistorpaar TF3, TPo bei der in Fig. 2 dargestellten Basiszelle können zur Bildung von zwei (siehe Fig.l) oder drei (siehe Fig. 2) Transistorpaarblöcken in den Basiszellen verwendet werden. Dies geschieht in bekannter Weise dadurch, daß das Gate des p-Kanal Transistors mit einer positiven und der n-Kanal Transistor mit einer das Bezugspotential aufweisenden Stromversorgungsleitung verbunden werden.The third and fourth transistor pairs TP3, TP4 in the basic cell shown in Fig. 1, as well as the third and sixth transistor pairs TF3, TPo in the basic cell shown in Fig. 2, can be used to form two (see Fig. 1) or three (see Fig. 2) transistor pair blocks in the basic cells. This is done in a known manner by connecting the gate of the p-channel transistor to a positive power supply line and the n-channel transistor to a power supply line having the reference potential.
Es hat sich herausgestellt, daß sich bei der Verwendung von sechs bzw. acht Transistorpaaren in der Basiszelle besonders hohe Packungsdichten an Funktionsblöcken auf dem Gate-Array realisieren lassen.It has been found that using six or eight transistor pairs in the basic cell allows particularly high packing densities of functional blocks on the gate array to be achieved.
3 ansprüche
2 Figuren3 claims
2 figures
Claims (3)
dadurch gekennzeichnet, daß die Basiszelle sechs Transistorpaare (TPl bis TP6) aufweist, wobei die mittleren beiden Transistorpaare (TP3, TP4) jeweils getrennte Gate-Elektroden aufweisen.2. Gate array according to claim 1,
characterized in that the basic cell has six transistor pairs (TP1 to TP6), the middle two transistor pairs (TP3, TP4) each having separate gate electrodes.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19858526950 DE8526950U1 (en) | 1985-09-20 | 1985-09-20 | Gate array with single layer metal wiring |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19858526950 DE8526950U1 (en) | 1985-09-20 | 1985-09-20 | Gate array with single layer metal wiring |
Publications (1)
Publication Number | Publication Date |
---|---|
DE8526950U1 true DE8526950U1 (en) | 1986-12-04 |
Family
ID=6785479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19858526950 Expired DE8526950U1 (en) | 1985-09-20 | 1985-09-20 | Gate array with single layer metal wiring |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE8526950U1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0609096A1 (en) * | 1993-01-29 | 1994-08-03 | STMicroelectronics, Inc. | Double buffer base gate array cell |
EP0614224A1 (en) * | 1993-03-05 | 1994-09-07 | STMicroelectronics, Inc. | Basic gate array cell with salicide power distribution |
-
1985
- 1985-09-20 DE DE19858526950 patent/DE8526950U1/en not_active Expired
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0609096A1 (en) * | 1993-01-29 | 1994-08-03 | STMicroelectronics, Inc. | Double buffer base gate array cell |
EP0614224A1 (en) * | 1993-03-05 | 1994-09-07 | STMicroelectronics, Inc. | Basic gate array cell with salicide power distribution |
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