DE69221527T2

DE69221527T2 - Digital phase lock loop and digital oscillator for use in the digital phase lock loop

Info

Publication number: DE69221527T2
Application number: DE1992621527
Authority: DE
Inventors: Antonie Dijkhof
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1991-05-08
Filing date: 1992-05-04
Publication date: 1998-02-19
Anticipated expiration: 2012-05-05
Also published as: DE69221527D1; JPH05160724A; JP3425770B2

Description

Die Erfindung bezieht sich auf eine digitale Phasenverriegelungsschleife mit einem spannungsgesteuerten Oszillator und einem Phasendetektor, von dem ein Ausgang über ein Tiefpaßfilter mit einem Eingang des spannungsgesteuerten Oszillators gekoppelt ist, von dem ein Ausgang mit einem ersten Eingang des Phasendetektors gekoppelt ist, von dem ein zweiter Eingang mit einem Ausgang eines digitalen Oszillators gekoppelt ist, der Schiebe-und-Multiplexmittel enthält zum um eine vorbestimmte Phasengröße je Zeitintervall Verschieben eines an einem Eingang des digitalen Oszillators vorhandenen Bezugssignals und zum Erzeugen eines Ausgangssignals an dem Ausgang des digitalen Oszillators, wobei dieses Ausgangssignal das um eine vorbestimmte Phasengröße je Zeitintervall verschobene Bezugssignal ist. Die Erfmdung bezieht sich weiterhin auf eine Phasenverriegelungsschleife, in der eine solche Oszillatorschleife verwendet wird.The invention relates to a digital phase-locked loop with a voltage-controlled oscillator and a phase detector, an output of which is coupled via a low-pass filter to an input of the voltage-controlled oscillator, an output of which is coupled to a first input of the phase detector, a second input of which is coupled to an output of a digital oscillator which contains shifting and multiplexing means for shifting a reference signal present at an input of the digital oscillator by a predetermined phase amount per time interval and for generating an output signal at the output of the digital oscillator, this output signal being the reference signal shifted by a predetermined phase amount per time interval. The invention further relates to a phase-locked loop in which such an oscillator loop is used.

Ein digitaler Oszillator für eine solche Phasenverriegelungsschleife ist aus dem US Patent Nr. 4.468.788 bekannt.A digital oscillator for such a phase-locked loop is known from US Patent No. 4,468,788.

Ein einfacher digitaler Oszillator, der als programmierbarer Impulsgenerator ausgebildet sein kann, erzeugt ein Signal in Form einer Anzahl Impulse je Zeiteinheit, beispielsweise 2 Millionen Impulse je Sekunde. Die Frequenz dieses Signals ist dann 2 MHz und kann auf einfache Weise dadurch verringert werden, daß ein oder mehr Impulse je Zeiteinheit gesperrt werden.A simple digital oscillator, which can be designed as a programmable pulse generator, generates a signal in the form of a number of pulses per unit of time, for example 2 million pulses per second. The frequency of this signal is then 2 MHz and can be easily reduced by blocking one or more pulses per unit of time.

Bei Verwendung eines solchen digitalen Oszillators in einer Phasenverriegelungsschleife (PLL) wird das Signal des digitalen Oszillators zusammen mit dem Ausgangssignal des spannungsgesteuerten Oszillators (VCO) dem Phasendetektor zugeführt. Über das Tiefpaßfilter wird das Ausgangssignal des Phasendetektors, das für den Phasenunterschied zwischen den beiden zugeführten Signalen maßgebend ist, dem Eingang des VCO angeboten. Die Zeitkonstante des Tiefpaßfilters bestimmt die Zeit, welche die PLL braucht um auf Frequenzänderungen des Signals des digitalen Oszillators zu reagieren, und wird dadurch vorzugsweise möglichst klein gemacht. Die untere Grenze der Zeitkonstanten wird durch die mirümal mögliche Frequenzänderung des Signals des digitalen Oszillators bestinunt. In einigen digitalen Fernsprechämtern ist bei einer Basisfrequenz von 2 MHz mit einer Genauigkeit von 100 ppm (200 Hz) eine minimal mögliche Frequenzänderung erforderlich, was einer Änderung von 1/64 Impuls in der Sekunde, d.h. eine Änderung von 1 Impuls je 64 Sekunden entspricht. Die minimal erforderliche Zeitkonstante beträgt in diesem Fall 64 Sekunden, wodurch die PPL dann viel zu langsam auf Frequenzänderungen reagiert.When using such a digital oscillator in a phase-locked loop (PLL), the signal of the digital oscillator is fed to the phase detector together with the output signal of the voltage-controlled oscillator (VCO). The output signal of the phase detector, which is decisive for the phase difference between the two supplied signals, is offered to the input of the VCO via the low-pass filter. The time constant of the low-pass filter determines the time that the PLL needs to react to frequency changes in the signal of the digital oscillator and is therefore preferably made as small as possible. The The lower limit of the time constant is determined by the minimum possible frequency change of the digital oscillator signal. In some digital telephone exchanges, a minimum possible frequency change is required for a base frequency of 2 MHz with an accuracy of 100 ppm (200 Hz), which corresponds to a change of 1/64 pulse per second, ie a change of 1 pulse per 64 seconds. The minimum required time constant in this case is 64 seconds, which means that the PPL then reacts far too slowly to frequency changes.

In dem digitalen Oszillator nach dem obengenannten US Patent sind Schiebe-und-Multiplexmittel vorgesehen, die zu regelmäßigen Zeitpunkten Phasenverschiebungen in das Bezugssignal hineinführen. Wenn das Bezugssignal um eine spezifische Phasengröße in einer positiven Phasenrichtung je Zeitintervall verschoben wird, hat das Ausgangssignal eine niedtigere Frequenz als das Bezugssignal. Wenn andererseits das bezugssignal um eine spezifische Phasengröße in einer negativen Phasenrichtung je Zeitintervall verschoben wird, hat das Ausgangs signal eine höhere Frequenz als das Bezugssignal. Wenn die Frequenz des Bezugssignals beispielsweise 2 MHz beträgt und wenn dieses Signal alle Mikrosekunden um 90º in einer positiven Phasenrichtung verschoben wird, gibt es alle 4 Mikrosekunden eine positive Phasenverschiebung von 360º, was einer negativen Frequenzänderung von 250 kHz entspricht. In diesem Fall beträgt die Frequenz des Ausgangssignals 1,75 MHz. Wird das bezugssignal dagegen alle Mikrosekunden um 90º in negativer Phasenrichtung verschoben, so gibt es alle 4 Mikrosekunden eine negative Phasenverschiebung von 360º, was einer positiven Frequenzänderung von 250 kHz entspricht. In dem Fall beträgt die Frequenz des Ausgangssignals 2,25 MHz.In the digital oscillator according to the above-mentioned US patent, shifting and multiplexing means are provided which introduce phase shifts into the reference signal at regular times. If the reference signal is shifted by a specific phase amount in a positive phase direction per time interval, the output signal has a lower frequency than the reference signal. If, on the other hand, the reference signal is shifted by a specific phase amount in a negative phase direction per time interval, the output signal has a higher frequency than the reference signal. For example, if the frequency of the reference signal is 2 MHz and if this signal is shifted by 90º in a positive phase direction every microsecond, there is a positive phase shift of 360º every 4 microseconds, which corresponds to a negative frequency change of 250 kHz. In this case, the frequency of the output signal is 1.75 MHz. If, on the other hand, the reference signal is shifted by 90º in the negative phase direction every microsecond, there is a negative phase shift of 360º every 4 microseconds, which corresponds to a positive frequency change of 250 kHz. In this case, the frequency of the output signal is 2.25 MHz.

Dadurch, daß nicht, wie bei dem als programmierbarer Impulsgenerator augebildeten digitalen Oszillator eine Frequenzänderung dadurch erhalten wird, daß ein oder mehr Impulse je Zeiteinheit gesperrt werden, sondern daß bei diesem digitalen Oszillator eine Frequenzänderung dadurch herbeigeführt wird, daß jedes Zeitintervall eine Phasenverschiebung durchgeführt wird, bekommt das Ausgangssignal des digitalen Oszillators einen gleichinäßigeren Charakter. Bei Verwendung in der PLL kann dann ein Tiefpaßfilter mit einer geringeren Zeitkonstanten ausreichen, wobei das Ausmaß der Verringerung der Zeitkonstanten von der Größe der Phasenverschiebung abhängig ist. Wenn diese Verschiebung beispielsweise 90º beträgt, wird eine 4mal geringere Zeitkonstante ausreichen.Because a frequency change is not achieved by blocking one or more pulses per unit of time, as is the case with a digital oscillator designed as a programmable pulse generator, but rather by applying a phase shift to each time interval, the output signal of the digital oscillator takes on a more uniform character. When used in the PLL, a low-pass filter with a lower time constant may be sufficient, with the extent of the reduction in the time constant depending on the size of the phase shift. If this displacement is, for example, 90º, a time constant 4 times lower will suffice.

Es ist nun u.a. eine Aufgabe der vorliegenden Erfindung eine digitale PLL zu schaffen, wobei ein Tiefpaßfilter mit einer noch kleineren Zeitkonstanten ausreicht.One of the objects of the present invention is to create a digital PLL, whereby a low-pass filter with an even smaller time constant is sufficient.

Dazu weist die digitale PLL das Kennzeichen auf, daß die Schiebe-und- Multiplexmittel des digitalen Oszillators zum mittels wenigstens eines in dem Zeitintervall liegenden Phasenimpulses mit einer vorbestimmten Amplitude in dem Zeitintervall zusätzlichen Phasenschieben des Bezugssignals.For this purpose, the digital PLL is characterized in that the shift and multiplex means of the digital oscillator are used for additional phase shifting of the reference signal by means of at least one phase pulse lying in the time interval with a predetermined amplitude in the time interval.

Nach der Erfindung geht der Phasenverschiebung um die vorbestimmte Phasengröße, die einmal je Zeitintervall stattfindet, ein Phasenimpuls mit einer vorbestimmten Amplitude vorher. Das Ausgangssignal des Oszillators wird dadurch besser integrierbar, wodurch in der PLL ein Tiefpaßfilter mit einer noch kleineren Zeitkonstanten ausreicht.According to the invention, the phase shift by the predetermined phase size, which occurs once per time interval, is preceded by a phase pulse with a predetermined amplitude. The output signal of the oscillator is thus easier to integrate, meaning that a low-pass filter with an even smaller time constant is sufficient in the PLL.

In einer ersten Ausführungsform der digitalen PLL nach der Erfindung weist diese digitale PLL das Kennzeichen auf daß die vorbestimmte Amplitude des Phasenimpulses der vorbestuimmten Phasengröße nahezu entspricht.In a first embodiment of the digital PLL according to the invention, this digital PLL is characterized in that the predetermined amplitude of the phase pulse almost corresponds to the predetermined phase size.

Dadurch, daß die vorbestimmte Amplitude des Phasenimpulses der vorbestimmten Phasengröße entsprechend gewählt wird, läßt sich diese Ausführungsform auf einfache Weise verwirklichen.By selecting the predetermined amplitude of the phase pulse according to the predetermined phase size, this embodiment can be implemented in a simple manner.

In einer zweiten Ausführungsform der digitalen PLL nach der Erfindung weist diese PLL das Kennzeichen auf daß in dem Fall, wo wenigstens zwei Phasenimpulse in einem Zeitintervall auftreten, die Impulsdauer für jeden nächsten Phasenimpuis in diesem Zeitintervall zunimmt.In a second embodiment of the digital PLL according to the invention, this PLL is characterized in that in the case where at least two phase pulses occur in a time interval, the pulse duration for each subsequent phase pulse in this time interval increases.

In dem Fall wird das Ausgangssignal des digitalen Oszillators weitgehend integrierbar, so daß es ausreicht, wenn die PLL ein Tiefpaßfilter mit einer sehr kleinen Zeitkonstanten aufweist.In this case, the output signal of the digital oscillator is largely integrable, so that it is sufficient if the PLL has a low-pass filter with a very small time constant.

In einer dritten Ausführungsform der digitalen PLL nach der Erfindung weist diese PLL das Kennzeichen auf, daß der digitale Oszillator weiterhin Steuermittel aufweist zum Erzeugen eines Steuersignals, dessen Dauer dem Zeitintervall entspricht, wobei von diesen Steuermitteln ein Ausgang mit einem Steuereingang der Beförderungsmittel gekoppelt ist zum Befördern des Steuersignals zu den Schiebe- und-Multiplexmitteln, wobei eine erste Phasenverschiebung in Antwort auf ein erstes Steuersignal auftritt und wobei eine nächste Phasenverschiebung in Antwort auf ein nächstes Steuersignal auftritt.In a third embodiment of the digital PLL according to the invention, this PLL is characterized in that the digital oscillator further comprises control means for generating a control signal whose duration corresponds to the time interval, an output of said control means being connected to a control input of the Conveying means is coupled to convey the control signal to the shifting and multiplexing means, wherein a first phase shift occurs in response to a first control signal and wherein a next phase shift occurs in response to a next control signal.

Dadurch, daß gestattet wird, daß jede Phasenverschiebung in Antwort auf ein Steuersignal auftritt, dessen dauer dem Zeitintervall entspricht, wird die Größe der Frequenzänderung des Bezugssignals dadurch einstellbar, daß mit den Steuermitteln die Dauer des Steuersignals eingestellt wird, während die Größe der Phasenverschiebungen nach wie vor konstant ist. Nimmt die Dauer des Steuersignals und damit die Größe des Zeitintevalls ab, so gibt es je Sekunde mehr Phasenverschiebungen und die Frequenzänderung nimmt zu. Nimmt die Dauer des Steuersignals und damit die Größe des Zeitintervalls zu, so gibt es weniger Phasenverschiebungen je Sekunde und die Frequenzänderung nimmt ab.By allowing each phase shift to occur in response to a control signal whose duration corresponds to the time interval, the magnitude of the frequency change of the reference signal is adjustable by adjusting the duration of the control signal with the control means, while the magnitude of the phase shifts remains constant. If the duration of the control signal and hence the magnitude of the time interval decreases, there are more phase shifts per second and the frequency change increases. If the duration of the control signal and hence the magnitude of the time interval increases, there are fewer phase shifts per second and the frequency change decreases.

In einer vierten Ausführungsform der digitalen PLL nach der Erfindung weist die digitale PLL das Kennzeichen auf, daß die Steuermittel dazu eingerichtet sind, während des ersten Steuersignals, dessen Dauer dem Zeitintervall entspricht, vorübergehend das nächste Steuersignal erzeugen, dessen Dauer der Impulsdauer des Phasenimpulses entspricht.In a fourth embodiment of the digital PLL according to the invention, the digital PLL is characterized in that the control means are arranged to temporarily generate the next control signal, the duration of which corresponds to the pulse duration of the phase pulse, during the first control signal, the duration of which corresponds to the time interval.

Dadurch, daß bei dieser PLL in dem digitalen Oszillator während des Zeitintervalls, das zwischen der ersten Phasenverschiebung und der nächsten Phasenverschiebung liegt, die nächste Phasenverschiebung bereits vörübergehend stattfindet, wird das Ausgangssignal des digitalen Oszillators besser integrierbar, wie bereist oben beschrieben worden ist. Die Impulsdauer des Phasenimpulses ist dabei dadurch einstellbar, daß die Länge des nächsten, vorübergehend erzeugten Steuersignals geändert wird.Because in this PLL the next phase shift already takes place temporarily in the digital oscillator during the time interval between the first phase shift and the next phase shift, the output signal of the digital oscillator can be better integrated, as already described above. The pulse duration of the phase pulse can be adjusted by changing the length of the next, temporarily generated control signal.

In einer fünften Ausführungsform der digitalen PLL nach der Erfindung weist diese digitale PLL das Kennzeichen auf daß die Steuermittel mit Aufteilungsmitteln versehen sind zum Aufteilen des dem ersten Steuersignal zugeordneten Zeitintervalls in Teilintervalle, damit die Steuermittel während dieser Teilintervalle vorübergehend das nächste Steuersignal erzeugen, dessen Dauer bei jedem nachfolgenden Teilintervall zunimmt und der Länge des Teilintervalls höchstens entspricht.In a fifth embodiment of the digital PLL according to the invention, this digital PLL is characterized in that the control means are provided with division means for dividing the time interval associated with the first control signal into sub-intervals so that the control means temporarily generate the next control signal during these sub-intervals, the duration of which increases with each subsequent sub-interval and corresponds at most to the length of the sub-interval.

Das Ausgangssignal des in dieser PLL verwendeten Oszillators ist, wie bereits oben beschrieben, durchaus integrierbar. Wenn die Aufteilungsmittel das Zeitintervall beispielsweise in 4 Teilintervalle aufteilen, wobei in dem ersten Teilintervall die nächste Phasenverschiebung nicht stattfindet, wobei in dem zweiten Teilintervall die nächste Phasenverschiebung während ¼ der Dauer dieses Teilintervalls stattfindet, wobei in dem dritten Teilintervall die nächste Phasenverschiebung während 2/4 de Dauer dieses Teilintervalls stattfindet und wobei in em vierten Teilintervall die nächste Phasenverschiebung während 3/4 der Dauer dieses Teilintervalls stattfindet, kann bei Verwendung eines derartigen Oszillators in der PLL ein Tiefpaßfilter mit einer sehr kleinen Zeitkonstanten ausreichen, sogar wenn eine sehr kleine minimale Frequenzänderung von beispielsweise 1/64 Hz möglich ist.The output signal of the oscillator used in this PLL is, as already described above, entirely integrable. If the dividing means divide the time interval into 4 sub-intervals, for example, whereby in the first sub-interval the next phase shift does not take place, whereby in the second sub-interval the next phase shift takes place for ¼ of the duration of this sub-interval, whereby in the third sub-interval the next phase shift takes place for 2/4 of the duration of this sub-interval and whereby in the fourth sub-interval the next phase shift takes place for 3/4 of the duration of this sub-interval, a low-pass filter with a very small time constant can suffice when using such an oscillator in the PLL, even if a very small minimum frequency change of, for example, 1/64 Hz is possible.

In einer sechsten Ausführungsform der digitalen PLL nach der Erfindung weist diese PLL das Kennzeichen auf daß die Schiebe-und-Multiplexmittel ein Schieberegister und einen Multiplexer aufweisen, wobei ein Eingang des Schiebere gisters den Eingang des digitalen Oszillators bildet und wobei Ausgänge des Schieberegisters mit Eingängen des Multiplexers gekoppelt sind und ein Ausgang des Multiplexers den Ausgang des digitalen Oszillators bildet.In a sixth embodiment of the digital PLL according to the invention, this PLL is characterized in that the shift and multiplexing means comprise a shift register and a multiplexer, wherein an input of the shift register forms the input of the digital oscillator and wherein outputs of the shift register are coupled to inputs of the multiplexer and an output of the multiplexer forms the output of the digital oscillator.

Diese PLL hat eine sehr einfache Struktur. Wenn beispielsweise Phasenverschiebungen von je 90º erwänscht sind, soll da Schieberegister 4 Ausgänge aufweisen, an denen das Bezugssignal um 0º, 90º, 180º bzw. 270º phasenverschoben verfügbar ist. Jeder Ausgang ist mit einem zugeordneten Eingang des Multiplexers gekoppelt, von dem jeweils einer der Eingänge mit seinem Ausgang verbunden ist. An diesem Ausgang ist dann das je Zeitintervall phasenverschobene Bezugssignal verfügbar.This PLL has a very simple structure. If, for example, phase shifts of 90º are desired, the shift register should have 4 outputs at which the reference signal is available phase-shifted by 0º, 90º, 180º or 270º. Each output is coupled to an assigned input of the multiplexer, one of whose inputs is connected to its output. The reference signal phase-shifted for each time interval is then available at this output.

In einer siebenten Ausführungsform der digitalen PLL nach der Erfindung weist diese digitale PLL das Kennzeichen auf daß die Steuermittel einen ersten Zähler, einen zweiten Zähler und eine Vergleichsstufe aufweisen, wobei die am wenigsten signifikanten Ausgänge des ersten Zählers mit einem ersten Eingang der Vergleichsstufe gekoppelt sind, wobei Ausgänge des zweiten Zählers mit einem zweiten Eingang der Vergleichsstufe gekoppelt sind, wobei die signifikantesten Ausgänge des ersten Zählers zusammen mit einem Ausgang der Vergleichsstufe den Ausgang der Steuermittel bilden, wobei dieser Ausgang der Steuermittel mit einem Steuereingang des Multiplexers gekoppelt ist, wobei dieser Steuereingang den Steuereingang der Schiebe-undMultiplexmittel bildet, und wobei der erste Zähler die Aufteilungsmittel bildet.In a seventh embodiment of the digital PLL according to the invention, this digital PLL is characterized in that the control means comprise a first counter, a second counter and a comparison stage, the least significant outputs of the first counter being coupled to a first input of the comparison stage, outputs of the second counter being coupled to a second input of the comparison stage, the most significant outputs of the first counter together with an output of the comparison stage determining the output of the Control means, this output of the control means being coupled to a control input of the multiplexer, this control input forming the control input of the shift and multiplexing means, and the first counter forming the division means.

Die signifikantesten Ausgänge des ersten Zählers erzeugen das Steuersignal, wobei in Antwort darauf die Frequenzverschiebung je Zeitintervall stattfindet. Die Dauer dieses Signals, die dem Zeitintervall entspricht, wird damit durch die Zyklusdauer der am wenigsten signifikanten Augänge bestimmt. Die Anzahl etwaiger Zähl Zählerstellungen an den am wenigsten signifikanten Ausgängen entspricht dann der Anzahl Teilintervalle je Zeitintervall. Die Vergleichsschaltung bestimmt, ob diese Zähierstellung höher ist als die Zählerstellung an dem zweiten Zähler um während der Teilintervalle das nächste Steuersignal mit einer je Teilintervall zunehinender Dauer zu erzeugen.The most significant outputs of the first counter generate the control signal, in response to which the frequency shift occurs per time interval. The duration of this signal, which corresponds to the time interval, is thus determined by the cycle duration of the least significant outputs. The number of possible counting positions at the least significant outputs then corresponds to the number of sub-intervals per time interval. The comparison circuit determines whether this counting position is higher than the counting position on the second counter in order to generate the next control signal with a duration that increases with each sub-interval during the sub-intervals.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:Embodiments of the invention are shown in the drawing and are described in more detail below. They show:

Fig. 1 die digitale PLL nach der Erfindung,Fig. 1 the digital PLL according to the invention,

Fig. 2 ein Zeitdiagramm in dem digitalen Oszillator verfügbarer Signale undFig. 2 a timing diagram of signals available in the digital oscillator and

Fig. 3 eine Übersicht in dem Bezugssignal auftretender Phasenverschiebungen für verschiedene Impulsgeneratorfrequenzen.Fig. 3 shows an overview of phase shifts occurring in the reference signal for different pulse generator frequencies.

Die in Fig. 1 dargestellte digitale PLL umfaßt einen digitalen Oszillator 20, einen Phasendetektor 21, ein Tiefpaßfilter 22 und einen spannungsgesteuerten Oszillator (VCO). Ein Ausgang des VCOs 23 ist mit einem ersten Eingang des Phasendetektors 21 verbunden, von dem ein Ausgang über das Tiefpaßfilter 22 mit einem Eingang des VCOs 23 verbunden ist. Ein Ausgang des Oszillators 20 ist mit einem zweiten Eingang des Phsendetektors 21 verbunden. Dem Oszillator 20 zugeordnete Mittel 1 umfassen ein Schieberegister 2 und einen Multiplexer 3. Ein Dateneingang 2- 1 des Schieberegisters 2 bildet einen Eingang der Mittel 1 und empfänger über den Teiler 4 ein bezugssignal, das weiterhin unmittelbar einem Takteingang 2-2 des Schieberegisters 2 angeboten wird. Dieses Bezugssignal rührt beispielsweise von einem in der Figur nicht dargestellten Kristall her, der mit einer Frequenz von 8 MHz schwingt.The digital PLL shown in Fig. 1 comprises a digital oscillator 20, a phase detector 21, a low-pass filter 22 and a voltage-controlled oscillator (VCO). An output of the VCO 23 is connected to a first input of the phase detector 21, an output of which is connected to an input of the VCO 23 via the low-pass filter 22. An output of the oscillator 20 is connected to a second input of the phase detector 21. Means 1 associated with the oscillator 20 comprise a shift register 2 and a multiplexer 3. A data input 2-1 of the shift register 2 forms an input of the means 1 and receives a reference signal via the divider 4, which is also directly presented to a clock input 2-2 of the shift register 2. This reference signal comes, for example, from a crystal (not shown in the figure) that oscillates at a frequency of 8 MHz.

Wenn der Teiler 4 durch einen Faktor vier teilt, wird dem Dateneingang 2-1 ein Signal mit einer Frequenz von 2 MHz angeboten. Das Schieberegister 2 hat vier Ausgänge, an denen das dem Dateneingang 2-1 angebotene Signal um jeweils 90º phasenverschoben verfügbar ist. Ein 0º Ausgang ist mit Eingängen 3-0 und 3-7 des Multiplexers 3 verbunden, ein 90º Ausgang ist mit Eingängen 3-1 und 3-2 verbunden, ein 180º Ausgang ist mit Eingängen 3-3 und 3-4 verbunden und ein 270º Ausgang ist mit Eingängen 3-5 und 3-6 verbunden. Der Ausgang des Multiplexers 3 bildet einen Ausgang der Mittel 1, an dem ein Ausgangssignal verfügbar ist. Weiterhin verfügt der Multiplexer 3 über drei Steuereingängen 3-9, 3-10 und 3-11, die zusammen einen Steuereingang der Mittel 1 bilden. Die Kopplung der Ausgänge des Schieberegisters 2 mit den Eingängen des Multplexers 3 ist derart, daß mit Steuersignalen an den Steuereingängen 3-9 und 3- 10 eingestellt wird, welcher Ausgang des Schieberegisters 2 mit dem Ausgang der Mittel 1 durchgekoppelt wird. Mit einem Steuersignal am Steuereingang 3-11 kann dann (vorübergehend) ein nächster Ausgang des Schieberegisters durchgekoppelt werden. Im Grunde wird mit Steuersignalen an den Steuereingängen 3-9 und 3-10 bestimmt, welcher der Eingänge 3-0, 3-2, 3-4 oder 3-6 mit dem Ausgang 3-8 durchgekoppelt wird, und wird mit einem Steuersignal am Steuereingang 3-11 bestimmt, ob statt des Eingangs 3-0 der Eingang 3-1 durchgekoppelt wird, oder on statt des Eingangs 3-2 der Eingang 3-3, oder ob statt des Eingangs 3-4 der Eingang 3-5, oder aber ob statt des Eingangs 3-6 der Eingang 3-7 durchgeoppelt wird. Im wesentlichen bedeutet dies, daß mit Steuersignalen an den Steuereingängen 3-9 und 3-10 der Phasensprung von 90º je Zeitintervall verwirklicht wird, während mit einem Steuersignal am Steuereingang 3-11 der vorübergehende zusätzliche Phasensprung von 90º (der Phasenimpuls, in diesem Fall mit einer Amplitude von 90º) während des Zeitintervalls ver wirklicht wird.When the divider 4 divides by a factor of four, a signal with a frequency of 2 MHz is offered to the data input 2-1. The shift register 2 has four outputs at which the signal offered to the data input 2-1 is available, each 90º out of phase. A 0º output is connected to inputs 3-0 and 3-7 of the multiplexer 3, a 90º output is connected to inputs 3-1 and 3-2, a 180º output is connected to inputs 3-3 and 3-4 and a 270º output is connected to inputs 3-5 and 3-6. The output of the multiplexer 3 forms an output of the means 1 at which an output signal is available. The multiplexer 3 also has three control inputs 3-9, 3-10 and 3-11, which together form a control input of the means 1. The coupling of the outputs of the shift register 2 with the inputs of the multiplexer 3 is such that control signals at the control inputs 3-9 and 3-10 are used to set which output of the shift register 2 is coupled through to the output of the means 1. A control signal at the control input 3-11 can then (temporarily) couple through the next output of the shift register. Basically, control signals at control inputs 3-9 and 3-10 determine which of the inputs 3-0, 3-2, 3-4 or 3-6 is coupled through to output 3-8, and a control signal at control input 3-11 determines whether input 3-1 is coupled through instead of input 3-0, or input 3-3 is coupled through instead of input 3-2, or input 3-5 is coupled through instead of input 3-4, or input 3-7 is coupled through instead of input 3-6. Essentially, this means that with control signals at control inputs 3-9 and 3-10, the phase jump of 90º per time interval is realized, while with a control signal at control input 3-11, the temporary additional phase jump of 90º (the phase pulse, in this case with an amplitude of 90º) is realized during the time interval.

Diese Steuersignale werden durch Steuermittel 5 erzeugt, die einen ersten Zähler 6, einen zweiten Zähler 7 und eine Vergleichsstufe 8 umfassen. Der Zähler 6 hat vier Ausgänge. Die zwei signifikantesten Ausgänge sind mit Steuereingang 3-9 und 3-10 des Multiplexers 3 und die zwei am wenigsten signifikanten Ausgänge sind mit einem ersten Eingang der Vergleichsstufe 8 gekoppelt. Der Zähler 7 hat zwei Ausgänge, die mit einem zweiten Ausgang der Vergleichsschaltung 8 gekoppelt sind. Der Ausgang der Vergleichsschaltung 8 ist mit dem Steuereingang 3-11 gekoppelt. Ein Takteingang des Zählers 7 empfängt das Bezugssignal, und ein Takteingang des Zählers 6 ist mit einem Ausgang des programmierbaren Impulsgenerators 9 gekoppelt.These control signals are generated by control means 5 comprising a first counter 6, a second counter 7 and a comparison stage 8. The counter 6 has four outputs. The two most significant outputs are coupled to control inputs 3-9 and 3-10 of the multiplexer 3 and the two least significant outputs are coupled to a first input of the comparison stage 8. The counter 7 has two outputs which are coupled to a second output of the comparison circuit 8. The output of the comparison circuit 8 is coupled to the control input 3-11. A clock input of the counter 7 receives the reference signal, and a clock input of the counter 6 is coupled to an output of the programmable pulse generator 9.

Dieser programmierbare Impuls generator 9 umfaßt einen Puffer 10 mit vier Ausgängen zum Einstellen und Speichern eines betsimmten Datenwortes, das an den Ausgängen verfügbar ist. Der erste am wenigsten signifikante Ausgang 10-1 davon ist mit einem dateneingang einer D-Flip-Flop-Schaltung (DFF) 11 gekoppelt, der zweite Ausgang 10-2 ist mit einem dateneingang von DFF 12 gekoppelt, der dritte Ausgang 10-3 ist mit einem Dateneingang von DFF 13 gekoppelt und der vierte, signi fikanteste Ausgang 10-4 ist mit einem Dateneingang von DFF 14 gekoppelt. Ausgänge der DFFen 11, 12, 13 und 14 sind mit Eingängen des ODER-Gatters 15 gekoppelt, wobei ein Ausgang des ODER-Gatters 15 einen Ausgang der Steuermittel bildet und mit einem Takteingang des Zählers 6 gekoppelt ist. Weiterhin umfaßt der Impulsgenerator 9 einen Teiler 16 und einen Zähler 17. Der erste am wenigsten signifikante Ausgang 17-1 desselben ist mit einem Takteingang der DFF 14 gekoppelt, der zweite Ausgang 17-2 ist mit einem takteingang der DFF 13 gekoppelt, der dritte Ausgang 17-3 ist mit einem Takteingang der DFF 12 gekoppelt und de vierte signifikanteste Ausgang 17-4 des Zählers ist mit einem Takteingang der DFF 11 gekoppelt. Rückstelleingänge der DFFEN 11, 12, 13 und 14 sind mit einer Rückstellschaltung 18 gekoppelt, die ebenso wie der Teiler 16 das Bezugssignal erhält. Ein Ausgang des Teilers 16 ist mit einem Takteingang des Zählers 17 gekoppelt.This programmable pulse generator 9 comprises a buffer 10 with four outputs for setting and storing a particular data word available at the outputs. The first least significant output 10-1 of which is coupled to a data input of a D-flip-flop circuit (DFF) 11, the second output 10-2 is coupled to a data input of DFF 12, the third output 10-3 is coupled to a data input of DFF 13 and the fourth, most significant output 10-4 is coupled to a data input of DFF 14. Outputs of the DFFs 11, 12, 13 and 14 are coupled to inputs of the OR gate 15, wherein an output of the OR gate 15 forms an output of the control means and is coupled to a clock input of the counter 6. Furthermore, the pulse generator 9 comprises a divider 16 and a counter 17. The first least significant output 17-1 of the same is coupled to a clock input of the DFF 14, the second output 17-2 is coupled to a clock input of the DFF 13, the third output 17-3 is coupled to a clock input of the DFF 12 and the fourth most significant output 17-4 of the counter is coupled to a clock input of the DFF 11. Reset inputs of the DFFEN 11, 12, 13 and 14 are coupled to a reset circuit 18, which receives the reference signal just like the divider 16. An output of the divider 16 is coupled to a clock input of the counter 17.

Die Wirkungsweise des digitalen Oszillators 20, der die Mittel 1, die Steuermittel 5 und den programmierbaren Impulsgenerator 9 umfaßt, ist wie folgt. Der Impulsgenerator 9 erzeugt ein Signal mit einer einstellbaren Frequenz, beispielsweise 1 MHz Dieses Signal wird dem Takteingang des Zählers 6 angeboten, wobei in Antwort darauf dieser Zähler 6 mit einer Frequenz von 1 MHz zählt und die Zählerstellung alle Mikrosekunden um den Wert eins erhöht. Die Zyklusdauer der zwei am wenigsten signifikanten Ausgänge des Zählers 6 beträgt dann vier Mikrosekunden, was bedeutet, daß die Zählerstellung der beiden signifikantesten Ausgänge des Zählers 6 alle vier Mikrosekunden um den Wert eins erhöht wird. In Antwort darauf koppelt der Multiplexer 3 alle vier Mikrosekunden einen nächsten Ausgang des Schieberegisters 2 durch, wobei es in dem Ausgangssignal also alle vier Mikrosekunden eine Phasenverschiebung von 90º gibt. Alle sechzehn Mikrosekunden beträgt die Phasenverschiebung dann 360º, was einer Frequenzänderung von 62,5 kHz entspricht. Bei einem dem dateneingang 2-1 angebotenen Signal mit einer Frequenz von 2 MHz erscheint dann an dem Ausgang 3-8 ein Ausgangssignal von 1,9375 MHz.The operation of the digital oscillator 20, which comprises the means 1, the control means 5 and the programmable pulse generator 9, is as follows. The pulse generator 9 generates a signal with an adjustable frequency, for example 1 MHz. This signal is offered to the clock input of the counter 6, in response to which this counter 6 counts at a frequency of 1 MHz and increases the count by one every microsecond. The cycle time of the two least significant outputs of the counter 6 is then four microseconds, which means that the count of the two most significant outputs of the counter 6 is increased by one every four microseconds. In response to this, the multiplexer 3 couples a next output of the shift register 2 every four microseconds. , whereby the output signal has a phase shift of 90º every four microseconds. Every sixteen microseconds the phase shift is then 360º, which corresponds to a frequency change of 62.5 kHz. If a signal with a frequency of 2 MHz is applied to the data input 2-1, an output signal of 1.9375 MHz appears at the output 3-8.

Das in Fig. 2 dargestellte Zeitdiagramm erläutert die Wirkungsweise des Oszillators 20 auf Signalpegel. Dabei wird wieder davon ausgegangen, daß die Frequenz des Bezugssignals 8 MHz beträgt und daß der Impulsgenerator 9 ein Signal erzeugt mit einer Frequenz von 1 MHz, wobei dieses Signal dem Takteingang des Zählers 6 angeboten wird. Der Zähler 6 zählt also mit einer Frequenz von 1 MHz von 0 (0000) bis 15 (1111) und erhöht dann alle Mikrosekunden die Zählerstellung um den Wert eins. Der Zähler 7 zählt mit einer Frequenz von 8 MHz von 0 (00) bis 3 (11) und erhöht dann alle 1/8 Mikrosekunden die Zählerstellung um eins.The timing diagram shown in Fig. 2 explains the operation of the oscillator 20 at signal level. It is again assumed that the frequency of the reference signal is 8 MHz and that the pulse generator 9 generates a signal with a frequency of 1 MHz, whereby this signal is offered to the clock input of the counter 6. The counter 6 therefore counts at a frequency of 1 MHz from 0 (0000) to 15 (1111) and then increases the counter position by one every microsecond. The counter 7 counts at a frequency of 8 MHz from 0 (00) to 3 (11) and then increases the counter position by one every 1/8 microsecond.

Die Zählerstellung des Zählers 6 ist während einer ersten Mikrosekunde 0000. Die beiden signifikantesten Ausgänge sowie die beiden am wenigsten signifikanten Ausgänge haben den logischen Wert Null. Die Vergleichsstufe 8 untersucht, ob die Zählerstellung an den beiden am wenigsten signifikanten Ausgängen größer ist als die Zählerstellung des Zählers 7, der während dieser ersten Mikrosekunde zwei vollständige Zyklen zählt Da der Wert 00 niemals größer ist als die Zählerstellung des Zählers 7, erzeugt die Vergleichsstufe 8 ein Signal mit dem logischen Wert Null während dieser ersten Mikrosekunde. Die drei Steuereingänge 3-9, 3-10 und 3-11 des Multiplexers 3 bekommen Steuersignale mit dem logischen Wert Null zugeführt, wobei in Antwort darauf während dieser ersten Mikrosekunde der Eingang 3-0 mit dem Ausgang 3-8 durchgekoppelt wird. Das Ausgangssignal ist dann das durch vier geteil te, in der Phase nicht verschobene (oder um 0º phasenverschobene) Bezugssignal.The count of counter 6 is 0000 during a first microsecond. The two most significant outputs and the two least significant outputs have the logical value zero. The comparison stage 8 examines whether the count at the two least significant outputs is greater than the count of counter 7, which counts two complete cycles during this first microsecond. Since the value 00 is never greater than the count of counter 7, the comparison stage 8 generates a signal with the logical value zero during this first microsecond. The three control inputs 3-9, 3-10 and 3-11 of the multiplexer 3 are supplied with control signals with the logical value zero, in response to which the input 3-0 is coupled through to the output 3-8 during this first microsecond. The output signal is then the reference signal divided by four and not phase-shifted (or phase-shifted by 0º).

Die Zählerstellung des Zählers 6 ist während einer zweiten Mikrosekunde 0001. Die Vergleichsstufe 8 vergleicht die Zählerstellung an den beiden am wenigsten signifikanten Ausgängen (01) mit der Zählerstellung des Zählers 7. Wenn diese Zählerstellung 00 beträgt, ist die Zählerstellung an den beiden am wenigsten signifikanten Ausgängen größer und erzeugt die Vergleichsstufe 8 ein Signal mit dem logischen Wert eins. Während dieser zweiten Mikrosekunde wird die Vergleichsstufe 8 also zweimal ein Signal mit dem logischen Wert eins erzeugen, jeweils mit einer Dauer von 1/8 Mukrosekunde (die Dauer jeder Zählerstellung am Zähler 7). Der Steuereingang 3-11 bekommt dieses Signal zugeführt, wobei in Antwort darauf während dieser zweiten Mikrosekunde also zweimal der Eingang 3-1 durchgekoppelt wird statt des Eingangs 3-0, jeweils während 1/8 Mikrosekunde, wobei das Ausgangs signal dann das drurch vier geteilte, um 90º phasenverschobene Bezugssignal ist, statt des nicht phasenverschobenen (durch vier geteilten) Bezugssignals.The count of counter 6 is 0001 during a second microsecond. Comparator 8 compares the count at the two least significant outputs (01) with the count of counter 7. If this count is 00, the count at the two least significant outputs is greater and comparator 8 generates a signal with the logic value one. During this second microsecond, comparator 8 8 will therefore generate a signal with the logical value one twice, each time with a duration of 1/8 microsecond (the duration of each counter position on counter 7). The control input 3-11 receives this signal, and in response to this, during this second microsecond, the input 3-1 is coupled through twice instead of the input 3-0, each time for 1/8 microsecond, the output signal then being the reference signal divided by four and phase-shifted by 90º, instead of the non-phase-shifted (divided by four) reference signal.

Die Zählerstellung des Zählers 6 ist während einer dritten Mikrosekunde 0010. Die Zählerstellung an den beiden am wenigsten signifikanten Ausgängen (10) ist größer als die Zählerstellungen 00 und 01 des Zählers 7 und während dieser dritten Mikrosekunde wird die Vergleichsstufe 8 also zweimal ein Signal mit dem logischen Wert eins erzeugen, jeweils mit einer Dauer von 2/8 Mikrosekunde. Der Steuereingang 3-11 bekommt dieses Signal zugeführt, wobei in Antwort darauf während dieser dritten Mikrosekunde also statt des Eingangs 3-0 zweimal der Eingang 3-1 durchgekoppelt wird, jeweils während 2/8 Mikrosekunde, wobei das Ausgangssignal dann das durch vier geteilte, um 90º phasenverschobene Bezugssignal ist, statt des nicht phasenverschobenen (durch vier geteilten) Bezugssignals.The count of counter 6 is 0010 for a third microsecond. The count at the two least significant outputs (10) is greater than the counts 00 and 01 of counter 7 and during this third microsecond the comparator 8 will therefore generate a signal with the logic value one twice, each time lasting 2/8 microseconds. The control input 3-11 receives this signal and in response during this third microsecond the input 3-1 is coupled through twice instead of the input 3-0, each time for 2/8 microseconds, the output signal then being the reference signal divided by four and phase-shifted by 90º, instead of the non-phase-shifted (divided by four) reference signal.

Die Zählerstellung des Zählers 6 ist während einer vierten Mikrosekunde 0011. Die Zählerstellung an den beiden am wenigsten signifikanten Ausgängen (11) ist größer als die Zählerstellungen 00, 01 und 10 des Zählers 7 und während dieser vierten Mikrosekunde wird die Vergleichsstufe 8 also zweimal ein Signal mit dem logischen Wert eins erzeugen, jeweils mit einer Dauer von 3/8 Mikrosekunde. Der Steuereingang 3-11 bekommt dieses Signal zugeführt, wobei in Antwort darauf während dieser vierten Mikrosekunde alse zweimal der Eingang 3-1 durchgekoppelt wird statt des Eingangs 3-3, jeweils während 3/8 Mikrosekunde, wobei das Ausgangssignal dann das durch vier geteilte, um 90º phasenverschobene Bezugssignal ist, statt des nicht phasenverschobenen (durch vier geteilten) Bezugssignals.The count of counter 6 is 0011 for a fourth microsecond. The count at the two least significant outputs (11) is greater than the counts 00, 01 and 10 of counter 7 and during this fourth microsecond the comparator 8 will therefore generate a signal with the logic value one twice, each time lasting 3/8 microsecond. The control input 3-11 receives this signal, in response to which during this fourth microsecond the input 3-1 is coupled through twice instead of the input 3-3, each time for 3/8 microsecond, the output signal then being the reference signal divided by four and phase-shifted by 90º, instead of the non-phase-shifted (divided by four) reference signal.

Die Zählerstellung des Zählers 6 beträgt wähend einer fünften Mikrosekunde 0100. Die Zählerstellung an den beiden signifikantensten Ausgängen (01) wird den Steuereingängen 3-9 und 3-10 zugeführt, wobei in Antwort darauf der Eingang 3-2 mit dem Ausgang 3-8 durchgekoppelt wird. Während dieser fünten Mikrosekunde ist das Ausgangssignal dann immer das durch vier geteilte, um 90º phasenverschobene Bezugssignal, da die Zählerstellung an den beiden am wenigsten signifikanten Ausgängen (00) niemlas größer ist als die Zählerstellung des Zählers 7, und die Vergleichsstufe 8 während dieser fünften Mikrosekunde also ständig ein Signal mit dem logischen Wert Null erzeugt.The count of counter 6 is 0100 during a fifth microsecond. The count of the two most significant outputs (01) is fed to the control inputs 3-9 and 3-10, whereby in response the input 3-2 is coupled to the output 3-8. During this fifth microsecond The output signal is then always the reference signal divided by four and phase-shifted by 90º, since the counter position at the two least significant outputs (00) is never greater than the counter position of counter 7, and the comparison stage 8 therefore constantly generates a signal with the logical value zero during this fifth microsecond.

Während einer sechsten Mikrosekunde erzeugt die Vergleichsstufe 8 wieder zweimal ein Signal mit dem logischen Wert eins, mit je einer Dauer von 1/8 Mikrosekunde. Der Steuereingang 3-11 bekommt dieses Signal zugeführt, wobei in Antwort darauf während dieser sechsten Mikrosekunde dann zweimal der Eingang 3-3 durchgekoppelt wird statt des Eingangs 3-2, jeweils während 1/8 Mikrosekunde, wobei das Ausgangssignal dann das durch vier geteilte, um 180º phasenverschobene Bezugssignal ist, statt des um 90º phasenverschobenen (durch vier geteilten) Bezugssignals, usw.During a sixth microsecond, the comparison stage 8 again generates a signal with the logic value one twice, each time lasting 1/8 microsecond. The control input 3-11 receives this signal, and in response to this, during this sixth microsecond, the input 3-3 is then coupled through twice instead of the input 3-2, each time for 1/8 microsecond, with the output signal then being the reference signal divided by four and phase-shifted by 180º, instead of the reference signal phase-shifted by 90º (divided by four), etc.

Fig. 3 zeigt das oben Beschriebene über ein großes Zeitintervall für von dem programmierten Impulsgenerator 9 erzeugte Signale mit einer Frequenz von 1 MHz, 0,5 MHz und 0,2 MHz. Im ersten Fall beträgt die Ausgangsfrequenz, wie bereits berechnet, 1,9375 MHz. Für den zweiten und dritten Fall läßt sich auf dieselbe Art und Weise berechnen, daß die Ausgangsfrequenz dann 1,96875 bzw. 1,9875 MHz beträgt.Fig. 3 shows the above described over a large time interval for signals generated by the programmed pulse generator 9 with a frequency of 1 MHz, 0.5 MHz and 0.2 MHz. In the first case, the output frequency is, as already calculated, 1.9375 MHz. For the second and third cases, it can be calculated in the same way that the output frequency is then 1.96875 and 1.9875 MHz respectively.

Mit dem in Fig. 1 dargestellten programmierbaren Impulsgenerator 9 wird ein Impulssignal mit einstellbarer Frequenz erzeugt. Diese Frequenz wird mit dem in dem Puffer 10 gespeicherten Datenwort eingestellt. Wenn dieses Datenwort beispielsweise 0001 ist, bekommt von den DFFen 11, 12, 13 und 14 nur die DFF 11 an dem Dateneingang ein Signal mit dem logischen Wert eins zugeführt. Wenn der Dividend des Teilers 16 beispielsweise vier beträgt, bekommt der Zähler 17 ein Taktsignal zugeführt mit einer Frequenz von 2 MHz, und erhöht dann alle 0,5 Mikrosekunden die Zählerstellung um den Wert eins. Der vierte, signifikanteste Ausgang 17-4 des Zählers 17, der mit dem Takteingang der DFF 11 verbunden ist, hat dann während 4 Mikrosekunden den Wert Null und während vier Mikro sekunden den Wert eins. Zu einer vollständigen Zyklusdauer von 8 Mikrosekunden des Zählers 17 bekommt die DFF 11, die von dem flankengesteuerten Typ ist, in diesem Fall nur einen Taktimpuls je 8 Mikrosekunden. Dadurch, daß DFF 11 an dem Dateneingang ein Signal mit dem logischen Wert eins angeboten bekommt, erzeugt DFF 11 in Antwort auf den Taktimpuls nur einen Ausgangsimpuls je 8 Mikrosekunden, der über das ODER-Gatter 15 ebenfalls an dem Ausgang des Impulsgenerators erscheint. Der Impulsgenerator 9 erzeugt damit ein Ausgangssignal mit einer Frequenz von 1/8 MHz.The programmable pulse generator 9 shown in Fig. 1 generates a pulse signal with an adjustable frequency. This frequency is set using the data word stored in the buffer 10. If this data word is, for example, 0001, of the DFFs 11, 12, 13 and 14 only the DFF 11 receives a signal with the logical value one at the data input. If the dividend of the divider 16 is, for example, four, the counter 17 receives a clock signal with a frequency of 2 MHz and then increases the counter position by the value one every 0.5 microseconds. The fourth, most significant output 17-4 of the counter 17, which is connected to the clock input of the DFF 11, then has the value zero for 4 microseconds and the value one for four microseconds. For a complete cycle time of 8 microseconds of the counter 17, the DFF 11, which is of the edge-controlled type, receives in this case only one clock pulse per 8 microseconds. Because DFF 11 receives a signal with the logical If the clock pulse is offered a value of one, DFF 11 generates only one output pulse every 8 microseconds in response to the clock pulse, which also appears at the output of the pulse generator via the OR gate 15. The pulse generator 9 thus generates an output signal with a frequency of 1/8 MHz.

Weenn das Datenwort in dem Puffer 10 0010 ist, bekommt DFF 12 an den dateneingang ein Signal mit dem logischen Wert eins angeboten. Der dritte Ausgang 17-3 des Zählers 17, der mit dem takteingang von DFF 12 verbunden ist, hat während 2 Mikrosekunden den Wert Null und während 2 nachfolgender Mikrosekunden den Wert eins. DFF 12 bekommt dann je 8 Mikrosekunden zwei Taktimpulse an geboten und erzeugt dann zwei Ausgangsimpulse je 8 Mikrosekunden. Der Impulsgenerator 9 erzeugt dann ein Ausgangssignal mit einer Frequenz von 2/8 = ¼ MHzIf the data word in the buffer 10 is 0010, DFF 12 is presented with a signal with the logical value one at the data input. The third output 17-3 of the counter 17, which is connected to the clock input of DFF 12, has the value zero for 2 microseconds and the value one for 2 subsequent microseconds. DFF 12 is then presented with two clock pulses every 8 microseconds and then generates two output pulses every 8 microseconds. The pulse generator 9 then generates an output signal with a frequency of 2/8 = ¼ MHz

Wenn das Datenwort in dem Puffer 10 beispielsweise 0011 beträgt, bekommen DFF 11 sowie DFF 12 an den Dateneingängen Signale mit dem logischen Wert eins angeboten. Da DFF 11 nur einen und DFF 12 zwei Impulse je 8 Mikrose kunden angeboten bekommen und diese Impulse nicht zusammenfallen, erzeugt der Impulsgenerator 9 je 8 Mikrosekunden drei Ausgangsimpulse. Die Frequenz dieses Ausgangssignals beträgt 3/8 MHz, usw.If the data word in buffer 10 is 0011, for example, DFF 11 and DFF 12 receive signals with the logical value one at the data inputs. Since DFF 11 only receives one pulse and DFF 12 receives two pulses every 8 microseconds and these pulses do not coincide, pulse generator 9 generates three output pulses every 8 microseconds. The frequency of this output signal is 3/8 MHz, etc.

Bei einem Datenwort 1111 in dem Puffer 10 bekommen alle DFFen 11, 12, 13 und 14 an den Dateneingängen Signale mit dem logischen Wert eins angeboten und an den Takteingängen insgesamt 15 nicht-zusammenfallende Impulse je 8 Mikrosekunden angeboten, die von dem Zähler 17 herrühren. Der Impulsgenerator 9 erzeugt dann 15 Ausgangsimpulseje 8 Mikrosekunden, was einem Ausgangssignal mit einer Frequenz von 15/8 MHz entspricht.With a data word 1111 in the buffer 10, all DFFs 11, 12, 13 and 14 are presented with signals with the logical value one at the data inputs and a total of 15 non-coincident pulses of 8 microseconds each are presented at the clock inputs, which originate from the counter 17. The pulse generator 9 then generates 15 output pulses of 8 microseconds each, which corresponds to an output signal with a frequency of 15/8 MHz.

Auf diese Weise kann mit dem Impulsgenerator 9 ein Signal erzeugt werden mit einer Frequenz, die schrittweise zwischen 1/8 MHz und 15/8 MHz einstellbar ist. Dieses Signal wird dem Zähler 6 zugeführt und verursacht, wie oben beschrieben, eine Frequenzänderung in dem Ausgangssignal des digitalen Oszillators 20. Dadurch, daß also ein bestimmtes Datenwort m dem Puffer 10 gewählt wird, kann di Ausgangsfrequenz des digitalen Oszillators 20 eingestellt werden.In this way, the pulse generator 9 can generate a signal with a frequency that can be adjusted in steps between 1/8 MHz and 15/8 MHz. This signal is fed to the counter 6 and, as described above, causes a frequency change in the output signal of the digital oscillator 20. By selecting a specific data word in the buffer 10, the output frequency of the digital oscillator 20 can be adjusted.

Wenn im allgemeinen gilt, daß:If in general it is true that:

FPPG die Frequenz des Ausgangssignals des programmierbaren Oszillators 9 ist,FPPG is the frequency of the output signal of the programmable oscillator 9,

FREF die Frequenz des Bezugssignals ist,FREF is the frequency of the reference signal,

D&sub1; der Dividend des Teilers 16 ist,D�1 is the dividend of the divider 16,

N die Anzahl Ausgänge des Zählers 17 ist undN is the number of outputs of the counter 17 and

K der Wert des Datenwortes in dem Puffer 10 ist, kann auf einfache Weise für FPPG gefünden werden, daß: K is the value of the data word in buffer 10, it can be easily found for FPPG that:

Der minimal gewünschte Frequenzschritt FSTEPMIN in dem Ausgangssignal des programmierbaren Impulsgenerators 9 beeinflußt die Größe von N. Im allgemeinen soll für N gelten: The minimum desired frequency step FSTEPMIN in the output signal of the programmable pulse generator 9 influences the size of N. In general, the following applies to N:

Die maximal gewünschte Frequenz FPPGMAX des Ausgangssignals des programmierbaren Impulsgenerators 9 beeinflußt die Größe von D&sub1;. Im allgemeinen soll für D&sub1; gelten: The maximum desired frequency FPPGMAX of the output signal of the programmable pulse generator 9 influences the size of D₁. In general, the following applies to D₁:

Wenn im allgemeinen gilt, daß:If in general it is true that:

FOUT die Ausgangsfrequenz des digitalen Oszillators 20 ist,FOUT is the output frequency of the digital oscillator 20,

D&sub2; der Dividend des Teilers 4 ist,D2 is the dividend of the divider 4,

P die Anzahl Ausgänge des Zählers 7 ist undP is the number of outputs of counter 7 and

P+2 die Anzahl Ausgänge des Zählers 6 ist, kann auf einfache Weise für FOUT gefünden werden, daß: P+2 is the number of outputs of the counter 6, it can be easily found for FOUT that:

Bei Verwendung des digitalen Oszillators 20 in der PLL soll die Zeitkonstante des Tiefpaßfilters 22 größer sein als When using the digital oscillator 20 in the PLL, the time constant of the low-pass filter 22 should be greater than

und auch größer sein als and also be larger than

Daraus läßt sich auf einfache Weise der optimale Wert für P (die Anzahl Ausgänge des Zählers 7) berechnen: From this, the optimal value for P (the number of outputs of counter 7) can be easily calculated:

Bei diesem optimalen Wert für P beträgt die Jitterfrequenz FJITTER: At this optimal value for P, the jitter frequency FJITTER is:

Darin beträgt FSTEPMINx2P+2 die minimale Schrittgröße der Ausgangsfrequenz FOUT des digitalen Oszillators 20. Da diese Jitterfrequenz FJITTER sehr hoch ist, sogar bei einem kleinen Wert für FSTEPMIN, wird bei dieser PLL im allgemeinen ein einfaches und schnellwirkendes Tiefpaßfilter 22 ausreichen.Here, FSTEPMINx2P+2 is the minimum step size of the output frequency FOUT of the digital oscillator 20. Since this jitter frequency FJITTER is very high, even with a small value for FSTEPMIN, a simple and fast-acting low-pass filter 22 will generally suffice for this PLL.

Auf diese Weise ist es möglich, mit dem digitalen Oszillator 20 eine Ausgangsfrequenz FOUT zu erzeugen, für die gilt:In this way, it is possible to generate an output frequency FOUT with the digital oscillator 20 for which the following applies:

FOUT < FREF / D&sub2;.FOUT < FREF / D2;.

Dadurch, daß der Zähler 6 mit einem Aufwärts/Abwärts-Eingang versehen wird, wodurch der Zähler 6 nebst dem Erhöhen der Zählerstellung um den Wert eins, auch die Möglichkeit bekommt, die Zählerstellung um den Wert eins zu verringern, ist es möglich, den Oszillator 20 auch eine Ausgangsfrequenz FOUT erzeugen zu lassen, für die gilt:By providing counter 6 with an up/down input, whereby counter 6 not only increases the counter position by one, but also has the option of decreasing the counter position by one, it is possible to have oscillator 20 generate an output frequency FOUT for which the following applies:

FOUT > RREF / D&sub2;.FOUT > RREF / D2.

Wenn beispielsweise ein Prozessor das Datenwort für den Puffer 10 liefert, je nach bestimmten Meßergebnissen, kann dieser Prozessor ebenfalls den Aufwärts/Abwärts- Eingang des Zählers 6 ansteuern.For example, if a processor supplies the data word for the buffer 10 depending on certain measurement results, this processor can also control the up/down input of the counter 6.

Claims

1. Digital phase-locked loop with a voltage-controlled oscillator (23) and a phase detector (21), the output of which is coupled to an input of the voltage-controlled oscillator (23) via a low-pass filter (22); of which an output is coupled to a first input of the phase detector (21), of which a second input is coupled to an output of a digital oscillator (20), the digital oscillator (20) containing shifting and multiplexing means (1) for shifting a reference signal present at an input of the digital oscillator by a predetermined phase size per time interval and for generating an output signal at the output of the digital oscillator (20), this output signal being the reference signal shifted by a predetermined phase size per time interval, characterized in that the shifting and multiplexing means (1) of the digital oscillator (20) are provided for additional phase shifting of the reference signal by means of at least one phase pulse lying in the time interval with a predetermined amplitude in the time interval.

2. Digital phase-locked loop according to claim 1, characterized in that the predetermined amplitude corresponds almost to the predetermined phase value.

3. Digital phase-locked loop according to claim 2, characterized in that in the event that at least two phase pulses occur in a time interval, the pulse duration increases for each next phase pulse in this time interval.

4. Digital phase-locked loop according to claim 3, characterized in that the digital oscillator (20) further comprises control means (5) for generating a control signal whose duration corresponds to the time interval, an output of said control means (5) being coupled to a control input of the conveying means for conveying the control signal to the shifting and multiplexing means (1), a first phase shift occurring in response to a first control signal and wherein a next phase shift occurs in response to a next control signal.

5. Digital phase-locked loop according to claim 4, characterized in that the control means (5) are arranged to temporarily generate the next control signal, the duration of which corresponds to the pulse duration of the phase pulse, during the first control signal, the duration of which corresponds to the time interval.

6. Digital phase-locked loop according to claim 5, characterized in that the control means (5) are provided with division means (6) for dividing the time interval associated with the first control signal into sub-intervals, so that the control means (5) temporarily generate the next control signal during these sub-intervals, the duration of which increases with each subsequent sub-interval and corresponds at most to the length of the sub-interval.

7. Digital phase-locked loop according to claim 6, characterized in that the shift-and-multiplexing means (1) comprise a shift register (2) and a multiplexer (3), wherein an input of the shift register (2) forms the input of the digital oscillator (20) and wherein outputs of the shift register (2) are coupled to inputs of the multiplexer (3) and an output of the multiplexer (3) forms the output of the digital oscillator.

8. Digital phase-locked loop according to claim 7, characterized in that the control means (5) comprise a first counter (6), a second counter (7) and a comparison stage (8), the least significant outputs of the first counter (6) being coupled to a first input of the comparison stage (8), outputs of the second counter (7) being coupled to a second input of the comparison stage (8), the most significant outputs of the first counter (6) together with an output of the comparison stage forming the output of the control means (5), this output of the control means being coupled to a control input of the multiplexer (3), this control input forming the control input of the shift and multiplex means (1), and the first counter (6) forming the division means.

9. Digital oscillator (20) with shifting and multiplexing means (1) for phase shifting a reference signal by a predetermined phase size per time interval, present at an input of the digital oscillator (20), and for generating an output signal at the output of the digital oscillator (20), this output signal being the reference signal shifted by a predetermined phase amount per time interval, characterized in that the shifting and multiplexing means (1) of the digital oscillator (20) for additionally phase shifting the reference signal in the time interval by means of at least one phase pulse which brings about a positive phase shift and a negative phase shift with a predetermined amplitude, said phase pulse being in the time interval.