DE69033742T2

DE69033742T2 - Dynamic memory with random access

Info

Publication number: DE69033742T2
Application number: DE69033742T
Authority: DE
Inventors: Taiji Ema
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-07-06
Filing date: 1990-07-06
Publication date: 2001-10-11
Anticipated expiration: 2010-07-07
Also published as: DE69033742D1

Description

BACKGROUND OF THE INVENTION

Die vorliegende Erfindung betrifft im allgemeinen einen dynamischen Speicher mit wahlfreiem Zugriff, und im besonderen einen dynamischen Speicher mit wahlfreiem Zugriff mit einem verbesserten Layout. Ferner bezieht sich die vorliegende Erfindung auf ein Verfahren zum Anordnen eines Speicherzellenmusters des dynamischen Speichers mit wahlfreiem Zugriff.The present invention relates generally to a dynamic random access memory, and more particularly to a dynamic random access memory having an improved layout. Furthermore, the present invention relates to a method of arranging a memory cell pattern of the dynamic random access memory.

In letzter Zeit ist das Layout von Strukturelementen eines dynamischen Speichers mit wahlfreiem Zugriff (im folgenden einfach als DRAM bezeichnet) unter Verwendung eines Computers konstruiert worden. Um die zu verarbeitende Datenmenge zu reduzieren, wird das Layout unter Verwendung von geraden Linien, die sich in zwei orthogonalen Richtungen erstrecken, und von geraden Linien, die sich in einem Winkel von 45º bezüglich jeder der orthogonalen Richtungen erstrecken, konstruiert. Jedoch können moderne Computer eine extrem große Datenmenge mit hohen Geschwindigkeiten verarbeiten, und somit wird es möglich, das Layout unter Verwendung von schrägen Linien zu konstruieren, die sich in anderen Winkeln als 45º bezüglich der obigen orthogonalen Richtungen erstrecken.Recently, the layout of structural elements of a dynamic random access memory (hereinafter referred to simply as DRAM) has been designed using a computer. In order to reduce the amount of data to be processed, the layout is designed using straight lines extending in two orthogonal directions and straight lines extending at an angle of 45º with respect to each of the orthogonal directions. However, modern computers can process an extremely large amount of data at high speeds, and thus it becomes possible to construct the layout using oblique lines extending at angles other than 45º with respect to the above orthogonal directions.

Unter Bezugnahme auf Fig. 1 ist ein Layout eines DRAM eines Stapelkondensatortyps gezeigt. In Fig. 1 bezeichnet AR eine aktive (Diffusions-)Zone, die eine Drainzone und eine Sourcezone enthält, eine Wortleitung, und S bezeichnet einen Sourcebereich. D bezeichnet einen Drainbereich. WL bezeichnet eine Wortleitung, und WL' bezeichnet den Abstand zwischen den benachbarten Wortleitungen WL. BL bezeichnet eine Bitleitung, und BL' bezeichnet einen Erweiterungsabschnitt der Bitleitung BL. BH bezeichnet ein Bitleitungskontaktloch, und SE bezeichnet eine Speicherelektrode. SH bezeichnet ein Speicherelektrodenkontaktloch. GP ist der Raum zwischen dem Erweiterungsabschnitt BL' der Bitleitung BL und der benachbarten Bitleitung BL.Referring to Fig. 1, a layout of a stacked capacitor type DRAM is shown. In Fig. 1, AR denotes an active (diffusion) region including a drain region and a source region, a word line, and S denotes a source region. D denotes a drain region. WL denotes a word line, and WL' denotes the distance between the adjacent word lines WL. BL denotes a bit line, and BL' denotes an extension portion of the bit line BL. BH denotes a bit line contact hole, and SE denotes a storage electrode. SH denotes a storage electrode contact hole. GP is the space between the extension portion BL' of the bit line BL and the adjacent bit line BL.

Fig. 2 ist eine Schnittansicht längs der Linie II-II, die in Fig. 1 gezeigt ist. Ein P-Typ-Siliziumhalbleitersubstrat 1 hat eine Sourcezone S und eine Drainzone D eines Transfertransistors, die beide aktive Zonen (Verunreinigungsdiffusionszonen) sind, die in dem Si-Substrat 1 vergraben sind. Eine Feldisolierschicht 2 und eine Gateisolierschicht 3 sind auf dem Si-Substrat 1 gebildet. CP bezeichnet eine Gegenelektrode (Zellenplatte) eines Speicherkondensators. Die Bitleitung BL ist auf einer Schichtebene gebildet, die niedriger als jene der Gegenelektrode CP ist. Die Wortleitung WL, die Bitleitung BL, die Speicherelektrode SE und die Gegenelektrode CP sind in dieser Reihenfolge gestapelt. Ein Stapelkondensator ist aus der Speicherelektrode SE, einem dielektrischen Film DE und der Zellenplatte CP gebildet. Diese Anordnung würde populär werden, wenn die Größe von Speicherzellen weiter reduziert wird.Fig. 2 is a sectional view taken along line II-II shown in Fig. 1. A P-type silicon semiconductor substrate 1 has a source region S and a drain region D of a transfer transistor, both of which are active regions (impurity diffusion regions) buried in the Si substrate 1. A field insulating layer 2 and a gate insulating layer 3 are formed on the Si substrate 1. CP denotes a counter electrode (cell plate) of a storage capacitor. The bit line BL is formed on a layer level lower than that of the counter electrode CP. The word line WL, the bit line BL, the storage electrode SE and the counter electrode CP are stacked in this order. A stacked capacitor is formed of the storage electrode SE, a dielectric film DE and the cell plate CP. This arrangement would become popular if the size of memory cells is further reduced.

Bei der in Fig. 1 und 2 gezeigten Anordnung muß jedes Bitleitungskontaktloch BH, das zum elektrischen Koppeln der Bitleitung BL und der Sourcezone S des Transfertransistors verwendet wird, so positioniert sein, daß es von der Wortleitung WL entfernt ist. Das Speicherelektrodenkontaktloch SH, das zum elektrischen Koppeln der Speicherelektrode SE und der Drainzone D des Transfertransistors verwendet wird, muß so positioniert sein, daß es sowohl von der Wortleitung WL als auch von der Bitleitung BL entfernt ist.In the arrangement shown in Figs. 1 and 2, each bit line contact hole BH used to electrically couple the bit line BL and the source region S of the transfer transistor must be positioned so that it is away from the word line WL. The storage electrode contact hole SH used to electrically couple the storage electrode SE and the drain region D of the transfer transistor must be positioned so that it is away from both the word line WL and the bit line BL.

Jede Bitleitung BL muß mit dem Erweiterungsabschnitt BL' versehen sein, der so gebildet ist, daß er das Kontaktloch BH umgibt. Das Vorhandensein des Erweiterungsabschnittes BL' vergrößert den Oberflächenbereich der Bitleitung BL, so daß eine parasitäre Kapazität zunimmt. Zusätzlich bewirkt die in Fig. 1 und 2 gezeigte Anordnung Kurzschlüsse in der Nähe des Bitleitungserweiterungsabschnittes BL', da der Abstand GP zwischen dem Bitleitungserweiterungsabschnitt BL' und der benachbarten Bitleitung BL kleiner als der Abstand zwischen den benachbarten Bitleitungen BL ist.Each bit line BL must be provided with the extension portion BL' formed to surround the contact hole BH. The presence of the extension portion BL' increases the surface area of the bit line BL, so that a parasitic capacitance increases. In addition, the arrangement shown in Figs. 1 and 2 causes short circuits in the vicinity of the bit line extension portion BL' because the distance GP between the bit line extension portion BL' and the adjacent bit line BL is smaller than the distance between the adjacent bit lines BL.

Die Länge DM von jeder Speicherzelle, gemessen in der Richtung, in der sich jede Bitleitung BL erstreckt, wird wie folgt beschrieben.The length DM of each memory cell, measured in the direction in which each bit line BL extends, is described as follows.

DM = a + e + d + e + 2c + e + d + 1/2WL' = A + c + e + d + 1/2WL'DM = a + e + d + e + 2c + e + d + 1/2WL' = A + c + e + d + 1/2WL'

wobei a: die Hälfte der Breite des Bitleitungskontaktlochs BH ist,where a: is half the width of the bit line contact hole BH,

e: die Ausrichtungstoleranz von jedem der Kontaktlöcher ist,e: is the alignment tolerance of each of the contact holes,

d: die Breite der Wortleitung WL ist,d: the width of the word line WL,

c: die Hälfte der Breite des Speicherelektrodenkontaktlochs SH ist,c: half the width of the storage electrode contact hole SH,

WL': der Abstand zwischen den benachbarten Wortleitungen WL ist.WL': the distance between the adjacent word lines WL.

Aus Fig. 1 geht hervor, daß A = a + e + d + e + c = a + c + d + 2e ist. Das Bitleitungskontaktloch BH und das Speicherelektrodenkontaktloch SH sind ungefähr in einer Linie angeordnet, so daß die Länge DM von jeder Speicherzelle groß ist.From Fig. 1, A = a + e + d + e + c = a + c + d + 2e. The bit line contact hole BH and the storage electrode contact hole SH are arranged approximately in line so that the length DM of each memory cell is large.

Die Patentkurzfassungen von Japan, Bd. 13, Nr. 594, 27.12.89 & JP-A-1 248 556 und die Patentkurzfassungen von Japan, Bd. 14, Nr. 273, 13.6.90 & JP-A-2 86164 beschreiben jeweils eine Speichervorrichtung mit einem gekrümmten Abschnitt in der Wortleitung zwischen einem Speicherkondensatorkontakt und einem entsprechenden Bitleitungskontakt.Patent Abstracts of Japan, Vol. 13, No. 594, 27.12.89 & JP-A-1 248 556 and Patent Abstracts of Japan, Vol. 14, No. 273, 13.6.90 & JP-A-2 86164 each describe a memory device having a curved portion in the word line between a storage capacitor contact and a corresponding bit line contact.

Die Patentkurzfassungen von Japan, Bd. 13, Nr. 459, 17.10.89 & JP-A-1 179 449 offenbaren, daß der aktive Bereich eine Neigung hat, die 45º bezüglich der Bitleitung beträgt, um die aktiven Bereiche so fein wie möglich anzuordnen, und daß sich die aktiven Bereiche, mit denen die Bitleitungen in Kontakt sind, parallel zu den Bitleitungen erstrecken müssen.The Patent Abstracts of Japan, Vol. 13, No. 459, 17.10.89 & JP-A-1 179 449 disclose that the active region has an inclination of 45º with respect to the bit line in order to arrange the active regions as finely as possible, and that the active regions with which the bit lines are in contact must extend parallel to the bit lines.

EP-A-0 399 531 und EP-A-0 428 247, die gemäß Art. 54(3) EPÜ erwähnt werden, beschreiben jeweils eine Speichervorrichtung mit gekrümmten Wortleitungsabschnitten und schräg angeordneten aktiven Zonen.EP-A-0 399 531 and EP-A-0 428 247, which are mentioned under Art. 54(3) EPC, each describe a memory device with curved word line sections and obliquely arranged active regions.

SUMMARY OF THE INVENTION

Es ist eine allgemeine Aufgabe der vorliegenden Erfindung, einen DRAM mit einem verbesserten Layout vorzusehen, in dem die obigen Nachteile eliminiert sind.It is a general object of the present invention to provide a DRAM with an improved layout in which the above disadvantages are eliminated.

Eine spezifischere Aufgabe der vorliegenden Erfindung ist es, einen DRAM mit einem verbesserten Layout vorzusehen, das keinen Bitleitungserweiterungsabschnitt zum Bilden eines Bitleitungskontaktlochs hat und darauf gerichtet ist, das Auftreten von Kurzschlüssen zwischen den benachbarten Bitleitungen zu verhindern.A more specific object of the present invention is to provide a DRAM with an improved layout which does not have a bit line extension portion for forming a bit line contact hole and is directed to preventing the occurrence of short circuits between the adjacent bit lines.

Die obigen Aufgaben der vorliegenden Erfindung werden durch einen dynamischen Speicher mit wahlfreiem Zugriff erfüllt, wie er in Anspruch 1 definiert ist.The above objects of the present invention are achieved by a dynamic random access memory as defined in claim 1.

Weitere Ausführungsformen der Erfindung sind in den Unteransprüchen beschrieben.Further embodiments of the invention are described in the subclaims.

Ein anderes Ziel der vorliegenden Erfindung ist das Vorsehen eines Verfahrens zum Anordnen eines Speicherzellenmusters des oben erwähnten dynamischen Speichers mit wahlfreiem Zugriff.Another object of the present invention is to provide a method of arranging a memory cell pattern of the above-mentioned dynamic random access memory.

Dieses Ziel der vorliegenden Erfindung wird durch ein Verfahren gemäß den beigefügten Ansprüchen 23 und 25 erreicht.This object of the present invention is achieved by a method according to the appended claims 23 and 25.

BRIEF DESCRIPTION OF THE DRAWINGS

Andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor, in denen:Other objects, features and advantages of the present invention will become apparent from the following detailed description taken in conjunction with the accompanying drawings in which:

Fig. 1 ein Diagramm ist, das ein herkömmliches Layout eines DRAM eines Stapelkondensatortyps zeigt;Fig. 1 is a diagram showing a conventional layout of a stacked capacitor type DRAM;

Fig. 2 eine Querschnittsansicht längs der Linie II-II ist, die in Fig. 1 gezeigt ist;Fig. 2 is a cross-sectional view taken along the line II-II shown in Fig. 1;

Fig. 3 ein Diagramm ist, das ein Prinzip der vorliegenden Erfindung zeigt;Fig. 3 is a diagram showing a principle of the present invention;

Fig. 4 ein Diagramm ist, das ein Muster gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;Fig. 4 is a diagram showing a pattern according to a preferred embodiment of the present invention;

Fig. 5A und 5B Diagramme sind, die den Einfluß eines Vogelkopfes zeigen;Fig. 5A and 5B are diagrams showing the influence of a bird’s head;

Fig. 6 ein Diagramm eines Musters gemäß der Ausführungsform der vorliegenden Erfindung ist, in dem vier Speicherzellen gezeigt sind;Fig. 6 is a diagram of a pattern according to the embodiment of the present invention, in which four memory cells are shown;

Fig. 7A, 7B und 7C Diagramme sind, die zeigen, wie die vorliegende Erfindung gemacht wurde; undFigs. 7A, 7B and 7C are diagrams showing how the present invention was made; and

Fig. 8 ein Blockdiagramm eines DRAM des gefalteten Bitleitungstyps ist.Fig. 8 is a block diagram of a folded bit line type DRAM.

DESCRIPTION OF THE PREFERRED EMBODIMENTS

Die vorliegende Erfindung basiert auf den folgenden Überlegungen.The present invention is based on the following considerations.

Um erstens den oben erwähnten Erweiterungsabschnitt BL' zu eliminieren, der aus der Bitleitung BL herausragt und das Bitleitungskontaktloch BH umgibt, ist es am besten, das Bitleitungskontaktloch BL so anzuordnen, daß dessen Mitte auf der Mittellinie der Bitleitung BL positioniert ist.First, in order to eliminate the above-mentioned extension portion BL' that protrudes from the bit line BL and surrounds the bit line contact hole BH, it is best to arrange the bit line contact hole BL so that its center is positioned on the center line of the bit line BL.

Zweitens ist es vorteilhaft, das Speicherelektrodenkontaktloch SH so anzuordnen, daß dessen Mitte in einem gleichmäßigen Abstand von den benachbarten Bitleitungen BL und in einem gleichmäßigen Abstand von den benachbarten Wortleitungen WL positioniert ist.Secondly, it is advantageous to arrange the storage electrode contact hole SH so that its center is at an equal distance from the adjacent bit lines BL and in positioned at a uniform distance from the neighboring word lines WL.

Drittens kreuzt eine imaginäre Linie, die das Bitleitungskontaktloch BH und das entsprechende Speicherelektrodenkontaktloch SH verbindet, die Bitleitung BL in einem Winkel bezüglich der Richtung, in der sich die Bitleitung BL erstreckt, das heißt, deren Mittellinie. Aktive Zonen wie etwa Source- und Drainzonen werden auf der Basis der imaginären Linie angeordnet. Zusätzlich wird die Form von jeder Wortleitung WL unter Berücksichtigung des Musters der aktiven Zonen bestimmt.Third, an imaginary line connecting the bit line contact hole BH and the corresponding storage electrode contact hole SH crosses the bit line BL at an angle with respect to the direction in which the bit line BL extends, that is, its center line. Active regions such as source and drain regions are arranged based on the imaginary line. In addition, the shape of each word line WL is determined in consideration of the pattern of the active regions.

Unter Bezugnahme auf Fig. 3 ist ein Prinzip der vorliegenden Erfindung auf der Basis der obigen ersten bis dritten Überlegungen gezeigt. In Fig. 3 sind jene Teile, die dieselben Namen von Strukturelementen wie die in Fig. 1 gezeigten tragen, mit denselben Bezugszeichen versehen. CL bezeichnet eine Mittellinie der Bitleitung BL, und CBH bezeichnet die Mitte des Bitleitungskontaktlochs BH. CSH bezeichnet die Mitte des Speicherelektrodenkontaktlochs SH, und θ bezeichnet einen Winkel, der zwischen der Mittellinie CL und einer imaginären Linie gebildet wird, die die Mitte CBH und CSH verbindet.Referring to Fig. 3, a principle of the present invention is shown based on the above first to third considerations. In Fig. 3, those parts having the same names of structural elements as those shown in Fig. 1 are denoted by the same reference numerals. CL denotes a center line of the bit line BL, and CBH denotes the center of the bit line contact hole BH. CSH denotes the center of the storage electrode contact hole SH, and θ denotes an angle formed between the center line CL and an imaginary line connecting the center CBH and CSH.

Ein Abstand A zwischen der Mitte CBH des Bitleitungskontaktlochs BH und der Mitte CSH des Speicherelektrodenkontaktlochs SH, das heißt, die Länge A der imaginären Linie zwischen ihnen, wird wie folgt beschrieben.A distance A between the center CBH of the bit line contact hole BH and the center CSH of the storage electrode contact hole SH, that is, the length A of the imaginary line between them, is described as follows.

A = a + c + d + 2eA = a + c + d + 2e

Der Abstand zwischen der Mittellinie CL der Bitleitung BL und der Mitte CSH des Speicherelektrodenkontaktlochs BH wird wie folgt ausgedrückt.The distance between the center line CL of the bit line BL and the center CSH of the storage electrode contact hole BH is expressed as follows.

1/2b + c + e1/2b + c + e

Aus Fig. 3 geht hervor, daß zwei rechtwinklige gleichschenklige Dreiecke TA gebildet werden. Somit wird der Winkel θ wie folgt ausgedrückt.From Fig. 3, it is clear that two right-angled isosceles triangles TA are formed. Thus, the angle θ is expressed as follows.

θ = sin&supmin;¹(1/2b + e + c)/(a + c + d + 2e)] (1)? = sin⁻¹(1/2b + e + c)/(a + c + d + 2e)] (1)

Das Speicherzellenmuster wird so bestimmt, daß die Formel (1) erfüllt wird. Es ist möglich, das Speicherzellenmuster so zu bestimmen, daß der Winkel θ dem rechten Ausdruck der Formel (1) nahezu gleich ist.The memory cell pattern is determined so that the formula (1) is satisfied. It is possible to determine the memory cell pattern so that the angle θ is almost equal to the right-hand expression of the formula (1).

Unter Bezugnahme auf Fig. 4 ist ein Layout eines DRAM gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung gezeigt. In Fig. 4 sind jene Teile, die dieselben Namen wie jene tragen, die in den vorhergehenden Figuren gezeigt sind, mit denselben Bezugszeichen versehen. In Fig. 4 bezeichnet ein Buchstabe b die Breite der Bitleitung BL, und AR' bezeichnet einen gekrümmten Abschnitt der aktiven Zone AR. Z ist ein gekrümmter Abschnitt der Wortleitung WL. Z1, Z2 und Z3 bezeichnen Bereiche der Wortleitung WL, die den gekrümmten Abschnitt Z der Wortleitung WL bilden.Referring to Fig. 4, there is shown a layout of a DRAM according to a preferred embodiment of the present invention. In Fig. 4, those parts having the same names as those shown in the previous figures are denoted by the same reference numerals. In Fig. 4, a letter b denotes the width of the bit line BL, and AR' denotes a curved portion of the active region AR. Z is a curved portion of the word line WL. Z1, Z2 and Z3 denote regions of the word line WL which form the curved portion Z of the word line WL.

Die Mitte CBH des Bitleitungskontaktlochs BH ist auf der Mittellinie CL der Bitleitung BL positioniert. Obwohl die Bitleitung BL, die in Fig. 4 gezeigt ist, einen Erweiterungsabschnitt zum Bilden des Bitleitungskontaktlochs BH hat, ist er viel kleiner als jener, der in Fig. 1 gezeigt ist. Somit wird der Abschnitt zwischen dem Erweiterungsabschnitt der Bitleitung BL und der benachbarten Bitleitung BL vergrößert, so daß das Auftreten von Kurzschlüssen zwischen ihnen reduziert werden kann.The center CBH of the bit line contact hole BH is positioned on the center line CL of the bit line BL. Although the bit line BL shown in Fig. 4 has an extension portion for forming the bit line contact hole BH, it is much smaller than that shown in Fig. 1. Thus, the portion between the extension portion of the bit line BL and the adjacent bit line BL is increased, so that the occurrence of short circuits between them can be reduced.

Die Länge A der imaginären Linie, die die Mitte CBH des Bitleitungskontaktlochs BH und die Mitte CSH des Speicherelektrodenkontaktlochs SH verbindet, ist gleich a + c + d + 2e, wie es zuvor beschrieben wurde. Der Winkel θ der Linie bezüglich der Mittellinie CL der Bitleitung BL wird selektiert, wie es durch die Formel (1) definiert ist. Der Mindestabstand zwischen der Mitte CSH des Speicherelektrodenkontaktlochs SH und der Mittellinie CL der Bitleitung BL ist gleich 1/2b + c + e.The length A of the imaginary line connecting the center CBH of the bit line contact hole BH and the center CSH of the storage electrode contact hole SH is equal to a + c + d + 2e as described previously. The angle θ of the line with respect to the center line CL of the bit line BL is selected as defined by the formula (1). The minimum distance between the center CSH of the storage electrode contact hole SH and the center line CL of the bit line BL is equal to 1/2b + c + e.

Der aktive Bereich AR erstreckt sich längs der imaginären Linie, die die Mitte CBH des Bitleitungskontaktlochs BH und die Mitte CSH des Speicherelektrodenkontaktlochs SH verbindet. Das heißt, der aktive Bereich AR ist bezüglich der Bitleitung BL schräg angeordnet. Der aktive Bereich AR hat einen gekrümmten Abschnitt AR', der bezüglich einer Linie, die durch die Mitte CSH des Speicherelektrodenkontaktlochs SH verläuft und zu der Mittellinie CL der Bitleitung BL rechtwinklig ist, symmetrisch gekrümmt oder gebogen ist.The active region AR extends along the imaginary line connecting the center CBH of the bit line contact hole BH and the center CSH of the storage electrode contact hole SH. That is, the active region AR is arranged obliquely with respect to the bit line BL. The active region AR has a curved portion AR' which is symmetrically curved or bent with respect to a line passing through the center CSH of the storage electrode contact hole SH and perpendicular to the center line CL of the bit line BL.

Der gekrümmte Abschnitt AR' des aktiven Bereiches AR reduziert den Vogelkopfeinfluß. Unter Bezugnahme auf Fig. 5A ist ein Siliziumnitrid-(Si&sub3;N&sub4;)-Film gezeigt, der zum selektiven Oxidieren des Si-Substrates verwendet wird, um dadurch eine Oxidschicht (Feldisolierschicht) zur Isolierung von Element zu Element zu erzeugen. Sauerstoff wird an einem kurzen Ende des Si&sub3;N&sub4;-Films längs verschiedener Richtungen zugeführt, wie es durch Pfeile in Fig. 5A gezeigt ist. Somit tritt der Vogelkopf an dem kurzen Ende des Si&sub3;N&sub4;-Films auf, und ein Si-Substratoberflächenabschnitt in der Nähe des kurzen Endes wird oxidiert, wie es durch einen Pfeil OX in Fig. 5B gezeigt ist. Obwohl auch ein Oberflächenabschnitt des Si-Substrates in der Nähe eines langen Endes des Si&sub3;N&sub4; oxidiert wird, wie es durch einen Pfeil OY in Fig. 5B gezeigt ist, ist er kleiner als jener, der durch den Pfeil OX gekennzeichnet ist. Der gekrümmte Abschnitt AR' der aktiven Zone AR ist vorgesehen, um das Auftreten des oben erwähnten Vogelkopfes zu berücksichtigen. Es sei erwähnt, daß es auf Grund des Vorhandenseins des Bitleitungskontaktlochs BH unmöglich ist, einen gekrümmten Abschnitt vorzusehen, der sich von dem aktiven Bereich AR aus gerade erstreckt.The curved portion AR' of the active region AR reduces the bird's head influence. Referring to Fig. 5A, a silicon nitride (Si3N4) film is shown which is used to selectively oxidize the Si substrate to thereby form an oxide layer (field insulating layer) for element-to-element isolation. Oxygen is supplied to a short end of the Si3N4 film along various directions as shown by arrows in Fig. 5A. Thus, the bird's head occurs at the short end of the Si3N4 film, and a Si substrate surface portion near the short end is oxidized as shown by an arrow OX in Fig. 5B. Although a surface portion of the Si substrate near a long end of the Si3N4 is oxidized as shown by an arrow OY in Fig. 5B, it is smaller than that indicated by the arrow OX. The curved portion AR' of the active region AR is provided to take into account the occurrence of the above-mentioned bird's head. It should be noted that, due to the presence of the bit line contact hole BH, it is impossible to provide a curved portion extending straight from the active region AR.

Die Richtung, in der sich jede Wortleitung WL erstreckt, ist zu der Richtung rechtwinklig, in der sich jede Bitleitung BL erstreckt. Jede Wortleitung WL hat den gekrümmten Abschnitt Z, der aus den Bereichen Z&sub1;, Z&sub2; und Z&sub3; gebildet ist. Der Bereich Z1 ist zu der Mittellinie CL der Bitleitung BL orthogonal. Die Bereiche Z2 und Z3 sind auf beiden Seiten des Bereiches Z1 angeordnet. Jeder von den Bereichen Z2 und Z3 ist zu der entsprechenden Linie orthogonal, die die Mitte CBH des Bitleitungskontaktlochs BH und die Mitte CSH des Speicherelektrodenkontaktlochs SH verbindet. Die Bereiche Z2 und Z3 sind an dem Bereich Z1 symmetrisch angeordnet.The direction in which each word line WL extends is perpendicular to the direction in which each bit line BL extends. Each word line WL has the curved portion Z consisting of the regions Z₁, Z₂ and Z₃. is formed. The region Z1 is orthogonal to the center line CL of the bit line BL. The regions Z2 and Z3 are arranged on both sides of the region Z1. Each of the regions Z2 and Z3 is orthogonal to the corresponding line connecting the center CBH of the bit line contact hole BH and the center CSH of the storage electrode contact hole SH. The regions Z2 and Z3 are arranged symmetrically on the region Z1.

Gemäß dem Layout, das in Fig. 4 gezeigt ist, ist die Länge L von jeder Speicherzelle, gemessen in der Richtung, in der sich die Bitleitung BL erstreckt, wie folgt.According to the layout shown in Fig. 4, the length L of each memory cell measured in the direction in which the bit line BL extends is as follows.

L = 2 · (a+c+d+2e)² -(1/2b+c+e)²L = 2 · (a+c+d+2e)² -(1/2b+c+e)²

Aus der obigen Formel ist ersichtlich, daß die Länge L der Speicherzelle nicht auf dem Abstand WL' zwischen den benachbarten Wortleitungen beruht. Als Resultat ist es möglich, den Abstand WL' zu vergrößern und die Wahrscheinlichkeit des Auftretens von Kurzschlüssen zu verringern.From the above formula, it can be seen that the length L of the memory cell does not depend on the distance WL' between the adjacent word lines. As a result, it is possible to increase the distance WL' and reduce the probability of occurrence of short circuits.

Wenn der Mindestabstand zwischen den benachbarten Leitungen 0,5 [um] beträgt, werden die Parameter wie folgt selektiert.If the minimum distance between the adjacent lines is 0.5 [um], the parameters are selected as follows.

a = c = 0,3 [um]a = c = 0.3 [μm]

b = d = 0,5 [um]b = d = 0.5 [μm]

e = 0,4 [um]e = 0.4 [μm]

WL' = 0,5 [um]WL' = 0.5 [um]

In diesem Fall beträgt die Länge von jeder Speicherzelle in der Richtung, in der sich die Bitleitung BL erstreckt, 3,29 [um]. Andererseits beträgt die Länge von jedem Speicher in derselben Richtung gemäß der oben erwähnten früheren Anordnung, die in Fig. 1 gezeigt ist, 3,35 [um], wenn der Abstand zwischen den benachbarten Wortleitungen auf 0,5 [um] festgelegt ist.In this case, the length of each memory cell in the direction in which the bit line BL extends is 3.29 [µm]. On the other hand, according to the above-mentioned prior arrangement shown in Fig. 1, the length of each memory in the same direction is 3.35 [µm] when the pitch between the adjacent word lines is set to 0.5 [µm].

Der Abstand zwischen den benachbarten Wortleitungen gemäß der in Fig. 4 gezeigten Anordnung beträgt 0,8 [um]. Andererseits beträgt der Abstand zwischen den benachbarten Wortleitungen gemäß der früheren Anordnung, die in Fig. 4 gezeigt ist, 0,5 [um].The distance between the adjacent word lines according to the arrangement shown in Fig. 4 is 0.8 [um]. On the other hand, the distance between the adjacent Word lines according to the previous arrangement shown in Fig. 4, 0.5 [um].

Der Abstand zwischen den benachbarten Bitleitungen gemäß der in Fig. 4 gezeigten Anordnung beträgt 1,0 [um]. Andererseits beträgt der Abstand zwischen den Bitleitungen gemäß der früheren Anordnung, die in Fig. 1 gezeigt ist, 0,5 [um].The pitch between the adjacent bit lines according to the arrangement shown in Fig. 4 is 1.0 [um]. On the other hand, the pitch between the bit lines according to the previous arrangement shown in Fig. 1 is 0.5 [um].

Der Bereich von jeder Speicherzelle gemäß der Anordnung von Fig. 4 ist etwas kleiner als jener, der in Fig. 1 gezeigt ist. Der Abstand zwischen den benachbarten Bitleitungen BL und den Wortleitungen WL in den Speicherzellen beträgt das 1,6-2fache von jenem der früheren Anordnung.The area of each memory cell according to the arrangement of Fig. 4 is slightly smaller than that shown in Fig. 1. The distance between the adjacent bit lines BL and the word lines WL in the memory cells is 1.6-2 times that of the previous arrangement.

Der Querschnitt längs der Linie II'-II' ist fast derselbe wie jener, der in Fig. 2 gezeigt ist. Der Stapelkondensator ist nicht auf die in Fig. 2 gezeigte Struktur begrenzt. Zum Beispiel ist es möglich, den Stapelkondensator so zu bilden, daß die Speicherelektrode SE eine einzelne Rippe hat. Es ist ferner möglich, den Stapelkondensator so zu bilden, daß die einzelne Rippe oder die unterste Rippe von einer Vielzahl von Rippen von der Isolierschicht getrennt ist und ferner die Gegenelektrode zwischen der einzelnen Rippe oder der untersten Rippe und der Isolierschicht vorgesehen ist.The cross section along the line II'-II' is almost the same as that shown in Fig. 2. The stack capacitor is not limited to the structure shown in Fig. 2. For example, it is possible to form the stack capacitor so that the storage electrode SE has a single fin. It is further possible to form the stack capacitor so that the single fin or the lowest fin of a plurality of fins is separated from the insulating layer and further the counter electrode is provided between the single fin or the lowest fin and the insulating layer.

Fig. 6 ist ein Diagramm, welches das Layout von vier Speicherzellen zeigt. In Fig. 6 sind jene Teile, die dieselben wie die in den vorhergehenden Figuren sind, mit denselben Bezugszeichen versehen. Es sei erwähnt, daß der gekrümmte Abschnitt AR' von jedem aktiven Bereich AR, der in Fig. 6 gezeigt ist, größer als jener ist, der in Fig. 4 gezeigt ist. Das heißt, der gekrümmte Abschnitt AR' von jedem aktiven Bereich AR ist unter der entsprechenden Wortleitung WL angeordnet. Es sei ferner erwähnt, daß ein gebogener Teil Z' von jeder Wortleitung WL, die die Bitleitung BL kreuzt, gebogen ist, ohne die Bereiche Z1, Z2 und Z3 zu haben. Selbst bei der Anordnung, die in Fig. 6 gezeigt ist, ist die imaginäre Linie, die die Mitte CBH des Bitleitungskontaktlochs BH und die Mitte CSH des Speicherelektrodenkontaktlochs CSH verbindet, zu dem gebogenen Teil Z' der Wortleitung WL rechtwinklig. Alle Speicherzellenmuster können durch wiederholtes Anordnen des Layouts von Fig. 6 gebildet werden.Fig. 6 is a diagram showing the layout of four memory cells. In Fig. 6, those parts which are the same as those in the previous figures are denoted by the same reference numerals. Note that the curved portion AR' of each active region AR shown in Fig. 6 is larger than that shown in Fig. 4. That is, the curved portion AR' of each active region AR is arranged under the corresponding word line WL. Note further that a curved portion Z' of each word line WL crossing the bit line BL is curved without having the regions Z1, Z2 and Z3. Even in the arrangement shown in Fig. 6, the imaginary line connecting the center CBH of the bit line contact hole BH and the center CSH of the storage electrode contact hole CSH is perpendicular to the bent part Z' of the word line WL. All the memory cell patterns can be formed by repeatedly arranging the layout of Fig. 6.

Fig. 7A, 7B und 7C sind Diagramme, die zeigen, wie die vorliegende Erfindung gemacht wurde. In Fig. 7A bis 7C sind jene Teile, die dieselben Namen wie jene tragen, die zuvor beschrieben wurden, mit denselben Bezugszeichen versehen. Unter Bezugnahme auf Fig. 7A zeigt die gestrichelte Linie das Muster der herkömmlichen Wortleitung WL, wie es in Fig. 1 gezeigt ist. Ein Kontaktloch, das in einem feinen Muster gebildet ist, hat infolge der Intensitätsverteilung von Licht fast eine Kreisform. Somit ist es möglich, jedes Kontaktloch auf der Musterlayoutzeichnung als Kreis anzusehen. Die Wortleitungen müssen von den Bitleitungskontaktlöchern BH mit einem vorbestimmten Abstand entfernt sein. Daher ist es möglich, jede Wortleitung WL teilweise zu einem Kreisbogen zu bilden, um sie von den Bitleitungskontaktlöchern BH mit dem vorbestimmten Abstand entfernt zu halten. Als Resultat stehen zwischen den benachbarten Wortleitungen WL gepunktete Bereiche zur Verfügung. Daher wird es möglich, wie in Fig. 7B gezeigt, die Positionen der Speicherelektrodenkontaktlöcher SH schräg zu verschieben. Auf Grund der positionellen Veränderung der Speicherelektrodenkontaktlöcher SH wird es möglich, die Positionen der Bitleitungen BL so zu verschieben, daß die Bitleitungskontaktlöcher BH in deren Mitte angeordnet sind, wie in Fig. 7B gezeigt. Dadurch ist es möglich, die Bitleitungserweiterungsabschnitte, wie sie in Fig. 1 oder Fig. 7A gezeigt sind, im wesentlichen zu eliminieren, so daß jede Bitleitung BL im wesentlichen gerade ist. Zusätzlich ist es möglich, den Abstand zwischen den benachbarten Bitleitungen BL von GP (Fig. 7A) auf GP' (Fig. 7B) zu vergrößern. Infolge dieser positionellen Veränderung der Speicherelektrodenkontaktlöcher SH wird es ferner möglich, die Positionen der Wortleitungen WL zu verschieben, wie es in Fig. 7C gezeigt ist. Als Resultat kann der Abstand zwischen den gegenüberliegenden Rändern der benachbarten Wortleitungen WL von W1 auf W1' vergrößert werden, wie in Fig. 7C gezeigt. Andererseits wird der Abstand zwischen den anderen gegenüberliegenden Enden der benachbarten Wortleitungen WL verringert, wie in Fig. 7C gezeigt. Es ist möglich, die Abstände W1' und W2' auf der Basis von verschiedenen Anforderungen beliebig zu bestimmen.7A, 7B and 7C are diagrams showing how the present invention was made. In Figs. 7A to 7C, those parts having the same names as those previously described are given the same reference numerals. Referring to Fig. 7A, the dashed line shows the pattern of the conventional word line WL as shown in Fig. 1. A contact hole formed in a fine pattern has almost a circular shape due to the intensity distribution of light. Thus, it is possible to regard each contact hole on the pattern layout drawing as a circle. The word lines must be spaced from the bit line contact holes BH by a predetermined distance. Therefore, it is possible to partially form each word line WL into a circular arc to keep it spaced from the bit line contact holes BH by the predetermined distance. As a result, dotted areas are available between the adjacent word lines WL. Therefore, as shown in Fig. 7B, it becomes possible to shift the positions of the storage electrode contact holes SH obliquely. Due to the positional change of the storage electrode contact holes SH, it becomes possible to shift the positions of the bit lines BL so that the bit line contact holes BH are located at the center thereof, as shown in Fig. 7B. This makes it possible to substantially eliminate the bit line extension portions as shown in Fig. 1 or Fig. 7A so that each bit line BL is substantially straight. In addition, it is possible to increase the distance between the adjacent bit lines BL from GP (Fig. 7A) to GP' (Fig. 7B). Due to this positional change of the storage electrode contact holes SH, it becomes further possible to shift the positions of the word lines WL as shown in Fig. 7C. As a result, the distance between the opposite edges of the adjacent word lines WL can be increased from W1 to W1' as shown in Fig. 7C. On the other hand, the distance between the other opposite ends of the adjacent word lines WL is reduced as shown in Fig. 7C. It is possible to arbitrarily determine the distances W1' and W2' based on various requirements.

Des weiteren ist Fig. 8 ein Blockdiagramm eines DRAM des gefalteten Bitleitungstyps. Eine Vielzahl von Paaren von Bitleitungen, wie etwa BL1 und BL1, erstreckt sich von entsprechenden Leseverstärkern S/A. Eine Vielzahl von Wortleitungen erstreckt sich so, um die Bitleitungen zu kreuzen, wie es zuvor beschrieben wurde. Eine Speicherzelle MC ist zwischen einer der Bitleitungen und einer der Wortleitungen gekoppelt. Die Musteranordnungen gemäß der vorliegenden Erfindung sind für den DRAM des gefalteten Bitleitungstyps geeignet, wie in Fig. 8 gezeigt. Jedoch sind die Anordnungen auch auf einen DRAM des offenen Bitleitungstyps anwendbar.Furthermore, Fig. 8 is a block diagram of a folded bit line type DRAM. A plurality of pairs of bit lines such as BL1 and BL1 extend from respective sense amplifiers S/A. A plurality of word lines extend so as to cross the bit lines as previously described. A memory cell MC is coupled between one of the bit lines and one of the word lines. The pattern arrangements according to the present invention are suitable for the folded bit line type DRAM as shown in Fig. 8. However, the arrangements are also applicable to an open bit line type DRAM.

Claims

1. Dynamic random access memory with:

a semiconductor substrate (1) having an active zone (AR) containing first and second diffusion zones (D, S) of a transfer transistor,

an insulating layer (2, 3) formed on the semiconductor substrate and having first and second contact holes (SH, BH),

a stacked capacitor (SC) with a storage electrode (SE) which is electrically connected to the first diffusion zone through the first contact hole formed in the insulating layer, and a counter electrode (CP),

a word line (WL) which is electrically isolated from the semiconductor substrate, and

a bit line (BL) which is electrically insulated from the semiconductor substrate and is electrically connected to the second diffusion region through the second contact hole formed in the insulating layer,

wherein a conductive layer forming the bit lines (BL) is arranged at a level lower than that of a conductive layer forming the counter electrode (CP),

the second contact hole is positioned in a center of the bit line,

the active zone (AR) is arranged obliquely with respect to the bit line (BL) and the word line (WL) so that the first contact hole (SH) does not overlap the bit line (BL), and the second diffusion zone is arranged to cross the bit line,

characterized in that

the contact holes are approximately circular,

the word line has a curved portion (Z, Z', Z1, Z2, Z3) arranged between the first (SH) and second (BH) contact holes, which curved portion is substantially concentric with the center of the second contact hole (BH) and comprises a plurality of straight segments separated from the second contact hole (BH) by a distance equal to or greater than a predetermined minimum distance,

and that

the active zone (AR) comprises a curved active portion (AR') which is curved in the middle of the first contact hole (SH) and extends towards the bit line (BL).

2. Dynamic random access memory according to claim 1, characterized in that the curved portion (Z, Z') of the word line is arranged such that the curved portion is orthogonal to an imaginary line connecting a center (CSH) of the first contact hole (SH) and a center (CBH) of the second contact hole (BH).

3. Dynamic random access memory according to claim 1, wherein the active region (AR) is arranged along an imaginary line connecting a center (CSH) of the first contact hole (SH) and a center (CBH) of the second contact hole (BH).

4. Dynamic random access memory according to any of claims 1 to 3, characterized in that the curved portion (Z') of the word line has an arc-shaped pattern.

5. Dynamic random access memory according to any of claims 1 to 3, characterized in that:

the curved portion (Z) of the word line has a first region (Z1), a second region (Z2) and a third region (Z3) which are integrally formed in this order;

the second region is orthogonal to the bit line;

and

one of the first and second regions is orthogonal to an imaginary line connecting a center (CSH) of the first contact hole (SH) and a center (CBH) of the second contact hole (BH).

6. Dynamic random access memory according to claim 5, characterized in that the first and third areas (Z1, Z3) are arranged symmetrically to one another with respect to the second area.

7. Dynamic random access memory according to claim 1, characterized in that:

the active zone (AR) comprises a straight section which is integrally formed with its curved active section (AR'); and

the curved active portion of the active zone is partially symmetrical with the straight portion with respect to the center (CSH) of the first contact hole (SH).

8. Dynamic random access memory according to claim 1, characterized in that the curved active portion (AR') of the active zone (AR) has an end which is located under the bit line (BL).

9. Dynamic random access memory according to claim 1, characterized in that the curved active portion (AR') of the active zone (AR) is arranged obliquely with respect to the bit line (BL).

10. Dynamic random access memory according to any of claims 1 to 9, characterized in that:

an imaginary line connecting a center (CSH) of the first contact hole (SH) and a center (CBH) of the second contact hole (BH) is inclined at an angle θ with respect to a direction in which the bit line (BL) extends; and

the angle θ is essentially defined as follows:

? = sin⁻¹[(1/2b + e + c)/(a + c + d + 2e)]

where a: is half a width of the second contact hole,

e: an alignment tolerance of each of the first and second contact holes,

d: is a width of the word line,

c: half of a width of the second contact hole is

and b: a width of the bit line.

11. Dynamic random access memory according to any of claims 1 to 10, characterized in that the first diffusion region is a drain region (D) and the second diffusion region is a source region (S).

12. Dynamic random access memory according to claim 1, comprising on the semiconductor substrate (1):

a plurality of active zones (AR), each containing first and second diffusion zones (D, S) of a respective transfer transistor,

the insulating layer (2, 3) having a plurality of first contact holes (SH) and a plurality of second contact holes (BH),

a plurality of stacked capacitors (SC), each having a storage electrode (SE) connected to a corresponding one of the first diffusion zones through a corresponding one of the first contact holes formed in the insulating layer are electrically connected, and a counter electrode (CP),

a plurality of word lines (WL) which are electrically isolated from the semiconductor substrate, and

a plurality of bit lines (BL) electrically insulated from the semiconductor substrate, each of which bit lines is electrically connected to a corresponding one of the second diffusion regions through a corresponding one of the second contact holes formed in the insulating layer,

wherein each of the second contact holes is positioned at a center (CL) of the bit lines,

each of the active zones (AR) is arranged obliquely with respect to the bit lines (BL) and the word lines (WL) and the second diffusion zone is arranged to cross the bit line,

wherein each of the word lines has a plurality of the curved portions (Z, Z') arranged between corresponding first and second contact holes, each curved portion being separated from a corresponding one of the second contact holes by the predetermined distance, and

each of the active zones (AR) comprises a curved active portion (AR') curved at a center of a corresponding one of the first contact holes (SH) and extending toward a corresponding one of the bit lines (BL).

13. Dynamic random access memory according to claim 12, characterized in that:

each of the first contact holes (SH) is arranged at a nearly equal distance from two adjacent word lines of the plurality of word lines (WL);

each of the first contact holes is arranged at a nearly equal distance from two adjacent bit lines of the plurality of bit lines (BL).

14. A dynamic random access memory according to claim 12 or claim 13, characterized in that each curved portion (Z, Z') of each of the word lines (WL) is arranged such that each curved portion is orthogonal to an imaginary line connecting a center (CSH) of the corresponding one of the first contact holes (SH) and a center (CBH) of the corresponding one of the second contact holes (BH).

15. Dynamic random access memory according to claim 12, characterized in that each of the active zones (AR) is arranged along an imaginary line connecting a center (CSH) of a corresponding one of the first contact holes (SH) and a center (CBH) of a corresponding one of the second contact holes (BH).

16. Dynamic random access memory according to any of claims 12 to 15, characterized in that each curved portion of each of the word lines (WL) has an arcuate pattern (Z').

17. Dynamic random access memory according to any of claims 12 to 15, characterized in that each of the active zones (AR) comprises a curved active section (AR') extending towards a corresponding one of the bit lines (BL).

18. Dynamic random access memory according to claim 17, characterized in that:

each of the active zones (AR) comprises a straight section which is integrally formed with its curved active section (AR'); and

the curved active section of each of the active zones with the straight section with respect to the center (CSH) of the corresponding one of the first contact holes (SH) is partially symmetrical.

19. Dynamic random access memory according to claim 17, characterized in that the curved active portion (AR') of each of the active regions (AR) has an end located under a corresponding one of the bit lines (BL).

20. Dynamic random access memory according to claim 17, characterized in that the curved active portion (AR') of each of the active zones (AR) is arranged obliquely with respect to a corresponding one of the bit lines (BL).

21. Dynamic random access memory according to any of claims 12 to 20, characterized in that

an imaginary line connecting the center of one of the first contact holes (SH) and a center of a corresponding one of the second contact holes (BH) is inclined at an angle θ with respect to a direction in which the bit lines (BL) extend; and

the angle θ is defined as follows:

? = sin⁻¹[(1/2b + e + c)/(a + c + d + 2e)]

where a: is half a width of each of the second contact holes,

e: an alignment tolerance of each of the first and second contact holes,

d: a width of each of the word lines ,

c: half a width of each of the second contact holes and

b: a width of the bit lines.

22. A dynamic random access memory according to any of claims 12 to 21, wherein the bit lines are a folded bit line type.

23. A method for arranging structural elements of a dynamic random access memory according to claim 1 or 12, comprising the following steps:

determining a first position (CSH) separated from a center (CL) of the bit line by a first predetermined distance;

Determining a second position (CBH) located in the middle of the bit line and separated from the first position by a second predetermined distance; and

Determining a position of the word line (WL) so that the word line is arranged between the first and second contact holes, in which:

the first position corresponds to a center (CSH) of the first contact hole (SH); and

the second position corresponds to a center (CBH) of the second contact hole (BH).

24. Method according to claim 23, characterized in that:

the first predetermined distance is almost equal to b/2 + c + e, where b is a width of the bit line, c is half a width of the first contact hole, and e is an alignment tolerance of each of the first contact holes;

the second predetermined distance is almost equal to a + c + d + 2e, where a is half a width of the second contact hole.

25. A method for arranging structural elements of a dynamic random access memory according to claim 1 or 12, comprising the following steps:

Determining a first position (CBH) located at a center (CL) of the bit line;

determining a second position (CSH) located on an imaginary line extending from the first position at a predetermined angle (θ) with respect to the bit line and separated from the center of the bit line by a predetermined distance; and

Determining a position of the word line (WL) such that the word line is positioned between the first and second contact holes, in which:

the first position corresponds to a center (CBH) of the second contact hole (BH); and

the second position corresponds to a center (CSH) of the first contact hole (SH).

26. Method according to claim 25, characterized in that:

the predetermined angle θ is essentially defined as follows:

? = sin⁻¹(1/2b + e + c) / (a + c + d + 2e)]

where a: is half a width of the second contact hole,

e: an alignment tolerance of each of the first and second contact holes,

d: a width of the word line,

c: half of a width of the second contact hole is

and b: a width of the bit line; and

the predetermined distance is approximately equal to b/2 + c + e.