HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION
Gebiet der ErfindungField of the Invention
Die vorliegende Erfindung bezieht
sich auf einen Prozessor oder eine Computerarchitektur. Im Besonderen
bezieht sich die vorliegende Erfindung auf multiple Threading-Prozessor-Architekturen
und Verfahren zum Betrieb und zur Ausführung davon.The present invention relates
pertaining to a processor or a computer architecture. In particular
The present invention relates to multiple threading processor architectures
and methods of operating and executing them.
Beschreibung des Stands
der TechnikDescription of the stand
of the technique
In vielen kommerziellen Rechneranwendungen
vergeht viel Zeit während
des Stallings und des Leerlaufs (idling) der Pipeline, anstatt während produktiver
Ausführung
der Programme, infolge von Cache-Fehltreffern und einer Latenzzeit
beim Zugreifen auf externe Cache-Speicher oder externe Speicher nach
den Cache-Fehltreffern. Das Stalling und das Leerlaufen sind infolge
von häufigen
Cache-Fehltreffern besonders nachteilig beim Betrieb von Datenbanken,
wie zum Beispiel OLTP, DSS, Datensuche, finanziellen Vorhersagen,
beim rechnerunterstützten mechanischen
und elektronischen Entwurf (MCAD/ECAD), Webservern, Datenbankservern
und dergleichen. Somit wird beim leerlaufenden Warten auf Daten
viel Zeit verschwendet, obwohl ein Prozessor mit einer höheren Geschwindigkeit
arbeiten kann.In many commercial computing applications
passes a lot of time during
pipeline stalling and idling, rather than during more productive
execution
of the programs due to cache misses and latency
when accessing external cache memory or external memory
the cache misses. The stalling and idling are as a result
of frequent
Cache misses particularly disadvantageous when operating databases,
such as OLTP, DSS, data search, financial predictions,
computer-aided mechanical
and electronic design (MCAD / ECAD), web servers, database servers
and the same. So when idle waiting for data
wasted a lot of time, although a processor at a higher speed
can work.
Eine Technik, um das Stalling und
das Leerlaufen zu reduzieren, ist das Hardware-Multithreading, um damit eine Prozessorverarbeitung
während anderer
Leerlaufzyklen zu erreichen. Das Hardware-Multithreading bedingt
eine Nachbildung (replication) von einigen Prozessorressourcen,
zum Beispiel die Nachbildung von konstruierten Registern (architected
registers) für
jeden Thread. Die Nachbildung wird für die meisten Prozessorressourcen
einschließlich
der Befehls- und Datencaches, Adress-Umsetzpuffer (translation look-aside
buffers (TLB)), Befehls-Holelemente und Dispatcher, Branch-Units,
Ausführungseinheiten
und dergleichen, nicht benötigt.A technique to stall and
Reducing idle is hardware multithreading, thereby processing processing
while others
To achieve idle cycles. Hardware multithreading requires
a replication of some processor resources,
for example the replication of constructed registers (architected
registers) for
every thread. The replica is used for most processor resources
including
the instruction and data caches, address translation buffers (translation look-aside
buffers (TLB)), command fetching elements and dispatchers, branch units,
execution units
and the like, not needed.
Eine nachteilige Duplizierung von
Ressourcen ist in Bezug auf den Einsatz von integrierten Schaltungen
und deren Leistung kostenintensiv. Ein Beispiel für eine Vorrichtung,
welche Ressourcen dupliziert, ist in US
5,361,337 beschrieben. Dort wird ein System offenbart,
das mehrere Kopien von Zustandselementen auf einem Prozessor hat,
der mit einem Multiplexer verbunden ist, um es dem Prozessor zu ermöglichen,
den Kontext der aktuellen Befehle abzuspeichern und die Ausführung von
neuen Befehlen innerhalb einem Taktzyklus wieder aufzunehmen. Die
Duplizierung von Zustandselementen und die Aufnahme von vielen Multiplexern
erhöht
den Verbrauch von integrierten Schaltungen und reduziert die Leistung.Adverse duplication of resources is costly in terms of the use of integrated circuits and their performance. An example of a device that duplicates resources is shown in US 5,361,337 described. There is disclosed a system having multiple copies of state elements on a processor connected to a multiplexer to enable the processor to save the context of the current instructions and to resume execution of new instructions within one clock cycle. The duplication of state elements and the inclusion of many multiplexers increases the consumption of integrated circuits and reduces the performance.
Ein anderes Beispiel für eine Vorrichtung,
bei der ein hoher Grad an Duplizierung von Ressourcen erreicht wird,
ist in "The M-Machine Multicomputer" von Fillo et al., Proceedings
of Micro-28, 29. November 1995, Seiten 146–156 beschrieben. Die Vorrichtung
von Fillo enthält
vier Cache-Speicher und vier entsprechende MAP-Ausführungscluster,
jeweils einen 64-Bit-Dreifachausgabe-Pipeline-Prozessor, der aus
zwei Integer-Recheneinheiten, einer Fließkomma-Recheneinheit, dazugehörigen Registerdateien und
einem 1 KW-Befehls-Cache besteht.Another example of a device
where a high degree of duplication of resources is achieved
is in "The M-Machine Multicomputer" by Fillo et al., Proceedings
of Micro-28, November 29, 1995, pages 146-156. The device
by Fillo contains
four cache memories and four corresponding MAP execution clusters,
each have a 64-bit triple output pipeline processor that is made up of
two integer computing units, a floating point computing unit, associated register files and
there is a 1 KW instruction cache.
Berekovic et al. beschreibt in "An
Algorithm-Hardware-System Approach to VLIW Multimedia Processors",
Journal of VLSI Signal Processing 20, Seiten 163–180 (1998) eine andere Prozessorarchitektur,
die duplizierte Ressourcen verwendet, um ein Multithreading zu erreichen.
Der Prozessor hat drei unabhängige
Befehlsströme,
drei Befehlsreihen und Decodereinheiten, jede wird als ein Thread-Schlitz
bezeichnet. Jeder Thread-Schlitz ist mit einem Programmzähler verbunden,
um einen logischen Prozessor zu bilden. Befehls- und Funktionseinheiten
werden unter den logischen Prozessoren gemeinsam genutzt.Berekovic et al. describes in "To
Algorithm-Hardware-System Approach to VLIW Multimedia Processors ",
Journal of VLSI Signal Processing 20, pages 163-180 (1998) another processor architecture,
that uses duplicate resources to achieve multithreading.
The processor has three independent
Instruction streams,
three sets of instructions and decoder units, each being called a thread slot
designated. Each thread slot is connected to a program counter,
to form a logical processor. Command and functional units
are shared among the logical processors.
Auf ähnliche Art und Weise diskutiert
Byrd et al. in "Multithreaded Processor Architectures", IEEE Spectrum,
V32, N8, August 1995 verschiedene Techniken für Multithreading, in denen
eine Multi-Thread-Prozessorarchitektur einen Überhang beim Umschalten von
Kontext reduziert oder eliminiert, indem multiple Hardware-Kontexte
zur Verfügung
gestellt werden, das heißt,
multiple Sätze
von Registern für
allgemeine Aufgaben, Statusregistern und Programmzählern.Discussed in a similar way
Byrd et al. in "Multithreaded Processor Architectures", IEEE Spectrum,
V32, N8, August 1995 different techniques for multithreading, in which
a multi-thread processor architecture overhangs when toggling
Context reduced or eliminated by using multiple hardware contexts
to disposal
be put, that is,
multiple sentences
of registers for
general tasks, status registers and program counters.
Gulati et al offenbart in "Performance
study of a multithreaded superscalar microprocessor", Proceedings
International Symposium on High-Performance Computer Architecture,
1996 einen Prozessor, welcher Multithreading unterstützt, der
dieses aber nicht durch Hinzufügen
von duplizierten Ressourcen unterstützt, sondern durch Hinzufügen von neuen
Multithreading Ressourcen. Gulati et al. lehrt die Hinzufügung einer
Zeitplaneinheit (scheduling unit) einschließlich einer Zeitplanlogik (scheduling
logic), welche einen Befehls-FIFO aufrechterhält und die Befehle des FIFOs
von unten nach oben analysiert und Befehle ausgibt, welche zur Ausführung bereit
sind. Entsprechend werden zusätzliche
Ressourcen benötigt,
um Multithreading zu erreichen, was die Schaltungsgröße, den
Leistungsverbrauch und die Komplexität erhöht, obwohl Gulati et al. keine
Duplizierung von Ressourcen lehren.Gulati et al in "Performance
study of a multithreaded superscalar microprocessor ", Proceedings
International Symposium on High-Performance Computer Architecture,
1996 a processor that supports multithreading that
but not by adding this
supported by duplicate resources, but by adding new ones
Multithreading resources. Gulati et al. teaches adding one
Scheduling unit including scheduling logic
logic), which maintains a command FIFO and the commands of the FIFO
Analyzes from bottom to top and issues commands that are ready for execution
are. Accordingly, additional
Resources needed
to achieve multithreading what the circuit size
Power consumption and complexity increased, although Gulati et al. no
Teach duplication of resources.
Was benötigt wird, ist eine Architektur,
die ein Multithreading ohne Duplizierung oder Hinzufügung von
Hardware-Ressourcen erreicht, so dass Schaltungsfläche und
Leistung eingespart werden. Entsprechend werden verbesserte Multithreading-Schaltungen
und Betriebsverfahren benötigt,
die in ihren Ressourcen wirtschaftlich sind und einen kostenintensiven Überhang
vermeiden, welcher die Prozessorleistung reduziert.What is needed is an architecture
which is multithreading without duplication or addition of
Hardware resources achieved, so that circuit area and
Performance can be saved. Accordingly, improved multithreading circuits
and operating procedures needed,
which are economical in their resources and costly overhang
avoid, which reduces the processor performance.
Zusammenfassung der ErfindungSummary of the invention
Ein Prozessor reduziert die verschwendete Zykluszeit,
welche vom Stalling und Leerlaufen resultiert und erhöht den Anteil
an Verarbeitungszeit, indem er sowohl das vertikale Multithreading
als auch das horizontale Multithreading unterstützt und implementiert. Das
vertikale Multithreading ermöglicht
ein Überlappen
oder "Verbergen" von Wartezeiten aufgrund von Cache-Fehlerraten.
Beim vertikalen Multithreading nutzen Multi-Hardware-Threads gemeinsam
dieselbe Prozessor-Pipeline. Ein Hardware-Thread ist typischerweise
ein Prozess, ein von der Funktion her reduzierter Prozess (light
weight process), ein nativer Thread oder dergleichen in einem Betriebssystem,
welches Multithreading unterstützt.
Horizontales Multithreading erhöht
die Parallelität
innerhalb der Prozessorschaltungsstruktur, zum Beispiel innerhalb
einem einzelnen integrierten Schaltungs-Die, der einen Ein-Chip-Prozessor
bildet. Um die Systemparallelität
in manchen Prozessorausführungsbeispielen
weiter zu erhöhen,
werden Multiprozessorkerne auf einem einzigen Die hergestellt. Die
Vorteile von einem horizontalen Threading bei einem Ein-Chip-Multiprozessor
werden erreicht, wenn die Prozessorkerngröße durch den technologischen Fortschritt
reduziert wird.A processor reduces the wasted cycle time,
which results from stalling and idling and increases the percentage
processing time by using both vertical multithreading
as well as horizontal multithreading supported and implemented. The
allows vertical multithreading
an overlap
or "hide" waiting times due to cache error rates.
In vertical multithreading, multi-hardware threads share
the same processor pipeline. A hardware thread is typical
a process, a functionally reduced process (light
weight process), a native thread or the like in an operating system,
which supports multithreading.
Horizontal multithreading increased
the parallelism
inside the processor circuit structure, for example inside
a single integrated circuit die that is a single chip processor
forms. About system parallelism
in some processor embodiments
further increase
multiprocessor cores are manufactured on a single die. The
Advantages of horizontal threading with a one-chip multiprocessor
are achieved when the processor core size due to technological progress
is reduced.
Die beschriebene Prozessorstruktur
und das Betriebsverfahren können
in vielen strukturellen Variationen implementiert werden. Zum Beispiel
werden zwei Prozessorkerne mit einem On-Chip-Set-Associative-L2-Cache
in einem System kombiniert. In einem anderen Beispiel werden vier
Prozessorkerne mit einem direkten RAMBUS-Interface ohne externen
L2-Cache kombiniert. Es sind zahllose Variationen möglich. In
manchen Systemen ist jeder Prozessorkern eine vertikale gethreadete
Pipeline.The processor structure described
and the operating procedure can
implemented in many structural variations. For example
are two processor cores with an on-chip set associative L2 cache
combined in one system. In another example, four
Processor cores with a direct RAMBUS interface without an external one
L2 cache combined. Countless variations are possible. In
In some systems, each processor core is a vertical threaded one
Pipeline.
In einem weiteren Aspekt einiger
Ausführungsbeispiele
von Multithreading-Systemen und -Verfahren kann ein Rechnersystem
aus vielen unterschiedlichen Prozessorvariationen aufgebaut sein, die
einen Ausführungsort
einer Vielzahl von Execution-Threads bilden, zum Beispiel in einer "1C2T"-Konfiguration
enthält
ein einzelner Prozessor-Die zwei vertikale Threads. In einer "4C4T"-Konfiguration
wird ein Multiprozessor aus vier Prozessoren auf einem einzigen
Die hergestellt, wobei jeder der vier Prozessoren vertikal Vier-Wege-Threaded ist.
Zahllose andere "nCkT"-Strukturen und Kombinationen können auf
einem oder mehreren integrierten Schaltungsdies implementiert werden,
abhängig
vom verwendeten Herstellungsprozess und den Anwendungen, für die der
Prozessor gedacht ist. Verschiedene Systeme können Cache-Speicher enthalten, welche
wahlweise konfiguriert sind, zum Beispiel als getrennte L1-Cache-Speicher
und getrennte L2-Cache-Speicher oder getrennte L1-Cache-Speicher
und gemeinsam benutzte L2-Cache-Speicher, oder getrennte L1-Cache-Speicher
und gemeinsam genutzte L2-Cache-Speicher. In einem Aspekt einiger
Ausführungsbeispiele
von Multithreading-Systemen und -Verfahren friert ein Prozessor
als Reaktion auf eine Cache-Speicher-Fehltreffer-Blockierung den gesamten
Zustand einer Pipeline beim Ausführung
eines Threads ein. Für
jeden Thread getrennt und unabhängig
voneinander führt
der Prozessor die Befehle aus und verwaltet den Maschinenzustand.
Die funktionellen Eigenschaften eines unabhängigen Thread-Zustandes werden über die
Pipeline in den Pipeline-Registern abgespeichert, um es dem Prozessor
zu ermöglichen,
die Ausführung
eines blockierten Threads zu verschieben, die Pipeline für einen
vorher leerlaufenden Thread freizugeben und um später die
Ausführung
des aufgeschobenen blockierten Threads bei genau dem Zustand des
blockierten Threads wieder aufzunehmen, der unmittelbar vor dem
Umschalten des Threads vorlag.In another aspect some
embodiments
a computer system can handle multithreading systems and processes
be built from many different processor variations that
a place of execution
form a variety of execution threads, for example in a "1C2T" configuration
contains
a single processor-The two vertical threads. In a "4C4T" configuration
becomes a multiprocessor of four processors on a single
The manufactured, each of the four processors is vertically four-way threaded.
Countless other "nCkT" structures and combinations can be found on
one or more integrated circuits are implemented
dependent
of the manufacturing process used and the applications for which the
Processor is intended. Different systems can include caches, which
are configured optionally, for example as separate L1 cache memories
and separate L2 caches or separate L1 caches
and shared L2 caches, or separate L1 caches
and shared L2 cache. In one aspect of some
embodiments
a processor freezes from multithreading systems and processes
in response to a cache miss lock all
State of a pipeline at execution
of a thread. For
each thread separately and independently
leads from each other
the processor executes the commands and manages the machine status.
The functional properties of an independent thread state are determined by the
Pipeline stored in the pipeline registers to the processor
to allow
execution
of a blocked thread to move the pipeline for one
to release the idle thread beforehand and to later release the
execution
of the deferred blocked thread in exactly the state of the
blocked threads resume immediately before the
Switching the thread was present.
In einem anderen Aspekt von Ausführungsbeispielen
von einigen Multithreading-Systemen
und -Verfahren enthält
ein Prozessor eine "vier-dimensionale" Registerstruktur, in welcher
Registerdatenstrukturen N mal für
das vertikale Threading in Kombination mit einer dreidimensionalen
Speicherschaltung vorhanden sind. Der multidimensionale Speicher
ist aufgebaut, indem ein Speicher, wie zum Beispiel eine Registerdatei
oder ein Speicher, als eine Vielzahl von zweidimensionalen Speicherebenen aufgebaut
ist.In another aspect of embodiments
from some multithreading systems
and procedures
a processor has a "four-dimensional" register structure in which
Register data structures N times for
vertical threading in combination with three-dimensional
Memory circuit are available. The multidimensional memory
is built up by a memory, such as a register file
or a memory, constructed as a plurality of two-dimensional memory levels
is.
In einem anderen Aspekt von einigen
Ausführungsbeispielen
von Multithreading-Systemen und
-Verfahren implementiert ein Prozessor eine N-Bit-Flip-Flop-globale
Substitution. Um multiple Maschinenzustände zu implementieren, konvertiert
der Prozessor die 1-Bit-Flip-Flops
in den Speicherzellen des blockierten vertikalen Threads in ein
N-Bit-globales Flip-Flop, wobei N die Anzahl der vertikalen Threads
ist.In another aspect by some
embodiments
of multithreading systems and
Method implements a processor of an N-bit flip-flop global
Substitution. Converted to implement multiple machine states
the processor the 1-bit flip-flops
in the memory cells of the blocked vertical thread
N-bit global flip-flop, where N is the number of vertical threads
is.
In einem Aspekt von einigen Ausführungsbeispielen
von Prozessoren und Prozessorverfahren verbessert der Prozessor
die Durchgangseffizienz und erhält
eine erhöhte
Parallelität
durch Einführung von
Multithreading in einem existierenden und bereitstehenden Prozessorkern.
Das Multithreading wird in zwei Schritten implementiert, welche
das vertikale und das horizontale Multithreading enthalten. Der Prozessorkern
wird ergänzt,
um multiple Maschinenzustände
zu unterstützen.
Ausführungsbeispiele
des Systemes, welche die Ergänzung
eines bestehenden Prozessorkernes vorteilhafterweise nutzen, beeinflussen
hunderte von Mannjah ren von Hardware- und Softwareentwicklung, indem
die Lebenszeit einer erprobten Prozessor-Pipelinegeneration verlängert wird.In one aspect of some embodiments
of processors and processor methods the processor improves
the continuity efficiency and maintains
an increased
parallelism
by introducing
Multithreading in an existing and available processor core.
The multithreading is implemented in two steps, which
vertical and horizontal multithreading included. The processor core
will be added,
to multiple machine states
to support.
embodiments
of the system which is the supplement
of an existing processor core advantageously use, influence
hundreds of man years of hardware and software development by
the lifetime of a proven processor pipeline generation is extended.
In einem anderen Aspekt von einigen
Ausführungsbeispielen
von Multithreading-Systemen und
-Verfahren enthält
ein Prozessor eine Logik zur Markierung (tagging) einer Thread-Identifikation (TID)
für den
Gebrauch mit Prozessorblöcken,
welche nicht blockiert sind. Die relevanten nicht blockierten Blöcke enthalten
Cache-Speicher, Adressumsetzpuffer (TLB), eine Ladepuffer-asynchrone Schnittstelle,
eine externe Speichermanagement-Einheit (MMU)-Schnittstelle und
andere Elemente.In another aspect of some embodiments of multithreading systems and methods, a processor includes logic for tagging thread identification (TID) for use with processor blocks that are not blocked. The relevant unblocked blocks contain cache memory, addressum set buffer (TLB), a load buffer asynchronous interface, an external memory management unit (MMU) interface and other elements.
In einem weiteren Aspekt der Ausführungsbeispiele
von Multithreading-Systemen und -Verfahren enthält ein Prozessor einen Cache-Speicher,
der in eine Vielzahl von N Cache-Speicherabschnitten aufgeteilt
ist. Die Aufteilung des Cache-Speichers vermeidet eine Interferenz,
"Verschmutzung" oder ein "Übersprechen"
zwischen den Threads. Eine Technik zur Aufteilung des Cache-Speichers
nutzt die Logik zum Abspeichern und zur Kommunikation der Thread-Identifikations-(TID)-Bits.
Der Cache-Speicher nutzt die Cache-Indizierungslogik. Zum Beispiel
können
die TID-Bits beim Bit mit der höchsten
Bedeutung des Cache-Indexes eingefügt werden.In a further aspect of the exemplary embodiments
of multithreading systems and methods, a processor contains a cache memory,
which is divided into a plurality of N cache sections
is. Splitting the cache avoids interference,
"Pollution" or a "crosstalk"
between threads. A technique for dividing the cache memory
uses the logic to store and communicate the thread identification (TID) bits.
The cache memory uses the cache indexing logic. For example
can
the TID bits for the bit with the highest
Meaning of the cache index are inserted.
In einem anderen Aspekt der Ausführungsbeispiele
von Multithreading-Systemen und -Verfahren enthält ein Prozessor eine Steuerlogik
zum Umschalten von Threads, welche einen schnellen Umschaltbetrieb
von Threads als Reaktion auf eine L1-Cache-Speicher-Fehltrefferblockierung
ausführt. Der
schnelle Betrieb zum Umschalten von Threads implementiert ein oder
mehrere unterschiedliche Umschaltverfahren für Threads. Ein erster Betrieb
zum Umschalten von Threads ist das "unbewusste" (oblivious) Umschalten
eines Threads bei jedem N-ten Zyklus, in welchen die einzelnen Flip-Flops
lokal eine Thread-Umschaltung bestimmen, ohne eine Mitteilung über die
Blockierung abzugeben. Diese "unbewusste" Technik vermeidet den
Gebrauch einer zusätzlichen
globalen Verbindung zwischen den Threads für die Thread-Auswahl. Ein zweiter
Betrieb zum Umschalten von Threads ist das "semiunbewusste" (semi-oblivious)
Umschalten von Threads, für
den Gebrauch mit einem vorhandenen "Pipeline-Blockierungs"-Signal
(wenn eines vorhanden ist). Das Pipeline-Blockierungssignal hat zwei Funktionen,
erstens als eine Mitteilung einer Pipeline-Blockierung und zweitens als ein Thread-Auswahlsignal zwischen
den Threads, so dass wieder der Gebrauch einer zusätzlichen
globalen Verbindung zwischen den Threads für die Thread-Auswahl vermieden
wird. Ein dritter Betrieb zum Umschalten von Threads ist ein "intelligentes
globales Zeitplan"-Thread-Umschalten, in welchem eine Entscheidung
zum Umschalten eines Threads auf einer Vielzahl von Signalen basiert,
die folgende Signale enthält:
(1) ein L1-Datencache-Fehltreffer-Blockierungssignal, (2) ein Befehlspuffer-Leersignal,
(3) ein L2-Cache-Fehltreffersignal, (4) ein Thread-Prioritätssignal,
(5) ein Thread-Zeitsignal, (6) ein Unterbrechungssignal oder andere
Quellen zum Triggern. In manchen Ausführungsbeispielen wird das Thread-Auswahlsignal ähnlich der
Verteilung eines Taktsignales mittels eines Clocktrees, so schnell
wie möglich
ausgesendet. In manchen Systemen leitet ein Prozessor ein Auswahlsignal
für Threads,
das an die Flip-Flops angelegt wird, ab, indem ein Scan-Freigabe-(SE)-Signal
eines scanbaren Flip-Flops überlastet
wird.In another aspect of the embodiments
In multithreading systems and methods, a processor contains control logic
for switching threads that have a fast switching operation
threads in response to an L1 cache miss lock
performs. The
quick operation to switch threads implemented a or
several different switching methods for threads. A first business
to switch threads is "unconscious" (oblivious) switching
of a thread every Nth cycle in which the individual flip-flops
determine a thread switch locally without notifying the
Surrender blocking. This "unconscious" technique avoids that
Use an additional one
global connection between threads for thread selection. A second
Operation for switching threads is the "semi-unconscious" (semi-oblivious)
Switching threads, for
use with an existing "pipeline block" signal
(if there is one). The pipeline block signal has two functions,
first as a notification of pipeline blockage and second as a thread selection signal between
the threads, so again the use of an additional
Avoided global connection between threads for thread selection
becomes. A third operation to switch threads is an "intelligent
global schedule "thread switching, in which a decision
based on a variety of signals to switch a thread,
contains the following signals:
(1) an L1 data cache miss blocking signal, (2) an instruction buffer empty signal,
(3) an L2 cache miss signal, (4) a thread priority signal,
(5) a thread time signal, (6) an interrupt signal or others
Sources to trigger. In some embodiments, the thread selection signal becomes similar to that
Distribution of a clock signal using a clock tree, so fast
as possible
sent out. In some systems, a processor routes a selection signal
for threads,
which is applied to the flip-flops by a scan enable (SE) signal
of a scannable flip-flop overloaded
becomes.
In einem zusätzlichen Aspekt von Ausführungsbeispielen
von Multithreading-Systemen
und -Verfahren enthält
ein Prozessor eine Anti-Aliasing-Logik, die mit einem L1-Cache verbunden ist, so
dass der L1-Cache über
das Anti-Aliasing von den Threads gemeinsam benutzt wird. Der L1-Cache
ist ein virtuell indizierter, physikalisch markierter Cache-Speicher, der unter
den Threads gemeinsam benutzt wird. Die Anti-Aliasing-Logik vermeidet
Probleme, die vom multi-virtuellen Adress-Mapping auf eine virtuelle
Adresse resultieren. Die Anti-Aliasing-Logik erklärt wahlweise
duplizierte L1-Cache-Speichereinträge für ungültig oder bringt diese auf
den neuesten Stand.In an additional aspect of embodiments
of multithreading systems
and procedures
a processor has anti-aliasing logic associated with an L1 cache
that the L1 cache over
anti-aliasing is shared by the threads. The L1 cache
is a virtually indexed, physically marked cache, which is under
the threads are shared. The anti-aliasing logic avoids
Problems from multi-virtual address mapping to a virtual one
Address result. The anti-aliasing logic explains either
Duplicate L1 cache entries invalid or apply them
the latest status.
Bei einem anderen Aspekt von einigen
Ausführungsbeispielen
des Multithreading-Systems
und -Verfahrens enthält
ein Prozessor eine Logik zur Erlangung einer sehr schnellen Funktionalität zur Behandlung
von Ausnahmen während
der Ausführung von
nichtgethreadeten Programmen, indem ein Multi-Thread-Funktionalitätstyp als
Reaktion auf eine Ausnahmebedingung aufgerufen wird. Der Prozessor
arbeitet sich während
der Ausführung
durch die multiplen Maschinenzustände, während er die Multi-Thread-Bedingungen
ausführt
oder während
er die nicht-gethreadeten Programme ausführt. Die sehr schnelle Behandlungslogik
enthält
eine Verbindung zu einer Ausnahmesignalleitung, um eine Auswahllogik
zu threaden, was ein Ausnahmesignal dazu bringt, eine Umschaltung
im Thread- und Maschinenzustand durchzuführen. Die Umschaltung im Thread- und
Maschinenzustand veranlasst den Prozessor, ohne auf die Ausgabe
der Pipeline oder der Schlange zu warten und ohne die inhärente Zeitstrafe
der Betriebsystems-Software, welche die Register abspeichert und
wieder herstellt, sofort in die Ausnahmebehandlungsroutine einzutreten
und diese wieder zu verlassen.Another aspect of some
embodiments
of the multithreading system
and procedures
a processor logic for obtaining very fast functionality for handling
of exceptions during
the execution of
non-threaded programs by using a multi-thread functionality type as
Response to an exception is called. The processor
works during
the execution
through the multiple machine states while the multi-thread conditions
carries
or during
he runs the non-threaded programs. The very fast treatment logic
contains
connect to an exception signal line to select logic
threatening what causes an exception signal to switch
to be carried out in thread and machine state. Switching in thread and
Machine condition causes the processor to go without output
the pipeline or the queue and without the inherent time penalty
the operating system software, which stores the registers and
restores to immediately enter the exception handling routine
and to leave it again.
Ein zusätzlicher Aspekt von einigen
Multithreading-Systemen und -Verfahren ist ein Thread-Reservierungssystem
oder ein Thread-Verriegelungssystem, in welchem ein Threadpfad für den Gebrauch
durch einen ausgewählten
Thread reserviert wird. Eine Thread- Steuerlogik kann einen besonderen Thread
auswählen,
der mit Priorität
im Vergleich zu anderen Threads, auszuführen ist. Ein Thread mit hoher
Priorität
kann mit einem Betrieb mit strikten Zeitbegrenzungen verbunden werden,
wobei dies ein Betrieb ist, der im Vergleich zu anderen Threads
häufig
und überwiegend
ausgeführt
wird. Die Thread-Steuerlogik steuert den Betrieb des Umschaltens
der Threads, so dass ein bestimmter Hardware-Thread für den Gebrauch
durch den ausgewählten
Thread reserviert wird.An additional aspect from some
Multithreading systems and procedures is a thread reservation system
or a thread locking system in which a thread path for use
by a selected one
Thread is reserved. Thread control logic can be a special thread
choose,
the one with priority
compared to other threads. A thread with high
priority
can be linked to a company with strict time limits,
which is an operation compared to other threads
frequently
and mostly
accomplished
becomes. The thread control logic controls the operation of switching
of threads so that a specific hardware thread for use
by the selected one
Thread is reserved.
In einem anderen Aspekt einiger Ausführungsbeispiele
von Multithreading-Systemen und -Verfahren enthält ein Prozessor Logikunterstützungs-Leichtgewichtsprozesse
und native Threads. Die Logik enthält einen Block, welcher die
Markierung von Thread-IDs sperrt und die Aufrennung von Cache-Speichern
sperrt, da die Leichtgewichtsprozesse und die nativen Threads denselben
virtuellen Markierungsraum gemeinsam benutzen.In another aspect of some embodiments of multithreading systems and methods, a processor includes logic support lightweight processes and native threads. The logic contains a block that blocks the marking of thread IDs and blocks the opening of cache memories since the lightweight processes and the native threads share the same virtual marking space.
In einem weiteren zusätzlichen
Aspekt von einigen Ausführungsbeispielen
der Multithreading-Systeme und -Verfahren enthalten einige Prozessoren
eine Thread-Reservierungs-Funktionalität.In another additional
Aspect of some embodiments
the multithreading systems and methods contain some processors
a thread reservation functionality.
Kurze Beschreibung er
FigurenShort description he
characters
Die Merkmale der beschriebenen Ausführungsbeispiele
werden im Besonderen in den angefügten Ansprüchen weiter ausgeführt. Jedoch
können
die Ausführungsbeispiele
der Erfindung in Bezug auf sowohl die Struktur als auch auf das
Verfahren des Betriebes am besten mit Bezug auf die folgende Beschreibung
und die begleitenden Zeichnungen verstanden werden.The features of the described exemplary embodiments
are further elaborated in particular in the appended claims. however
can
the embodiments
of the invention in terms of both the structure and the
Best method of operation with reference to the following description
and the accompanying drawings are understood.
1A und 1B sind Zeitdiagramme, die
jeweils den Ausführungsfluss
eines einzelnen Thread-Prozessors und eines vertikalen Multi-Thread-Prozessors
darstellen. 1A and 1B are timing diagrams each showing the flow of execution of a single thread processor and a vertical multi-thread processor.
2A, 2B und 2C sind Zeitdiagramme, die jeweils den
Ausführungsfluss
eines Einzel-Thread-Prozessors, eines vertikalen Multi-Thread-Prozessors
und eines vertikalen und horizontalen Multi-Thread-Prozessors darstellen. 2A . 2 B and 2C FIG. 10 are timing diagrams each showing the flow of execution of a single-thread processor, a vertical multi-thread processor, and a vertical and horizontal multi-thread processor.
3 ist
ein schematisches und funktionelles Blockdiagramm, welches eine
Entwurfskonfiguration für
einen Einzelprozessor-vertikal gethreadeten Prozessor darstellt,
der zur Implementierung verschiedener Multithreading-Techniken und
-Systeme geeignet ist, welche die Multithreading-Leistung und -Funktion
verbessern. 3 FIG. 12 is a schematic and functional block diagram illustrating a design configuration for a single processor vertically threaded processor suitable for implementing various multithreading techniques and systems that improve multithreading performance and functionality.
4A, 4B und 4C sind Diagramme, welche ein Ausführungsbeispiel
eines pulsbasierten Hochgeschwindigkeits-Flip-Flops darstellen,
welches vorteilhaft benutzt werden kann, um ein Multithreading in einer
integrierten Schaltung zu erreichen. 4A ist ein schematisches
Blockdiagramm, welches die Steuerung und Abspeicherung von Schaltungsblöcken darstellt,
die Hochgeschwindigkeits-Multibit-Flip-Flops benutzen. 4B ist eine schematische
Schaltungsdarstellung, welche eine Multibit-bistabile Multivibrator-(Flip-Flop)-Schaltung zeigt. 4C ist ein Zeitdiagramm,
welches den Zeitablauf des Multibit-Flip-Flops darstellt. 4A . 4B and 4C are diagrams illustrating an embodiment of a pulse-based high-speed flip-flop that can be used advantageously to achieve multithreading in an integrated circuit. 4A Figure 3 is a schematic block diagram illustrating the control and storage of circuit blocks using high speed multibit flip-flops. 4B Fig. 3 is a schematic circuit diagram showing a multibit bistable multivibrator (flip-flop) circuit. 4C Fig. 11 is a timing chart showing the timing of the multi-bit flip-flop.
5 ist
ein schematisches Blockdiagramm, das eine N-Bit-"thread-auswählbare"
Flip-Flop-Ersetzungslogik darstellt, die benutzt wird, um eine vertikal multi-gethreadete
Funktionalität
in einer Prozessor-Pipeline herzustellen, während dieselbe Schaltungsgröße wie bei
einer einzel-gethreadeten Pipeline beibehalten wird. 5 Fig. 3 is a schematic block diagram illustrating N-bit "thread selectable" flip-flop replacement logic used to create vertically multi-threaded functionality in a processor pipeline while having the same circuit size as a single-threaded Pipeline is maintained.
6 ist
ein schematisches Blockdiagramm, welches eine Thread-Umschaltlogik
darstellt, die sehr schnell ein Thread-Identifizierungs-(TID)-Signal erzeugt,
welches einen aktiven Thread aus einer Vielzahl von Threads identifiziert. 6 Figure 11 is a schematic block diagram illustrating thread switch logic that very quickly generates a thread identification (TID) signal that identifies an active thread from a plurality of threads.
7A und 7B sind jeweils schematische Blockdiagramme,
die ein Beispiel für
einen aufgetrennten Cache-Speicher und ein Diagramm, welches ein
Beispiel für
eine Adresstechnik für
den aufgetrennten Cache-Speicher ist, zeigen. 7A and 7B are schematic block diagrams each showing an example of a split cache and a diagram which is an example of an address technique for the split cache.
8 ist
ein schematisches Blockdiagramm, das eine geeignete Anti-Aliasing-Logik
für den
Gebrauch von verschiedenen Prozessor-Implementierungen einschließlich einem
Cache, wie zum Beispiel einem L1-Cache und L2-Cache oder anderen
zeigt. 8th Figure 3 is a schematic block diagram showing suitable anti-aliasing logic for use with various processor implementations including a cache, such as an L1 cache and L2 cache or others.
9 ist
ein schematisches funktionelles Blockdiagramm, das eine Entwurfskonfiguration
für einen
Einzelchip-Dualprozessor-vertikal-getreadeten Prozessor zeigt, der
zur Implementierung von verschiedenen Multi-Thread-Techniken und
System-Implementationen geeignet ist, die die Multi-Thread-Leistung
und Funktion verbessern. 9 Fig. 4 is a schematic functional block diagram showing a design configuration for a single-chip, dual processor, vertical-tread processor suitable for implementing various multi-thread techniques and system implementations that improve multi-thread performance and functionality.
10 ist
ein schematisches funktionelles Blockdiagramm, das einen alternativen
Entwurf für eine
Konfiguration für
einen Einzelprozessor-vertikal-gethreadeten Prozessor zeigt, welche
in der Lage ist, verschiedene Multithreading-Techniken und System-Implementierungen
zu implementieren, welche die Multithreading-Leistung und -Funktion
verbessern. 10 Fig. 3 is a schematic functional block diagram showing an alternative design for a single processor vertically threaded processor configuration capable of implementing various multithreading techniques and system implementations that improve multithreading performance and functionality.
11 ist
ein schematisches funktionelles Blockdiagramm, welches einen alternativen
Entwurf für
eine Konfiguration für
einen Einzelchip-Dualprozessor-vertikal-gethreadeten Prozessor zeigt,
der zur Implementierung von verschiedenen Multithreading-Techniken
und System-Implementierungen geeignet ist, welche die Multithreading-Leistung
und -Funktion verbessern. 11 FIG. 5 is a schematic functional block diagram showing an alternate design for a single chip dual processor vertically threaded processor configuration suitable for implementing various multithreading techniques and system implementations that improve multithreading performance and functionality.
12 ist
ein schematisches Blockdiagramm, welches einen Prozessor und eine
Pro zessorarchitektur zeigt, die zur Implementierung verschiedener
Multithreading-Techniken und System-Implementierungen geeignet sind,
welche die Multithreading-Leistung und -Funktion verbessern. 12 Figure 3 is a schematic block diagram showing a processor and processor architecture suitable for implementing various multithreading techniques and system implementations that improve multithreading performance and functionality.
13 ist
ein schematisches perspektivisches Diagramm, welches eine multidimensionale Registerdatei
zeigt. 13 Fig. 12 is a schematic perspective diagram showing a multidimensional register file.
14 ist
ein schematisches Schaltungsdiagramm, welches eine herkömmliche
Implementierung von Registerfenstern zeigt. 14 Fig. 4 is a schematic circuit diagram showing a conventional implementation of register windows.
15 ist
ein schematisches Schaltungsdiagramm, welches eine Vielzahl von
Bitzellen eines Registerfensters der multi-dimensionalen Registerdatei zeigt,
welche eine Verschwendung von Fläche
einer integrierten Schaltung vermeidet, indem es die Bedingung nutzt,
dass gleichzeitig nur ein Fenster gelesen wird und nur ein Fenster
geschrieben wird. 15 Fig. 10 is a schematic circuit diagram showing a plurality of bit cells of a register window of the multi-dimensional register file, which avoids wasting space of an integrated circuit by using the condition that only one window is read and only one window is written at a time.
16 zeigt
ein schematisches Schaltungsdiagramm, welches eine geeignete Bit-Speicherschaltung
darstellt, die ein Bit des lokalen Registers für die multi-dimensionale Registerdatei
mit acht Fenstern abspeichert. 16 shows a schematic circuit diagram illustrating a suitable bit storage circuit that stores a bit of the local register for the multi-dimensional register file with eight windows.
17A und 17B sind jeweils schematisches
Diagramm und ein schematisches Blockdiagramm, welche das gemeinsame
Benutzen von Registern unter den nebeneinander liegenden Fenstern zeigen. 17A and 17B are schematic diagram and a schematic block slide, respectively grams showing the sharing of tabs under the windows next to each other.
18 ist
ein schematisches Schaltungsdiagramm, das eine Implementierung einer
multi-dimensionalen Registerdatei für Register, welche von einer Vielzahl
von Fenstern gemeinsam benutzt werden, zeigt. 18 Fig. 4 is a schematic circuit diagram showing an implementation of a multi-dimensional register file for registers shared by a plurality of windows.
Die Benutzung von gleichen Referenzsymbolen
in unterschiedlichen Zeichnungen gibt gleiche oder identische Teile
an.The use of the same reference symbols
in different drawings there are the same or identical parts
on.
Beschreibung der AusführungsbeispieleDescription of the embodiments
Bezüglich den 1A und 1B stellen
zwei Zeitdiagramme jeweils den Ausführungsfluss 110 in einem
Einzel-Thread-Prozessor und den Ausführungsfluss 120 in
einem vertikalen Multi-Thread-Prozessor dar. Verarbeitungsanwendungen,
wie zum Beispiel Datenbankanwendungen, verbringen einen beträchtlichen
Anteil der Ausführungszeit
in einem blockierten Zustand, wo sie auf die Reaktion vom Speicher
warten. 1A ist ein hochschematisches Zeitdiagramm,
welches den Ausführungsfluss 110 eines
Einzel-Thread-Prozessors
darstellt, welcher eine Datenbankanwendung ausführt. In einem erklärenden Beispiel
ist der Einzel-Thread-Prozessor ein Vier-Wege-Superskalar-Prozessor.
Schraffierte Flächen 112 entsprechen
den Perioden der Ausführung, in
welchen der Einzel-Thread-Prozessor Befehle ausgibt. Freie Flächen 114 entsprechen
Zeitperioden, in denen der Einzel-Thread-Prozessorkern blockiert ist und auf
Daten oder Befehle vom Speicher oder einem externen Cache wartet.
Ein typischer Einzel-Thread-Prozessor, der eine typische Datenbankanwendung
ausführt,
führt zu
30% der Zeit Befehle aus, wobei 70% der Zeit in einem blockierten
Zustand vergeht. Die Rate von 30% der Benutzung ist ein Beispiel
für den
ineffizienten Gebrauch der Ressourcen durch einen Einzel-Thread-Prozessor.Regarding the 1A and 1B represent two timing diagrams each of the execution flow 110 in a single thread processor and the execution flow 120 in a vertical multi-threaded processor. Processing applications, such as database applications, spend a significant amount of execution time in a locked state, waiting for the response from memory. 1A Fig. 3 is a highly schematic timing diagram showing the execution flow 110 of a single thread processor executing a database application. In one illustrative example, the single-thread processor is a four-way superscalar processor. Hatched areas 112 correspond to the periods of execution in which the single thread processor issues instructions. Free areas 114 correspond to periods of time in which the single-thread processor core is blocked and waiting for data or commands from memory or an external cache. A typical single-thread processor running a typical database application executes instructions 30% of the time, with 70% of the time in a blocked state. The 30% usage rate is an example of the inefficient use of resources by a single thread processor.
1B ist
ein hochschematisches Zeitdiagramm, welches den Ausführungsfluss 120 von ähnlichen
Datenbankanwendungen durch einen Multi-Thread-Prozessor zeigt. Anwendungen,
wie zum Beispiel Datenbankanwendungen, haben einen großen Grad
an inhärenter
Parallelität
infolge der Orientierung an starkem Durchlauf der Datenbankanwendung
und der gemeinsamen Datenbankfunktion beim Verarbeiten einiger unabhängiger Transaktionen
zur gleichen Zeit. Das Basiskonzept zur Nutzung der Multi-Thread-Funktion
setzt Prozessorressourcen effizient ein, wenn ein Thread durch das
Ausführen
eines anderen Threads blockiert wird, während der blockierte Thread
blockiert bleibt. Der Ausführungsfluss 120 stellt
einen ersten Thread 120, einen zweiten Thread 124,
einen dritten Thread 126 und einen vierten Thread 128 dar,
wobei alle mit einer Schraffur im Zeitdiagramm dargestellt sind.
Wenn ein Thread blockiert ist, zum Beispiel der erste Thread 122,
dann schaltet ein anderer Thread, zum Beispiel der zweite Thread 124,
auf die Ausführung
in einer anderen nicht benutzten oder leerlaufenden Pipeline um. Freie
Flächen 130 entsprechen
Leerlaufzeiten, wenn alle Threads blockiert sind. Der gesamte Einsatz
des Prozessors wird durch das Multithreading deutlich verbessert.
Die illustrative Technik des Multithreadings benutzt die Nachbildung
von aufgebauten Registern für
jeden Thread und wird "vertikales Multithreading" genannt. 1B Fig. 3 is a highly schematic timing diagram showing the execution flow 120 of similar database applications by a multi-thread processor. Applications, such as database applications, have a high degree of inherent parallelism due to the focus on heavy use of the database application and the common database function in processing some independent transactions at the same time. The basic concept of using the multi-thread function uses processor resources efficiently if a thread is blocked by the execution of another thread while the blocked thread remains blocked. The execution flow 120 creates a first thread 120 , a second thread 124 , a third thread 126 and a fourth thread 128 , all of which are shown with hatching in the time diagram. If a thread is blocked, for example the first thread 122 , then another thread switches, for example the second thread 124 , to run in another unused or idle pipeline. Free areas 130 correspond to idle times when all threads are blocked. The entire use of the processor is significantly improved by multithreading. The illustrative technique of multithreading uses the simulation of built registers for each thread and is called "vertical multithreading".
Vertikales Multithreading ist beim
Verarbeiten von Anwendungen vorteilhaft, in welchen häufige Cache-Fehltreffer
zu empfindlichen Taktstrafen führen.
Wenn die Cache-Fehltreffer
bewirken, dass ein erster Thread blockiert, dann erlaubt das vertikale Multithreading
Cache einem zweiten Thread, dass dieser ausgeführt wird, wenn der Prozessor
sonst leerlaufend bleiben würde.
Somit übernimmt
der zweite Thread die Ausführung
auf der Pipeline. Ein Kontextumschalter vom ersten Thread auf den
zweiten Thread bedingt das Abspeichern von nützlichen Zuständen des
ersten Threads und das Zuweisen von neuen Zuständen an den zweiten Thread.
Wenn der erste Thread nach dem Stalling wieder beginnt, dann werden
die abgespeicherten Zustände
wieder hergestellt und der erste Thread geht in die Verarbeitung über. Das
vertikale Multithreading geht auf Kosten der Prozessor-Ressourcen,
die zum Abspeichern und zum Wiederherstellen der Thread-Zustände benutzt
werden.Vertical multithreading is at
Processing applications advantageous in which frequent cache misses
lead to sensitive time penalties.
If the cache misses
cause a first thread to block, then allows vertical multithreading
Cache a second thread that this is executing when the processor
would otherwise remain idle.
Thus takes over
the second thread the execution
on the pipeline. A context switch from the first thread to the
second thread requires the storage of useful states of the
first threads and assigning new states to the second thread.
If the first thread starts again after the stalling, then will
the saved states
restored and the first thread goes into processing. The
vertical multithreading is at the expense of processor resources,
which is used to save and restore the thread states
become.
Bezüglich den 2A, 2B und 2C stellen drei hochgradig
schematische Zeitdiagramme jeweils den Ausführungsfluss 210 eines
Einzel-Thread-Prozessors, einen Ausführungsfluss 230 eines
vertikalen Multi-Thread-Prozessors und einen Ausführungsstrom 250 eines
kombinierten vertikalen und horizontalen Multi-Thread-Prozessors
dar. In 2A stellen die
schraffierten Flächen 212 Ausführungsperioden dar
und freie Flächen 214 stellen
Zeitperioden dar, in denen der Einzel-Thread-Prozessorkern infolge
von Blockierung leerläuft,
was die Ineffizienz eines Einzel-Thread-Prozessors darstellt.Regarding the 2A . 2 B and 2C represent three highly schematic timing diagrams each of the execution flow 210 of a single thread processor, an execution flow 230 a vertical multi-thread processor and an execution stream 250 of a combined vertical and horizontal multi-thread processor. In 2A represent the hatched areas 212 Execution periods and free spaces 214 represent time periods in which the single-thread processor core idles as a result of blocking, which represents the inefficiency of a single-thread processor.
In 2B enthält der Ausführungsfluss 230 in
einem vertikal gethreadeten Prozessor eine Ausführung eines ersten Threads 232 und
eines zweiten Threads 234, wobei beide im Zeitdiagramm
schraffiert sind, und eine Leerlaufzeit, die in einer freien Fläche 240 dargestellt
ist. Eine effiziente Befehlsausführung
zeigt sich, wenn ein Thread blockiert und als Reaktion auf die Blockierung
ein anderer Thread in den Zustand der Verarbeitung auf der sonst
nicht genutzten oder leerlaufenden Pipeline umschaltet. In den freien
Flächen 240 tritt
eine Leerlaufzeit auf, wenn alle Threads blockiert sind. Für den vertikalen
Multi-Thread hält
der Prozessor einen getrennten Verarbeitungszustand für T Ausfiihrungs-Threads
aufrecht. Nur ein Thread ist gleichzeitig aktiv. Der vertikale Multi-Thread-Prozessor
schaltet die Ausführung auf
einen anderen Thread bei einem Cache-Fehltreffer, zum Beispiel einem
L1-Cache-Fehltreffer,
um.In 2 B contains the execution flow 230 execution of a first thread in a vertically threaded processor 232 and a second thread 234 , both of which are hatched in the timing diagram, and an idle time that is in a free area 240 is shown. An efficient command execution is shown when a thread blocks and in response to the blocking another thread switches to the state of processing on the otherwise unused or idle pipeline. In the free areas 240 an idle time occurs when all threads are blocked. For the vertical multi-thread, the processor maintains a separate processing state for T execution threads. Only one thread is active at a time. The vertical multi-thread processor switches execution to another thread in the event of a cache miss, for example an L1 cache miss.
Ein horizontal gethreadeter Prozessor,
welcher eine Technik benutzt, die multiple Chip-Verarbeitung genannt
wird, kombiniert Multi-Prozessoren auf einem integrierten Schaltungsdie.
Die multiplen Prozessoren sind vertikal gethreadet, um einen Prozessor
mit sowohl vertikalem als auch horizontalem Threading zu bilden,
welche die Ausführungseffizienz vergrößern und
die Latenz in einer multiplikativen Art verringern. In 2C enthält der Ausführungsfluss 250 in
einem vertikal und horizontal gethreadeten Prozessor die Ausführung eines
ersten Threads 252, der auf einem ersten Prozessor ausgeführt wird,
einen zweiten Thread 254, welcher auf dem ersten Prozessor
ausgeführt
wird, einen ersten Thread 256, der auf einem zweiten Prozessor
ausgeführt
wird und einem zweiten Thread 258, der auf dem zweiten
Prozessor ausgeführt
wird. Eine Leerlaufzeit wird durch die freie Fläche 260 für sowohl
den ersten als auch den zweiten Prozessor dargestellt. Die Ausführung des
ersten Threads 252 und des zweiten Threads 254 auf
dem ersten Prozessor stellt das vertikale Threading dar. Auf ähnliche
Art und Weise stellt die Ausführung
des ersten Threads 256 und des zweiten Threads 258 auf
dem zweiten Prozessor das vertikale Threading dar. In dem beschreibenden
Ausführungsbeispiel
enthält
eine einzelne integrierte Schaltung sowohl den er sten Prozessor
als auch den zweiten Prozessor, wobei die multiplen Prozessoren
parallel arbeiten, so dass der Multithreading-Betrieb ein Horizontal-Multithreading
oder eine integrierte Schaltungschip-Multiverarbeitung (CMP) in
Kombination mit dem vertikalen Multithreading des ersten Prozessors
und des zweiten Prozessors ist. Die Kombination des vertikalen Multithreadings
und des horizontalen Multithreadings erhöht die Parallelität und die Leistung
des Prozessors und erreicht eine Ausführungswirksamkeit, welche die
Effizienz eines Prozessors übersteigt,
der nur vertikales Multithreading benutzt. Die Kombination aus vertikalem
Multithreading und horizontalem Multithreading reduziert auch mit Vorteil
die Verbindungslatenzzeit zwischen den lokalen (On-Chip) Multi-Prozessor-Aufgaben,
indem ein großer
Aufwand an Signalisierung auf Verbindungsleitungen mit hoher Latenzzeit
zwischen den integrierten Schaltungschips eliminiert wird. Horizontales Multithreading
nutzt des weiteren vorteilhaft die Prozessorgeschwindigkeit und
die Leistungsverbesserungen aus, welche inhärent von der reduzierten Schaltungsgröße bei der
Entwicklung der Siliciumverarbeitung resultieren.A horizontally threaded processor, wel Using a technique called multiple chip processing, multi-processors are combined on one integrated circuit die. The multiple processors are threaded vertically to form a processor with both vertical and horizontal threading, which increases execution efficiency and reduces latency in a multiplicative manner. In 2C contains the execution flow 250 execution of a first thread in a vertically and horizontally threaded processor 252 , which runs on a first processor, a second thread 254 , which runs on the first processor, a first thread 256 that runs on a second processor and a second thread 258 that runs on the second processor. An idle time is due to the free area 260 for both the first and the second processor. The execution of the first thread 252 and the second thread 254 on the first processor represents vertical threading. Similarly, execution of the first thread represents 256 and the second thread 258 vertical threading on the second processor. In the descriptive embodiment, a single integrated circuit includes both the first processor and the second processor, with the multiple processors operating in parallel, so that the multithreading operation is a horizontal multithreading or an integrated circuit chip -Multiprocessing (CMP) in combination with the vertical multithreading of the first processor and the second processor. The combination of vertical multithreading and horizontal multithreading increases parallelism and performance of the processor and achieves execution efficiency that exceeds the efficiency of a processor that only uses vertical multithreading. The combination of vertical multithreading and horizontal multithreading also advantageously reduces the connection latency between the local (on-chip) multi-processor tasks by eliminating a great deal of signaling on connecting lines with high latency between the integrated circuit chips. Horizontal multithreading also takes advantage of processor speed and performance improvements inherent in the reduced circuit size in the development of silicon processing.
Für
jeden vertikal gethreadeten Prozessor wird die effiziente Befehlsausführung ausgeführt, wenn
ein Thread blockiert ist und als Reaktion auf die Blockierung schaltet
ein anderer Thread auf die Ausführung
auf einer ansonsten nicht benutzten oder leerlaufenden Pipeline
um. In den freien Flächen 260 tritt
eine Leerlaufzeit auf, wenn alle Threads blockiert sind.For each vertically threaded processor, efficient instruction execution is performed when one thread is blocked and in response to the block another thread switches to execution on an otherwise unused or idle pipeline. In the free areas 260 an idle time occurs when all threads are blocked.
Das vertikale Multithreading wird
mit Vorteil benutzt, um die Blockierungen durch Cache-Fehltreffer
zu überwinden
oder zu verbergen und um dadurch die Ausführungen durch den Prozessor
fortzusetzen, anstatt die Ausführung
zu blockieren. Vertikales Multithreading verbessert somit die Leistung
in kommerziellen Multi-Prozessor- und Multithreading-Anwendungen. Das
vertikale Multithreading verkürzt
mit Vorteil die Zeit zum Umschalten von Kontexten vom Millisekundenbereich
in den Nanosekundenbereich. Vertikales Multithreading ist sehr von
Vorteil in allen Verarbeitungsumgebungen, einschließlich von
eingebetteten, Desktop- und Serveranwendungen und dergleichen.The vertical multithreading is
advantageously used to clear the blockages due to cache misses
to overcome
or to hide and thereby the execution by the processor
to continue instead of executing
to block. Vertical multithreading thus improves performance
in commercial multi-processor and multithreading applications. The
shortened vertical multithreading
with advantage the time to switch contexts from the millisecond range
in the nanosecond range. Vertical multithreading is very much from
Advantage in all processing environments, including
embedded, desktop and server applications and the like.
Das horizontale Multithreading oder
die Schaltungschip-Multiverarbeitung erhöht folglich die Parallelität auf dem
Chip, indem es die zunehmend kleineren Prozessorkerngrößen nutzt.Horizontal multithreading or
the circuit chip multiprocessing consequently increases the parallelism on the
Chip by using the increasingly smaller processor core sizes.
Obwohl das erklärende Beispiel die Ausführung von
zwei gegensätzlichen
vertikalen Multithreading-Prozessoren zeigt, wobei jeder gegensätzliche vertikale
Multithreading-Prozessor
zwei Threads ausführt,
können
in einem anderen Beispiel eine unterschiedliche Anzahl von gegensätzlichen
Ausführungsprozessoren
unterschiedliche Anzahlen von Threads ausführen. Die Anzahl der Threads,
welche ein Prozessor ausführt,
können
gleich oder unter schiedlich zu der Zahl von Threads sein, welche
gegensätzlich
und parallel auf einem anderen Prozessor ausgeführt werden.Although the explanatory example is the execution of
two opposite
vertical multithreading processors, each showing opposite vertical
Multithreading processor
executes two threads,
can
in another example a different number of opposing ones
execution processors
run different numbers of threads. The number of threads
which a processor executes,
can
be the same or different from the number of threads which
antithetical
and run in parallel on another processor.
Bei manchen Prozessorentwürfen fließt das vertikale
und horizontale Multithreading in den fundamentalen Entwurf des
Prozessors mit ein, was den Vorteil hat, dass dabei modulare und
flexible Strukturen geschaffen werden, welche die Skalierbarkeit
des Entwurfes fördern.
Bei anderen Prozessorentwürfen fließt das Multithreading
in bestehende und ausgereifte Prozessorentwürfe ein, um bestehende technologische
Grundlagen zu beeinflussen und die Leistung von Multiverarbeitungs-
und Multithreading-Anwendungen zu erhöhen. Ein besonders geeignetes Beispiel
des Prozessorentwurfs zum Umbau mit Multithreading-Funktionalität ist ein
Ultra-SPARC-Prozessor. In manchen Entwürfen wird ein vertikales und horizontales
Multithreading durch einen minimalen Umbau eines bereits bestehenden
Prozessorkernes erreicht, wobei die Veränderungen beim logischen und
physikalischen Entwurf reduziert und das gesamte Überarbeiten
der Verschaltung, die Umarbeitung und die Kosten für eine massive Überarbeitung der
integrierten Schaltungen vermieden werden.With some processor designs, the vertical flows
and horizontal multithreading in the fundamental design of the
Processor, which has the advantage of being modular and
flexible structures are created which are scalable
promote the design.
With other processor designs, multithreading flows
into existing and mature processor designs to incorporate existing technological
Influence basics and the performance of multi-processing
and increase multithreading applications. A particularly suitable example
of the processor design for conversion with multithreading functionality is a
Ultra SPARC processor. In some designs, it becomes vertical and horizontal
Multithreading by minimally converting an existing one
Processor core achieved, the changes in the logical and
physical design reduced and the entire revision
the interconnection, the rework and the costs for a massive revision of the
integrated circuits can be avoided.
Bezüglich 3 stellt ein schematisches funktionelles
Blockdiagramm einen Entwurf für
eine Konfiguration für
einen einzelprozessor-vertikal-gethreadeten Prozessor 300 dar,
der zur Implementierung verschiedener Multithreading-Techniken und System-Implementierungen
geeignet ist, welche die Multithreading-Leistung und Funktion verbessern. Der
einzel-Prozessor-vertikal-gethreadete Prozessor 300 hat
eine einzige Pipeline, welche von einer Vielzahl von Maschinenzuständen oder
Threads gemeinsam benutzt wird, was eine Vielzahl von Maschinenzuständen gleichzeitig
aufrechterhält.
Momentan ist ein Thread aktiv, das heißt nicht blockiert, der ausgewählt wird
und Daten an funktionelle Blöcke
liefert, welche mit der Pipeline verbunden sind. Wenn der aktive
Thread blockiert ist, dann schaltet die Pipeline sofort auf einen
nicht-blockierten Thread um, falls es überhaupt einen nichtblockierten
Thread gibt, und beginnt mit der Ausführung des nicht-blockierten Threads.In terms of 3 FIG. 2 is a schematic functional block diagram of a configuration for a single processor vertically threaded processor configuration 300 that is suitable for implementing various multithreading techniques and system implementations that improve multithreading performance and functionality. The single processor vertically threaded processor 300 has a single pipeline that is shared by a variety of machine states or threads, which maintains a variety of machine states at the same time. Is currently a thread active, i.e. not blocked, which is selected and delivers data to functional blocks connected to the pipeline. If the active thread is blocked, the pipeline immediately switches to an unblocked thread, if there is any unblocked thread at all, and begins executing the unblocked thread.
Der Einzel-Prozessor-vertikal-gethreadete Prozessor 300 enthält einen
Thread 0-Maschinenzustandsblock 310,
welcher einen Maschinenzustand eines ersten Threads (Thread 0) bildet.
Der Einzel-Prozessor-vertikal-gethreadete Prozessor 30 enthält auch
einen Thread 1-Maschinenzustandsblock 312,
welcher einen Maschinenzustand eines zweiten Threads (Thead 1) bildet,
welcher den Maschinenzustand des Thread 0 abbildet. Der Thread 0-Maschinenzustandsblock 310 und
der Thread 1-Maschinenzustandsblock 312 werden in einer einzigen
integrierten Schaltungslogikstruktur hergestellt, wobei ein Hochgeschwindigkeits-Multibit-Flip-Flop-Entwurf
und eine "vierdimensionale Registerdateistruktur" verwendet wird,
und Instruktionen von Thread 0 und Thread 1 unter Benutzung eines
vertikalen Threadings an eine gemeinsam benutzte Prozessor-Pipeline 314 zugeführt werden.
Die multidimensionale Registerdatei benutzt Registerdateistrukturen,
welche N mal für
das vertikale Threading in Kombination mit einer dreidimensionalen
Speicherschaltung vorhanden sind. Der dreidimensionale Speicher
wird hergestellt, indem ein Speicher, wie zum Beispiel eine Registerdatei
oder ein Speicher, als eine Vielzahl von zweidimensionalen Speicherebenen
aufgebaut wird.The single processor vertically threaded processor 300 contains a thread 0 machine state block 310 , which forms a machine state of a first thread (thread 0). The single processor vertically threaded processor 30 also includes a Thread 1 machine state block 312 , which forms a machine state of a second thread (thread 1), which maps the machine state of thread 0. The thread 0 machine state block 310 and Thread 1 machine state block 312 are fabricated in a single integrated circuit logic structure using a high-speed, multi-bit flip-flop design and a "four-dimensional register file structure", and Thread 0 and Thread 1 instructions using vertical threading to one shared processor pipeline 314 are fed. The multidimensional register file uses register file structures which exist N times for vertical threading in combination with a three-dimensional memory circuit. The three-dimensional memory is made by building a memory, such as a register file or a memory, as a plurality of two-dimensional memory layers.
Als Reaktion auf ein Cache-Fehltreffer-Stalling
(Cache-Fehltreffer-Blockierung) friert der Prozessor 300 den
gesamten Pipeline-Zustand eines auszuführenden Threads in der gemeinsam
benutzten Prozessor-Pipeline 314 ein. Der Prozessor 300 gibt
Instruktionen aus, welche den Maschinenzustand eines jeden Threads
getrennt und unabhängig verwalten.
Die funktionellen Eigenschaften eines unabhängigen Thread-Zustandes werden
in der ganzen Pipeline, welche sich zu den Pipeline-Registern erstreckt,
abgespeichert, um es dem Prozessor 300 zu ermöglichen,
die Ausführung
eines blockierten Threads zu verschieben, indem der aktive Zustand
in der Pipeline eingefroren wird, die Pipeline 304 für einen
vorher leerlaufenden Thread freigibt, indem der vorher leerlaufende
Thread in der Pipeline aktiviert wird, während der Zustand des neu leerlaufenden Threads
in der Pipeline gehalten wird und später die Ausführung des
aufgeschobenen blockierten Threads zu genau dem Zustand des blockierten Threads
wieder aufgenommen wird, der unmittelbar vor der Umschaltung des
Threads lag.The processor freezes in response to cache miss stalling 300 the overall pipeline state of a thread to be executed in the shared processor pipeline 314 on. The processor 300 issues instructions that manage the machine status of each thread separately and independently. The functional properties of an independent thread state are stored in the entire pipeline, which extends to the pipeline registers, to the processor 300 to allow the execution of a blocked thread to be frozen by freezing the active state in the pipeline 304 for a previously idle thread by enabling the previously idle thread in the pipeline while maintaining the state of the newly idle thread in the pipeline and later resuming execution of the deferred blocked thread to exactly the state of the blocked thread that immediately before switching the thread.
Die gemeinsam benutzte Prozessor-Pipeline 314 ist
mit einer dualen Lade/Speichereinheit verbunden, welche eine Thread
0-Lade-/Speichereinheit 316 und eine Thread 1-Lade-/Speichereinheit
318 enthält,
die jeweils die Zugriffe zum Laden und zum Speichern der Daten der
Instruktions-Threads 0 und 1 ausführen. Die Lade-/Speichereinheiten
erzeugen eine virtuelle Adresse aller Lade- und Speicheroperationen
beim Zugriff auf einen Datencache, entkoppeln die Ladefehler von
der Pipeline über
Ladepuffer (nicht dargestellt) und entkoppeln das Speichern über Speicherpuffer.
Es wird bis zu einer Lade- oder Speicheroperation pro Zyklus ausgegeben.The shared processor pipeline 314 is connected to a dual load / store unit, which includes a thread 0 load / store unit 316 and a thread 1 load / store unit 318, which each perform the accesses for loading and storing the data of the instruction threads 0 and 1 , The load / store units generate a virtual address of all load and store operations when accessing a data cache, decouple the load errors from the pipeline via load buffers (not shown) and decouple the store via memory buffers. Up to one load or store operation is issued per cycle.
Die gemeinsam benutzte Prozessor-Pipeline 314 und
die duale Lade-/Speichereinheit sind mit einer Datenspeicher-Schnittstelle 320 verbunden,
welche einen gemeinsam benutzten Datencache und eine gemeinsam benutzte
Datenspeicher-Managementeinheit (DMMU) enthält. Der gemeinsam benutzte
Datencache wird benutzt, um Daten von sowohl Thread 0- als auch
Thread 1-Befehlssequenzen im Cache-Speicher abzuspeichern. In einem
beispielhaften Prozessor 300 ist der Datencache ein write-through-non-allocating-l6-Kilobyte-direct mapped-32-Byte-line-Cache-Speicher.
Der Datencache ist virtuell indiziert und physikalisch markiert,
indem ein Markierungsfeld (tag array) benutzt wird, welches zwei
Anschlüsse
hat, so dass Markierungs-Updates, welche von Zeileneingaben (line
fills) resultieren, nicht mit dem Lesen der Markierungen für eingehende
Ladebefehle kollidieren. Spezielle Überwachungsbusse (snoops) des
Datencaches nutzen den zweiten Markierungsanschluss, so dass eine
eingehende Ladeanweisung ohne Verzögerung durch den speziellen Überwachungsbus
verarbeitet wird. Die gemeinsam benutzte Datenspeicher-Managementeinheit
(DMMU) führt
die Umsetzung der virtuellen auf die physikalische Adresse durch.The shared processor pipeline 314 and the dual load / store unit are with a data storage interface 320 connected, which contains a shared data cache and a shared data storage management unit (DMMU). The shared data cache is used to cache data from both Thread 0 and Thread 1 instruction sequences. In an exemplary processor 300 the data cache is a write-through-non-allocating-16 kilobyte direct mapped 32-byte line cache. The data cache is virtually indexed and physically tagged using a tag array that has two ports so that tag updates resulting from line fills do not conflict with reading tags for incoming load commands. Special surveillance buses (snoops) of the data cache use the second marker connection, so that incoming charging instructions are processed without delay by the special surveillance bus. The shared data storage management unit (DMMU) converts the virtual to the physical address.
Die dualen Lade-/Speichereinheiten
sind auch mit einer externen Cache-Steuereinheit (ECU) 322 verbunden,
die mit einem externen Cache-Bus 324 verbunden ist. Die
externe Cache-Steuereinheit 322 ist auch mit einem Ultraport-Architekturverbindungs(UPA)-Bus 326 über eine
Speicherschnittstelleneinheit (MIU 328 verbunden. Die externe
Cache-Steuereinheit 322 und
die Speicherschnittstelleneinheit (MIU) 328 sind zwischen
Thread 0 und Thread 1 vereinigt, um die Funktionen der Verarbeitung
eines Cache-Fehltreffers und eine Schnittstelle zu externen Geräten zu schaffen,
um in Kombination über
einen gemeinsam genutzten Instruktionssteuerblock 330 eine
Vielzahl von Ausführungs-Threads
an den Thread 0-Maschinenzustandsblock 310 und den Thread
1-Maschinenzustandsblock 312 zuzuführen. Die vereinheitlichte
externe Cache-Steuereinheit 322 und die Speicherschnittstelleneinheit
(MIU) 328 beinhalten eine Thread-Kennzeichnungsmarkierung (TID),
um eine Transaktion zu bezeichnen und zu identifizieren, auf die über den
externen Cache-Bus 324 und den UPA-Bus 326 zugegriffen
wird. In dem Prozessor 300 wird die TID nur intern von
dem Prozessor 300 (integrierter Schaltungschip) erfasst.
Außerhalb
des integrierten Schaltungschips interagiert die Hardware mit dem
Prozessor 300, so wie sie mit einer einzelnen CPU mit einem
UPA-Bus und einer externen Cache-Bus-Schnittstelle interagiert.
Im Gegensatz dazu interagiert die Software außerhalb des integrierten Schaltungschips
mit dem Prozessor 300, so wie sie mit zwei logischen CPUs
interagiert.The dual load / store units are also equipped with an external cache control unit (ECU) 322 connected to an external cache bus 324 connected is. The external cache control unit 322 is also available with an Ultraport Architecture Connection (UPA) bus 326 via a memory interface unit (MIU 328 connected. The external cache control unit 322 and the memory interface unit (MIU) 328 are merged between thread 0 and thread 1 to provide the functions of cache miss processing and an interface to external devices to be used in combination via a shared instruction control block 330 a variety of execution threads to the thread 0 machine state block 310 and feed thread 1 machine state block 312. The unified external cache controller 322 and the memory interface unit (MIU) 328 include a thread identifier (TID) to identify and identify a transaction on the external cache bus 324 and the UPA bus 326 is accessed. In the processor 300 the TID is only internal to the processor 300 (integrated circuit chip) detected. Outside the integrated circuit chip, the hardware interacts with the processor 300 just like you with a single CPU interacts with a UPA bus and an external cache bus interface. In contrast, the software interacts with the processor outside of the integrated circuit chip 300 , as it interacts with two logical CPUs.
Der Befehlssteuerblock 330 enthält einen Befehls-Cache
(L1), eine Branch-Prediction-Einheit, NFRAM,
und einer Befehlsspeicher-Managementeinheit (IMMU), wobei alle von
den multiplen Threads, Thread 0 und Thread 1, gemeinsam benutzt werden.
In einem beispielhaften Prozessor ist der Befehls-Cache ein 16-Kilobyte-Zweiwege-Set-Associative-Cache
mit 32 Byte Blöcken.
Der Befehls-Cache ist physikalisch indiziert und physikalisch markiert. Der
Satz wird im voraus berechnet als ein Teil eines "nächsten Feldes",
so dass nur Index-Bits einer Adresse benötigt werden, um den Cache-Speicher zu
adressieren. Die Befehlsspeicher- Managementeinheit
(IMMU) unterstützt
die Adressumsetzung von virtuellen auf physikalische Adressen von Befehlsprogrammzählern (PCs).
Um die Bedingungszweige vorab auszulesen, wird eine dynamische Branch-Prediction
in Hardware implementiert, die auf einer Zwei-Bit-Geschichte eines
Zweiges basiert. Bei einem beispielhaften Prozessor ist ein als nächstes zu
besetzendes Feld mit jeweils vier Befehlen in dem Befehls-Cache
verbunden, der auf die nächste
vorab auszulesende Zeile zeigt. Bis zu zwölf Befehle werden in einem
Befehlspuffer abgespeichert und an die Pipeline ausgegeben.The command control block 330 contains an instruction cache (L1), a branch prediction unit, NFRAM, and an instruction memory management unit (IMMU), all of which are shared by the multiple threads, thread 0 and thread 1. In an exemplary processor, the instruction cache is a 16 kilobyte two-way set associative cache with 32 byte blocks. The instruction cache is physically indexed and physically marked. The set is pre-calculated as part of a "next field" so that only index bits of an address are needed to address the cache. The command memory management unit (IMMU) supports the address conversion from virtual to physical addresses of command program counters (PCs). In order to read the condition branches in advance, a dynamic branch prediction is implemented in hardware, which is based on a two-bit history of a branch. In an exemplary processor, a field to be filled next is associated with four instructions in the instruction cache, which points to the next line to be read in advance. Up to twelve instructions are stored in an instruction buffer and output to the pipeline.
Die externe Cache-Steuereinheit 322 verwaltet
den Befehls-Cache (L1) und die Datencache-Fehltreffer und erlaubt
bei jedem anderen Zyklus einen Zugriff auf den externen Cache. Speicheroperationen,
welche im Datencache fehlschlagen, werden durch multiple Bytedatencache-Eingaben
durch zwei aufeinanderfolgende Zugriffe auf den externen Cache geheilt.
Das Vorablesen von Befehlen, welche im Befehls-Cache einen Fehltreffer
erzielen, werden durch die multiplen Byte-Befehls-Cache-Eingaben geheilt,
die vier aufeinanderfolgende Zugriffe auf den paritätsgeschützten externen
Cache benutzen.The external cache control unit 322 manages the instruction cache (L1) and data cache misses and allows access to the external cache on every other cycle. Memory operations that fail in the data cache are healed by multiple byte data cache entries by two consecutive accesses to the external cache. Prefetching instructions that miss the instruction cache are cured by the multiple byte instruction cache inputs that use four consecutive parity-protected external cache accesses.
Die externe Cache-Steuereinheit 322 unterstützt die
DMA-Zugriffe auf den externen Cache und hält eine Datenkohärenz zwischen
dem externen Cache und dem Hauptspeicher (nicht dargestellt) aufrecht.The external cache control unit 322 supports DMA accesses to the external cache and maintains data coherence between the external cache and main memory (not shown).
Die Speicherschnittstelleneinheit
(MIU) 328 steuert Transaktionen auf den UPA-Bus 326.
Der UPA-Bus 326 läuft
bei einem Bruchteil (zum Beispiel 1/3) des Prozessortaktes.The memory interface unit (MIU) 328 controls transactions on the UPA bus 326 , The UPA bus 326 runs at a fraction (e.g. 1/3) of the processor clock.
Mit Vorteil verbessert das vertikale
Multithreading die Prozessorleistung bei der Belastung bei herkömmlichen
Anwendungen, welche hohe Cache-Fehltrefferraten mit einer hohen
Fehltrefferstrafe, niedriger Prozessorauslastung (30% bis 50% von OLTP)
und Latenzperioden, welche eine Möglichkeit darstellen, um die
Ausführung überlappen
zu lassen, um die Cache-Fehltreffer-Wartezeiten zu nutzen.The vertical improves with advantage
Multithreading the processor performance when loading conventional
Applications that have high cache miss rates with a high
Miss penalty, low processor utilization (30% to 50% of OLTP)
and latency periods, which are one way to control the
Execute overlap
to take advantage of the cache miss wait times.
Vertikales Multithreading ist auch
bei Anwendungen mit sequenziellen und parallelen Verarbeitungsanwendungen
mit häufigen
Kontextumschaltungen von Vorteil.Vertical multithreading is too
for applications with sequential and parallel processing applications
with frequent
Context switching is an advantage.
Vertikales Multithreading wirft in
Bezug auf einen Prozessor einige Kosten auf in Bezug auf die Ressourcen,
die benutzt werden, um die Thread-Zustände zu speichern und wiederherzustellen.
Die Kosten verändern
sich in Abhängigkeit
von der Implementierung der Multithreading-Ressourcen. Zum Beispiel
verursacht eine Software-Implementation typischerweise einen Zeitanstieg,
der jeden Gewinn an Latenz negiert. In einem anderen Beispiel können die Pipelinestufen
dupliziert werden, während
versucht wird, so viele Ressourcen wie nur möglich gemeinsam zu benutzen,
wobei dies als Nachteil zu hohen Kosten im Siliciumbe reich führt.Vertical multithreading throws in
In terms of a processor some costs in terms of resources,
which are used to save and restore the thread states.
Change the cost
yourself in dependence
from the implementation of the multithreading resources. For example
a software implementation typically causes an increase in time,
that negates any gain in latency. In another example, the pipeline stages
be duplicated while
trying to share as many resources as possible
this leads to high costs in the silicon area as a disadvantage.
Eine vorteilhafte Technik zur Implementierung
von vertikalem Multithreading, die als ein Hochgeschwindigkeits-Multibit-Flip-Flop-Entwurf
bezeichnet wird, enthält
den Entwurf von Pipeline-Registern (Flops) mit multiplen Speicherbits.
Die einzelnen Bits eines Flip-Flops werden einem getrennten Thread zugeordnet.
Wenn ein erster Thread blockiert, typischerweise infolge eines Cache-Fehltreffers,
dann wird das aktive Bit eines Flip-Flops von dem Pipeline-Pfadweg
entfernt und ein anderes Bit des Flip-Flops wird aktiv. Die Zustände des
blokkiertes Threads werden in einem vorübergehend inaktiven Bit des
einzelnen Flip-Flops in einer Pipeline-Stufe aufbewahrt. Der Hochgeschwindigkeits-Multibit-Flip-Flop-Entwurf
setzt die Platzierung eines Multibit-Flip-Flops am Ende der einzelnen
Pipeline-Stufen ein. Die einzelnen Bits des Multibit-Flip-Flops
sind einzeln zugänglich
und steuerbar, um ein Umschalten von einem ersten Thread auf einen
zweiten Thread zu ermöglichen,
wenn der erste Thread blockiert.An advantageous technique for implementation
of vertical multithreading, as a high-speed multibit flip-flop design
is called contains
the design of pipeline registers (flops) with multiple memory bits.
The individual bits of a flip-flop are assigned to a separate thread.
When a first thread blocks, typically due to a cache miss,
then the active bit of a flip-flop is removed from the pipeline path
removed and another bit of the flip-flop becomes active. The states of the
blocked threads are shown in a temporarily inactive bit of the
individual flip-flops in a pipeline stage. The high-speed multibit flip-flop design
sets the placement of a multibit flip-flop at the end of each
Pipeline stages. The individual bits of the multibit flip-flop
are individually accessible
and controllable to switch from a first thread to one
second thread to allow
when the first thread blocks.
Bezüglich 4A stellt ein schematisches Blockdiagramm
Steuer- und Speicherblöcke
einer Schaltung dar, die Hochgeschwindigkeits-Multibit-Flip-Flops
benutzt. Ein Multibit-Flip-Flop-Speicherblock 410 enthält einen
Speicherkopfblock 412 und einen Multibit-Flip-Flop-Block 414.
Der Speicherkopfblock 412 leitet Zeitsignale und Threadauswahlsignale
dem Multibit-Flip-Flop-Block 414 zu. Eingabesignale in
den Speicherkopfblock 412 enthalten ein Taktsignal 14clk,
das extern an den Multibit-Flip-Flop-Speicherblock 410 zugeführt wird,
ein kombiniertes Scanfreigabe- und Taktfreigabesignal se_ce_1 und
ein Thread-Identifikationssignal
(TID) tid_g, das dem Multibit-Flip-Flop-Speicherblock 410 extern
von der Thread-Auswahlschaltung zugeführt wird. Der Speicherkopfblock 412 leitet
ein internes Flip-Flop-Taktsignal clk, das Inverse des internen
Flip-Flop-Taktsignales clk_1 und ein Scan-Taktsignal sclk von dem externen Takt
14clk und dem Scanfreigabe- und dem Taktfreigabesignal se_ce_1 ab.
Der Speicherkopfblock 412 gibt ein internes Thread-ID-Signal
tid auf der Basis des Thread-Identifikations-Signals (TID) tid_g
aus. Der Speicherkopfblock 412 betreibt eine oder mehrere
Flip-Flop-Zellen in dem Multibit-Flip-Flop-Block 414. Typischerweise
enthält
der Multibit-Flip-Flop-Block 414 eine bis 32 bistabile
Multivibratorzellen, obwohl mehr Zellen benutzt werden könnten. Das
interne Flip-Flop-Taktsignal clk, das Inverse des internen Flip-Flop-Taktsignales
clk_1, das Scan-Taktsignal sclk und das interne Thread-ID-Signal tid werden
von dem Speicherkopfblock 412 an den Multibit-Flip-Flop-Block 414 zugeführt.In terms of 4A FIG. 5 is a schematic block diagram of control and memory blocks of a circuit that uses high-speed multibit flip-flops. A multibit flip-flop block of memory 410 contains a memory head block 412 and a multibit flip-flop block 414 , The memory head block 412 routes time signals and thread selection signals to the multibit flip-flop block 414 to. Input signals in the memory block 412 contain a clock signal 14clk that is external to the multibit flip-flop memory block 410 is supplied, a combined scan enable and clock enable signal se_ce_1 and a thread identification signal (TID) tid_g, which the multibit flip-flop memory block 410 is externally supplied by the thread selection circuit. The memory head block 412 derives an internal flip-flop clock signal clk, the inverse of the internal flip-flop clock signal clk_1 and a scan clock signal sclk from the external clock 14clk and the scan enable and clock enable signals se_ce_1. The memory head block 412 gives an internal thread ID signal tid based on the thread identification signal (TID) tid_g out. The memory head block 412 operates one or more flip-flop cells in the multibit flip-flop block 414 , The multibit flip-flop block typically contains 414 one to 32 bistable multivibrator cells, although more cells could be used. The internal flip-flop clock signal clk, the inverse of the internal flip-flop clock signal clk_1, the scan clock signal sclk and the internal thread ID signal tid are obtained from the memory header 412 to the multibit flip-flop block 414 fed.
Zusätzlich zu dem internen Flip-Flop-Taktsignal
clk, dem Inversen des internen Flip- Flop-Taktsignales clk_1, des Scan-Taktsignales
sclk und dem internen Thread-ID-Signal tid empfängt der Multibit-Flip-Flop-Block 414 auch
ein Eingabesignal d und ein Scanketten-Eingabesignal si.In addition to the internal flip-flop clock signal clk, the inverse of the internal flip-flop clock signal clk_1, the scan clock signal sclk and the internal thread ID signal tid, the multibit flip-flop block receives 414 also an input signal d and a scan chain input signal si.
Bezüglich 4B zeigt ein schematisches Schaltungsdiagramm
eine multiple Bit bistabile Multivibrator (Flip-Flop)-Schaltung.
Ein herkömmliches Flip-Flop
ist eine Einzelbit-Speicherstruktur
und wird gewöhnlich
dazu benutzt, um zuverlässig
Daten abzutasten und zu speichern. Ein Flip-Flop ist typischerweise
eine grundlegende Komponente eines Halbleiterchips mit einem einzelnen
Phasentakt und einem bestimmenden Hauptfaktor der gesamten Taktgeschwindigkeit
eines Mikrocontrollers oder Mikroprozessors. Ein neues pulsbasiertes
Multibit-Hochgeschwindigkeits-Flip-Flop 400 wird benutzt,
um die Funktionalität
und die Leistung eines Prozessors zu beschleunigen.In terms of 4B shows a schematic circuit diagram of a multiple bit bistable multivibrator (flip-flop) circuit. A conventional flip-flop is a single bit memory structure and is commonly used to reliably sample and store data. A flip-flop is typically a basic component of a semiconductor chip with a single phase clock and a determining major factor in the overall clock speed of a microcontroller or microprocessor. A new pulse-based multibit high-speed flip-flop 400 is used to speed up the functionality and performance of a processor.
Eine einzelne Zelle des puls-basierten
Multibit-Hochgeschwindigkeits-Flip-Flops 400 enthält eine Eingangsstufe
mit einer Gegentakt-Tortreiberstufe 402. Die Gegentakt-Tortreiberstufe 402 arbeitet
als eine Gegentaktschaltung, um Pulse mit einer kurzen Dauer über einen
Inverter 438 an eine Multibit-Speicherschaltung 428 und
eine Ausgangsleitung q auszugeben. Die Gegentakt-Tortreiberstufe 402 hat
vier MOSFETs, die in Serie in einem Source-Drain-Pfadweg zwischen
den VDD- und VCC-Referenzen verbunden sind, die einen p-Kanal-MOSFET 418,
einen p-Kanal-MOSFET 420, einen n-Kanal-MOSFET 422 und
einen n-Kanal-MOSFET 424 enthalten. Der p-Kanal-MOSFET 418 und
der n-Kanal-MOSFET 424 haben Gate-Anschlüsse, welche
mit dem Eingabesignal d verbunden sind. Der p-Kanal-MOSFET 420 hat
einen Source-Drain-Pfadweg, der zwischen dem p-Kanal-MOSFET 418 und
dem Knoten 426 liegt, und einen Gate-Anschluss, der mit
dem Inversen des internen Flip-Flop-Taktsignales
clk_1 verbunden ist. Der n-Kanal-MOSFET 422 hat einen Source-Drain-Pfadweg, der zwischen
dem Knoten 426 und dem n-Kanal MOSFET 424 liegt,
und einen Gate-Anschluss, der mit dem internen Flip-Flop-Taktsignal
clk verbunden ist. Wenn das inverse Taktsignal clk_1 und das Eingabesignal
d gleichzeitig einen Low-Zustand haben, dann wird der Knoten 426 durch den
p-Kanal MOSFET 418 und den p-Kanal 420 auf einen
High-Zustand gebracht.
Wenn das interne Flip-Flop-Taktsignal clk und das Eingabesignal
d gleichzeitig einen High-Zustand haben, dann wird der Knoten 426 durch
den n-Kanal-MOSFET 424 und den n-Kanal-MOSFET 422 auf
einen Low-Zustand gebracht. Entsprechend werden die Pulse mit der kurzen
Dauer durch den Betrieb des p-Kanal-MOSFETs 420 und des
n-Kanal-MOSFETs 422 erzeugt, welche
die abzutastenden Daten am Eingabeanschluss d an den Knoten 426 auf
Anweisung des Taktsignales clk weiterleiten. Wenn das interne Flip-Flop- Taktsignal clk ausgegeben
wird, dann hält der
Knoten 426 einen Wert, der das Inverse des Eingabesignals
d ist. Die treibenden Kräfte
der Transistoren 418, 420, 422 und 424 werden
für unterschiedliche
Funktionen während
unterschiedlicher Bedingungen, wie zum Beispiel Datenabtastung und
-weiterleitung, Thread-Umschaltung und Scanning, ausgewählt.A single cell of the pulse-based, multi-bit, high-speed flip-flop 400 contains an input stage with a push-pull gate driver stage 402 , The push-pull gate driver stage 402 works as a push-pull circuit to pulse with a short duration via an inverter 438 to a multibit memory circuit 428 and output an output line q. The push-pull gate driver stage 402 has four MOSFETs connected in series in a source-drain path between the VDD and VCC references, which is a p-channel MOSFET 418 , a p-channel MOSFET 420 , an n-channel MOSFET 422 and an n-channel MOSFET 424 contain. The p-channel MOSFET 418 and the n-channel MOSFET 424 have gate connections which are connected to the input signal d. The p-channel MOSFET 420 has a source-drain path between the p-channel MOSFET 418 and the knot 426 lies, and a gate terminal, which is connected to the inverse of the internal flip-flop clock signal clk_1. The n-channel MOSFET 422 has a source-drain path between the node 426 and the n-channel MOSFET 424 lies, and a gate terminal, which is connected to the internal flip-flop clock signal clk. If the inverse clock signal clk_1 and the input signal d have a low state at the same time, then the node becomes 426 through the p-channel MOSFET 418 and the p-channel 420 brought to a high state. If the internal flip-flop clock signal clk and the input signal d have a high state at the same time, then the node becomes 426 through the n-channel MOSFET 424 and the n-channel MOSFET 422 brought to a low state. Accordingly, the pulses with the short duration are caused by the operation of the p-channel MOSFET 420 and the n-channel MOSFET 422 which generates the data to be scanned at the input terminal d at the node 426 forward on instruction of the clock signal clk. When the internal flip-flop clock signal clk is output, the node stops 426 a value that is the inverse of the input signal d. The driving forces of the transistors 418 . 420 . 422 and 424 are selected for different functions during different conditions, such as data sampling and forwarding, thread switching and scanning.
Die beispielhafte Multibit-Speicherschaltung 428 enthält zwei
Speicherzellen 430 und 440, obwohl andere Ausführungsbeispiele
eine einzelne Speicherzelle oder mehrere Speicherzellen enthalten können. Eine
Speicherzelle 430 oder 440 enthält einen
Umschalter 432 bzw. 442 und ein statisches Speicherelement
oder Latch 434 bzw. 444. Der Umschalter wird benutzt,
um ein bestimmtes Latch entsprechend dem Thread-Identifizierer (TID)
auszuwählen,
der während
einem Takt-Impuls mit einer kurzen Dauer aktiv ist. Wenn das interne Flip-Flop-Taktsignal clk ausgegeben
wird, dann wird das Inverse des Eingabesignales d durch die Speicherzelle 430 oder 440,
welche durch den Thread-Identifizierer (TID) ausgewählt wird,
abgespeichert. In dem beispielhaften System wird die Speicherzelle 430 abgespeichert,
wenn der TID-Wert 0 ist, so dass das Speicherelement 434 das
Inverse des Eingabesignales d speichert. Auf ähnliche Art und Weise wird
die Speicherzelle 440 abgespeichert, so dass der Wert des
Eingabesignales d gehalten wird, wenn der TID-Wert 1 ist. Andere
Ausführungsbeispiele
eines puls-basierten Multibit-Hochgeschwindigkeits-Flip-Flops 400 können benutzt
werden, welche zusätzliche
Speicherzellen enthalten, die zum Beispiel einen Multibit-TID und
eine Vielzahl von Umschaltern, Multiplexern oder anderen funktionell
gleichwertigen Schaltern benutzen, um zwischen den Speicherzellen
auszuwählen.The exemplary multibit memory circuit 428 contains two memory cells 430 and 440 , although other embodiments may include a single memory cell or multiple memory cells. A memory cell 430 or 440 contains a switch 432 respectively. 442 and a static storage element or latch 434 respectively. 444 , The toggle is used to select a particular latch corresponding to the thread identifier (TID) that is active during a short duration clock pulse. When the internal flip-flop clock signal clk is output, the inverse of the input signal d through the memory cell 430 or 440 , which is selected by the thread identifier (TID). In the exemplary system, the memory cell 430 stored when the TID value is 0, so the storage element 434 stores the inverse of the input signal d. In a similar way, the memory cell 440 stored so that the value of the input signal d is maintained when the TID value is 1. Other embodiments of a pulse-based multibit high-speed flip-flop 400 can be used which contain additional memory cells which, for example, use a multibit TID and a large number of switches, multiplexers or other functionally equivalent switches to select between the memory cells.
Die Multibit-Speicherschaltung 428 ist
mit dem Knoten 426 verbunden und ist folglich mit dem Datenpfad
von dem Knoten 426 zur Ausgabeleitung q verbunden, wird
aber nicht in den Datenpfad zwischen dem Knoten 426 und
der Ausgabeleitung q eingefügt.
Im Besonderen bildet eine einzige Leitung den Eingangsanschluss
und den Ausgangsanschluss zu den Speicherzellen 430 und 440,
so dass die Multibit-Speicherschaltung 428 keine Verzögerung zwischen
dem Knoten 426 und dem Inverter 438 erzeugt. Die
Verbindung der Multibit-Speicherschaltung 428 außerhalb
des Pfades des Datenflusses verhindert eine Verzögerung des Datensignales und erhöht damit
die Ausbreitungsrate der Datensignale. Die resultierende Verbesserung
der Datenübertragungsrate
erhöht
die verfügbare
Zeit zur Signalverarbeitung in einem Rechnersystem, was die Systemverarbeitungsgeschwindigkeit
verbessert. Im Gegensatz dazu enthält eine herkömmliche
Pipeline im Allgemeinen konventionelle Speicherelemente oder Latches,
die sich im Pfad des Datenflusses befinden und dadurch die Ausbreitung
eines Signales verlangsamen und die Zeit zur Signalverarbeitung
in einem Prozessor reduzieren, was zu einer Reduzierung der Prozessorverarbeitungsgeschwindigkeit
führt.The multibit memory circuit 428 is with the knot 426 connected and thus connected to the data path from the node 426 connected to output line q, but is not in the data path between the node 426 and the output line q inserted. In particular, a single line forms the input connection and the output connection to the memory cells 430 and 440 so the multibit memory circuit 428 no delay between the nodes 426 and the inverter 438 generated. The connection of the multibit memory circuit 428 outside the path of the data flow prevents a delay in the data signal and thus increases the rate of propagation of the data signals. The resulting improvement in the data transfer rate increases the time available for signal processing in a computer system, which improves the system processing speed. In contrast, a conventional pipeline generally contains conventional memory elements or latches that are in the path of the data flow and thereby slow the propagation of a signal and reduce the time for signal processing in a processor, which leads to a reduction in processor processing speed.
Der Puls mit der kurzen Dauer am
Knoten 426 aktiviert das statische Speicherelement oder
das Latch 434, 444, welches durch das TID-Signal
ausgewählt
wird. Die Latches 434 und 444 sind zum Abtasten
von Daten in einem schmalen Zeitfenster flankengetriggert und können zum
Betrieb mit sowohl positiven Flanken als auch negativen Flanken
der Pulssignale eingerichtet werden. Das Multibit-pulsbasierte Hochgeschwindigkeits-Flip-Flop 400 ist
mit den Busauswahlleitungen verbunden, um zu bestimmen, welches
Bit aus einer Vielzahl von Bits aktiv ist. Zu jeder Zeit ist nur
ein einziges Bit aktiv und das aktive Bit hält und treibt ein Ausgangssignal über den
Inverter 438 auf der Ausgangsleitung q. Wenn das aktive
Bit mit einem der inaktiven Bits umgeschaltet wird, dann ändert sich
das Ausgangssignal des Latches 434 oder 444 entsprechend.The pulse with the short duration at the node 426 activates the static storage element or the latch 434 . 444 which is selected by the TID signal. The latches 434 and 444 are edge-triggered for sampling data in a narrow time window and can be set up for operation with both positive edges and negative edges of the pulse signals. The multibit, pulse-based, high-speed flip-flop 400 is connected to the bus select lines to determine which of a plurality of bits is active. Only one bit is active at any time and the active bit holds and drives an output signal via the inverter 438 on the output line q. If the active bit is switched with one of the inactive bits, the output signal of the latch changes 434 or 444 corresponding.
Die Bits des pulsbasierten Hochgeschwindigkeits-Flip-Flops 400 können wahlweise
abtastbar hergestellt werden.The bits of the pulse-based high-speed flip-flop 400 can optionally be made scannable.
Bei einem Beispiel ist das Hochgeschwindigkeits-Flip-Flop 400 ein
Master-Slave-Flip-Flop,
welches ein Einzelbit-Master-Slave-Flip-Flop ersetzt. Andere Typen
von Flip-Flops,
die in der Elektronik bekannt sind, können in Multibit-Flip-Flops
zum Gebrauch in einem Multi-Thread-Prozessor konvertiert werden.In one example, the high-speed flip-flop 400 a master-slave flip-flop, which replaces a single-bit master-slave flip-flop. Other types of flip-flops known in electronics can be converted to multi-bit flip-flops for use in a multi-thread processor.
Bezüglich 4C stellt ein Zeitdiagramm den zeitlichen
Ablauf des Multibit-Flip-Flops 400 dar. Das
Takt- und das invertierte Taktsignal clk und clk_1 erzeugen einen
Taktimpuls 450, so dass Daten, die genau vor dem Taktübergang
oder der "Flanke" auf der Ausgabeleitung d vorhanden sind, den Ausgangszustand
auf der Leitung q bestimmen, nachdem sich der Takt verändert hat.
Das interne Flip-Flop-Taktsignal clk wird ausgegeben, um den Taktimpuls 450 zu
erzeugen, so dass der Knoten 426 einen Wert hält, der
das Inverse des Eingangssignales d ist. Während dem Taktimpuls 450 wird
das Inverse des Eingangssignales d in der Speicherzelle 430 oder
der Speicherzelle 440 abgespeichert, so wie dies durch
den Thread-Identifizierer (TID) bestimmt wird. Das Flip-Flop 400 tastet
das Signal in einem Fenster mit kurzer Zeitdauer ab, um eine Flankentriggerfunktion
zu erzeugen.In terms of 4C represents a timing diagram of the timing of the multibit flip-flop 400 The clock and inverted clock signals clk and clk_1 generate a clock pulse 450 so that data present just before the clock transition or "edge" on output line d determines the initial state on line q after the clock has changed. The internal flip-flop clock signal clk is output by the clock pulse 450 to generate so that the knot 426 holds a value that is the inverse of the input signal d. During the clock pulse 450 becomes the inverse of the input signal d in the memory cell 430 or the memory cell 440 stored, as determined by the thread identifier (TID). The flip-flop 400 samples the signal in a short time window to generate an edge trigger function.
Wenn das interne Flip-Flop-Taktsignal
clk nicht mehr weiter ausgegeben wird, dann wird das Signal am Knoten 426 durch
die Speicherzellen 430 und 444 bestimmt, wobei
dies durch das TID-Steuersignal bestimmt wird. Nach einer geeigneten
Verzögerung,
die ausreichend ist, um das Abtastsignal am Knoten 426 im
Latch 434 oder 444 abzuspeichern, wird ein zweiter
Puls 452 an den Knoten 426 ausgegeben, durch den
Inverter 438 invertiert und auf die Ausgangsleitung q ausgegeben.If the internal flip-flop clock signal clk is no longer output, then the signal at the node 426 through the memory cells 430 and 444 determined, this being determined by the TID control signal. After a suitable delay, which is sufficient for the sampling signal at the node 426 in the latch 434 or 444 save a second pulse 452 at the knot 426 output by the inverter 438 inverted and output on the output line q.
In dem beispielhaften pulsbasierten
Hochgeschwindigkeits-Flip-Flop 400 sind die Latches 434 und 444 mit
Vorteil von dem direkten Pfad der Signalübertragung entfernt und verschlechtern
somit die Signalgeschwindigkeit nicht. Das pulsbasierte Hochgeschwindigkeits-Flip-Flop 400 hat
keine Einstellzeit, aber eine relativ lange Haltezeit.In the exemplary pulse-based high-speed flip-flop 400 are the latches 434 and 444 advantageously removed from the direct path of signal transmission and thus do not degrade the signal speed. The pulse-based high-speed flip-flop 400 has no response time, but has a relatively long hold time.
Im Gegensatz dazu enthält ein herkömmliches
Flip-Flop ein Speicherelement, das sich im Pfad des Datenflusses
befindet, die Signalausbreitung verlangsamt und die Zeitdauer verkürzt, die
zur Signalverarbeitung benötigt
wird und dadurch die Systembetriebsgeschwindigkeit reduziert. Das
beschriebene Flip-Flop 400 enthält ein Speicherelement, das sich
nicht im direkten Pfad der Signalausbreitung befindet und kein Hindernis
für die
Systembetriebsgeschwindigkeit darstellt.In contrast, a conventional flip-flop includes a memory element that is in the path of the data flow, slows signal propagation and shortens the amount of time required for signal processing, thereby reducing system operating speed. The described flip-flop 400 contains a storage element that is not in the direct path of signal propagation and is not an obstacle to system operating speed.
Bezüglich 5 stellt ein schematisches Blockdiagramm
eine N-Bit-"Threadauswählbare"-Flip-Flop-Substitutionslogik 500 dar,
welche in manchen Multithreading-Systemen
und Verfahrenskonfigurationen benutzt wird. Ein Prozessor enthält eine
Implementierung von N-Bit-Flip-Flop-Gesamtsubstitutionen, um Multimaschinenzustände zu unterstützen. Der
Prozessorenentwurf enthält
eine logische Ersetzung der 1-Bit-Flip-Flops des blokkierten vertikalen
Threads bis zu N-Bit-Gesamt-Flip-Flops, wo N die Anzahl der vertikalen
Threads ist. Die Flip-Flop-Substitutionslogik 500 konvertiert
mit Vorteil die Einzelbit-Flip-Flop-Logik
in Multibit-Flip-Flop-Logik, ohne die Oberfläche der integrierten Schaltung
zu erhöhen,
wobei dieselbe Basisfläche
beibehalten wird, so dass die Größe der integrierten
Schaltung während
der Bildung von Multi-Thread-Datenpfaden gleich bleibt. Die Flip-Flop-Substitutionslogik 500 erzeugt
mit Vorteil die Multi-Thread-Pfade, ohne Multiplexer zu benutzen,
um zwischen den Threads umzuschalten. Die Verwendung von Multiplexern
würde die
integrierte Schaltungsfläche
vergrößern und
dadurch die inhärenten
Vorteile der Flip-Flop-Substitutionslogik 500 negieren.In terms of 5 Figure 4 shows a schematic block diagram of N-bit "thread selectable" flip-flop substitution logic 500 which is used in some multithreading systems and process configurations. A processor includes an implementation of total N-bit flip-flop substitutions to support multi-machine states. The processor design includes a logical replacement of the 1-bit flip-flops of the blocked vertical thread to N-bit total flip-flops, where N is the number of vertical threads. The flip-flop substitution logic 500 Advantageously converts the single bit flip-flop logic to multi-bit flip-flop logic without increasing the surface area of the integrated circuit while maintaining the same base area so that the size of the integrated circuit during the formation of multi-thread Data paths stays the same. The flip-flop substitution logic 500 advantageously creates the multi-thread paths without using multiplexers to switch between the threads. The use of multiplexers would increase the integrated circuit area and thereby the inherent advantages of flip-flop substitution logic 500 negate.
Die N-Bit-"Thread-auswählbare"-Flip-Flop-Substitutionslogik 500 wird
benutzt, um eine vertikale multi-gethreadete Funktion in einer Prozessor-Pipeline
zu erzeugen, während
dieselbe Schaltungsgröße, einschließlich der
Fläche,
dem Stufenabstandsverhältnis
(aspect ratio), der metallischen Basisfläche und den Anschlussstellen
wie bei einer Einzelgethreadeten Pipeline beibehalten wird. Die
N-Bit-"Thread-auswählbare"-Flip-Flop-Substitutionslogik 500 fügt ein zusätzliches
Bit oder eine Vielzahl von zusätzlichen
Speicherbits in jedem 1-Bit-Flip-Flop hinzu, das zur Verarbeitung
der Pipeline-Blockierungen vorhanden ist. Die N-Bit-"Thread-auswählbare"-Flip-Flop-Substitutionslogik
500 wird durch ein Scan-Freigabe(SE)-Signal eines scanbaren Flip-Flops
aktiviert, um einen aktiven Thread aus zuwählen. Der Thread wird auf der Basis
eines Thread-Identifizierungssignales (TID) ausgewählt. Die
beispielhafte N-Bit-"Thread-auswählbare"
Flip-Flop-Substitutionslogik 500 stellt eine Zwei-Bit-Substitutionslogik
dar, die einen T0-Bit-Speicher 510 und einen T1-Bit-Speicher 512 zur
Speicherung von zwei auszuführenden
Threads enthält.
Die beispielhafte N-Bit-"Thread-auswählbare"
Flip-Flop-Substitutionslogik 500 ist ein einfaches D-Flip-Flop
mit einem Einzelbit-Thread-Identifizierer (TID), welcher den T1-Bit-Speicher 512 auswählt, und
dem inversen Signal des TID-Signales, welches den T0-Bit-Speicher 510 auswählt.The N-bit "thread selectable" flip-flop substitution logic 500 is used to create a vertical multi-threaded function in a processor pipeline while maintaining the same circuit size, including area, aspect ratio, metallic base area, and junctions as in a single-threaded pipeline. The N-bit "thread selectable" flip-flop substitution logic 500 adds an additional bit or a plurality of additional memory bits in each 1-bit flip-flop used to process the pipe line blockages exist. The N-bit "thread selectable" flip-flop substitution logic 500 is activated by a scan enable (SE) signal from a scannable flip-flop to select an active thread. The thread is selected based on a thread identification signal (TID). The exemplary N-bit "thread selectable" flip-flop substitution logic 500 represents a two-bit substitution logic, which is a T0-bit memory 510 and a T1 bit memory 512 for storing two threads to be executed. The exemplary N-bit "thread selectable" flip-flop substitution logic 500 is a simple D flip-flop with a single bit thread identifier (TID), which is the T1 bit memory 512 selects, and the inverse signal of the TID signal, which is the T0 bit memory 510 selects.
In einer Klasse von Prozessorentwürfen wird die
N-bit-"Thread-auswählbare"
Flip-Flop-Substitutionslogik 500 mit
Vorteil benutzt, um einen bestehenden Einzel-Thread-Prozessor auf eine
multi-gethreadete Konfiguration umzustellen. Entsprechend wird die
N-Bit-"Thread-auswählbare"
Flip-Flop-Substitutionslogik 500 benutzt, um die meisten
der Standard-1-Bit-Flip-Flops in einem Prozessor durch einen Spezialtyp
von Flip-Flop (FF) zu ersetzen, der multiple Zustands-Bits hat und
der Thread-auswählbar
ist. In einer besonderen Anwendung wird die N-Bit-"Thread-auswählbare"
Flip-Flop-Substitutionslogik 500 benutzt, um einen MegaSPARC-Multiple-Thread-Prozessor
ausgehend von einem bereits bestehenden Ultra-SPARC-II-Prozessor-Kernentwurf zu
implementieren.In one class of processor designs, the N-bit "thread selectable" flip-flop substitution logic 500 used with advantage to convert an existing single-thread processor to a multi-threaded configuration. Accordingly, the N-bit "thread selectable" flip-flop substitution logic 500 used to replace most of the standard 1-bit flip-flops in a processor with a special type of flip-flop (FF) that has multiple state bits and is thread selectable. In a particular application, the N-bit "thread selectable" flip-flop substitution logic 500 used to implement a MegaSPARC multiple thread processor based on an existing Ultra SPARC II processor core design.
Jedes Bit in der N-Bit-"Thread-auswählbaren"
Flip-Flop-Substitutionslogik 500 korrespondiert mit einem
einzelnen Maschinenzustand eines Threads und bildet eine sogenannte
"virtuelle CPU". Nur ein Bit ist gleichzeitig aktiv, so dass nur
eine aus einer Vielzahl von virtuellen CPUs die Pipeline zur gleichen
Zeit beansprucht. Wenn die aktive virtuelle CPU einen Datencache-
oder einen Befehls-Cache-Fehltreffer empfängt, dann sendet die virtuelle CPU
eine Eingabe-Anforderungen an einen externen Cache und initiiert
eine Thread-Umschaltung,
was einer anderen virtuellen CPU ermöglicht, aktiv zu werden.Each bit in the N-bit "thread selectable" flip-flop substitution logic 500 corresponds to a single machine state of a thread and forms a so-called "virtual CPU". Only one bit is active at a time, so that only one of a large number of virtual CPUs uses the pipeline at the same time. When the active virtual CPU receives a data cache or instruction cache miss, the virtual CPU sends an input request to an external cache and initiates thread switching, which enables another virtual CPU to become active.
Obwohl das erklärende Beispiel eine N-Bit-"Thread-auswählbare"
Flip-Flop-Substitutionslogik 500 darstellt,
wobei N gleich Zwei ist und die Prozessor-Implementierung zwei Threads
verarbeitet, kann jede geeignete Anzahl von Bits für die Anzahl
N, die auf den gewünschten
Berechnungsanwendungen basiert, als auch Verarbeitungsbetrachtungen
beim Erzeugen von Speicherstrukturen und Umschaltern in einer vorgegebenen
Schaltungsgröße, implementiert
werden.Although the illustrative example uses N-bit "thread selectable" flip-flop substitution logic 500 where N is two and the processor implementation processes two threads, any suitable number of bits for the number N based on the desired computing applications, as well as processing considerations when generating memory structures and switches in a given circuit size, can be implemented ,
In dem beispielhaften Prozessor ist
die N-Bit-"Thread-auswählbare"
Flip-Flop-Substitutionslogik 500 in
den meisten, aber nicht in allen Funktionskomponenten des Prozessors
implementiert. Die N-Bit-"Thread-auswählbare" Flip-Flop-Substitutionslogik 500 wird
für Flip-Flops
in funktionellen Komponenten einschließlich Steuer-/Status-Registern
und Pipeline-Stufenregistern implementiert. Andere Komponenten des
Prozessors einschließlich
der Prozessor-Back-End-Logik, wie zum Beispiel externe Cache- und
Speicherschnittstellen-Komponenten,
können
herkömmliche
Flip-Flops implementieren. Die Back-End-Logik, welche die Cache-Eingaben-Anforderungen
bearbeitet, wird von allen virtuellen CPUs gemeinsam benutzt, so
dass eine Multibit-Flip-Flop-Konversion nicht notwendig ist.In the exemplary processor, the N-bit "thread selectable" flip-flop substitution logic 500 implemented in most but not all functional components of the processor. The N-bit "thread selectable" flip-flop substitution logic 500 is implemented for flip-flops in functional components including control / status registers and pipeline stage registers. Other components of the processor, including processor back-end logic, such as external cache and memory interface components, can implement conventional flip-flops. The back-end logic, which processes the cache input requests, is shared by all virtual CPUs, so that a multi-bit flip-flop conversion is not necessary.
Die Eingabeanforderung für die virtuelle CPU,
die ersetzt wird, wird sogar dann verarbeitet, wenn die virtuelle
CPU inaktiv ist. Wenn auf die Dateneingabeanforderung Daten zurückgegeben
werden, dann werden die Daten vorübergehend gepuffert, um sie
später,
wenn der Thread wieder aktiv wird, in den L1-Cache einzugeben (entweder
den Datencache oder den Befehls-Cache). Bis die ersetzte virtuelle
CPU aktiv wird, setzt die gegenwärtig
aktive (ersetzende) virtuelle CPU ihre Verarbeitung fort, bis die
ersetzende virtuelle CPU auf einen Thread-Umschalter, wie zum Beispiel
einen L1-Cache-Fehltreffer, trifft. Beim Auftreten des Thread-Umschaltsignales,
welches die ersetzende virtuelle CPU beendet, schaltet der Prozessor
auf eine andere virtuelle CPU um, die nicht blockiert ist (möglichst
die zuerst ersetzte virtuelle CPU). Wenn alle virtuellen CPUs blockiert sind
und auf Cache-Fehltreffer warten, ist die Pipeline frei und blockiert,
bis Daten von wenigstens einer virtuellen CPU zurückgegeben
werden.The input request for the virtual CPU,
which is replaced is processed even when the virtual
CPU is inactive. When data is returned on the data entry request
then the data is temporarily buffered to it
later,
when the thread becomes active again, enter it in the L1 cache (either
the data cache or the instruction cache). Until the replaced virtual
CPU is active, it is currently setting
active (replacing) virtual CPU continue processing until the
replacing virtual CPU to a thread switch, such as
an L1 cache miss. When the thread switch signal occurs,
which ends the replacing virtual CPU, the processor switches
to another virtual CPU that is not blocked (if possible
the first replaced virtual CPU). When all virtual CPUs are blocked
and waiting for cache misses, the pipeline is free and blocked,
until data is returned from at least one virtual CPU
become.
Bei Fehltreffern bei einer Befehlsaufnahme behandelt
die Back-End-Logik die Eingabe in den Instruktions-Cache einer nicht-aktiven
virtuellen CPU auf eine ähnliche
Art und Weise. Um eine falsch eingestellte Thread-Umschaltung zu
vermeiden, wird eine virtuelle CPU nicht ersetzt, bis der Instruktions-Cache-Fehltreffer
eine Leerbedingung des Instruktionspuffers bewirkt.Treated in the event of a miss when taking a command
the back-end logic enters the instruction cache of a non-active
virtual CPU to a similar one
Way. To an incorrectly set thread switching too
avoid, a virtual CPU is not replaced until the instruction cache miss
causes the instruction buffer to be empty.
In manchen vertikalen Multithreading-Prozessor-Entwürfen wird
das vertikale Multithreading mit Vorteil implementiert, indem eine
schnelle, zum Beispiel von der Dauer von Nanosekunden, Umschaltung
des Kontextes verwendet wird, welche die Leistung von sequenziellen
und parallelen Verarbeitungsanwendungen verbessert, welche häufigen Kontext-Umschaltungen unterworfen
sind. Die schnelle im Nanosekundenbereich liegende Umschaltung des
Kontextes oder des Threads ist von Vorteil im Vergleich zu herkömmlichen
Kontextumschaltungstechniken, welche im Allgemeinen in einem Zeitbereich
in der Größenordnung
von Mikrosekunden bis Millisekunden ablaufen, welche um einige Größenordnungen
langsamer sind als die hier beschriebene Kontext-Umschaltung. Die
schnelle im Nanosekundenbereich liegende Kontext-Umschaltung wird
durch die Fähigkeit
des Einfrierens der Pipeline und durch das Weiterleiten von multiplen Daten-Threads
durch eine multiple gethreadete Struktur erreicht, welche gleichzeitig
Daten von multiplen Threads zum Beispiel durch den Einsatz von multiplen
Bit-Flip-Flops abspeichert. Daten eines aktiven Threads bringen
die abgespeicherten Daten auf den neuesten Stand, während Daten
in nicht-aktiven Threads eingefroren bleiben. Das Umschalten geschieht,
indem die Thread-Pfadwege zwischen den Zuständen, wo die Daten auf den
neuesten Stand gebracht werden, und den Zuständen, wo die Daten eingefroren
bleiben, umgeschalten werden. Im Gegensatz dazu erfordert das herkömmliche
Umschalten des Kontexts das Entleeren der gesamten Pipeline und
das Abspeichern der Daten von den Registerdateien eines ersten Threads
in einem Speicher und das Wiederherstellen von Daten eines zweiten Threads
von einem Speicher in den Registerdateien. Dies alles sind sehr
zeitaufwändige
Ausführungen.In some vertical multithreading processor designs, vertical multithreading is advantageously implemented by using a fast, e.g. nanosecond, context switch that improves the performance of sequential and parallel processing applications that undergo frequent context switches are. The fast switching of the context or thread, which is in the nanosecond range, is advantageous compared to conventional context switching techniques, which generally run in a time range in the order of microseconds to milliseconds, which are several orders of magnitude slower than the context switching described here. The fast context switching in the nanosecond range is threaded by the ability to freeze the pipeline and by forwarding multiple data threads through a multiple Structure achieved, which simultaneously stores data from multiple threads, for example by using multiple bit flip-flops. Data from an active thread updates the stored data, while data in inactive threads remains frozen. Switching is done by switching the thread pathways between the states where the data is updated and the states where the data remains frozen. In contrast, traditional context switching requires flushing the entire pipeline and storing data from a first thread's register files in memory and restoring a second thread's data from memory in the register files. These are all very time-consuming tasks.
In manchen Anwendungen wird der Kontext typischerweise
als Reaktion auf die Interrupts umgeschalten, wobei Hardware- und
Software-Interrupts enthalten sind, wobei dies sowohl intern als
auch extern eines Prozessors geschieht. Anwendungen zur Berechnung,
welche häufigen
Kontext-Umschaltungen unterliegen, enthalten Disk-Server, Network-Server,
Web-Server, Telekommunikations-Anwendungen und dergleichen.In some applications, the context is typical
switched in response to the interrupts, hardware and
Software interrupts are included, both internally and
also happens externally of a processor. Calculation applications,
which are common
Context switches are subject to include disk servers, network servers,
Web servers, telecommunications applications and the like.
In einem beispielhaften System ist
der schnelle im Nanosekundenbereich liegende Kontext-Umschalter
in Hardware implementiert, wobei er mit Vorteil einen Überhang
von Software während dem
Abspeichern und Wiederherstellen des Prozessorzustandes eliminiert.
Bezüglich 6 stellt ein schematisches
Blockdiagramm eine Thread-Umschaltlogik 610 dar, welche
ein Thread-Identifikationssignal (TID) erzeugt, welches einen aktiven Thread
unter einer Vielzahl von Threads identifiziert.In an exemplary system, the fast context switch, which is in the nanosecond range, is implemented in hardware, advantageously eliminating an overhang of software during the saving and restoring of the processor state. In terms of 6 Figure 4 shows a schematic block diagram of thread switching logic 610 that generates a thread identification signal (TID) that identifies an active thread among a plurality of threads.
Ein Prozessor enthält die Thread-Umschaltlogik 610,
um eine sehr schnelle Ausnahmeverarbeitungsfunktion zu erreichen,
während
er nicht-gethreadete Programme ausführt, indem er einen Typ einer
multi-gethreadeten Funktion als Reaktion auf die Ausnahmebedingungen
aufruft. Während
der Bearbeitung der multi-gethreadeten Bedingungen oder während der
Ausführung
der nicht-gethreadeten Programme durchläuft der Prozessor während der
Ausführung
die multiplen Maschinenzustände.
Die sehr schnelle Ausführungs-Behandlungs-Logik enthält eine
Verbindung einer Ausnahmesignalleitung zu der Thread-Auswahl-Logik,
welche ein Ausnahmesignal oder eine Falle enthält, um einen Umschalter in
den Thread- und Maschinenzustand zu bringen. Der Umschalter im Thread-
und Maschinenzustand bewirkt, dass der Prozessor sofort in die Ausnahmeverarbeitungsroutine
eintritt und diese wieder verlässt,
ohne typischerweise das Betriebssystem oder eine Software-Abarbeitung
und ohne die inhärente
Zeitstrafe der Betriebssystems-Software aufzurufen, welche die Register
abspeichert und wiederherstellt. Die Verbindung der Ausführungsleitung
direkt zu der Thread-Auswahl-Logik
bewirkt mit Vorteil eine Ausnahmebedingung, um einen Kontext oder
einen Thread-Umschalter
aufzurufen, was die Software- oder Systemüberhangsstrafe bemerkenswert
reduziert.A processor contains the thread switching logic 610 to achieve a very fast exception handling function while executing non-threaded programs by calling a type of multi-threaded function in response to the exceptions. During the processing of the multi-threaded conditions or during the execution of the non-threaded programs, the processor runs through the multiple machine states during execution. The very fast execution handling logic includes a connection of an exception signal line to the thread selection logic, which contains an exception signal or a trap to bring a toggle into the thread and machine state. The toggle switch in the thread and machine state causes the processor to immediately enter and exit the exception processing routine without typically calling the operating system or software processing and without the inherent time penalty of the operating system software that stores and restores the registers. The connection of the execution line directly to the thread selection logic advantageously causes an exception to call a context or a thread switch, which remarkably reduces the software or system overhead penalty.
Der Gebrauch der multi-gethreadeten
Multi-Prozessor-Konfiguration in Kombination mit der Thread-Umschaltlogik 610 und
dem Einsatz von verschiedenen Compiler-Techniken beschleunigt die Ausführung von
sequenziellen Programmen. Zum Beispiel kann ein Compiler optimiert
werden, dass er automatisch spekulative parallele Threads in sequenziellen,
nicht-numerischen Programmen erzeugt. Der Compiler kann auch dahingehend
optimiert werden, dass er die Ladeinstruktionen spekulativ vor Speicherinstruktionen
verschiebt und die Lade- und Speicherinstruktionen in getrennten
parallelen Threads ausführt.The use of the multi-threaded multi-processor configuration in combination with the thread switching logic 610 and the use of various compiler techniques speeds up the execution of sequential programs. For example, a compiler can be optimized to automatically create speculative parallel threads in sequential, non-numeric programs. The compiler can also be optimized to speculatively move the load instructions ahead of store instructions and to execute the load and store instructions in separate parallel threads.
In einem anderen Beispiel kann der
Compiler so gesteuert werden, dass er spekulative parallele Threads
(Epochen) bei Schleifendurchläufen
mit spekulativer Ausführung
startet, in welchen die Branch-Bedingungen vorhergesagt werden.
Bei einer unsicheren Spekulation kann der Compiler die Ausführung steuern,
um eine Vielzahl von Threads auszuführen, um alle möglichen
Branch-Bedingungen zu behandeln und um die Ergebnisse von dem Thread
der richtigen Branch auszuwählen.
In manchen Prozessor-Implementierungen werden zwei zusätzliche
Bits den Leitungen des L1-Datencaches hinzugefügt, um eine Angabe abzuspeichern,
ob Daten in der Leitung spekulativ geladen oder spekulativ abgespeichert
sind, so dass nicht-spekulative Ergebnisse schnell ausgeschieden
werden.In another example, the
Compiler can be controlled so that it has speculative parallel threads
(Epochs) when running through loops
with speculative execution
starts in which the branch conditions are predicted.
If the speculation is uncertain, the compiler can control execution,
to run a variety of threads, all possible
Handle branch conditions and get the results from the thread
choose the right branch.
In some processor implementations there are two additional ones
Bits added to the lines of the L1 data cache to store an indication,
whether data in the line is speculatively loaded or stored speculatively
are, so non-speculative results are quickly eliminated
become.
Sequenzielle Programme werden auch
effizienter durch die Erweiterung eines Invalidations-basierten
Cache-Kohärenz-Protokolls,
um die Epochenzahlen einer Speicher-Snoop-Trefferbedingung mit einer spekulativ
geladenen Cache-Leitung zu vergleichen.Sequential programs are also
more efficient by expanding an invalidation-based
Cache coherency protocol,
the epoch numbers of a memory snoop hit condition with a speculative
compare loaded cache line.
Die schnelle im Nanosekundenbereich
liegende Kontext-Umschaltung arbeitet in Verbindung mit der Thread-Umschaltlogik,
wie zum Beispiel das pulsbasierte Hochgeschwindigkeits-Flip-Flop 400, um
die Geschwindigkeit des Umschaltens des Threads zu verbessern. Das
pulsbasierte Hochgeschwindigkeits-Flip-Flop 400 ermöglicht das
virtuelle sofortige Umschalten zwischen den Threads, dem Abspeichern
des Maschinenzustandes eines blockierten Threads, und dem Wiederherstellen
eines Maschinenzustandes eines aktivierten Threads. Die schnelle
im Nanosekundenbereich liegende Kontext-Umschaltung steuert schnell
durch das pulsbasierte Hochgeschwindigkeits-Flip-Flop 400,
welcher Thread-aktiviert ist. Die Thread-Umschaltlogik 610 empfängt eine
Vielzahl von Eingabesignalen, die einen Kontext-Umschalter und einen Thread-Umschalter
aufrufen. In einem beispielhaften Prozessor enthal ten die Eingabekontakte
der Thread-Umschaltlogik 610 einen L1 Lade_Fehleranschluss,
einen L1_Instruktions Fehleranschluss, einen Instruktions_Puffer_Leeranschluss,
einen Thread_Prioritätsanschluss,
einen MT_Modusanschluss, einen externen_Interrupt-Anschluss und
einen internen_Interrupt-Anschluss. Die Thread-Umschaltlogik 610 erzeugt
auf der Basis von Signalen der Eingabeanschlüsse ein Thread-Identifikationssignal
(TID). Die Thread-Umschaltlogik 610 erzeugt
das TID-Signal mit einer Thread-Umschaltverzögerung oder einem Überhang
eines Prozessor-Zyklusses.The fast context switching in the nanosecond range works in conjunction with the thread switching logic, such as the pulse-based high-speed flip-flop 400 to improve the speed of switching the thread. The pulse-based high-speed flip-flop 400 enables virtual immediate switching between threads, saving the machine status of a blocked thread, and restoring a machine status of an activated thread. The fast context switching in the nanosecond range controls quickly through the pulse-based high-speed flip-flop 400 which thread is activated. The thread switching logic 610 receives a variety of input signals that invoke a context switch and a thread switch. In an exemplary processor, the input contacts include the thread switch logic 610 an L1 load_error connection, an L1_instruction error connection, a Instruction buffer empty port, a thread priority port, an MT mode port, an external interrupt port and an internal interrupt port. The thread switching logic 610 generates a thread identification signal (TID) based on signals from the input ports. The thread switching logic 610 generates the TID signal with a thread switchover delay or an overhang of a processor cycle.
Andere Prozessoren können andere
Signale enthalten, welche ein Thread-Umschaltsignal (TID) erzeugen. Zum Beispiel
können
manche Prozessoren so konfiguriert werden, dass sie Threads bei
einem L2-Cache-Fehltreffer umschalten.Other processors can do other things
Contain signals that generate a thread switch signal (TID). For example
can
some processors can be configured to thread on
toggle an L2 cache miss.
Die Thread-Umschaltlogik 610 erzeugt
Signale, um es dem Prozessor zu ermöglichen, den Kontext auf einen
anderen Thread umzuschalten, wobei dies als Reaktion auf einen L1-Cache-Lade-Fehltreffer
geschieht, welche einen Impuls auf den L1 Lade Fehltrefferanschluss
abgibt und als Reaktion auf einen L1-Cache-Lade-Fehltreffer, welcher einen
Impuls auf den L1_Instruktions Fehltrefferanschluss abgibt. Die
Thread-Umschaltlogik 610 erzeugt auch Signale, die es dem
Prozessor erlauben, den Kontext auf einen anderen Thread umzuschalten,
wenn ein Instruktionspuffer leer ist und um ein Signal für den Instruktions_Puffer_Leeranschluss
zu erzeugen. Die Thread-Umschaltlogik 610 schaltet auch
den Kontext als Reaktion auf externe und interne Interrupts um,
welche einen Impuls auf den externen_Interruptanschluss und den internen_Interruptanschluss
jeweils abgeben.The thread switching logic 610 generates signals to enable the processor to switch the context to another thread in response to an L1 cache load miss, which pulses the L1 load miss port and in response to an L1 cache -Load miss which gives a pulse to the L1_instruction miss port. The thread switching logic 610 also generates signals that allow the processor to switch the context to another thread when an instruction buffer is empty and to generate a signal for the instruction_ buffer_ empty port. The thread switching logic 610 also toggles the context in response to external and internal interrupts, which emit a pulse to the external_interrupt connector and the internal_interrupt connector, respectively.
Die Thread-Umschaltlogik 610 erlaubt über die
Signale zu dem Thread_Prioritätsanschluss
die Steuerung der Thread-Auswahl auf der Basis der Priorität eines
besonderen Threads. Die Thread-Umschaltlogik 610 wird typischerweise
als ein Steuerprozessor, ein Mikrocontroller, eine Mikrocode-Steuerlogik,
eine logische Schaltung oder dergleichen implementiert, wobei alle
in der Elektronik wohlbekannt sind. Entsprechend kann ein schnelles
Umschalten des Threads beim Auftreten eines L1-Cache-Fehltreffers
ausgewählt
werden.The thread switching logic 610 allows control of thread selection based on the priority of a particular thread via the signals to the thread_priority connector. The thread switching logic 610 is typically implemented as a control processor, microcontroller, microcode control logic, logic circuit, or the like, all of which are well known in electronics. Accordingly, rapid thread switching can be selected when an L1 cache miss occurs.
In anderen Anwendungen kann auf der
Basis, welcher Prozess oder Kontext am meisten beschäftigt ist,
ausgewählt
werden welcher Thread reserviert wird. Bei diesen Anwendungen implementiert die
Thread-Umschaltlogik 610 ein Thread-Reservierungssystem
oder ein Thread-Verriegelungssystem, in welchem ein Thread-Pfadweg
für den
Einsatz durch einen ausgewählten
Thread reserviert ist. Die Thread-Auswahllogik 610 kann
einen besonderen Thread auswählen,
der im Vergleich zu anderen Threads mit Priorität auszuführen ist. Ein Thread mit hoher
Priorität
kann mit einem Betrieb mit strikten Zeitvorgaben verbunden werden,
oder mit einem Betrieb, der im Vergleich zu anderen Threads häufig und überwiegend
ausgeführt
wird. Die Thread-Umschaltlogik 610 steuert den Thread-Umschaltbetrieb, so
dass ein besonderer Hardware-Thread für den Gebrauch durch den ausgewählten Thread
reserviert wird.In other applications, based on which process or context is most busy, which thread is reserved can be selected. Thread switching logic is implemented in these applications 610 a thread reservation system or a thread locking system in which a thread pathway is reserved for use by a selected thread. The thread selection logic 610 can select a particular thread to run with priority over other threads. A high priority thread can be associated with a strictly timed operation, or with an operation that is frequent and predominant compared to other threads. The thread switching logic 610 controls the thread switching operation so that a special hardware thread is reserved for use by the selected thread.
In einem Beispiel eines Prioritätsbetriebes enthält ein JAVATM-Server typischerweise einen Masterprozess
und eine Vielzahl von Slaveprozessen. Die Thread-Umschaltlogik 610 reserviert
einen Hardware-Thread für
den Masterprozess, der bestimmt, welchem Slaveprozess es erlaubt
wird, jederzeit ausgeführt
zu werden. Der Masterprozess wird deshalb als ein reservierter Thread
ausgewählt,
der einen bestimmten reservierten Hardware-Thread reserviert und
folglich in dem reservierten Hardware-Thread verriegelt ist. Der
Masterprozess führt
die Ausführung
in dem reservierten Hardware-Thread durch, aber ordnet nicht-reservierte
Hardware-Threads unter der Vielzahl der Slave-Threads zu.In one example of a priority operation, a JAVA ™ server typically contains one master process and a large number of slave processes. The thread switching logic 610 reserves a hardware thread for the master process that determines which slave process is allowed to run at any time. The master process is therefore selected as a reserved thread, which reserves a specific reserved hardware thread and is therefore locked in the reserved hardware thread. The master process executes on the reserved hardware thread, but allocates non-reserved hardware threads among the plurality of slave threads.
In anderen Anwendungen kann die Thread-Umschaltlogik 610 so
konfiguriert sein, dass sie native Threads in einem Betriebssystem
unterstützt,
zum Beispiel Solaris-native Threads können in Java-Anwendungen unterstützt werden.In other applications, the thread switching logic 610 Configured to support native threads in an operating system, for example Solaris native threads can be supported in Java applications.
Die Thread-Umschaltlogik 610 enthält einen MT_Modusanschluss,
welcher Multithreading-Modussignale zur Verfügung stellt, um besondere Threads
für die
Multiprozessor-Ausführung auszuwählen.The thread switching logic 610 includes an MT_mode connector that provides multithreading mode signals to select special threads for multiprocessor execution.
Die Thread-Umschaltlogik 610 unterstützt eine
schnelle Thread-Umschaltung mit einer sehr kleinen Zeitverzögerung,
zum Beispiel drei Zyklen oder weniger. In Multithreading-Systemen und Verfahrensausführungsbeispielen
führt ein
Prozessor eine schnelle Thread-Umschaltung
als Reaktion auf eine L1-Cache-Fehltrefferblockierung durch.The thread switching logic 610 supports fast thread switching with a very small time delay, for example three cycles or less. In multithreading systems and method embodiments, a processor performs fast thread switching in response to an L1 cache miss lock.
Bei anderen Implementierungen implementiert
die Thread-Umschaltlogik 610 eine oder mehrere Thread-Umschaltverfahren.
Ein erster Thread-Umschaltbetrieb ist sich der Thread-Umschaltung
bei allen N Zyklen, in welchen die einzelnen Flip-Flops lokal eine
Thread-Umschaltung bestimmen, ohne eine Blockierung anzugeben, "bewusst".
Diese bewusste Technik, die typischerweise implementiert wird, indem
ein einzelner Zähler
zum Zählen
der Zyklen zwischen den Umschaltungen benutzt wird, vermeidet den
Gebrauch einer zusätzlichen
globalen Verbindung, wie zum Beispiel ein Draht oder Metall, zwischen
den Threads zur Thread-Auswahl.In other implementations, thread switching logic implements 610 one or more thread switching methods. A first thread switching operation is "aware" of the thread switching at all N cycles, in which the individual flip-flops locally determine a thread switching without specifying a blocking. This deliberate technique, which is typically implemented using a single counter to count the cycles between switches, avoids the use of an additional global connection, such as a wire or metal, between the threads for thread selection.
Ein zweiter Thread-Umschaltbetrieb
ist eine "semi-bewusste" Thread-Umschaltung für die Benutzung mit einem Lade-Benutzungsblockierungs-
oder "Pipeline-Blockierungs"- Signal.
Das Pipeline-Blockierungssignal hat zwei Aufgaben, erstens als eine Angabe
einer Pipeline-Blockierung und zweitens als ein Thread-Auswahlsignal
zwischen den Threads, so dass wieder der Gebrauch einer zusätzlichen
globalen Verbindung zwischen den Threads zur Thread-Auswahl vermieden
wird. Eine geeignete Implementierung der semi-bewussten Thread-Umschalttechnik
benutzt eine Verbindung mit einem Lade-/Speichereinheit-globalen
Blockierungssignal (lsu_stall_e) in UltraSPARC-I und UltraSPARC-II-Prozessoren.A second thread switch operation is a "semi-aware" thread switch for use with a load-use block or "pipeline block" signal. The pipeline block signal has two functions, first as an indication of pipeline block and second as a thread selection signal between the threads, so that again the use of an additional global connection between the threads for thread selection is avoided. A suitable implementation of the semi-conscious thread switching technique uses a connection with a La de- / storage unit global blocking signal (lsu_stall_e) in UltraSPARC-I and UltraSPARC-II processors.
Ein dritter Thread-Umschaltbetrieb
ist eine "intelligente globale Zeitplan"-Thread-Umschaltung, in welcher eine Thread-Umschaltentscheidung
wahlweise auf der Basis eines oder mehrerer Signale programmiert
ist. Bei einem Beispiel benutzt ein intelligenter globaler Zeitplan
Signale, wie zum Beispiel: (1) ein L1-Datencache-Fehltreffer-Blockierungssignal,
(2) ein L1-Lade-Fehltreffersignal (3), ein Instruktionspuffer-Leersignal,
(4) ein Befehlsschlangen-Leersignal,
(5) ein L2-Cache-Fehltreffersignal, (6) ein Thread-Prioritätssignal,
(7) ein Thread-Zeitgebersignal,
(8) ein Interruptsignal oder andere Quellen zur Triggerung. In manchen
Ausführungsbeispielen wird
das Thread-Auswahlsignal so schnell wie möglich ausgesendet, was ähnlich zu
einer Taktbaumverteilung ist. In manchen Systemen leitet ein Prozessor ein
Thread-Auswahlsignal ab, welches an die Flip-Flops angelegt wird,
indem ein Scanfreigabesignal (SE) eines scanbaren Flip-Flops überlastet
wird.A third thread switching operation
is an "intelligent global schedule" thread switch in which a thread switch decision
optionally programmed on the basis of one or more signals
is. In one example uses an intelligent global schedule
Signals such as: (1) an L1 data cache miss lock signal,
(2) an L1 load miss signal (3), an instruction buffer empty signal,
(4) an instruction queue blank,
(5) an L2 cache miss signal, (6) a thread priority signal,
(7) a thread timer signal,
(8) an interrupt signal or other sources for triggering. In some
Embodiments will
the thread selection signal is sent out as soon as possible, which is similar to
a clock tree distribution. A processor initiates in some systems
Thread selection signal, which is applied to the flip-flops,
by overloading a scan enable signal (SE) of a scannable flip-flop
becomes.
Verschiedene Implementierungen von
Prozessoren enthalten eine Thread-Umschaltlogik 610, die einen
Cache in einem Prozessor in eine Vielzahl von N Cache-Teilen aufteilt.
Bezüglich 7A zeigt ein schematisches
Blockdiagramm ein Beispiel eines Caches 700, der in einen
ersten aufgeteilten Cache-Abschnitt 710 und einen zweiten
aufgeteilten Cache-Abschnitt 712 aufgeteilt wird, wobei
jeder Abschnitt eine Vielzahl von Speicherbereichen enthält. In einem
Beispiel teilen der erste aufgeteilte Cache-Abschnitt 710 und
der zweite aufgeteilte Cache-Abschnitt 712 jeweils mit
einer Kapazität
von 8 kB einen 16 kB direct-mapped-32-Byte-Line-Cache auf. Obwohl
das erklärende
Beispiel den Cache 700 zeigt, in dem dieser in zwei gleich
große
Abschnitte aufgeteilt ist, können
andere Beispiele einen Cache in jede beliebige Anzahl von Abschnitten
aufteilen. Die Cache-Abschnitte können gleich oder unterschiedlich
groß sein.
Bezüglich 7B zeigt ein Diagramm ein
Beispiel einer Adressierungstechnik für den aufgeteilten Cache 700.
Ein 64-Bit-virtueller Adressspeicher 720 enthält ein Cache-virtuelles Adressmarkierungs-Bitfeld 722 mit
virtuellen Adressbits [63 : 13], ein Thread-ID(TID)- und Index-Bitfeld 724 mit
Index-Bits [12 : 5] und ein Byte-Offset-Bitfeld 726 mit
virtuellen Adressbits [4 : 0]. Die Index-Bitfelder 724 teilen
den Cache in zwei Thread-Abschnitte, nämlich den ersten thread-aufgeteilten
Cache-Abschnitt 710 und den zweiten Thread-aufgeteilten
Cache-Abschnitt 712 auf.Various implementations of processors include thread switching logic 610 that divides a cache in a processor into a plurality of N cache parts. In terms of 7A shows a schematic block diagram of an example of a cache 700 which is divided into a first cache section 710 and a second split cache section 712 is divided, each section containing a plurality of memory areas. In one example, the first split cache section 710 and the second split cache section 712 each with a capacity of 8 kB a 16 kB direct-mapped 32-byte line cache. Although the explanatory example uses the cache 700 shows that it is divided into two equal sections, other examples can split a cache into any number of sections. The cache sections can be the same or different sizes. In terms of 7B Figure 3 shows a diagram of an example of an addressing technique for the split cache 700 , A 64-bit virtual address memory 720 contains a cache virtual address mark bit field 722 with virtual address bits [63: 13], a thread ID (TID) and index bit field 724 with index bits [12: 5] and a byte offset bit field 726 with virtual address bits [4: 0]. The index bit fields 724 divide the cache into two thread sections, namely the first thread-split cache section 710 and the second thread split cache section 712 on.
Die Cache-Aufteilung wird wahlweise
in einem einzelnen Cache oder einer Vielzahl von Caches angewandt,
die L1-Caches, L2-Caches, externe Caches und dergleichen enthalten.
Die Cache-Aufteilung vermeidet eine Interferenz, "Übersprechen" oder
"Verunreinigung" zwischen den Threads. Eine Technik zur Cache-Aufteilung
benutzt eine Logik zum Abspeichern und zum Mitteilen von Thread-Identifizierungs-Bits
(TID). Der Cache nutzt eine Cache-Indizierungslogik. Zum Beispiel können die
TID-Bits beim Bit mit der höchsten
Wertigkeit des Cache-Indexes eingefügt werden. Das gemeinsame Benutzen eines
L2-Caches unter den Threads wird einfach implementiert, da der L2-Cache
physikalisch indiziert ist.The cache division is optional
applied in a single cache or a multitude of caches,
which include L1 caches, L2 caches, external caches and the like.
The cache division avoids interference, "crosstalk" or
"Contamination" between threads. A cache splitting technique
uses logic to store and communicate thread identification bits
(TID). The cache uses cache indexing logic. For example, the
TID bits at the bit with the highest
Value of the cache index are inserted. Sharing one
L2 caches among the threads is implemented simply because of the L2 cache
is physically indexed.
Verschiedene Prozessor-Implementierungen
enthalten eine Anti-Aliasing-Logik, die in 8 dargestellt ist, die mit einem Cache 810,
wie zum Beispiel einem L1-Cache und L2-Cache oder anderen verbunden ist. Zum
Beispiel kann ein Prozessor eine Anti-Aliasing-Logik enthalten,
die mit einem L1-Cache verbunden ist, so dass der L1-Cache über das Anti-Aliasing gemeinsam
von den Threads benutzt wird. In einem erklärenden Beispiel ist der Cache
ein 16 kB direct-mapped-virtuell-indizierter physikalisch markierter
(VIPT) Cache 810, welcher von den Threads gemeinsam benutzt
wird. Der Cache 810 wird unter Benutzung eines 64-Bit-virtuellen
Adressspeichers 820, welcher ein Cache-virtuelles Adress-Markierungsbitfeld 822,
einen Cache-Index 812 und ein Byte-Offset-Bitfeld 826 enthält, adressiert.
Der Cache-Index 812 ist so konfiguriert, dass er eine Thread-ID
(TID) 823 und ein Index-Bitfeld 824 enthält.Various processor implementations incorporate anti-aliasing logic, which is used in 8th is shown with a cache 810 , such as an L1 cache and L2 cache or others. For example, a processor may include anti-aliasing logic associated with an L1 cache so that the L1 cache is shared by the threads through anti-aliasing. In one explanatory example, the cache is a 16 kB direct-mapped-virtually-indexed physically marked (VIPT) cache 810 which is shared by the threads. The cache 810 is using a 64-bit virtual address memory 820 which is a cache virtual address tag bit field 822 , a cache index 812 and a byte offset bit field 826 contains, addressed. The cache index 812 is configured to have a thread ID (TID) 823 and an index bit field 824 contains.
Die Anti-Aliasing-Logik speichert
die Daten von zwei unterschiedlichen Threads, welche sich auf zwei
unterschiedlich indizierte Einträge
n und n + 256 beziehen, auf dieselbe physikalische Adresse (PA) ab,
die als PA = B dargestellt ist. Die Anti-Aliasing-Logik arbeitet
während
einer Abspeicherung auf den Cache-Speicher 810 durch das
Vergleichen der physikalischen Adresse an den zwei indizierten Einträgen. Wenn
die physikalischen Adressen übereinstimmen,
dann wird der duplizierte Eintrag entweder für ungültig erklärt oder auf den neuesten Stand
gebracht. Die Anti-Aliasing-Logik vermeidet Probleme, welche vom
multivirtuellen Adress-Mapping auf eine physikalische Adresse resultieren.
Die Anti-Aliasing-Logik
erklärt
wahlweise die duplizierten L1-Cache-Einträge für ungültig oder bringt diese auf
den neuesten Stand.The anti-aliasing logic stores the data from two different threads, which relate to two differently indexed entries n and n + 256, to the same physical address (PA), which is shown as PA = B. The anti-aliasing logic works while it is being saved to the cache memory 810 by comparing the physical address at the two indexed entries. If the physical addresses match, the duplicated entry is either declared invalid or updated. The anti-aliasing logic avoids problems that result from multivirtual address mapping to a physical address. The anti-aliasing logic either declares the duplicated L1 cache entries invalid or updates them.
Verschiedene Prozessor-Implementierungen
enthalten eine native Thread-Logik, welche mit der Thread-Umschaltlogik 610 und
der Anti-Aliasing-Logik verbunden ist, welche Leichtgewichtsprozesse
und native Threads unterstützt.
Die Logikunterstützungs-nativen Threads
und die Leichtgewichtsprozesse enthalten eine Logik, die das Thread-ID
markieren und die Cache-Aufteilung außer Kraft setzen, da die Leichtgewichtsprozesse
und die nativen Threads den gemeinsamen virtuellen Adressraum teilen.
Ein Leichtgewichtsprozess ist ein vereinfachter minimaler Kontextprozess
oder Thread, der typischerweise entworfen wurde, um effizient Kernel-Funktionen
auszuführen.
Der Leichtgewichtsprozess hat sehr wenig Kontext, und somit kann
die Ausführung
einfach und effektiv ein- und ausgeschalten werden. Der Leichtgewichtsprozess führt folglich
seine Aufgaben effizient ohne Thread-ID-Markierung und Cache-Aufteilung durch. Die
Thread-Umschaltlogik 610 beherbergt Leichtgewichtsprozesse,
indem die Thread-ID-Markierung und die Cache-Aufteilung außer Kraft
gesetzt wird, was mit Vorteil die Zuordnung von Cache und anderen
Ressourcen zu Threads, welche diese Ressourcen nicht nutzen, vermeidet.Different processor implementations include native thread logic, which is related to thread switching logic 610 and is linked to anti-aliasing logic, which supports lightweight processes and native threads. The logic support native threads and the lightweight processes include logic that highlights the thread ID and overrides the cache partitioning because the lightweight processes and native threads share the common virtual address space. A lightweight process is a simplified minimal context process or thread that is typically designed to perform kernel functions efficiently. The light weight process has very little context, so the execution can be switched on and off easily and effectively. The lightweight process therefore performs its tasks efficiently without thread ID marking and cache splitting. The thread switching logic 610 hosts lightweight processes by overriding thread ID marking and cache splitting, which advantageously avoids assigning cache and other resources to threads that do not use those resources.
Bezüglich 9 stellt ein schematisches funktionelles
Blockdiagramm eine Entwurfskonfiguration für einen Einzelchip-Dualprozessor-vertikal-gethreadeten
Prozessor 900 dar, der zur Implementierung verschiedener
Multithreading-Techniken und Systemimplementierungen geeignet ist,
welche die Multithreading-Leistung und Funktion verbessern. Der
Einzelprozessor-vertikal-gethreadete Prozessor 300, der
in 3 dargestellt ist,
führt alleine ein
vertikales Multithreading durch. Im Gegensatz dazu führt der
Einzelchip-Dualprozessorvertikal-gethreadete Prozessor 900 sowohl
ein horizontales Multithreading als auch ein vertikales Multithreading durch.
Der enzelchip-dualprozessor-vertikal-gethreadete Prozessor 900 hat
zwei Prozessoren auf einem einzelnen Chip, der einen ersten vertikal-multigethreadeten
Prozessor 902 und einen zweiten vertikal-multigethreadeten
Prozessor 904 enthält.In terms of 9 FIG. 5 is a schematic functional block diagram of a design configuration for a single chip, dual processor, vertically threaded processor 900 that is suitable for implementing various multithreading techniques and system implementations that improve multithreading performance and functionality. The single processor vertically threaded processor 300 who in 3 is shown performs vertical multithreading alone. In contrast, the single-chip dual processor vertical threaded processor 900 both horizontal multithreading and vertical multithreading through. The enzelchip dual processor vertical threaded processor 900 has two processors on a single chip, which is a first vertical multithreaded processor 902 and a second vertical multithreaded processor 904 contains.
Der erste Multithreading-Prozessor 902 enthält einen
Thread 0-Maschinenzustandsblock 910, der
einen Maschinenzustand aus einem ersten Thread (Thread 0) bildet,
und einen Thread 1-Maschinenzustandsblock 912, der einen
Maschinenzustand aus einem zweiten Thread (Thread 1) bildet, welcher
den Maschinenzustand von Thread 0 wiedergibt. Der Thread-0-Maschinenzustandsblock 910 und
der Thread-1-Maschinenzustandsblock 912 haben
die einzeln integrierte Schaltungslogikstruktur, die einen Hochgeschwindigkeits-Multibit-Flip-Flop-Entwurf
und eine vierdimensionale Registerdatenstrukturen benutzt, und Versorgungsbefehle
von Thread 0 und Thread 1 für
eine gemeinsam benutzte Prozessor-Pipeline 904, welche
vertikales Threading nutzt. Die gemeinsam benutzte Prozessor-Pipeline 914 ist
mit einer dualen Lade-/Speichereinheit verbunden, die eine Thread
0-Lade-/Speichereinheit 916 und eine Thread 1-Lade-/Speichereinheit 918 enthält, die
Lade- und Speicherdatenzugriffe für die Instruktionsthreads
0 und 1 jeweils ausführt.The first multithreading processor 902 contains a thread 0 machine state block 910 which forms a machine state from a first thread (thread 0) and a thread 1 machine state block 912 which forms a machine state from a second thread (thread 1), which reflects the machine state of thread 0. The thread 0 machine state block 910 and the thread 1 machine state block 912 have the single integrated circuit logic structure using a high-speed, multi-bit flip-flop design and four-dimensional register data structures, and thread 0 and thread 1 supply instructions for a shared processor pipeline 904 which uses vertical threading. The shared processor pipeline 914 is connected to a dual load / store unit, which is a Thread 0 load / store unit 916 and a Thread 1 load / store unit 918 contains the load and store data accesses for instruction threads 0 and 1, respectively.
Die gemeinsam benutzte Prozessor-Pipeline 914 und
die duale Lade-/Speichereinheit sind mit einem gemeinsam benutzten
Datencache und einer gemeinsam benutzten Datenspeicher-Verwaltungseinheit
(DMMU) verbunden. Der gemeinsam benutzte Datencache wird benutzt,
um Daten für
Berechnungen von sowohl Thread 0 als auch Thread 1 abzuspeichern.The shared processor pipeline 914 and the dual load / store unit are connected to a shared data cache and a shared data storage management unit (DMMU). The shared data cache is used to store data for both thread 0 and thread 1 calculations.
Der zweite vertikale Multithreading-Prozessor 904 enthält einen
Thread 2-Maschinenzustandsblock 940,
welcher einen Maschinenzustand eines dritten Threads (Thread 2)
und eines Thread 3-Maschinenzustandsblocks 942 bildet,
der einen Maschinenzustand eines vierten Threads (Thread 3) bildet, der
den Maschinenzustand von Thread 2 nachbildet. Der Thread 2-Maschinenzustandsblock 940 und
der Thread 3-Maschinenzustandsblock 942 haben einzeln integrierte
Schaltungslogikstrukturen, welche Hochgeschwindigkeits-Multibit-Flip-Flop-Entwürfe und
vierdimensionale Registerdatenstrukturen nutzen, und Versorgungsbefehle
von Thread 2 und Thread 3 an eine gemeinsam benutzte Prozessor-Pipeline 944,
die vertikales Threading nutzt. Die gemeinsam benutzte Prozessor-Pipeline 944 ist
mit einer dualen Lade-/Speichereinheit verbunden, die eine Thread
2-Lade-/Speichereinheit 946 und eine Thread 3-Lade-/Speichereinheit 948 enthält, die
jeweils Lade- und Speicherdatenzugriffe für die Befehls-Threads 0 bzw.
1 ausführt.The second vertical multithreading processor 904 contains a Thread 2 machine state block 940 having a machine state of a third thread (thread 2) and a thread 3 machine state block 942 forms, which forms a machine state of a fourth thread (thread 3), which simulates the machine state of thread 2. The Thread 2 machine state block 940 and the thread 3 machine state block 942 have individually integrated circuit logic structures that use high-speed multibit flip-flop designs and four-dimensional register data structures, and thread instructions from thread 2 and thread 3 to a shared processor pipeline 944 who uses vertical threading. The shared processor pipeline 944 is connected to a dual load / store unit, which is a Thread 2 load / store unit 946 and a Thread 3 load / store unit 948 contains, which executes load and store data accesses for the command threads 0 and 1 respectively.
Die gemeinsam benutzte Prozessor-Pipeline 944 und
die duale Lade-/Speichereinheit sind mit einem gemeinsam benutzten
Datencache und einer gemeinsam benutzten Datenspeicher-Managementeinheit
(DMMU) verbunden. Der gemeinsam benutzte Datencache wird benutzt,
um Daten für
die Berechnung von sowohl Thread 2 als auch Thread 3 abzuspeichern.The shared processor pipeline 944 and the dual load / store unit are connected to a shared data cache and a shared data storage management unit (DMMU). The shared data cache is used to store data for both thread 2 and thread 3 computation.
Ein Befehlssteuerblock 960 enthält einen
Befehls-Cache (L1), eine Branch-Prediction-Einheit NFRAM und eine Befehlsspeicher-Managementeinheit
(IMMU), von denen alle von den multiplen Threads, Thread 2 und Thread
3, gemeinsam benutzt werden.A command control block 960 contains an instruction cache (L1), a branch prediction unit NFRAM and an instruction memory management unit (IMMU), all of which are shared by the multiple threads, Thread 2 and Thread 3.
Die zwei dualen Lade-/Speichereinheiten sind
auch mit einer externen Cache-Steuereinheit (ECU) 922 verbunden,
die mit einem externen Cache-Bus 924 verbunden ist. Die
externe Cache-Steuereinheit 922 ist auch über eine
Speicherschnittstelleneinheit (MIU) 928 mit einem Ultraportarchitektur-Verbindungs-(UPA)-Bus
926 verbunden. Die externe Cache-Steuereinheit 922 und
die Speicherschnittstelleneinheit (MIU) 928 sind zwischen
den vier Threads, Thread 0, Thread 1, Thread 2 und Thread 3, einheitlich,
um die Funktionen der Cache-Fehltrefferverarbeitung und der Verbindung
mit externen Geräten
durchzuführen,
um in Kombination, über
gemeinsam benutzte Befehlssteuerblöcke 930 und 960 eine
Vielzahl von Execution-Threads dem Thread 0-Maschinenzustandsblock 910,
dem Thread 1-Maschinenzustandsblock 912,
dem Thread 2-Maschinenzustandsblock 940 und dem Thread 3-Maschinenzustandsblock 942 zuzuführen. Die
einheitliche externe Cache-Steuereinheit 922 und die Speicherschnittstelleneinheit
(MIU) 928 enthalten eine Thread-Identifizierungs-(TID)-Markierung um den Thread,
auf den über
den externen Cache-Bus und den UPA-Bus 926 zugegriffen
werden soll, zu spezifizieren und zu identifizieren.The two dual load / store units are also equipped with an external cache control unit (ECU) 922 connected to an external cache bus 924 connected is. The external cache control unit 922 is also via a memory interface unit (MIU) 928 connected to an ultraport architecture connection (UPA) bus 926. The external cache control unit 922 and the memory interface unit (MIU) 928 are common between the four threads, thread 0, thread 1, thread 2 and thread 3, to perform the cache miss processing and connection to external device functions, in combination, via shared command control blocks 930 and 960 a variety of execution threads run the thread 0 machine state block 910 , the Thread 1 machine state block 912 , the Thread 2 machine state block 940 and the Thread 3 machine state block 942 supply. The unified external cache control unit 922 and the memory interface unit (MIU) 928 include a thread identification (TID) tag around the thread, over the external cache bus, and the UPA bus 926 to be accessed, specified and identified.
Die einheitliche externe Cache-Steuereinheit 922 und
die Speicherschnittstelleneinheit (MIU) 928 führen die
Verarbeitung von Cache-Fehltreffern und die Verbindung mit externen
Geräten
durch. Die Verarbeitung eines Fehltreffers für einen Thread (eine virtuelle
CPU) findet dann statt, wenn der Thread nicht aktiv ist. Zusätzlich wird
die Multiverarbeitung vereinfacht, wenn ein Multithread-Prozessor
in der Art und Weise eines Einzelprozessors mit einem externen Gerät arbeitet.
Deshalb werden in manchen Prozessoren die einheitliche externe Cache-Steuereinheit 922 und
die Speicherschnittstelleneinheit (MIU) 928 als Strukturen
gemeinsam mit logischen Verbesserungen benutzt, um die multiplen
Threads zu unterstützen,
die aber nicht die Flip-Flops nutzen, um die ECU- und MIU-Funktion
für jeden
Thread zu duplizieren.The unified external cache control unit 922 and the memory interface unit (MIU) 928 perform cache miss processing and connect to external devices. Processing a miss for a thread (a virtual CPU) takes place when the thread is not active. In addition, multi-processing is simplified if a multi-threaded processor works in the manner of a single processor with an external device. Therefore, in some processors the unified external cache control unit 922 and the memory interface unit (MIU) 928 used as structures along with logical improvements to support the multiple threads, but which do not use the flip-flops to duplicate the ECU and MIU functions for each thread.
Die externen Cache-Bus 924 Schnittstellen und
die UPA-Bus 926 Schnittstelle werden gemeinsam zwischen
den Threads unter Benutzung eines Einzelanschluss-Identifizierers
benutzt.The external cache bus 924 Interfaces and the UPA bus 926 Interfaces are shared between the threads using a single port identifier.
Die externe Cache-Steuereinheit 922 verwaltet
die Befehls-Cache-(L1) und Datencache-Fehltreffer in sowohl dem
ersten vertikalen Multithreading-Prozessor 902 als auch
dem zweiten vertikalen Multithreading-Prozessor 904 und
erlaubt pro Zyklus bis zu einem Zugriff auf den externen Cache.
Die externe Cache-Steuereinheit 922 unterstützt den DMA-Zugriff,
welcher einen Treffer beim externen Cache erzielte, und hält die Datenkohärenz zwischen dem
externen Cache und dem Hauptspeicher (nicht dargestellt) aufrecht.
Die Speicherschnittstelleneinheit (MIU) 928 steuert die
Transaktionen zu dem UPA-Bus 926.The external cache control unit 922 manages the instruction cache (L1) and data cache misses in both the first vertical multithreading processor 902 as well as the second vertical multithreading processor 904 and allows up to one access to the external cache per cycle. The external cache control unit 922 supports DMA access that hit the external cache and maintains data coherency between the external cache and main memory (not shown). The memory interface unit (MIU) 928 controls the transactions to the UPA bus 926 ,
Der einzelchip-dualprozessor-vertikal-gethreadete
Prozessor 900 enthält
auch einen On-Chip-L2-Cache-Markierungs-RAM 938, um einen externen
Zweiwege-L2-Cache zu unterstützen.The single-chip dual processor vertical threaded processor 900 also includes on-chip L2 cache tag RAM 938 to support an external two-way L2 cache.
Der einzelchip-dualprozessor-vertikal-
gethreadete Prozessor 900 reduziert die verschwendete Zykluszeit,
welche vom Stalling und Leerlaufen resultiert, und erhöht das Verhältnis an
Ausführungszeit, indem
er sowohl das vertikale Multithreading als auch das horizontale
Multithreading unterstützt
und implementiert. Das vertikale Multithreading erlaubt ein Überlappen
oder "Verstecken" von Cache-Fehltreffer-Wartezeiten. Beim vertikalen
Multithreading teilen sich die multiplen Hardware-Threads dieselbe
Prozessor-Pipeline. Ein Hard ware-Thread ist typischerweise ein Prozess,
ein Leichtgewichtsprozess, ein nativer Thread oder dergleichen in
einem Betriebssystem, welches Multithreading unterstützt, wie
zum Beispiel ein Solaris UNIX-Betriebssystem. Horizontales Multithreading
wird erreicht, indem eine Vielzahl von Pipelines benutzt wird und
die Parallelität
innerhalb der Prozessorschaltungsstruktur erhöht wird. Der einzelchip-dualprozessor-vertikal-gethreadete Prozessor 900 weist
das vertikale Multithreading innerhalb eines einzelnen integrierten
Schaltungsdies auf, das einen Einzel-Chip-Prozessor bildet. Für eine weitere
Erhöhung
der Systemparallelität
nutzt der einzelchip-dualprozessor-vertikal-gethreadete Prozessor 900 das
horizontale Multithreading, welches Multiprozessorenkerne nutzt,
die in einem einzigen Die gebildet werden. Fortschritte beim On-Chip-Multiprozessor-Horizontal-Threading
werden erreicht, sowie die Prozessorkerngrößen durch den technologischen
Fortschritt reduziert werden.The single-chip dual processor vertical threaded processor 900 reduces the wasted cycle time resulting from stalling and idling and increases the ratio of execution time by supporting and implementing both vertical multithreading and horizontal multithreading. Vertical multithreading allows cache miss hit waiting times to overlap or "hide". In vertical multithreading, the multiple hardware threads share the same processor pipeline. A hardware thread is typically a process, a lightweight process, a native thread, or the like in an operating system that supports multithreading, such as a Solaris UNIX operating system. Horizontal multithreading is accomplished using a variety of pipelines and increasing parallelism within the processor circuit structure. The single-chip dual processor vertical threaded processor 900 has vertical multithreading within a single integrated circuit die that forms a single chip processor. For a further increase in system parallelism, the single-chip dual processor vertical threaded processor uses 900 horizontal multithreading, which uses multiprocessor cores that are formed in a single die. Advances in on-chip multiprocessor horizontal threading are achieved, and processor core sizes are reduced by technological progress.
Der beispielhafte Prozessor 900 und
andere multi-gethreadeten Prozessoren, die hier beschrieben werden,
benutzten Thread-Level-Parallelitäten und arbeiten mit multiunabhängigen Threads,
erreichen dabei möglichst
einen multiplikativen Leistungsfaktor eines Prozessors mit denselben
Ressourcen und derselben Taktrate, benutzen dabei aber traditionelle
Non-Thread-Parallelitäten.The exemplary processor 900 and other multi-threaded processors described here use thread-level parallelism and work with multi-independent threads, thereby achieving a multiplicative power factor of a processor with the same resources and the same clock rate, but using traditional non-thread parallelism.
Die Thread-Level-Parallelität ist besonders nützlich für JavaTM-Anwendungen, von denen bekannt sind, dass
sie Multi-Execution-Threads haben. JavaTM-Verfahren,
die "Unterbrechen", "Fortsetzen", "Schlafen" und dergleichen enthalten,
enthalten eine wirksame Unterstützung
für den
gethreadeten Programmcode. Zusätzlich
sind JavaTM-Klassenbibliotheken Thread-sicher,
um Parallelität
zu fördern.
(JavaTM, Sun, Sun-Microsystems und das Sun
Logo sind Marken oder registrierte Marken von Sun Microsystems,
Inc. in den Vereinigten Staaten und anderen Ländern. Alle SPARC-Marken, einschließlich UltraSPARC
I und UltraSPARC II, werden unter Lizenz benutzt und sind Marken
von SPARC International, Inc. in den Vereinigten Staaten und anderen
Ländern. Produkte,
welche die SPARC-Marke aufweisen, basieren auf einer Architektur,
die von Sun Microsystems, Inc. entwickelt worden ist.) Darüber hinaus
unterstützt
das Thread-Modell des multi-gethreadeten Prozessors 900 und
anderer beschriebener multi-gethreadeter Prozessoren einen dynamischen
Compiler, der als ein Thread läuft,
während
ein zweiter Thread durch die aktuelle Anwendung benutzt wird. In
dem beispielhaften System führt
der Compiler eine Optimierung auf der Basis der "on-the-fly"zurückgeführten Profilinformation
durch, während
er dynamisch den Ausführungscode
modifiziert, um die Ausführung
bei jedem folgenden Durchlauf zu verbessern. Zum Beispiel kann ein
"garbage collector" als ein erster Thread ausgeführt werden, der Objekte kopiert
oder Zei gerinformation sammelt, während die Anwendung als ein
zweiter Thread ausgeführt
wird.Thread level parallelism is particularly useful for Java TM applications that are known to have multi-execution threads. Java ™ methods that include "pause", "resume", "sleep" and the like provide effective support for the threaded program code. In addition, Java TM class libraries are thread safe to promote parallelism. (Java TM , Sun, Sun-Microsystems, and the Sun logo are trademarks or registered trademarks of Sun Microsystems, Inc. in the United States and other countries. All SPARC trademarks, including UltraSPARC I and UltraSPARC II, are used and licensed Trademarks of SPARC International, Inc. in the United States and other countries. Products bearing the SPARC brand are based on an architecture developed by Sun Microsystems, Inc.) In addition, the multi thread model supports -threaded processor 900 and other multi-threaded processors described include a dynamic compiler that runs as one thread while a second thread is being used by the current application. In the exemplary system, the compiler optimizes based on the on-the-fly profile information returned while dynamically modifying the execution code to improve execution on each subsequent pass. For example, a garbage collector can run as a first thread that copies objects or gathers pointer information while the application is running as a second thread.
Bezüglich 10 zeigt ein schematisches funktionelles
Blockdiagramm eine alternative Entwurfskonfiguration für einen
Einzelprozessor-vertikal-gethreadeten Prozessor 1000, der
zur Implementierung verschiedener Multithreading-Techniken und Systemimplementierungen
geeignet ist, welche die Multithreading-Leistung und Funktion verbessern. Der
Einzelprozessor-vertikal-gethreadete Prozessor 1000 ist
Zweiwege-vertikal-gethreadet mit einem einzelnen Prozessor, aber
mit dualen Thread-Pipelines in einem Die. In einem erklärenden Ausführungsbeispiel
ist die Pipeline auf einem UltraSPARC IIi-Entwurf mit einer peripheren
Komponentenverbindung (PCI)-Schnittstelle begründet und arbeitet bis zu einer
Prozessortaktfrequenz von 600 MHz. Der Einzelprozessor-vertikal-gethreadete
Prozessor 1000 enthält
einen Thread 0-Maschinenzustandsblock 1010, der einen Maschinenzustand
eines ersten Threads (Thread 0) bildet und eine Prozessor-Pipeline
enthält.
Der Thread 0-Maschinenzustand
und Pipelineblock 1010 wird durch einen Thread 1-Maschinenzustandsblock 1012 abgebildet,
der einen Maschinenzustand eines zweiten Threads (Thread 1) bildet.
Der Thread 0-Maschinenzustands- und Pipelineblock 1010 und
der Nachbildungsthread 1-Maschinenzustandsblock 1012 werden
in einer einzelnen integrierten Schaltungslogikstruktur gebildet, welche
das vorher beschriebene Hochgeschwindigkeits-Multibit-Flip-Flop-Design und eine "vierdimensionale"
Registerdateistruktur benutzt. Die vierdimensionale Registerdateistruktur
wird in einer Vielzahl von Lagen von Speicherzellen gebildet. Die
Speicherzellenlagen haben eine zweidimensionale Form, die einen
Speicher zum Abspeichern von Datenbytes oder Wörtern enthalten, die eine Vielzahl
von Bits enthalten. Vertikales Threading führt eine vierte Dimension ein,
da die dreidimensionale Registerdatei für eine Vielzahl von Maschinenzuständen definiert ist,
die von den Registern dupliziert werden. Die multiple Dimensionsregisterdatei
erhöht
multiplikativ die Registerdateispeicherkapazität, ohne die integrierte Schaltungsgröße zu verändern, da
die Größe von der Anzahl
und der Dichte der Bauelemente auf der Oberfläche eines Halbleiterdies abhängt. Eine
geeignete multidimensionale Registerdatei wird detailliert im US-Patent
5,721,868 offenbart.In terms of 10 Figure 3 shows a schematic functional block diagram of an alternative design configuration for a single processor vertically threaded processor 1000 that is suitable for implementing various multithreading techniques and system implementations that improve multithreading performance and functionality. The single processor vertically threaded processor 1000 is two-way, vertically-threaded with a single processor, but with dual thread pipelines in one die. In one illustrative embodiment, the pipeline is based on an UltraSPARC IIi design with a peripheral component connection (PCI) interface and operates up to a processor clock frequency of 600 MHz. The single processor vertically threaded processor 1000 contains a thread 0 machine state block 1010 . which forms a machine state of a first thread (thread 0) and contains a processor pipeline. Thread 0 machine state and pipeline block 1010 is through a thread 1 machine state block 1012 mapped, which forms a machine state of a second thread (thread 1). Thread 0 machine state and pipeline block 1010 and the replica thread 1 machine state block 1012 are formed in a single integrated circuit logic structure using the high speed, multi-bit flip-flop design described above and a "four-dimensional" register file structure. The four-dimensional register file structure is formed in a plurality of layers of memory cells. The memory cell layers have a two-dimensional shape that includes a memory for storing data bytes or words that contain a plurality of bits. Vertical threading introduces a fourth dimension because the three-dimensional register file is defined for a variety of machine states that are duplicated by the registers. The multiple dimension register file multiplicatively increases the register file storage capacity without changing the integrated circuit size, since the size depends on the number and density of components on the surface of a semiconductor die. A suitable multidimensional register file is disclosed in detail in U.S. Patent 5,721,868.
Die multiple Dimensionsregisterdateistruktur ist
sehr vorteilhaft zur Erhöhung
der Prozessorleistung, ohne die Größe zu erhöhen, und zur Verkleinerung
der Prozessorgröße, während die
Prozessorleistung gleichgehalten oder erhöht wird. Ein weiterer Vorteil
der multiplen Dimensionsregisterdatei ist, dass ein einzel-gethreadeter
Prozessor in einen multigethreadeten Prozessor konvertiert werden
kann, während
dieselbe Schaltungsbasisflächengröße, die Verdrahtungskonfiguration,
die Verpackung und ähnliches
beibehalten wird. Ent sprechend wird ein multi-gethreadeter Prozessor
vorteilhaft produziert, während
die Charakteristiken eines einzeln-gethreadeten Prozessormodelles
ausgenutzt werden.The multiple dimension register file structure is
very beneficial to increase
processor performance without increasing size and downsizing
the processor size while the
Processor performance is kept the same or increased. Another advantage
The multiple dimension register file is a single-threaded one
Processor can be converted into a multi-threaded processor
can while
same circuit base area size, wiring configuration,
the packaging and the like
is maintained. Accordingly, a multi-threaded processor
advantageously produced while
the characteristics of a single-threaded processor model
be exploited.
Der Thread 0-Maschinenzustands- und Pipelineblock 1010 und
der abbildende Thread 1-Maschinenzustandsblock 1012 führen die
Befehle von Thread 0 und Thread 1 unter Verwendung des vertikalen
Threadings aus. Der Thread 0-Maschinenzustands- und Pipelineblock 1010 und
der nachbildende Thread 1-Maschinenzustandsblock 1012 sind
mit einer externen Cache-Steuereinheit (ECU) 1022 verbunden,
welche mit einem externen L2-Cache-statischen Arbeitsspeicher (SRAM) 1024 verbunden
ist.Thread 0 machine state and pipeline block 1010 and the imaging thread 1 machine state block 1012 execute thread 0 and thread 1 commands using vertical threading. Thread 0 machine state and pipeline block 1010 and the replica thread 1 machine state block 1012 are equipped with an external cache control unit (ECU) 1022 connected, which with an external L2-cache-static working memory (SRAM) 1024 connected is.
Die externe Cache-Steuereinheit 1022 ist auch über einen
PCI-Controller 1030 mit einem peripheren Komponenten-Verbindungsbus
(PCI) 1032 verbunden. Die externe Cache-Steuereinheit 1022 ist ferner über eine
Speicher-Steuereinheit (MCU) 1028 mit einem dynamischen
Arbeitsspeicher (DRAM) 1034 und einem Ultraport-Architekturverbindungsbus (UPA) 1026 verbunden.
Die externe Cache-Steuereinheit 1022 und die Speichersteuereinheit
(MCU) 1028 sind zwischen Thread 0 und Thread 1 einheitlich
ausgeführt,
um die Funktionen der Cache-Fehltrefferverarbeitung und der Verbindung
mit externen Geräten
auszuführen,
um in Kombination dazu eine Vielzahl von Ausführungs-Threads dem Thread 0-Maschinenzustandsblock 1010 und
dem Thread 1-Maschinenzustandsblock 1012 zuzuführen. Die einheitliche
externe Cache-Steuereinheit 1022 und die Speichersteuereinheit
(MCU) 1028 enthalten eine Thread-Identifikationsmarkierung
(TID), um den Thread zu spezifizieren und zu identifizieren, auf
den über
den L2-Cache SRAM 1024, den PCI-Bus 1032, das
DRAM 1034 und den UPA-Bus 1026 zugegriffen wird.
Der PCI-Controller 1030 und der MCU 1028 werden
gemeinsam von Threads benutzt, welche einen Einzeltor-Identifizierer
benutzen. Die Thread-ID-Markierung wird in Prozessorkomponenten
implementiert, welche nicht blockieren, zum Beispiel einen Carry(logN)-Bit
TID im L1- und L2-Cache (sowohl Daten als auch Instruktions-Caches),
Adressumsetzpuffer (TLBs), asynchrone Schnittstellen von Ladepuffern,
einer externen Speicherverwaltungseinheits-(MMU)-Schnittstelle und
dergleichen. In nicht-blockierenden (non-stalling) Komponenten läuft nur
eine einzige Sache gleichzeitig durch die Komponente, so dass kein
blockierter Zustand existiert, der abgespeichert würde. Die
Thread-ID-Bits geben an, welcher Thread in der Komponente aktiv
ist.The external cache control unit 1022 is also via a PCI controller 1030 with a peripheral component connection bus (PCI) 1032 connected. The external cache control unit 1022 is also via a memory control unit (MCU) 1028 with a dynamic working memory (DRAM) 1034 and an Ultraport Architecture Connection Bus (UPA) 1026 connected. The external cache control unit 1022 and the memory control unit (MCU) 1028 are executed consistently between thread 0 and thread 1 to perform the cache miss processing and connection to external device functions, in combination with a plurality of thread 0 machine state block execution threads 1010 and the Thread 1 machine state block 1012 supply. The unified external cache control unit 1022 and the memory control unit (MCU) 1028 contain a thread identification tag (TID) to specify and identify the thread on which the SRAM L2 cache 1024 , the PCI bus 1032 , the DRAM 1034 and the UPA bus 1026 is accessed. The PCI controller 1030 and the MCU 1028 are shared by threads that use a single-port identifier. The thread ID marking is implemented in processor components that do not block, for example a carry (logN) bit TID in the L1 and L2 cache (both data and instruction caches), address conversion buffers (TLBs), asynchronous interfaces from Load buffers, an external memory management unit (MMU) interface and the like. In non-stalling components, only one thing runs through the component at the same time, so there is no blocked state that would be saved. The thread ID bits indicate which thread is active in the component.
Die externe Cache-Steuereinheit 1022 verwaltet
die Instruktions-(L1)-Cache- und Datencache-Fehltreffer und erlaubt
bis zu einem Zugriff pro Zyklus auf den externen Cache. Ladeoperationen, welche
im Datencache einen Fehltreffer landen, werden durch Multibyte-Datencache-Eingaben
bei zwei aufeinanderfolgenden Zugriffen auf den externen Cache ge heilt.
Speicheroperationen sind vollständig
gepipelined und schreiben direkt auf den externen Cache. Vorab-Lesebefehle,
welche einen Fehltreffer beim Instruktions-Cache landen, werden
durch Multibyte-Instruktions-Cache-Eingaben geheilt, welche vier
aufeinanderfolgende Zugriffe auf den paritätsgeschützten externen Cache benutzen.The external cache control unit 1022 manages the instruction (L1) cache and data cache misses and allows up to one access to the external cache per cycle. Load operations that land a miss in the data cache are healed by multibyte data cache entries on two consecutive accesses to the external cache. Memory operations are fully pipelined and write directly to the external cache. Pre-read instructions that land an instruction cache miss are cured by multi-byte instruction cache inputs that use four consecutive accesses to the parity-protected external cache.
Die externe Cache-Steuereinheit 1022 unterstützt DMA-Zugriffe,
welche einen Treffer im externen Cache landen, und hält die Datenkohärenz zwischen dem
externen Cache und dem Hauptspeicher (nicht dargestellt) aufrecht.The external cache control unit 1022 supports DMA accesses that land a hit in the external cache and maintains data coherence between the external cache and main memory (not shown).
Die Speichersteuereinheit (MCU) 1028 steuert
die Transaktionen zu dem UPA-Bus 1026 und zu dem DRAM 1034.
Der UPA-Bus 1026 läuft
bei einem Bruchteil (zum Beispiel 1/3) des Prozessortaktes.The memory control unit (MCU) 1028 controls the transactions to the UPA bus 1026 and to the DRAM 1034 , The UPA bus 1026 runs at a fraction (e.g. 1/3) of the processor clock.
Ein beispielhafter Einzelprozessor-vertikal-gethreadeter
Prozessor 1000 ist auf einem Die aufgebaut, welches kleiner
als 100 mm2 ist, und hat eine Verlustleistung
von weniger als 10 W bei einer Taktrate von 200 MHz. Der beispielhafte
Einzelprozessor-vertikal-gethreadete Prozessor 1000 hat
einen geschätzten
Wirkungsgrad bei einem Berechnungswirkungsgrad von 30% bei einem
Single-Thread-Prozessor mit ähnlichen
Leistungsspezifikationen pro Thread.An exemplary single processor vertically threaded processor 1000 is built on a die that is smaller than 100 mm 2 and has a power loss of less than 10 W at a clock rate of 200 MHz. The exemplary single processor vertically threaded processor 1000 has an estimated efficiency in a calculation 30% efficiency with a single-thread processor with similar performance specifications per thread.
Bezüglich 11 stellt ein schematisches funktionelles
Blockdiagramm eine alternative Entwurfskonfiguration für einen
Einzelchip-Dualprozessor-vertikal-gethreadeten Prozessor 1100 dar,
der zur Implementierung verschiedener Multithreading-Techniken und
Systemimplementationen geeignet ist, welche die Multithreading-Leistung
und -Funktion verbessern. Der Einzelchip-Dualprozessor-vertikal-gethreadete
Prozessor 1100 enthält
zwei Prozessorkerne auf einem einzigen Die, wobei jeder Prozessorkern
zweiwege-vertikal-gethreadet ist, was zu einer effizienten Herstellung
von vier Prozessoren auf einem Die führt. Die zwei Prozessorkerne
teilen sich gemeinsam einen On-Chip-Vierwege-Set-Associative-L2-Cache
und teilen sich gemeinsam eine externe Cache-Steuereinheit, welche
einen Zugriff auf den L2-Cache
steuert. Das gemeinsame Benutzen des On-Chip-L2-Caches führt vorteilhafterweise
zu einer Cache-Kohärenz
zwischen der Vielzahl von Prozessoren auf einem einzigen Die. In
dem beispielhaften Einzelchip-Dualprozessor-vertikal-gethreadeten
Prozessor 1100 enthält
jeder der zwei Prozessorkerne getrennte periphere Komponentenschnittstellen
(PCI), DRAM und UltraPort-Architektur-Verbindungs-(UPA)-Schnittstellen.In terms of 11 Figure 12 is a schematic functional block diagram of an alternative design configuration for a single chip, dual processor, vertically threaded processor 1100 that is suitable for implementing various multithreading techniques and system implementations that improve multithreading performance and functionality. The single chip dual processor vertical threaded processor 1100 contains two processor cores on a single die, with each processor core being two-way vertically threaded, resulting in the efficient manufacture of four processors on one die. The two processor cores share an on-chip four-way set associative L2 cache and share an external cache control unit that controls access to the L2 cache. Sharing the on-chip L2 cache advantageously results in cache coherency between the plurality of processors on a single die. In the exemplary single chip, dual processor, vertically threaded processor 1100 each of the two processor cores contains separate peripheral component interfaces (PCI), DRAM and UltraPort Architecture Connection (UPA) interfaces.
Der Einzelchip-vertikal-gethreadete
Prozessor 1000, der in 10 dargestellt
ist, führt
allein ein vertikales Multithreading durch. Im Gegensatz dazu führt der
Einzelchip-Dualprozessor-vertikal-gethreadete
Prozessor 1100 sowohl ein horizontales Multithreading als
auch ein vertikales Multithreading durch. Der Einzelchip-Dualprozessor-vertikal-gethreadete Prozessor 1100 hat
zwei Prozessoren auf einem Chip, der einen ersten vertikalen Multithreading-Prozessor 1102 und
einen zweiten vertikalen Multithreading-Prozessor 1104 enthält, wobei
beide zweiwege-vertikal-gethreadet mit einem Einzelprozessor sind,
die aber duale Thread-Pipelines in einem Die haben. In einem beispielhaften
Ausführungsbeispiel
basieren die Pipelines auf einem UltraSPARC II-Entwurf mit einer
peripheren Komponentenverbindungs-(PCI)-Schnittstelle und arbeiten bis
zu einer Prozessortaktfrequenz von 600 MHz.The single chip vertically threaded processor 1000 who in 10 vertical multithreading alone is shown. In contrast, the single-chip, dual-processor, vertical-threaded processor 1100 both horizontal multithreading and vertical multithreading through. The single chip dual processor vertical threaded processor 1100 has two processors on one chip, which is a first vertical multithreading processor 1102 and a second vertical multithreading processor 1104 contains, both of which are two-way vertically threaded with a single processor, but which have dual thread pipelines in one die. In an exemplary embodiment, the pipelines are based on an UltraSPARC II design with a peripheral component connection (PCI) interface and operate up to a processor clock frequency of 600 MHz.
Der erste vertikale Multithreading-Prozessor 1102 enthält einen
Thread 0-Maschinenzustandsblock 1110,
der einen Maschinenzustand eines ersten Threads (Thread 0) definiert,
und eine Prozessor-Pipeline enthält.
Der Thread 0-Maschinenzustands- und Pipeline-Block 1110 wird
durch einen Thread 1-Maschinenzustandsblock 1112 abgebildet, der
einen Maschinenzustand eines zweiten Threads (Thread 1) bildet.
Der Thread 0-Maschinenzustands- und
Pipeline-Block 1110 und der Abbildungs-Thread 1 Maschinenzustandsblock 1112 sind
in einer einzigen integrierten logischen Schaltungsstruktur hergestellt,
die ungefähr
die Hälfte
eines Halbleiterdies belegt und den vorher beschriebenen Hochgeschwindigkeits-Multibit-Flip-Flop-Entwurf
und eine "vierdimensionale" Registerdateistruktur benutzt. Bei manchen
Prozessoren kann die Registerdatei bei einem einzelnen vertikalen
Multithreading-Prozessor angeordnet sein. In anderen Prozessoren
kann die Registerdatei zwischen einer Vielzahl von vertikalen Multithreading-Prozessoren
gemeinsam benutzt werden.The first vertical multithreading processor 1102 contains a thread 0 machine state block 1110 that defines a machine state of a first thread (thread 0) and contains a processor pipeline. Thread 0 machine state and pipeline block 1110 is through a thread 1 machine state block 1112 mapped, which forms a machine state of a second thread (thread 1). Thread 0 machine state and pipeline block 1110 and the mapping thread 1 machine state block 1112 are fabricated in a single integrated logic circuit structure that occupies approximately half of a semiconductor die and uses the high speed, multi-bit flip-flop design described above and a "four-dimensional" register file structure. In some processors, the register file can be arranged on a single vertical multithreading processor. In other processors, the register file can be shared between a variety of vertical multithreading processors.
Der Thread 0 Maschinenzustands- und
Pipeline-Block 1110 und der abbildende Thread 1 Maschinenzustandsblock 1112 führen die
Befehle des Threads 0 und des Threads 1 aus, die vertikales Threading
benutzen. Der Thread 0 Maschinenzustands- und Pipeline-Block 1110 und
der abbildende Thread 1 Maschinenzustandsblock 1112 sind
mit einer externen Cache-Steuereinheit (ECU) 1122 verbunden,
die über
einen externen Cache-Steuereinheits(ECU)-Schiedsrichter 1125 mit
einem On-Chip-L2-Cache-SRAM 1124 verbunden ist. Der L2-Cache
SRAM 1124 und der ECU-Schiedsrichter 1125 werden
gemeinsam von dem ersten vertikalen Multithreading-Prozessor 1102 und
dem zweiten vertikalen Multithreading-Prozessor 1104 gemeinsam benutzt.
In einem beispielhaften Prozessor 1100 ist der L2-Cache-SRAM 1124 ein
1-Megabyte-Vierwege-L2-Cache.Thread 0 machine state and pipeline block 1110 and the imaging thread 1 machine state block 1112 execute thread 0 and thread 1 commands using vertical threading. Thread 0 machine state and pipeline block 1110 and the imaging thread 1 machine state block 1112 are equipped with an external cache control unit (ECU) 1122 connected through an external cache control unit (ECU) referee 1125 to an on-chip L2 cache SRAM 1124 connected is. The L2 cache SRAM 1124 and the ECU arbitrator 1125 are shared by the first vertical multithreading processor 1102 and the second vertical multithreading processor 1104 shared. In an exemplary processor 1100 is the L2 cache SRAM 1124 a 1 megabyte four-way L2 cache.
Die externe Cache-Steuereinheit 1122 ist auch über einen
PCI-Controller 1130 mit einem peripheren Komponenten-Verbindungs-Bus
(PCI) 1132 verbunden. Die externe Cache-Steuereinheit 1122 ist des
weiteren mit einem DRAM 1134 und einem UltraPort-Architekturverbindungs(UPA)-Bus über eine Speichersteuereinheit
(MCU) 1128 verbunden. Die externe Cache-Steuereinheit 1122 und
die Speichersteuereinheit (MCU) 1128 sind zwi schen Thread
0 und Thread 1 einheitlich, um die Funktionen der Cache-Fehltrefferverarbeitung
und der Verbindung mit externen Geräten auszuführen, um in Kombination dazu
eine Vielzahl von Ausführungs-Threads
dem Thread 0 Maschinenzustandsblock 1110 und dem Thread
1 Maschinenzustandsblock 1112 zuzuführen. Die einheitliche externe
Cache-Steuereinheit 1122 und die Speichersteuereinheit
(MCU) 1128 enthalten eine Thread-Identifikations-(TID)-Markierung, um den
Thread zu spezifizieren und zu identifizieren, auf den über den
L2-Cache-SRAM 1124, den PCI-Bus 1132, das DRAM 1134 und
den UPA-Bus 1126 zugegriffen wird. Der PCI-Controller 1130 und
das MCU 1128 werden gemeinsam zwischen Thread 0 und Thread
1 unter Verwendung eines Einzelport-Identifizierers benutzt.The external cache control unit 1122 is also via a PCI controller 1130 with a peripheral component connection bus (PCI) 1132 connected. The external cache control unit 1122 is also with a DRAM 1134 and an UltraPort Architecture Connection (UPA) bus via a memory control unit (MCU) 1128 connected. The external cache control unit 1122 and the memory control unit (MCU) 1128 are common between Thread 0 and Thread 1 to perform cache miss processing and connect to external device functions, in combination with a variety of thread execution thread thread 0 machine state block 1110 and thread 1 machine state block 1112 supply. The unified external cache control unit 1122 and the memory control unit (MCU) 1128 contain a thread identification (TID) tag to specify and identify the thread on which via the L2 cache SRAM 1124 , the PCI bus 1132 , the DRAM 1134 and the UPA bus 1126 is accessed. The PCI controller 1130 and the MCU 1128 are shared between thread 0 and thread 1 using a single port identifier.
Die externe Cache-Steuereinheit 1122 verwaltet
die Speicher-(L1)-Cache- und Datencache-Fehltreffer und erlaubt
bis zu einem Zugriff pro Zyklus auf den externen Cache. Ladeoperationen, welche
einen Fehltreffer im Datencache erzeugen, werden durch multiple
Byte-Datencache-Eingaben bei zwei aufeinanderfolgenden Zugriffen
auf den externen Cache geheilt. Speicheroperationen sind vollständig gepipelined
und schreiben direkt auf den externen Cache. Das Vorablesen von
Befehlen, welche einen Fehltreffer auf den Instruction-Cache landen, werden
durch multiple Byte-Befehls-Cache-Eingaben geheilt, welche vier
aufeinanderfolgende Zugriffe auf den paritätsgeschützten externen Cache benutzen.The external cache control unit 1122 manages memory (L1) cache and data cache misses and allows up to one access per cycle to the external cache. Load operations that generate a miss in the data cache are cured by multiple byte data cache entries on two consecutive accesses to the external cache. Memory operations are fully pipelined and write directly to the external cache. Reading commands, which a miss on the instruction cache is healed by multiple byte instruction cache entries that use four consecutive accesses to the parity-protected external cache.
Die externe Cache-Steuereinheit 1122 unterstützt die
DMA-Zugriffe, welche einen Treffer im externen Cache landen, und
hält die
Datenkohärenz zwischen
dem externen Cache und dem Hauptspeicher (nicht dargestellt) aufrecht.The external cache control unit 1122 supports the DMA accesses that land a hit in the external cache and maintains data coherence between the external cache and main memory (not shown).
Die Speichersteuereinheit (MCU) 1128 steuert
die Transaktionen zu dem UPA-Bus 1126 und zu dem DRAM 1134.
Der UPA-Bus 1126 läuft
bei einem Bruchteil (zum Beispiel 1/3) des Prozessortaktes.The memory control unit (MCU) 1128 controls the transactions to the UPA bus 1126 and to the DRAM 1134 , The UPA bus 1126 runs at a fraction (e.g. 1/3) of the processor clock.
Der zweite vertikale Multithreading-Prozessor 1104 enthält einen
Thread 2-Maschinenzustandsblock 1140,
der einen Maschinenzustand eines dritten Threads (Thread 2) bildet
und eine Prozessor-Pipeline enthält.
Der Thread 2-Maschinenzustands- und Pipeline-Block 1140 wird durch einen Thread
3 Maschinenzustandsblock 1142 abgebildet, welcher einen
Maschinenzustand eines vierten Threads (Thread 3) definiert. Der
Thread 2 Maschinenzustands- und Pipeline-Block 1140 und
der Abbildungsthread 3 Maschinenzustandsblock 1142 werden
in einer einzelnen integrierten logischen Schaltungsstruktur hergestellt,
die ungefähr
die Hälfte
eines Halbleiterdies abdeckt und die das vorher beschriebene Hochgeschwindigkeits-Multibit-Flip-Flop-Design
und eine "vierdimensionale" Registerdateistruktur benutzt. Der Thread
2-Maschinenzustands- und Pipeline-Block 1140 und der Abbildung sthread
3 Maschinenzustandsblock 1142 führen die Befehle von Thread
2 und Thread 3 unter Benutzung von vertikalem Threading aus. Der
Thread 2 Maschinenzustands- und Pipeline-Block 1140 und der Abbildungs-Thread
3 Maschinenzustandsblock 1142 sind mit einer externen Cache-Steuereinheit (ECU) 1152 verbunden,
die über
den externen Cache-Steuereinheits(ECU)-Schiedsrichter 1125 mit dem
On-Chip-L2-Cache-SRAM 1124 verbunden ist. Der L2-Cache-SRAM 1124 und
der ECU-Schiedsrichter 1125 werden gemeinsam von dem ersten
vertikalen Multithreading-Prozessor 1102 und dem zweiten
vertikalen Multithreading-Prozessor 1104 benutzt.The second vertical multithreading processor 1104 contains a Thread 2 machine state block 1140 which forms a machine state of a third thread (thread 2) and contains a processor pipeline. The Thread 2 machine state and pipeline block 1140 is through a thread 3 machine state block 1142 mapped, which defines a machine state of a fourth thread (thread 3). Thread 2 machine state and pipeline block 1140 and the picture thread 3 machine state block 1142 are fabricated in a single integrated logic circuit structure that covers approximately half a semiconductor die and that uses the high speed, multi-bit flip-flop design described above and a "four-dimensional" register file structure. The Thread 2 machine state and pipeline block 1140 and the figure sthread 3 machine state block 1142 execute thread 2 and thread 3 commands using vertical threading. Thread 2 machine state and pipeline block 1140 and the mapping thread 3 machine state block 1142 are equipped with an external cache control unit (ECU) 1152 connected through the external cache control unit (ECU) referee 1125 with the on-chip L2 cache SRAM 1124 connected is. The L2 cache SRAM 1124 and the ECU arbitrator 1125 are shared by the first vertical multithreading processor 1102 and the second vertical multithreading processor 1104 used.
Die externe Cache-Steuereinheit 1152 ist auch über einen
PCI-Controller 1160 mit dem peripheren Komponenten-Verbindungs-(PCI)-Bus 1132 verbunden.
Die externe Cache-Steuereinheit 1152 ist des
weiteren über
eine Speichersteuereinheit MCU 1158 mit einem DRAM 1164 und
dem Ultraport-Architektur-Verbindungs-(UPA)-Bus 1126 verbunden.
Die externe Cache-Steuereinheit 1152 und die Speichersteuereinheit
(MCU) 1158 sind einheitlich zwischen Thread 2 und Thread
3, um die Funktionen der Cache-Fehltrefferverarbeitung und der Verbindung
zu externen Geräten
durchzuführen,
um in Kombination dazu eine Vielzahl von Ausführungs-Threads dem Thread 2
Maschinenzustandsblock 1140 und dem Thread 3 Maschinenzustandsblock 1142 zuzuführen. Die
einheitliche externe Cache-Steuereinheit 1152 und die Speicher-Steuereinheit
(MCU) 1158 enthalten Thread-Identifizierer-Markierungen
(TID), um den Thread zu spezifizieren und zu identifizieren, auf
den über
den L2-Cache-SRAM 1124,
den PCI-Bus 1132, den DRAM 1134 und den UPA-Bus 1126 zugegriffen wird.
Das TDI wird durch die Logik für
den Einsatz mit Prozessorblöcken
unterstützt,
welche nicht blockiert sind. Entsprechende nicht-blockierte Blöcke enthalten
Cache-Adress-Umsetzpuffer (TLB), eine Ladepuffer-asynchrone Schnittstelle,
eine Speicherpuffer-asynchrone Schnittstelle, eine externe Speicherverwaltungseinheit-(MMU)-Schnittstelle
und andere Komponenten. Der PCI-Controller 1160 und der MCU 1158 werden
gemeinsam von Thread 2 und Thread 3 benutzt, die einen Einzelport-Identifizierer benutzen.The external cache control unit 1152 is also via a PCI controller 1160 with the peripheral component connection (PCI) bus 1132 connected. The external cache control unit 1152 is also via a memory control unit MCU 1158 with a DRAM 1164 and the Ultraport Architecture Connection (UPA) bus 1126. The external cache control unit 1152 and the memory control unit (MCU) 1158 are consistent between Thread 2 and Thread 3 to perform cache miss processing and connect to external device functions, in combination with a variety of thread execution threads for the Machine 2 machine state block 1140 and thread 3 machine state block 1142 supply. The unified external cache control unit 1152 and the memory control unit (MCU) 1158 contain thread identifier tags (TID) to specify and identify the thread on which to pass through the L2 cache SRAM 1124 , the PCI bus 1132 , the DRAM 1134 and the UPA bus 1126 is accessed. The TDI is supported by the logic for use with processor blocks that are not blocked. Corresponding non-blocked blocks include cache address translation buffers (TLB), a load buffer asynchronous interface, a memory buffer asynchronous interface, an external memory management unit (MMU) interface and other components. The PCI controller 1160 and the MCU 1158 are shared between Thread 2 and Thread 3, which use a single port identifier.
Die Ladepuffer- und Speicherpuffer-Schnittstellen
sind gemeinsam benutzte Strukturen, die implementiert sind, um die
Kompatibilität
mit multiplen Threads aufrechtzuerhalten. Beim Umschalten eines Threads
verändert
ein neuer Thread nicht den Zustand einer gemeinsam benutzten Struktur
in einer Art und Weise, die nicht kompatibel ist mit dem ersetzten
Thread. Die Ladepuffer- und Speicherpuffer-Schnittstelle halten
die Thread-Kompatibilität durch
physikalische Duplizierung von Strukturen und durch das Kontrollieren
des sogenannten Lese-nach-Schreibe-Status der Speicher aufrecht.
Im Besonderen werden Ladetätigkeiten gegenüber einem
Speicherpuffer in einem alternativen Thread kontrolliert, so dass
die Lesenach-Schreibe-Statusinformation abgespeichert und erweitert
wird, um Ergebnisse von Lesenach-Schreibe-Kontrollen gegenüber allen
Speicherpuffern abzuspeichern.The load buffer and memory buffer interfaces
are shared structures that are implemented to support the
compatibility
with multiple threads. When switching a thread
changed
a new thread does not reflect the state of a shared structure
in a way that is incompatible with the replaced one
Thread. Hold the load buffer and memory buffer interface
thread compatibility
physical duplication of structures and by controlling
the so-called read-after-write status of the memories.
In particular, loading activities towards one
Controlled memory buffer in an alternate thread so that
the read-write status information is stored and expanded
will post results of read-write controls against everyone
Save memory buffers.
Die Speicherpuffer-Datencache-Treffer-Bits werden
nicht zurückgesetzt.
Deshalb kann als Folge einer Thread-Umschaltung ein Laden in Thread
2 eine Zeile ersetzen, die das Ziel einer bisher nicht vollständigen Abspeicherung
in Thread 1 ist. Da die Speicherpuffer-Datencache-Treffer-Bits nicht zurückgesetzt
werden, kann eine andere Thread-Umschaltung dazu führen, dass
der Thread 1 in einer anderen Zeile abspeichert. Die Lese-nach-Schreibe-Kontrolle in dem
anderen Speicherpuffer verhindert das weitere Laden in dem anderen
Speicherpuffer und verhindert das Ersetzen einer Zeile, die ein
Ziel einer unvollständigen
Abspeicherung ist.The memory buffer data cache hit bits become
not reset.
Therefore, as a result of thread switching, loading into thread
2 replace a line that is the target of a previously incomplete save
in thread 1. Because the memory buffer data cache hit bits are not reset
a different thread switch can cause
thread 1 stores on another line. The read-after-write control in the
other memory buffer prevents further loading in the other
Memory buffer and prevents the replacement of a line that a
Target an incomplete
Storage is.
Wenn zusätzlich eine Abspeicherung in Thread
1 in den Datencache, aber nicht in den externen Cache schreibt,
ohne Lese-nach-Schreibekontrolle in dem anderen Speicherpuffer,
dann kann eine Ladeoperation in Thread 2 die auf den neuesten Stand
gebrachten Werte vor den anderen Prozessoren in dem System empfangen,
was zu einer TSO-Verletzung führt.
Deshalb sollte die vollständige Beschreibung
eines Schreibens in den Datencache für eine Speicheroperation nicht
Lese-nach-Schreibe-Threads sperren.If in addition a saving in thread
1 writes to the data cache but not to the external cache,
without read-after-write control in the other memory buffer,
then a load operation in thread 2 can update the
received values before the other processors in the system received,
which leads to a TSO violation.
Therefore, the full description should
a write to the data cache for a store operation
Lock read-after-write threads.
Die externe Cache-Steuereinheit 1152 verwaltet
den Befehls-(L1)-Cache und die Datencache-Fehltreffer und erlaubt
bis zu einem Zugriff pro Zyklus auf den externen Cache. Die externe
Cache-Steuereinheit 1152 unterstützt DMA-Zugriffe, welche einen
Treffer in dem externen Cache landen, und hält die Datenkohärenz zwischen
dem externen Cache und dem Hauptspeicher (nicht dargestellt) aufrecht.The external cache control unit 1152 manages the instruction (L1) cache and data cache misses and allows up to one access per cycle to the external cache. The external cache control unit 1152 supports DMA accesses that land a hit in the external cache and maintains data coherence between the external cache and main memory (not shown).
Die Speichersteuereinheit (MCU) 1158 steuert
die Transaktionen zu dem UPA-Bus 1126 und zu dem DRAM 1134.The memory control unit (MCU) 1158 controls the transactions to the UPA bus 1126 and to the DRAM 1134 ,
Ein beispielhafter Einzelchip-Dualprozessor-vertikal-gethreadeter
Prozessor 1100 arbeitet bei einer Taktfrequenz von bis
zu 600 MHz, ist auf einem Die aufgebaut, der kleiner als 250 mm2 ist und hat eine Verlustleistung von weniger
als 10 W bei einer Taktrate von 200 MHz. Der beispielhafte Einzelchip-Dualprozessor-vertikal-gethreadete
Prozessor 1100 hat eine geschätzte Effektivität bei der
Berechnungseffizienz von 130% bei einem Single-Thread-Prozessor mit ähnlichen
Leistungsspezifikationen pro Thread.An exemplary single chip, dual processor, vertically threaded processor 1100 works at a clock frequency of up to 600 MHz, is built on a die that is smaller than 250 mm 2 and has a power loss of less than 10 W at a clock rate of 200 MHz. The exemplary single-chip dual processor vertical threaded processor 1100 has an estimated computing efficiency of 130% for a single-thread processor with similar performance specifications per thread.
Zahllose andere Strukturen und Kombinationen
können
auf einen oder mehreren integrierten Schaltungsdies implementiert
werden, die von dem benutzten Fabrikationsprozess und von den beabsichtigten
Anwendungen für
den Prozessor abhängen.
Die anderen Prozes sorkonfigurationen können mit variierenden Anzahlen
von On-Chip- oder Off-Chip-Prozessorkernen,
variierenden Zahlen von vertikalen Threads pro Pipeline und unterschiedlichen
Konfigurationen von Schnittstellen, Speicher und Eingabe-/Ausgabe-Steuereinheiten,
Speichereinrichtungen und dergleichen konfiguriert werden. Zum Beispiel
enthält
in einer "1C2T"-Konfiguration ein einzelner Prozessor die zwei vertikalen
Threads. In einem anderen Beispiel enthält eine vorteilhafte Konfiguration
vier Prozessorkerne mit jeweils vertikalen multi-gethreadeten Kernen,
um einen viereckigen Die herzustellen. In einer "4C4T"-Konfiguration wird ein
Vierprozessor-Multiprozessor auf einem einzelnen Die hergestellt,
wobei jeder der vier Prozessoren Vierwege-vertikal-gethreadet ist.
Ein Betriebssystem steuert den Betrieb des 4C4T-Konfigurationsprozessors
als ein 16-Wege-sequenzieller Multiprozessor.Countless other structures and combinations
can
implemented on one or more integrated circuits
the manufacturing process used and the intended
Applications for
detach the processor.
The other processor configurations can vary in numbers
of on-chip or off-chip processor cores,
varying numbers of vertical threads per pipeline and different ones
Configurations of interfaces, memory and input / output control units,
Storage devices and the like can be configured. For example
contains
in a "1C2T" configuration, a single processor the two vertical
Threads. In another example, it contains an advantageous configuration
four processor cores, each with vertical multi-threaded cores,
to make a square die. In a "4C4T" configuration, a
Four-processor multiprocessor made on a single die,
each of the four processors being four-way vertically-threaded.
An operating system controls the operation of the 4C4T configuration processor
as a 16-way sequential multiprocessor.
Manche Prozessoren können entweder
einen On-Chip- oder einen externen rücksetzbaren dynamischen RAM
(RDRAM) anstatt eines externen Caches enthalten. Verschiedene Prozessoren
können
einen On-Chip-L2-Cache enthalten. Verschiedene Systeme können Cache-Speicher enthalten,
die wahlweise konfiguriert sind, zum Beispiel als aufgetrennte L1-Cache-Speicher und aufgetrennte
L2-Cache-Speicher oder aufgetrennte L1-Cache-Speicher und gemeinsam
benutzte L2-Cache-Speicher oder gemeinsam benutzte L1-Cache-Speicher
und gemeinsam benutzte L2-Cache-Speicher.Some processors can either
an on-chip or external resettable dynamic RAM
(RDRAM) instead of an external cache. Different processors
can
contain an on-chip L2 cache. Different systems can contain caches
which are optionally configured, for example as split L1 caches and split
L2 cache or split L1 cache and shared
used L2 cache or shared L1 cache
and shared L2 caches.
Bezüglich 12 stellt ein schematisches Blockdiagramm
einen Prozessor 1200 und eine Prozessorarchitektur dar,
die zur Implementierung verschiedener Multithreading-Techniken und Systemimplementierungen
geeignet sind, welche die Multithreading-Leistung und -Funktion
verbessern. Ein Befehls-Cache 1212 liefert Befehle an eine
Decodiereinheit 1214. Der Befehls-Cache 1214 empfängt Befehle
von einer Vorab-Leseeinheit 1216, welche über eine
Cache-Steuer-/Systemschnittstelle 1222 mit Befehlen von entweder
einer Branch-Einheit 1218 oder einem
externen Cache (nicht dargestellt) versorgt wird. In manchen Prozessoren
enthält
die Cache-Steuer-/Systemschnittstelle 1222 eine externe Cache-Steuereinheit
(ECU) und eine Speicher-Schnittstellen-Einheit (MUI). Befehle von
dem externen Cache werden abgegeben, wenn die Vorab-Leseeinheit 1216 eine
virtuelle Adresse an einen Befehlsadress-Umsetzpuffer (TLB) 1220 abgibt.
Befehle von dem externen Cache werden an eine Prädecodiereinheit 1224 abgegeben
und enthalten verschiedene Steuerinformationen für den Befehls-Cache 1212.
Die verschiedenen Steuerinformationen enthalten Signale, wie zum
Beispiel eine Bezeichnung, dass ein Befehl ein Branch-Befehl ist.In terms of 12 represents a schematic block diagram of a processor 1200 and processor architecture suitable for implementing various multithreading techniques and system implementations that improve multithreading performance and functionality. An instruction cache 1212 delivers commands to a decoding unit 1214 , The instruction cache 1214 receives commands from a pre-reader 1216 which have a cache control / system interface 1222 with instructions from either a branch unit 1218 or an external cache (not shown) is supplied. In some processors, the cache control / system interface contains 1222 an external cache control unit (ECU) and a memory interface unit (MUI). Instructions from the external cache are issued when the prefetch unit 1216 a virtual address to a command address translation buffer (TLB) 1220 emits. Instructions from the external cache are sent to a predecoder 1224 issued and contain various control information for the instruction cache 1212 , The various control information includes signals such as a label that an instruction is a branch instruction.
Befehle von der Decodiereinheit 1214 werden
an einen Instruktionspuffer 1226 abge geben und werden durch
eine Dispatch-Einheit 1228 verarbeitet. In manchen Prozessoren
wird das Puffern von Instruktionen durch mehrere Instruktionspuffer 1226, die
miteinander parallel verbunden sind, realisiert. In dem beispielhaften
Prozessor 1200 gibt die Dispatch-Einheit 1228 vier decodierte
Instruktionen gleichzeitig an einen Bus 1230 ab. Die Instruktionen werden
an eine von acht Funktionseinheiten abgegeben. Die Dispatch-Einheit 1228 kontrolliert
auf Datenabhängigkeiten,
Steuerabhängigkeiten
und strukturellen Problemen, wie zum Beispiel die Verfügbarkeit von
Funktionseinheiten und Speicheranschlüssen. Die Dispatch-Einheit 1228 fertigt
dann auf der Grundlage der Kontrolloperation bis zu vier Instruktionen pro
Zyklus ab.Instructions from the decoding unit 1214 are sent to an instruction buffer 1226 dispensed and are dispatched by a dispatch unit 1228 processed. In some processors, instructions are buffered by multiple instruction buffers 1226 , which are connected to each other in parallel. In the exemplary processor 1200 returns the dispatch unit 1228 four decoded instructions simultaneously on one bus 1230 from. The instructions are given to one of eight functional units. The dispatch unit 1228 checks for data dependencies, tax dependencies and structural problems, such as the availability of functional units and memory connections. The dispatch unit 1228 then processes up to four instructions per cycle based on the control operation.
Funktionseinheiten vom Integer-Typ,
die eine Lade-/Speichereinheit 1232, eine erste Integer-Recheneinheit
(ALU) 1234 und eine zweite Integer-ALU-Einheit 1236 enthalten,
benutzen gemeinsam einen Satz von Integer-Registern 1248.
Funktionseinheiten vom Gleitkommatyp, die eine erste Gleitkommaeinheit 1238,
eine zweite Gleitkommaeinheit 1240, eine dritte Gleitkommaeinheit 1242, eine
erste graphische Einheit 1244 und eine zweite graphische
Einheit 1246 enthalten, benutzen gemeinsam die Gleitkommaregister 1250.
Die Funktionseinheiten vom Integer-Typ benutzen gemeinsam eine Integer-Vervollständigungseinheit 1252 und
die Funktionseinheiten vom Gleitkommatyp benutzen gemeinsam eine
Gleitkommavervollständigungseinheit) 1254.
Der Prozessor 1200 enthält
auch einen On-Chip-Datencache 1256 und einen Datenadress-Umsetzpuffer
(TLB) 1258.Functional units of the integer type, which are a loading / storage unit 1232 , a first integer computing unit (ALU) 1234 and a second integer ALU unit 1236 included, share a set of integer registers 1248 , Functional units of the floating point type, which are a first floating point unit 1238 , a second floating point unit 1240 , a third floating point unit 1242 , a first graphic unit 1244 and a second graphic unit 1246 contain, use the floating point registers together 1250 , The integer-type functional units share an integer completion unit 1252 and the floating point type functional units share a floating point completion unit) 1254 , The processor 1200 also contains an on-chip data cache 1256 and a data address translation buffer (TLB) 1258 ,
Bezüglich 13 zeigt ein schematisches perpektivisches
Diagramm eine multidimensionale Registerdatei 1300, die
vorteilhaft für
den Gebrauch in einem multi-gethreadeten Prozessor ist. Sowohl Integer-
als auch Gleitkommaregisterdateien werden typischerweise nicht mit
Flip-Flops implementiert, so dass das Multibit-Flip-Flop nicht hilfreich
in der typischen Registerdatei ist, um die Speicherkapazität zu erhöhen. Die
Kapazität
der Registerdateien kann jedoch anders erweitert werden, indem andere
Techniken und Strukturen, wie die multidimensionale Registerdateistruktur 1300 verwendet
wird.In terms of 13 shows a schematic perspective diagram of a multidimensional register file 1300 which is advantageous for use in a multi-threaded processor. Both integer and floating point register files are typically not implemented with flip-flops, so the multi-bit flip-flop is not helpful in the typical register file to increase memory capacity. However, the capacity of the register files can be expanded differently by using other techniques and structures, such as the multidimensional register file structure 1300 is used.
Eine Registerdatei ist eine Datenpfadkomponente,
die sehr bestimmend für
die Leistung in einem superskalaren Prozessor ist. Die Zugriffszeit
auf die Registerdatei ist ein Faktor, der die Prozessorzykluszeit
beeinflusst. Die Registerdatei verbraucht einen relativ großen Anteil
des superskalaren Prozessors, da eine große Anzahl von Anschlüssen sehr
nützlich in
solchen Prozessoren ist. Typischerweise werden zehn oder mehr Anschlüsse für einen
dreiskalaren Mikroprozessor benutzt und die Größe der Registerdatei steigt
mit dem Quadrat der Anzahl von Anschlüssen an.A register file is a data path component,
which are very determining for
the performance is in a superscalar processor. The access time
on the register file is a factor that affects the processor cycle time
affected. The register file consumes a relatively large amount
of the superscalar processor because of the large number of connections
useful in
such processors. Typically, ten or more ports are for one
three-scalar microprocessor used and the size of the register file increases
with the square of the number of connections.
Die multidimensionale Registerdatei 1300 benutzt
mit Vorteil die Fläche,
die inhärent
durch die Metalldrähte
verbraucht wird, die für
die Bitzeilen und Wortzeilen für
jede Speicherzelle benutzt werden, um N Sätze von Registern zu speichern.
Die einzelnen Sätze
der N Sätze
sind logisch eine Ebene in der dritten Dimension. Die Konfiguration
der multiplen Ebenen wird benutzt, um eine Vielzahl von Registerfenstern
zu bilden und um extra Registereinstellungen für Realzeitaufgaben, Umschaltung
von Mikroaufgaben oder Abspeicherung von multiplen Ausführungs-Threads
zu bilden. In manchen Speichern ist ein Daten-Array eines dreidimensionalen,
achtfenstrigen, mit zehn Anschlüssen
ausgestatteten Registerdatei sechsmal kleiner als eine flache Registerdatei.
Die Zugriffszeit wird durch das Verkürzen von Busleitungen und durch
das gemeinsame Benutzen eines großen Puffers zwischen den Bitzellen
verbessert. Die multidimensionale Registerdatei 1300 wird mit
Vorteil in Hochleistungssuperskalaren Prozessoren implementiert.The multidimensional register file 1300 advantageously uses the area inherently consumed by the metal wires used for the bit lines and word lines for each memory cell to store N sets of registers. The individual sentences of the N sentences are logically one level in the third dimension. The configuration of the multiple levels is used to form a multiplicity of register windows and to form additional register settings for real-time tasks, switching of micro-tasks or storage of multiple execution threads. In some memories, a data array of a three-dimensional, eight-window, ten-port register file is six times smaller than a flat register file. Access time is improved by shortening bus lines and sharing a large buffer between the bit cells. The multidimensional register file 1300 is advantageously implemented in high-performance super scalar processors.
Die große Anzahl von Registern und
die erhöhte
Funktionalität
einer Registerdatei, die eine Vielzahl von Registerfenstern enthält, werden
konventionell in einem Mikroprozessor auf Kosten eines starken Anwachsens
der Schaltungsgröße, Kosten und
Schwierigkeiten bei der Implementierung implementiert. Zum Beispiel
würde eine
herkömmliche
Registerdatei mit einem Fenster von 32 Registern mit acht überlappenden
Registern zwischen den Fenstern insgesamt 128 Register enthalten,
ohne globale Register zu enthalten, und wäre um einiges größer als
herkömmliche
Registerdateien ohne Fenster. Die durch die Fenster plus die größere Anzahl
von Registern hinzugefügte
Funktionalität
macht die Implementierung einer Registerdatei mit Fenstern zu einer
Herausforderung, da RISC-Prozessoren aufgrund starkem Pipelining
auf Basisdatenpfadblöcken,
wie zum Beispiel den Registerdateien, ALUs und Cache-Speichern, zu Basiszykluszeit
neigen. Eine herkömmliche Registerdatei
mit Fenstern, die in einer herkömmlichen
Art und Weise implementiert sind, hat genau ein aktives Fenster
für alle
Leseoperationen und ein aktives Fenster für alle Schreiboperationen.The large number of registers and
the elevated
functionality
a register file containing a plurality of register windows
conventionally in a microprocessor at the expense of strong growth
circuit size, cost and
Implementation difficulties implemented. For example
would one
conventional
Register file with a window of 32 registers with eight overlapping
Registers between the windows contain a total of 128 registers,
without global registers, and would be much larger than
conventional
Register files without a window. The through the windows plus the larger number
added by registers
functionality
makes the implementation of a register file with windows one
Challenge because RISC processors due to strong pipelining
on basic data path blocks,
such as register files, ALUs and caches, at base cycle time
tend. A conventional register file
with windows in a conventional
Implemented way has exactly one active window
for all
Read operations and an active window for all write operations.
Die multidimensionale Registerdatei 1300 nutzt
die Tatsache aus, dass nicht auf alle Fenster gleichzeitig zugegriffen
werden muss, um einen Schaltungsaufwand zwischen den Fenstern einzusparen.
Die einzelnen Ebenen 1310 in der multidimensionalen Registerdatei 1300 stellen
ein eigenes Fenster dar. Im Sinne der Einfachheit ist die multidimensionale
Registerdatei 1300 mit vier nicht-überlappenden Fenstern dargestellt.
Das Konzept der multidimensionalen Registerdatei 1300 stellt
auf die Unterstützung
durch das Umschalten von Kontext ab, so dass die einzelnen Flächen 1310 einen
separaten Kontext darstellen. Das Umschalten von Kontext zwischen
Mikrotasks wird durch das einfache Verändern der Kontext zahl, so wie
dies in 13 dargestellt
ist, durch das Verändern
des Fensterzeigers 1312, schnell durchgeführt.The multidimensional register file 1300 takes advantage of the fact that not all windows have to be accessed at the same time in order to save a switching effort between the windows. The individual levels 1310 in the multidimensional register file 1300 represent a separate window. In the sense of simplicity is the multidimensional register file 1300 shown with four non-overlapping windows. The concept of the multidimensional register file 1300 relies on support by switching context so that the individual faces 1310 represent a separate context. Switching context between microtasks is done by simply changing the context, as in 13 is shown by changing the window pointer 1312 , done quickly.
Die aktuelle Kontextzahl oder der
Fensterzeiger 1312 wird durch einen separaten Decoder 1314 decodiert
und eine entsprechende Ebene 1310 wird ausgewählt. Der
Registerindex für
das ausgewählte
Fenster wird in der Art und Weise einer herkömmlichen Registerdatei decodiert.
Beim Auswählen
eines Registers werden die Registerinhalte auf einen Datenbus gegeben,
der von allen Fenstern oder Kontexten gemeinsam benutzt wird. Im
Sinne der Einfachheit stellt 13 nur
einen Leseabschnitt der Logik für
die multidimensionale Registerdatei 1300 dar. Die Schreiblogik
(nicht dargestellt) enthält
einen separaten Decoder (nicht dargestellt) für einen Schreibfensterzeiger,
der eine andere Ebene 1310 auswählt. Separate Datenleitungen
sind inhärent
für einzelne
Phasen-Pipelines enthalten, so dass keine zusätzliche Leitung für den separaten
Schreibfensteranschluss enthalten sein muss. Es ist zu beachten,
dass eine zusätzliche
Fensterdecodierzeile hinzugefügt
werden kann, um eine höhere
Leistung zu erreichen.The current context number or the window pointer 1312 is through a separate decoder 1314 decoded and a corresponding level 1310 will be chosen. The register index for the selected window is decoded in the manner of a conventional register file. When you select a register, the contents of the register are placed on a data bus that is shared by all windows or contexts. In the sense of simplicity 13 only a reading section of the logic for the multidimensional register file 1300 The write logic (not shown) contains a separate decoder (not shown) for a write window pointer that is at a different level 1310 selects. Separate data lines are inherently included for individual phase pipelines, so there is no need to include an additional line for the separate write window connector. Note that an additional window decoding line can be added to achieve higher performance.
Eine herkömmliche Implementierung von Registerfenstern
in einer Registerdatei führt
zu einer großen
flachen Konfiguration. Für
einen superskalaren Prozessor mit mehreren Anschlüssen resultiert die
herkömmliche
Implementation in einem einzigen Informationsbit, das verschwenderisch
zwischen einigen Metalldrähten
abgespeichert ist. 14 ist ein schematisches
Schaltungsdiagramm, das eine Bitzelle 1410 einer herkömmlichen
Implementierung eines Registerfensters einer Registerdatei mit zehn Anschlüssen einschließlich sieben
Leseanschlüssen und
drei Schreibanschlüssen
darstellt. Zehn separate Wortleitungen 1412, sieben single-ended
Abtastverstärkerleitungen
(nicht dargestellt) für
die Leseleitungen und drei single-ended Schreib-bit-Leitungen 1416 sind
enthalten, was zu einem 10X10-Gitter 1418 führt. Für einen
Vierlagenmetallprozess sind die Wortleitungen typischerweise auf
der zweiten Lage und die Bitleitungen auf der dritten Lage. Die
Betriebsspannungs- und Massepotentiale werden auf der vierten Lage
geführt
und die erste Lage wird für lokale
Verbindungen in den Bitzellen benutzt. Für einen 0,5-Mikronprozess mit
einem Metallpitch von 1,5 Micron, führt dies zu einem 10X10-Gitter 1418 in
einer Fläche
von 225 Quadratmicrons. Zwischen dem 10X10-Gitter 1418 wird ein einzelnes
Informationsbit abgespeichert, was eine schlechte Nutzung der verfügbaren Fläche für logische
Bauelemente ist. Für doppelabgetastete
Abtastverstärker
und für
ein differenzielles Schreiben sind die verschwendeten Flächen sogar
noch größer. Typischerweise
wird ein Gitter von 10X20 benötigt,
was zu einer effektiven Fläche
von 450 Microns führt,
um ein einzelnes Informationsbit abzuspeichern.Conventional implementation of register windows in a register file leads to a large flat configuration. For a multi-port superscalar processor, the conventional implementation results in a single bit of information that is wastefully stored between some metal wires. 14 Fig. 3 is a schematic circuit diagram showing a bit cell 1410 a conventional implementation of a register window of a register file with ten ports including seven read ports and three write ports. Ten separate word lines 1412 , seven single-ended sense amplifier lines (not shown) for the read lines and three single-ended write bit lines 1416 are included, resulting in a 10X10 grid 1418 leads. For a four-layer metal process, the word lines are typically on the second layer and the bit lines on the third layer. The operating voltage and ground potentials are carried on the fourth layer and the first layer is used for local connections in the bit cells. For a 0.5 micron process with a metal pitch of 1.5 micron, this results in a 10X10 grid 1418 in an area of 225 square microns. Between the 10X10 grid 1418 a single bit of information is stored, which is a poor use of the available space for logic devices. For double-sampled sense amplifiers and for differential writing, the wasted areas are even larger. Typically, a 10X20 grid is required, resulting in an effective area of 450 microns to store a single bit of information.
Das Daten-Array einer gefensterten
Registerdatei mit 128 64-Bit-Registern, das in der beispielhaften
herkömmlichen
Art und Weise implementiert ist, misst ungefähr 128 * 64 * 225 = 1,84 Quadratmillimeter
für das
single-ended Schema und 128 * 64 * 450 = 3,68 Quadratmillimeter
für die
doppel-ended Konfiguration. Für
einen 64-Bit-Superskalarprozessor mit einer relativ großen Registerdatei,
zum Beispiel 32 Registern, stellt das Daten-Array ungefähr 2/3 der
Gesamtfläche
der Registerdatei dar.The data array of a windowed 128 64-bit register file implemented in the exemplary conventional manner measures approximately 128 * 64 * 225 = 1.84 square millimeters for the single-ended scheme and 128 * 64 * 450 = 3.68 square millimeters for the double-ended configuration. For a 64-bit superscalar processor with a relatively large register file, for example 32 Registers, the data array represents approximately 2/3 of the total area of the register file.
Bezüglich 15 stellt ein schematisches Schaltungsdiagramm
eine Vielzahl von Bitzellen 1510 eines Registerfensters
der multidimensionalen Registerdatei 1300 dar, welches
eine Verschwendung von integrierter Schaltungsfläche vermeidet, indem die Bedingung
ausgenutzt wird, dass nur ein Fenster gelesen und nur ein Fenster
gleichzeitig beschrieben wird. Die sonst verschwendete Fläche wird benutzt,
um Informationsbits einer Vielzahl von Fenstern bei einer entsprechenden
Vielzahl von Tiefen bei einer lateralen Position in der integrierten
Schaltungsfläche
abzuspeichern. Zum Beispiel wird das Bit i eines Registers j für eine Vielzahl
von Fenstern {0, 1, 2, ..., 7} bei einer Position in einem 10X10-Gitter 1518
bei einer Vielzahl von Tiefen abgespeichert. Die Vielzahl von Bits
bei einer Vielzahl von Tiefen werden durch die Spezifizierung eines
Bits i, eines Registers j und eines Fensters k adressiert. Folglich
wird eine Registerdatei mit acht Fenstern unter Benutzung von drei
zusätzlichen
Leitungen zur Spezifizierung eines ausgewählten Fensters unter acht Fenstern
adressiert. Folglich wird das 10X10-Gitter 1518 durch das Hinzufügen von
drei Adress-Leitungen zusätzlich
zu den Adress-Leitungen zur Adressierung einer 10X10-Einzelfensterregisterdatei
adressiert. Entsprechend wird das 10X10-Gitter 1518 durch 13X10-Adressleitungen
adressiert. In der beispielhaften multidimensionalen Registerdatei 1300 werden
acht Informationsbits anstatt einem Informationsbit in einer Fläche abgespeichert,
die nur um 30% größer ist
als die Fläche
für ein
Einzelfenster 10X10-Gitter 1418.In terms of 15 Figure 4 shows a schematic circuit diagram of a plurality of bit cells 1510 a register window of the multidimensional register file 1300 which avoids wasted integrated circuit area by taking advantage of the condition that only one window is read and only one window is written at a time. The otherwise wasted area is used to store information bits from a plurality of windows at a corresponding plurality of depths at a lateral position in the integrated circuit area. For example, bit i of register j is stored for a plurality of windows {0, 1, 2, ..., 7} at a position in a 10X10 grid 1518 at a plurality of depths. The plurality of bits at a plurality of depths are addressed by specifying a bit i, a register j and a window k. Thus, an eight window register file is addressed using three additional lines to specify a selected window among eight windows. Hence the 10X10 grid 1518 addressed by adding three address lines in addition to the address lines to address a 10X10 single window register file. The 10X10 grid is corresponding 1518 addressed by 13X10 address lines. In the exemplary multidimensional register file 1300 Eight bits of information are stored instead of one bit of information in an area that is only 30% larger than the area for a single window 10X10 grid 1418.
Für
ein Beispiel einer Abspeicherung einer single-ended-Registerdatei
benützt
jedes Bit ungefähr
36 Quadratmicrons (6,15 mal kleiner) im Vergleich
zu den 225 Quadratmicrons in einer herkömmlichen Implementierung eines
einzelnen Fensters. Die Vorzüge
sind sogar noch größer für eine double-ended-Implementierung,
in welcher ein Bit ungefähr
73 Quadratmicrons im Vergleich zu den 450 Quadratmicrons eines herkömmlichen
Doppelfensterspeichers benutzt. Der double-ended Speicher erreicht
dieselben Speicherraten, 6,15 mal kleiner, was aber sogar zu einem
größeren Gewinn
an insgesamt eingesparter Fläche
führt.For an example of storing a single-ended register file, each bit uses approximately 36 square microns ( 6 . 15 times smaller) compared to the 225 square microns in a traditional implementation of a single window. The benefits are even greater for a double-ended implementation in which one bit uses approximately 73 square microns compared to the 450 square microns of a conventional double-window memory. The double-ended storage achieves the same storage rates, 6.15 times smaller, but this even leads to a greater gain in total space saved.
Das 10X10-Gitter 1518 ist
nur für
erklärende Zwecke
dargestellt. Ein Gitter kann jede geeignete Dimension (zum Beispiel
10X20 oder andere) in Abhängigkeit
von einer ge wünschten
Anwendung, Funktion und Kapazität
haben.The 10X10 grid 1518 is shown for explanatory purposes only. A grid can have any suitable dimension (e.g. 10X20 or others) depending on a desired application, function and capacity.
Bezüglich 16 stellt
ein schematisches Schaltungsdiagramm eine geeignete Bit-Speicherschaltung 1600 dar,
welche ein Bit des lokalen Registers für die multidimensionale Registerdatei 1300 mit acht
nicht-überlappenden
Fenstern abspeichert. Die multidimensionale Registerdatei 1300 ist
nützlich
für das
schnelle Umschalten von Kontext oder zur Implementierung von lokalen
Registern, die nicht über ein
Fenster hinweg gemeinsam benutzt werden.In terms of 16 represents a schematic circuit diagram of a suitable bit storage circuit 1600 which is a bit of the local register for the multidimensional register file 1300 with eight non-overlapping windows. The multidimensional register file 1300 is useful for quickly switching context or implementing local registers that are not shared across windows.
Die beispielhafte Bit-Speicherschaltung 1600 stellt
eine Speicherzelle 1610 mit sieben Leseanschlüssen 1612,
single-ended Lesebitleitungen 1614, drei Schreibanschlüssen 1616,
unterschiedlichen Schreibbitleitungen 1618, getrennten
Lese- 1619 und Schreibfenstern 1620 und einem
decodierten (einen aktiven) aktuellen Fensterzeiger 1622.
Die Speicherzelle 1610 erlaubt keine gleichzeitigen mehrfachen
Schreiboperationen auf dasselbe Register. Die singleended Lesebitleitungen 1614 benutzen deutlich
weniger Fläche
als eine differenzielle Abtastverstärker-Implementierung (sieben
Leitungen gegen vierzehn Leitungen). Das Abtasten von single-ended
Lesebitleitungen verbessert die Leseabtastgeschwindigkeit, ohne
den Rauschbereich zu beeinträchtigen,
indem die Lesebitleitung über
die Maximalspannung des Abtastverstärkers vorbelastet wird. Zum
Beispiel wird in einem typischen 3,3 V CMOS-Prozess, unter der Annahme von TTLH,
die Lesebitleitung auf 1,31 V vorgespannt, was 0,61 V über dem
Maximalwert des Abtastverstärkers
von 0,70 V ist. Nachdem die Lesebitleitung vorgespannt ist, kann
die Auswahl einer der Speicherzellen auf der Lesebitleitung zu entweder
einer Fortsetzung des vorgespannten Zustandes führen, den der Abtastverstärker als
eine logische "1" einliest, oder kann zu einem Entladen der Bitleitung
unter den maximalen Spannungswert des Abtastverstärkers führen, was dazu
führt,
dass dieser Zustand als eine logische "0" gelesen wird.The exemplary bit storage circuit 1600 represents a memory cell 1610 with seven read ports 1612 , single-ended read bit lines 1614 , three write ports 1616 , different write bit lines 1618 , separate reading 1619 and writing windows 1620 and a decoded (an active) current window pointer 1622 , The memory cell 1610 does not allow simultaneous multiple write operations to the same register. The single-ended read bit lines 1614 use significantly less area than a differential sense amplifier implementation (seven lines versus fourteen lines). Scanning single-ended read bit lines improves the read sampling speed without affecting the noise range by biasing the read bit line beyond the maximum voltage of the sense amplifier. For example, in a typical 3.3 V CMOS process, assuming TTLH, the read bit line is biased to 1.31 V, which is 0.61 V above the maximum 0.70 V sense amplifier. After the read bit line is biased, the selection of one of the memory cells on the read bit line can either result in a continuation of the biased state that the sense amplifier reads in as a logic "1", or lead to a bit line discharge below the maximum sense amplifier voltage value. which results in this state being read as a logic "0".
Die differenziellen Schreibbitleitungen 1618 erlauben
schnelle Schreib- und zuverlässige Rauschgrenzen.
Das Benutzen eines getrennten Fensterzeigers zum Lesen und Schreiben
führt zu
einer höheren
Leistung, indem es mehr als einem Fenster erlaubt ist, in einer
Pipeline zu coexistieren. Durch das Verbieten von mehrfachen Schreibzugriffen
auf dasselbe physikalischen Register in demselben Zyklus wird der
Entwurf, ohne die Leistung zu beeinflussen, vereinfacht, da solche
Schreibzugriffe ein Anzeichen für
eine nicht-effiziente Bedingung sind und inhärent nicht geeignet sind für einen
ordentlichen Prozessor. Zwei aufeinanderfolgende Schreibzugriffe
in demselben Zyklus ohne einen dazwischenliegenden Lesezugriff sind
keine gewöhnliche Programmierpraxis.The differential write bit lines 1618 allow fast write and reliable noise limits. Using a separate one Window pointers for reading and writing lead to higher performance by allowing more than one window to coexist in a pipeline. Prohibiting multiple write accesses to the same physical register in the same cycle simplifies the design without affecting performance because such write accesses are an indication of an inefficient condition and are inherently unsuitable for a proper processor. Two consecutive write accesses in the same cycle without an intermediate read access are not common programming practice.
Die Decodierung von Schreibadressen
findet in zwei Stufen statt. Prädecodierer
(nicht dargestellt) sind einfache statische Gatter. UND-Gatter mit
vier Eingängen
führen
die Decodierung der zweiten Stufe durch. Eines der vier Eingabesignale
ist ein Schreibfreigabesignal. Schreibdecodierer werden gesperrt, wenn
das entsprechende Schreibfreigabesignal gesperrt wird.The decoding of write addresses
takes place in two stages. Predecoders
(not shown) are simple static gates. AND gate with
four entrances
to lead
the second stage decoding. One of the four input signals
is a write enable signal. Write decoders are locked when
the corresponding write enable signal is blocked.
Der decodierte aktuelle Fensterzeiger 1622 vereinfacht
die Logik für
jede Bitzelle und erzeugt einen Geschwindigkeitsvorteil, da der
Zeiger parallel mit einem Registerindex decodiert werden kann.The decoded current window pointer 1622 simplifies the logic for each bit cell and creates a speed advantage since the pointer can be decoded in parallel with a register index.
Die Auswahlleitungen 1624 (rps0,
rps1, ... rps7) für
die Speicherzelle 1610 wählen ein Register N aus und
decken die volle Breite des 64-Bit-Registers ab. Die Decodierung
der Leseadressen wird in zwei Stufen unter Benutzung von Präcodierern
(nicht dargestellt), das einfache statische Gatter sind, während Endstufendecodierer
(nicht dargestellt) NAND-Gatter vom Domino-Typ mit drei Eingängen sind,
durchgeführt.
Um die Adress-Decodierungsrate deutlich zu erhöhen, werden die Leseadresssignale unterschiedlich
vorbelastet, um es einer Bewertung zu ermöglichen, sofort zu beginnen,
wenn die eingegebenen Adresssignale gültig werden.The selection lines 1624 (rps0, rps1, ... rps7) for the memory cell 1610 select a register N and cover the full width of the 64-bit register. The decoding of the read addresses is carried out in two stages using precoders (not shown), which are simple static gates, while final stage decoders (not shown) are three-input domino type NAND gates. In order to significantly increase the address decoding rate, the read address signals are biased differently in order to enable an evaluation to begin immediately when the input address signals become valid.
Der decodierte aktuelle Fensterzeiger 1622 wird
durch acht Signale (rcwp0, rcwp1, ... recwp7) dargestellt, von denen
nur eines gleichzeitig aktiv ist. Der aktuell decodierte Fensterzeiger 1622 wählt das Fenster
innerhalb dem Register N aus, auf das zugegriffen wird. Über Kreuz
verbundene Inverter 1626 werden benutzt, um jede Bitzelle
abzuspeichern. Ein lokaler Inverter 1628 verstärkt die
Signale lokal und isoliert jede Zelle, was eine gemeinsame Benutzung von
Ladung vermeidet. Das Lesen von Daten von den einzelnen Bitzellen
wird durch einen Inverter INV2 gepuffert, der einen großen Pull-Down-Transistor
enthält
(50 Microns gegen 8 Microns für
einen entsprechenden Pull-up-Transistor). Die sieben Bitleitungen 1624 werden
vorgeladen, so dass die Lesezugriffszeit bestimmt wird durch die
Lesebitleitungs-Pulldown-Geschwindigkeit.
Der Inverter Inv1 und ein PMOS-Transistor TPFB ziehen einen Knoten cc
eines lokalen Zwischendatenbusses auf VDD.The decoded current window pointer 1622 is represented by eight signals (rcwp0, rcwp1, ... recwp7), of which only one is active at the same time. The currently decoded window pointer 1622 selects the window within register N that is accessed. Cross-connected inverters 1626 are used to store each bit cell. A local inverter 1628 amplifies the signals locally and isolates each cell, avoiding charge sharing. The reading of data from the individual bit cells is buffered by an inverter INV2, which contains a large pull-down transistor (50 microns versus 8 microns for a corresponding pull-up transistor). The seven bit lines 1624 are precharged so that the read access time is determined by the read bit line pulldown speed. The inverter Inv1 and a PMOS transistor TPFB pull a node cc of a local intermediate data bus to VDD.
Drei Schreibauswahlleitungen 1630 sind wps0,
wps1 und wps2. Es werden unterschiedliche Schreibarten implementiert,
so dass drei Paare von unterschiedlichen Schreibbitleitungen 1632 benutzt werden
(wdc0, wdt0, wdc1, wdt1, wdc2 und wdc2). Der separate decodierte
aktuelle Fensterzeiger 1622 wird für die Schreiboperationen benutzt,
so dass nur eines der acht Signale (wcwp0, wcwp1, ..., wcwp7) gleichzeitig
aktiv ist.Three write select lines 1630 are wps0, wps1 and wps2. Different write types are implemented, so that three pairs of different write bit lines 1632 can be used (wdc0, wdt0, wdc1, wdt1, wdc2 and wdc2). The separate decoded current window pointer 1622 is used for the write operations so that only one of the eight signals (wcwp0, wcwp1, ..., wcwp7) is active at the same time.
Bezüglich 17A stellt ein schematisches Diagramm
die gemeinsame Benutzung von Registern zwischen den nebeneinanderliegenden
Fenstern dar. Überlappende
Fenster er möglichen
eine Aufruffunktion, um Parameter zu einem Sender ohne zusätzliche
Lade- und Speicheroperationen zu senden. Eine Aufruffunktion hat
ein aktuelles Aufruffenster 1710, das "Ausgabe"-Register 1712 benutzt,
um Parameter zu einem danebenliegenden aktuellen Empfängerfenster 1720 weiterzuleiten,
wo die "INS"-Register 1722 Register für den Empfänger werden. Auf ähnliche
Art und Weise kann der Empfänger
beim Zurückkehren
von einem Funktionsaufruf die Ergebnisse durch die "INS"-Register 1722 zurück geben,
welche die "Ausgabe"-Register für
den ursprünglichen
Empfänger
werden.In terms of 17A Figure 3 shows a schematic diagram of the sharing of registers between the adjacent windows. Overlapping windows enable a call function to send parameters to a transmitter without additional loading and storing operations. A call function has a current call window 1710 , the "Output" tab 1712 used to set parameters to an adjacent current receiver window 1720 forward where the "INS" register 1722 Register for the recipient. Similarly, when returning from a function call, the receiver can see the results through the "INS" registers 1722 return what the "output" registers for the original recipient will be.
Die Diskussion von 16 beschrieb,
wie Bitzellen von nebeneinanderliegenden Fenstern gemeinsam zwischen
den Metalldrähten
bleiben, welche für
den Zugriff auf eine einzelne Zelle und zur Zuführung eines Fensterdekodierungssignales
benutzt werden. Unter Benutzung desselben Konzepts für die "INS"-
und "Ausgabe"-Register bestehen alle Bits für Inn von
Fensterw alle in einem Punkt in der Schaltungsfläche fort.
Bezüglich 17B zeigt ein schematisches
Blockdiagramm eine Vierfensterregisterdatei, die einen Satz von
vier Bits enthält,
welche Daten für
das Bit; des Registers INn des Fenstersw+1 enthält,
was dasselbe ist als Bit; von Registerausgaben von
Fensterw. Für einen besonderen Fensterzeiger, zum
Beispiel Fenster0, sind zwei Bitzellen,
welche die IN- und die OUT-Register darstellen, zugreifbar.The discussion of 16 described how bit cells from adjacent windows remain common between the metal wires used to access a single cell and to provide a window decoding signal. Using the same concept for the "INS" and "output" registers, all bits for In n of window w all persist at one point in the circuit area. In terms of 17B Figure 3 shows a schematic block diagram of a four window register file containing a set of four bits, which data for the bit; of window IN n register w + 1 , which is the same as a bit; from register output n from window w . For a special window pointer, for example window 0 , two bit cells, which represent the IN and OUT registers, are accessible.
Bezüglich 18 stellt
ein schematisches Schaltungsdiagramm eine Implementierung einer multidimensionalen
Registerdatei 1300 dar, die Register enthält, welche
durch eine Vielzahl von Fenstern gemeinsam benutzt werden. Eine
beispielhafte Abspeicherung 1800 enthält Bitzellen 1810,
welche Daten für
die INi und OUTi-Register
von Fensterj enthalten, wobei auf zwei Bitzellen
gleichzeitig zugegriffen werden kann, indem immer zwei mögliche adressierte
Zellen in dem Satz von acht Zellen für jede Fensterauswahl ausgewählt werden.
Zum Beispiel wählt
die Auswahl des aktuellen Fensterzeigers rcwp1 zwei Zellen aus,
cc0 als mögliches
IN-Register und ccl als ein mögliches
OUT-Register. Der Inhalt der zwei Zellen cc0 und ccl wird auf getrennten
lokalen Bussen ccIN und ccOUT ausgegeben. Die Auswahl der Daten
für jeden
Einleseanschluss des IN-Registers oder des OUT-Registers wird durch
einen Decoder (nicht dargestellt) ausgeführt. Getrennte Leitungen versorgen
die IN-Register und die OUT-Register, um das korrekte Register auszuwählen. Ein
einzelner großer
Puffer mit einem breiten Pulldown-Transistor ist in jedem Bus enthalten,
um die Bitleitungen je nach Bedingung zu entladen.In terms of 18 Figure 4 shows a schematic circuit diagram of an implementation of a multidimensional register file 1300 that contains registers that are shared by a plurality of windows. An exemplary storage 1800 contains bit cells 1810 which contain data for the IN i and OUT i registers of window j , wherein two bit cells can be accessed simultaneously by always selecting two possible addressed cells in the set of eight cells for each window selection. For example, the selection of the current window pointer rcwp1 selects two cells, cc0 as a possible IN register and ccl as a possible OUT register. The content of the two cells cc0 and ccl is output on separate local buses ccIN and ccOUT. The selection of the data for each read-in connection of the IN register or the OUT register is carried out by a decoder (not shown). Separate lines feed the IN registers and the OUT registers to select the correct register. A single large buffer with a wide one Pulldown transistor is included in each bus to discharge the bit lines depending on the condition.
Eine Schreibschaltung enthält eine
spezielle Logik, um fehlerhaftes Überschreiben zwischen den IN-Registern
und den OUT-Registern zu vermeiden. Die Logik 1820, welche
das aktuelle Schreibfenster versorgt, ist ähnlich zu der Logik 1822,
welche das aktuelle Lese fenster versorgt. Ein und nur ein aktueller
Fensterzeiger (wcwp0, wcwp1, ..., wcwp7) wird benutzt und wählt zwei
Zellen aus, eine IN-Bitzelle und eine OUT-Bitzelle. Signale, welche
an den Schreibdecoderwert angelegt werden, bestimmen, ob entweder
die Daten von der IN-Bitzelle
oder der OUT-Bitzelle ausgegeben werden. Getrennte Signale wählen eine
Schreiboperation für
eine IN-Zelle (zum Beispiel wps0 in) und eine Schreiboperation für eine OUT-Zelle (zum Beispiel
wps1_out) aus. Da eine Schreiboperation datenbeschädigend ist,
wird eine Schreiboperation auf ein IN-Register unterbunden, um nicht
das entsprechende OUT-Register
zu korrumpieren und umgekehrt, was sogar dann auftreten könnte, wenn
die Schreibdaten auf einen der zwei lokalen Schreibdatenbusse ausgegeben
werden. Schreibdaten von einem Anschluss werden entweder zu dem
IN-lokalen Bus oder zu dem OUT-lokalen Bus gesendet, aber nicht
zu beiden. Die relativ große
Kapazität
der lokalen Busse könnte
eventuell den Inhalt eines der Bitzellen überschreiben, da der Schreibfensterzeiger
direkten Zugriff ermöglicht.
Um die Potentialschreibstörung
zu vermeiden, werden Pullup-Transistoren TPPU1, TPPU2, TPPU3 und TPPU4
benutzt, um die lokalen Schreibdatenleitungen von nicht-aktiven
Anschlüssen
vorzuspannen, welche wirksam als eine Lesestörung der Bitzelle mit einem
geringen Einfluss auf die Spannungswerte wirken. Eine Zustand von
zwei Schreibanschlüssen, welche
versuchen, auf dasselbe IN-Register oder dasselbe OUT-Register zu
schreiben, wird verhindert, da Multischreiboperationen auf dasselbe
Zielregister nicht erlaubt sind.A write circuit contains special logic to avoid erroneous overwriting between the IN registers and the OUT registers. The logic 1820 which supplies the current write window is similar to the logic 1822 , which supplies the current reading window. One and only one current window pointer (wcwp0, wcwp1, ..., wcwp7) is used and selects two cells, an IN bit cell and an OUT bit cell. Signals applied to the write decoder value determine whether either the data is output from the IN bit cell or the OUT bit cell. Separate signals select a write operation for an IN cell (e.g. wps0 in) and a write operation for an OUT cell (e.g. wps1_out). Since a write operation is damaging to data, a write operation to an IN register is prevented so as not to corrupt the corresponding OUT register and vice versa, which could occur even if the write data is output on one of the two local write data buses. Write data from one port is sent to either the IN-local bus or the OUT-local bus, but not both. The relatively large capacity of the local buses could possibly overwrite the content of one of the bit cells because the write window pointer allows direct access. To avoid the potential write disturbance, pull-up transistors TPPU1, TPPU2, TPPU3 and TPPU4 are used to bias the local write data lines from inactive ports, which act effectively as a bit cell read disturbance with little effect on the voltage values. A state of two write ports that try to write to the same IN register or the same OUT register is prevented because multi-write operations to the same target register are not permitted.
Die multidimensionale Registerdatei 1300 hat
viele vorteilhafte Charakteristika. Zum Beispiel eine Fähigkeit,
um Parameter von Funktionsaufrufen und Funktionsaufrufrückgaben
ohne die Notwendigkeit der Speicherung und Wiederherstellung der
Daten durch den Stack-Speicher
zu leiten, was die Leistung bedeutsam erhöht, da Lade- und Speicheroperationen
oft ein Flaschenhals in modernen Hochleistungsprozessoren sind.The multidimensional register file 1300 has many beneficial characteristics. For example, an ability to pass parameters of function calls and function call returns without the need to store and restore data through the stack, which significantly increases performance since load and store operations are often a bottleneck in modern high performance processors.
Die Kontext-Umschaltleistung des
Prozessors 1200 wird durch kontext-umschaltbare Speicherstrukturen,
wie eine Registerdatei mit "Fenstern", verbessert. Die Fenster unterstützen unterschiedliche
"Kontexte" für
Funktionsaufrufe. In einem Beispiel ist die Registerdatei mit Fenstern
als eine multidimensionale Struktur mit "Ebenen" für ein schnelles
Umschalten des Kontextes konfiguriert.The context switching performance of the processor 1200 is improved by context-switchable memory structures, such as a register file with "windows". The windows support different "contexts" for function calls. In one example, the register file with windows is configured as a multidimensional structure with "layers" for a quick switching of the context.
In herkömmlichen Prozessoren verbraucht der
Datenarrayabschnitt ungefähr
2/3 der Gesamtfläche
einer Registerdatei. Der Gebrauch der multidimensionalen Registerdatei 1300 reduziert
mit Vorteil die Datenarraygröße um einen
Faktor von 4 für
eine Registerdatei mit acht Ebenen. Die insgesamt eingesparte Fläche hängt von
verschiedenen Entwurfsmerkmalen ab, einschließlich: (1) differenziellem
gegen single-ended Bitleseabtasten, (2) decodiertem gegen codiertem
Ebenen-/Fenster-Routing und (3) differenziellem gegen single-ended
Schreiben. Im Vergleich zu herkömmlichen
"Einzelfenster"-Registerdateien werden multiple Kontexte erreicht
im Wesentlichen ohne Kosten in Bezug auf die integrierte Schaltungsfläche, die
eine multidimensionale Registerdatei 1300 in Schaltungen
benutzt, wobei hier Leseanschluss- und Schreibanschluss-Verbindungen die
Zellfläche
der Register dominieren.In conventional processors, the data array section consumes approximately 2/3 of the total area of a register file. The use of the multidimensional register file 1300 advantageously reduces the data array size by a factor of 4 for a register file with eight levels. The total area saved depends on various design features, including: (1) differential versus single-ended bit read scanning, (2) decoded versus coded level / window routing, and (3) differential versus single-ended write. Compared to conventional "single window" register files, multiple contexts are achieved essentially at no cost in terms of the integrated circuit area that is a multidimensional register file 1300 used in circuits, where read port and write port connections dominate the cell area of the registers.
Zusätzlich zur starken Einsparung
von Schaltungsfläche
führt die
multidimensionale Registerdatei 1300 mit Vorteil zu schnelleren
Zugriffszeiten, die in der Hauptsache durch die Reduzierung der Gesamtkapazität auf den
Bitleitungen erreicht werden. In einer herkömmlichen "Einzelfenster"-Implementierung
verbindet nur eine Bitleitung ein Fenster im Vergleich zu allen
Fenstern in der multidimensionalen Registerdatei 1300.
Die multidimensionale Registerdatei 1300 führt zu einer
reduzierten Gesamtfläche
und kürzeren
Bitleitungen, was die Kapazität reduziert.
Ein Bitleitungstreiber kann infolge der Logik, welche von den Bitzellen
gemeinsam benutzt wird, vergrößert werden,
was die Bitleitungsentladung vergrößert. Zusätzlich führt das unabhängige Decodieren
zwischen dem Fensterzeiger und dem Registerindex zu einem schnelleren
Betrieb.In addition to the considerable saving of circuit area, the multidimensional register file leads 1300 with advantage to faster access times, which are mainly achieved by reducing the total capacity on the bit lines. In a conventional "single window" implementation, only one bit line connects a window compared to all of the windows in the multidimensional register file 1300 , The multidimensional register file 1300 leads to a reduced total area and shorter bit lines, which reduces the capacitance. A bit line driver can be enlarged due to the logic shared by the bit cells, which increases the bit line discharge. In addition, independent decoding between the window pointer and the register index leads to faster operation.
Die multidimensionale Registerdatei 1300 wird
mit Vorteil für
Prozessoren einschließlich
Hochleistungs-Superskalarprozessoren als eine Registerdatei benutzt,
wobei aber die angewandten Techniken und Strukturen ansonsten in
anderen Typen von Speicherbauelementen benutzt werden können. Zum Beispiel
können
multidimensionale Speicherstrukturen ansonsten in verschiedenen
VLIW-Speicherstrukturen, welche typischerweise viele Anschlüsse benutzen,
und in Prozessoren implementiert werden, die schnell Kontext umschalten,
welche verschiedene Kontexte durch eine einzige Struktur unterstützen.The multidimensional register file 1300 is advantageously used as a register file for processors including high performance superscalar processors, but the techniques and structures used can otherwise be used in other types of memory devices. For example, multidimensional memory structures can otherwise be implemented in different VLIW memory structures, which typically use many ports, and in processors that quickly switch context that support different contexts through a single structure.
Die beschriebene Prozessorstruktur
und das Betriebsverfahren können
in vielen strukturellen Variationen implementiert werden. Zum Beispiel
werden zwei Prozessorkerne mit einem On-Chip-Set-assoziativen L2-Cache
in einem System kombiniert. In einem anderen Beispiel werden vier
Prozessorkerne mit einer direkten RAMBUS-Schnittstelle ohne externem
L2-Cache kombiniert. Eine zahllose Anzahl von Variationen ist möglich. In
manchen Systemen ist jeder Prozessorkern eine vertikal gethreadete
Pipeline.The processor structure described
and the operating procedure can
implemented in many structural variations. For example
are two processor cores with an on-chip set associative L2 cache
combined in one system. In another example, four
Processor cores with a direct RAMBUS interface without an external one
L2 cache combined. A number of variations are possible. In
In some systems, each processor core is a vertically threaded one
Pipeline.
Während
die Erfindung mit Bezug zu verschiedenen Ausführungsbeispielen beschrieben
worden ist, ist es so zu verstehen, dass diese Ausführungsbeispiele
nur erklärenden
Charakter haben und dass der Bereich der Erfindung nicht durch sie
begrenzt ist. Viele Variationen, Modifikationen, Hinzufügungen und
Verbesserungen der beschriebenen Ausführungsbeispiele sind möglich. Zum
Beispiel wird der Fachmann leicht die notwendigen Schritte imple mentieren
können,
um die hier offenbarten Strukturen und Verfahren zur Verfügung zu
stellen und wird verstehen, dass die Prozessparameter, Materialien
und Dimensionen nur als Beispiel angegeben wurden und verändert werden
können,
um die gewünschten
Strukturen als auch Modifikationen zu erreichen, welche innerhalb
dem Bereich der Erfindung liegen. Variationen und Modifikationen
der Ausführungsbeispiele,
die hier offenbart sind, können
auf der hier fortgesetzten Beschreibung und dem Wissen und der Erfahrung
des Fachmanns ohne den Bereich der Erfindung zu verlassen, so wie
er in den folgenden Ansprüchen
beschrieben ist, basieren. Zum Beispiel kann, obwohl die beispielhaften
Prozessoren eine vorgegebene Anzahl von Threads pro Pipeline und
eine vorgegebene Anzahl von Pipelines pro integriertem Schaltungschip
enthalten, in Abhängigkeit von
den gewünschten
Prozessoranwendungen, Halbleiterherstellungstechniken und verschiedenen Größenparametern
des Prozessors, in anderen Beispielen eine unterschiedliche Anzahl
von Threads und Pipelines implementiert werden.While the invention has been described with reference to various embodiments, it is to be understood that these embodiments are illustrative only and that the scope of the invention is not limited by them. Many variations, modifications, additions conditions and improvements of the described exemplary embodiments are possible. For example, those skilled in the art will easily be able to implement the steps necessary to provide the structures and methods disclosed herein, and will understand that the process parameters, materials and dimensions have been given by way of example only and can be changed to the desired structures as to achieve modifications which are within the scope of the invention. Variations and modifications to the embodiments disclosed herein may be based on the continued description and knowledge and experience of those skilled in the art without departing from the scope of the invention as set forth in the following claims. For example, although the example processors include a predetermined number of threads per pipeline and a predetermined number of pipelines per integrated circuit chip, depending on the desired processor applications, semiconductor fabrication techniques, and different processor size parameters, in other examples a different number of threads and pipelines be implemented.
Die hier enthaltenen Beschreibungen
beziehen sich auf viele Aspekte der Prozessorstruktur und der Verarbeitungstechniken,
wobei diese strukturelle und funktionelle Aspekte von verschiedenen
Prozessorkomponenten enthalten. Die Strukturen und Techniken sind
so beschrieben, dass sie sehr nützlich
in der Kombination sind. Jedoch sind auch verschiedene Strukturen
und Techniken innovativ und sehr vorteilhaft, wenn sie alleine oder
in vielen verschiedenen Unterkombinationen verwendet werden. Die
Erfindung wird durch die Ansprüche
allein abgegrenzt und verschiedene Begrenzungen, welche in der Beschreibung
beschrieben sind, die aber nicht in einem besonderen Anspruch enthalten
sind, sollen nicht als inhärenter
Bestandteil des Anspruchs durch bloße Einbeziehung in die Beschreibung
betrachtet werden.The descriptions contained here
relate to many aspects of processor structure and processing techniques,
these structural and functional aspects of different
Processor components included. The structures and techniques are
described as very useful
are in combination. However, there are also different structures
and techniques innovative and very beneficial when alone or
can be used in many different sub-combinations. The
Invention is through the claims
alone delimited and various limitations, which in the description
are described, but not included in a special claim
are not supposed to be inherent
Part of the claim by mere inclusion in the description
to be viewed as.