DE4345429C2

DE4345429C2 - Semiconductor memory for cache and image processing

Info

Publication number: DE4345429C2
Application number: DE4345429A
Authority: DE
Inventors: Katsumi Dosaka; Toshiyuki Omoto; Masaki Kumanoya
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-11-06
Filing date: 1993-11-05
Publication date: 2003-10-30
Anticipated expiration: 2013-11-06

Abstract

The memory has a DRAM (102) with several dynamic memory cells in a matrix. A control circuit including a line selector (110) selects a line in the DRAM field according to an address. The control circuit also includes a column block selector (112) which is dependent on an external control signal for driving the DRAM. An SRAM (104) has a memory cell selector (118, 120) which is controlled by a third address, which is dependent on an externally-supplied control signal for driving of the SRAM and independent of the first control circuit. Data is transmitted between the selected DRAM and SRAM memory cell blocks.

Description

Die vorliegende Erfindung bezieht sich auf eine synchrone Halb leiterspeichervorrichtung mit Speicherzellen, die in einem Auf frischungsmodus betrieben werden kann.The present invention relates to a synchronous half conductor memory device with memory cells in an on refresh mode can be operated.

Aus dem US-Patent 5,208,779 ist eine synchrone Halbleiterspei chervorrichtung zu entnehmen, die eine Schaltung zum Synchroni sieren der Auffrischzyklen in einer Speicherbank enthält. Die Halbleiterspeichervorrichtung weist einen Zeitgeber, der Auf frischanforderungen an einen Signalanschluß abgibt, und eine Auffrischschaltung, die über den Signalanschluß die Auffrischan forderung empfängt und eine Auffrischung der Speicherzellen durchführt, auf. Eine Mehrzahl von Halbleiterspeichervorrichtun gen ist in einem Speicherfeld vorgesehen. Die Halbleiterspei chervorrichtungen sind über den Knoten wired-AND-verknüpft, so daß während einer Auffrischperiode eine Halbleiterspeichervor richtung Master wird und die verbleibenden Halbleiterspeicher vorrichtungen Slaves werden. Dies erfolgt durch eine automati sche Auswahl anhand des Kriteriums des schnellsten Oszillators in einer Halbleiterspeichervorrichtung, wodurch ein Sperren oder Freigeben der Übertragung der Auffrischanforderung von dem Zeit geber zu dem Signalanschluß erfolgt, der Master wird freigegeben und die Slaves werden gesperrt.From US Patent 5,208,779 is a synchronous semiconductor memory Chervvorrichtung to see a circuit for Synchroni contains the refresh cycles in a memory bank. The A semiconductor memory device has a timer, the issues fresh requests to a signal connection, and one Refresh circuit which the refreshment via the signal connection Receives request and a refresh of the memory cells performs on. A plurality of semiconductor memory devices gene is provided in a memory field. The semiconductor memory Devices are wired-AND-linked via the node, so that a semiconductor memory prior to a refresh period direction becomes master and the remaining semiconductor memory devices become slaves. This is done by an automati Selection based on the fastest oscillator criterion in a semiconductor memory device, thereby causing a lock or Release the transmission of the refresh request from the time encoder to the signal connection, the master is released and the slaves are blocked.

Es ist Aufgabe der vorliegenden Erfindung, eine synchrone Halb leiterspeichervorrichtung vorzusehen, bei der sowohl eine inter ne als auch eine externe Auffrischung insbesondere sehr zuver lässig durchgeführt werden können.It is an object of the present invention to have a synchronous half provide conductor storage device in which both an inter ne as well as an external refresher especially very reliable can be carried out casually.

Diese Aufgabe wird gelöst durch eine synchrone Halbleiterspei chervorrichtung mit den Merkmalen des Anspruches 1.This task is solved by a synchronous semiconductor memory Device with the features of claim 1.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.Preferred embodiments of the invention result from the Dependent claims.

Es folgt die Beschreibung von Ausführungsbeispielen der Erfin dung anhand der Figuren. Von den Figuren zeigen:The following is a description of exemplary embodiments of the invention based on the figures. From the figures show:

Fig. 1 ein Blockschaltbild der Gesamtstruktur einer Halblei terspeichervorrichtung nach einer Ausführungsform der Erfindung; Fig. 1 is a block diagram of the overall structure of a semiconductor memory device according to an embodiment of the invention;

Fig. 154 Funktion und Struktur des Befehlsregisters 00h; Fig. 154 Function and structure of the command register 00h;

Fig. 177 die Struktur eines Speichersystems mit einer synchronen Selbstauffrischungsfunktion nach der vorliegenden Erfindung; Fig 177 the structure of a memory system with a synchronous self-refresh function according to the present invention.

Fig. 178 Strukturen von Abschnitten, die das Auffrischen des CDRAM von Fig. 177 betreffen; Fig. 178 structures of sections related to refreshing the CDRAM of Fig. 177;

Fig. 179 ein Signaldiagramm des Betriebs des Master-Abschnitts von Fig. 178; Fig. 179 is a signal diagram of the operation of the master section of Fig. 178;

Fig. 180 ein Signaldiagramm des Betriebs des Slave-Abschnitts von Fig. 178; Figure 180 is a signal diagram of the operation of the slave section of Fig 178th.

Fig. 181 eine Struktur zum Erzeugen des Vorladeabschlußssignals von Fig. 178; Fig. 181 shows a structure for generating the precharge completion signal of Fig. 178;

Fig. 182 ein Signaldiagramm des Betriebs der Schaltung von Fig. 181; Fig. 182 is a signal diagram of the operation of the circuit of Fig. 181;

Fig. 183 eine Modifikation der Schaltung von Fig. 181; Fig. 183 shows a modification of the circuit of Fig. 181;

Fig. 184 ein Beispiel der Struktur des ersten Arbiters von Figur, 178; FIG. 184 is an example of the structure of the first arbiter of Figure 178;

Fig. 185 ein Beispiel der Struktur des zweiten Arbiters von Fig. 178; FIG. 185 is an example of the structure of the second arbiter of Fig 178th;

Fig. 186 ein Beispiel der Struktur des RAS-Puffers und der Auffrischungssteuerschaltung von Fig. 178; Fig. 186 shows an example of the structure of the RAS buffer and the refresh control circuit of Fig. 178;

Fig. 187 die Struktur einer weiteren Ausführungsform des Auffrischungssteuersystems; FIG. 187, the structure of another embodiment of the refresh control system;

Fig. 188 ein weiteres Beispiel für die Struktur des Speichersystems mit der synchronen Selbstauffrischungsfunktion; Fig. 188 shows another example of the structure of the memory system with the synchronous self-refresh function;

Fig. 1 zeigt ein Blockschaltbild der Gesamtstruktur einer Halbleiterspeichervorrichtung nach einer ersten Ausführungsform der Erfindung. Die Halbleiterspeichervorrichtung weist einen DRAM-Abschnitt und einen SRAM-Abschnitt, der als Cache-Speicher benutzt wird, auf. Die Halbleiterspeichervorrichtung wird daher in der folgenden Beschreibung als Halbleiterspeichervorrichtung mit einem Cache (CDRAM) bezeichnet. Fig. 1 is a block diagram showing the overall structure of a semiconductor memory device according to a first embodiment of the invention. The semiconductor memory device has a DRAM section and an SRAM section, which is used as a cache memory. The semiconductor memory device is therefore referred to in the following description as a semiconductor memory device with a cache (CDRAM).

Wie in Fig. 1 dargestellt ist, weist das DRAM 100 ein DRAM-Feld 102 mit einer Mehrzahl von dynamischen Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind, ein SRAM- Feld 104 mit einer Mehrzahl von statischen Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind, und eine Datenübertragungsschaltung 106 zum Übertragen von Daten zwischen dem DRAM-Feld 102 und dem SRAM-Feld 104 auf. Das CDRAM 100 weist eine Struktur auf, die die Eingabe/Ausgabe von Daten zu je vier Bits ermöglicht. Daher umfaßt das DRAM-Feld 102 vier Speicherebenen 102a, 102b, 102c und 102d. Die Speicherebenen 102a bis 102d des DRAM-Feldes entsprechen jeweils verschiedenen der Datenbits, die auf einmal eingegeben/ausgegeben werden.As shown in FIG. 1, DRAM 100 has a DRAM array 102 with a plurality of dynamic memory cells arranged in a matrix of rows and columns, an SRAM array 104 with a plurality of static memory cells arranged in one Array of rows and columns are arranged, and a data transmission circuit 106 for transmitting data between the DRAM field 102 and the SRAM field 104 . The CDRAM 100 has a structure that enables input / output of data of four bits each. Therefore, the DRAM array 102 comprises four memory levels 102 a, 102 b, 102 c and 102 d. The memory levels 102 a to 102 d of the DRAM field each correspond to different ones of the data bits that are input / output at once.

Das SRAM-Feld 104 weist in ähnlicher Weise vier Speicherebenen 104a, 104b, 104c und 104d auf. Auch die Datenübertragungsschaltung 106 umfaßt vier Ebenen 106a, 106b, 106c und 106d, um Daten ebenenweise zwischen den Speicherebenen 102a bis 102d des DRAM-Feldes und den Speicherebenen 104a bis 104d des SRAM-Feldes zu übertragen. Das CDRAM 100 weist einen DRAM-Adreßpuffer 108, der extern angelegte DRAM-Adressen Ado bis Ad11 zum Erzeugen interner Adressen empfängt, einen Zeilendekoder 110, der interne Zeilenadressen ROW1 bis ROW11 vom DRAM-Adreßpuffer 108 zum Auswählen einer entsprechenden Zeile des DRAM-Feldes 100 empfängt, einen Spaltendekoder 112, der vorbestimmte Bits der internen Spaltenadreßsignale vom DRAM- Adreßpuffer empfängt, d. h. Spaltenblockadressen Col1 bis 9 zum gleichzeitigen Auswählen einer Mehrzahl von Spalten (16 Bits von Speicherzellen bei dieser Ausführungsform) im DRAM-Feld, einen Leseverstärker zum Erfassen und Verstärken von Daten der Speicherzellen, die im DRAM-Feld ausgewählt worden sind, und eine IO-Steuerung zum Übertragen von Daten zwischen der ausgewählten Speicherzelle im DRAM-Feld 102 und der Datenübertragungsschaltung, um das DRAM-Feld zu treiben, auf. In Fig. 1 sind der Leseverstärker und die IO-Steuerung als ein Block 114 dargestellt. The SRAM field 104 similarly has four memory levels 104 a, 104 b, 104 c and 104 d. The data transmission circuit 106 also comprises four levels 106 a, 106 b, 106 c and 106 d in order to transfer data level by level between the memory levels 102 a to 102 d of the DRAM field and the memory levels 104 a to 104 d of the SRAM field. The CDRAM 100 has a DRAM address buffer 108 which receives externally applied DRAM addresses Ado to Ad11 for generating internal addresses, a row decoder 110 which has internal row addresses ROW1 to ROW11 from the DRAM address buffer 108 for selecting a corresponding row of the DRAM field 100 receives a column decoder 112 which receives predetermined bits of the internal column address signals from the DRAM address buffer, ie column block addresses Col1 through 9 for simultaneous selection of a plurality of columns (16 bits of memory cells in this embodiment) in the DRAM array, a sense amplifier for detection and amplification of data of the memory cells selected in the DRAM array and an IO controller for transferring data between the selected memory cell in the DRAM array 102 and the data transfer circuit to drive the DRAM array. In Fig. 1, the sense amplifier and the IO control are shown as a block 114.

Der DRAM-Adreßpuffer 108 empfängt die Zeilen- und Spaltenadressen in gemultiplexter Weise. Vier Datenbits der Adressen Ad0 bis Ad3 werden als Befehle zum Festlegen des Datenübertragungsmodus in der Datenübertragungsschaltung und zum Festlegen des Einstellens/Rückstellens der Maskierungsdaten, wenn eine Maskierung ausgeführt werden soll, benutzt.The DRAM address buffer 108 receives the row and column addresses in a multiplexed manner. Four data bits of addresses Ad0 to Ad3 are used as commands to set the data transfer mode in the data transfer circuit and to set / reset the masking data when masking is to be performed.

Das CDRAM 100 weist ferner einen SRAM-Adreßpuffer 116, der extern angelegte SRAM-Adreßsignale As0 bis As11 zum Erzeugen interner Adressen empfängt, einen Zeilendekoder 118, der Adressen As4 bis As11 vom SRAM-Adreßpuffer 116 dekodiert, zum Auswählen einer entsprechenden Zeile im SRAM-Feld 104, einen Spaltendekoder 120 zum Dekodieren der Spaltenadressen As0 bis As3 vom SRAM-Adreßpuffer 116, um eine entsprechende Spalte im SRAM-Feld 104 und ein entsprechendes Transfergatter der Datenübertragungsschaltung 106 auszuwählen, und eine IO- Schaltung zum Erfassen und Verstärken von Daten der ausgewählten Speicherzelle des SRAM-Feldes 104 und zum Verbinden der ausgewählten Spalte des SRAM-Feldes 104 und des ausgewählten Gatters mit einem internen Datenbus durch ein Ausgangssignal vom Spaltendekoder 120 auf.The CDRAM 100 also has an SRAM address buffer 116 , which receives externally applied SRAM address signals As0 to As11 for generating internal addresses, a row decoder 118 which decodes addresses As4 to As11 from the SRAM address buffer 116 , for selecting a corresponding row in the SRAM Field 104 , a column decoder 120 for decoding column addresses As0 to As3 from SRAM address buffer 116 to select a corresponding column in SRAM field 104 and a corresponding transfer gate of data transmission circuit 106 , and an IO circuit for acquiring and amplifying data of the selected one Memory cell of SRAM array 104 and for connecting the selected column of SRAM array 104 and the selected gate to an internal data bus by an output signal from column decoder 120 .

Der Leseverstärker und die IO-Schaltung für das SRAM sind als ein Block 122 dargestellt. Eine Zeile des SRAM-Feldes 104 umfaßt 16 Bits. Die Datenübertragung wird gleichzeitig zwischen 16 Bits einer ausgewählten Zeile des SRAM-Feldes und der Datenübertragungsschaltung 106 mit 16 Transfergattern ausgeführt. Im CDRAM wird nämlich die Übertragung von 16 Bits an Daten für eine Speicherebene ausgeführt, und daher können insgesamt 64 Datenbits gleichzeitig übertragen werden.The sense amplifier and IO circuit for the SRAM are shown as a block 122 . One line of SRAM field 104 is 16 bits. The data transfer is performed simultaneously between 16 bits of a selected row of the SRAM array and the data transfer circuit 106 with 16 transfer gates. Namely, in the CDRAM, 16 bits of data are transferred for one memory level, and therefore a total of 64 data bits can be transferred at the same time.

Das CDRAM weist ferner einen K-Puffer 124 zum Empfangen eines extern angelegten Taktsignals K, das z. B. ein Systemtaktsignal darstellt, zum Erzeugen eines internen Taktsignals, eine Taktsignal-Maskierungsschaltung 126 zum Bereitstellen einer Maskierungsfunktion für das interne Taktsignal vom K-Puffer 124 in Übereinstimmung mit einem externen angelegten Maskierungssignal CMd, eine DRAM-Steuerschaltung 128, die extern angelegte Steuersignale RAS#, CAS# und DTD# synchron mit dem Taktsignal von der Taktsignal-Maskierungsschaltung 126 übernimmt, zum Erzeugen der notwendigen Steuersignale entsprechend den Zuständen der jeweiligen Signale, eine Taktsignal-Maskierungsschaltung 130 zum Bereitstellen einer Maskierungsfunktion für das interne Taktsignal vom K-Puffer 124 in Übereinstimmung mit einem externen angelegten Steuersignal CMs, eine SRAM-Steuerschaltung 132 zum Übernehmen extern angelegter Steuersignale E#, WE#, CC1# und CC2# entsprechend dem internen Taktsignal von der Taktsignal-Maskierungsschaltung 124, zum Erzeugen eines Steuersignals zum Steuern des Betriebs der Datenübertragungsschaltung 106, des SRAM-Feldes 104 und eines später beschriebenen Ein/Ausgabeabschnitts entsprechend den Kombinationen der Zustände der jeweiligen Steuersignale, eine Hauptverstärkerschaltung 130, die synchron zu einem extern angelegten Steuersignale G# aktiviert wird, zum Erzeugen eines externen Lesewertes aus dem Wert auf den internen Datenbus 123, eine Din-Pufferschaltung 134 zum Übernehmen externer Schreibdaten synchron zum Taktsignal unter der Steuerung der SRAM-Steuerschaltung 132 zum Erzeugen interner Schreibdaten, und eine Maskierungseinstellschaltung 136 zum Übernehmen extern angelegter Maskierungsdaten zum Ausführen einer Maskierungsfunktion bezüglich der Übertragung der Schreibdaten von der Din-Pufferschaltung 134 zur internen Datenleitung 123 auf. Die Maskierungseinstellschaltung 136 übernimmt ferner die Maskierungsdaten synchron zum Taktsignal unter der Steuerung der SRAM-Steuerschaltung 132.The CDRAM also has a K buffer 124 for receiving an externally applied clock signal K which, for. B. represents a system clock signal for generating an internal clock signal, a clock signal masking circuit 126 for providing a masking function for the internal clock signal from the K buffer 124 in accordance with an externally applied masking signal CMd, a DRAM control circuit 128 , the externally applied control signals RAS #, CAS # and DTD # in sync with the clock signal from the clock signal masking circuit 126 takes over a clock signal masking circuit 130 to provide a masking function for the internal clock signal from the K buffer 124 in to generate the necessary control signals according to the states of the respective signals In accordance with an external applied control signal CMs, an SRAM control circuit 132 for taking on externally applied control signals E #, WE #, CC1 # and CC2 # corresponding to the internal clock signal from the clock signal masking circuit 124 , for generating a control signal for controlling the operation of the data transferred Rage circuit 106 , the SRAM array 104 and an input / output section described later according to the combinations of the states of the respective control signals, a main amplifier circuit 130 , which is activated synchronously with an externally applied control signal G #, for generating an external read value from the value on the internal Data bus 123 , a Din buffer circuit 134 for taking external write data in synchronism with the clock signal under the control of the SRAM control circuit 132 for generating internal write data, and a mask setting circuit 136 for taking externally applied mask data for performing a masking function with respect to the transfer of the write data from the Din Buffer circuit 134 to internal data line 123 . The mask setting circuit 136 also accepts the masking data in synchronism with the clock signal under the control of the SRAM control circuit 132 .

Das CDRAM 100 kann die Struktur der Dateneingabe/ausgabe verändern. Es weist eine DQ-Trennstruktur, bei der Eingabedaten (Schreibdaten) D und Ausgabedaten Q über verschiedene Anschlüsse übertragen werden, und einen Maskierungsschreibmodus, in dem Schreibdaten D und Lesedaten (Ausgabedaten) Q über dieselben Anschlüsse übertragen werden, auf. Eine Maskierung der Schreibdaten ist nur im Maskierungsschreibmodus möglich, bei dem die Dateneingabe und die Datenausgabe über dieselben Anschlüsse ausgeführt wird. Anschlüsse, an die Schreibdaten D0 bis D3 in der DQ-Trennanordnung angelegt werden, werden im Maskierungsschreibmodus als Anschlüsse zum Empfangen von Maskierungsdaten (Maskierungsaktivierungen) M0 bis M3 benutzt. The CDRAM 100 can change the structure of the data input / output. It has a DQ separation structure in which input data (write data) D and output data Q are transmitted via different connections, and a masking write mode in which write data D and read data (output data) Q are transmitted via the same connections. Masking of the write data is only possible in masking write mode, in which the data input and the data output are carried out via the same connections. Ports to which write data D0 to D3 are applied in the DQ separation arrangement are used in the mask write mode as ports for receiving mask data (mask activations) M0 to M3.

Obwohl das in den Zeichnungen der Einfachheit halber nicht dargestellt ist, wird das Einstellen der Anschlüsse durch ein Befehlsregister ausgeführt, das später beschrieben wird.Although not in the drawings for the sake of simplicity is shown, the setting of the connections by a Command register executed, which will be described later.

Definition of external control signals

Beim in Fig. 1 gezeigten CDRAM 100 wird die Eingabe von Daten und das Übernehmen der externen Steuersignale synchron zum externen Taktsignal K ausgeführt. Die externen Steuersignale werden alle in Form von Impulsen zugeführt. Der Betriebsmodus wird in Abhängigkeit von den Kombinationen der Zustände der externen Steuersignale mit der ansteigenden Flanke des externen Taktsignals bestimmt. Die Eingabe des externen Steuersignals G# wird asynchron zum Taktsignal K ausgeführt. Im folgenden werden verschiedene externe Steuersignale beschrieben.In the CDRAM 100 shown in FIG. 1, the input of data and the acceptance of the external control signals are carried out synchronously with the external clock signal K. The external control signals are all supplied in the form of pulses. The operating mode is determined as a function of the combinations of the states of the external control signals with the rising edge of the external clock signal. The input of the external control signal G # is carried out asynchronously to the clock signal K. Various external control signals are described below.

Master-Taktsignal K: Das Master-Taktsignal K legt die grundlegenede Taktung, d. h. die Taktlagen zum Übernehmen der Eingabesignale, und die Betriebstaktfrequenz des CDRAM 100 fest. Die Taktsignalparameter der jeweiligen notwendigen externen Signale (außer G#, das später beschrieben wird) werden unter Benutzung der ansteigenden oder abfallenden Flanke des Master- Taktsignals K als Referenz definiert.Master clock signal K: The master clock signal K defines the basic clocking, ie the clock positions for accepting the input signals, and the operating clock frequency of the CDRAM 100 . The clock signal parameters of the respective necessary external signals (except G #, which will be described later) are defined using the rising or falling edge of the master clock signal K as a reference.

DRAM-Taktmaskierungssignal CMd: Das DRAM-Taktmaskierungssignal CMd steuert die Übertragung des internen DRAM-Master- Taktsignals, das vom K-Puffer 124 erzeugt wird. Wenn sich das DRAM-Taktmaskierungssignal mit der ansteigenden Flanke des externen Taktsignals K in einem aktiven Zustand befindet, wird die Erzeugung des internen DRAM-Master-Taktsignals im nächsten Taktzyklus unterbrochen. Entsprechend wird der Betrieb zum Übernehmen der Steuersignale des DRAM-Abschnitts im nächsten Zyklus unterbrochen, wodurch die Leistungsaufnahme im DRAM- Abschnitt vermindert wird.DRAM clock mask signal CMd: The DRAM clock mask signal CMd controls the transfer of the internal DRAM master clock signal generated by the K buffer 124 . If the DRAM clock mask signal is in an active state with the rising edge of the external clock signal K, the generation of the internal DRAM master clock signal is interrupted in the next clock cycle. Accordingly, the operation for taking over the control signals of the DRAM section is interrupted in the next cycle, whereby the power consumption in the DRAM section is reduced.

Zeilenadreß-Abtastsignal RAS#: Das Zeilenadreß-Abtastsignal RAS# wird mit dem Master-Taktsignal K (in Abhängigkeit von den Zuständen der Signale CMd, CAS# und DTD# zu diesem Zeitpunkt) benutzt, um den DRAM-Abschnitt zu aktivieren. Genauer gesagt triggert es das Verriegeln der DRAM-Zeilenadresse, das Auswählen einer Zeile im DRAM 102 und den Beginn eines Vorladezyklus zum Einstellen des DRAM-Abschnitts auf den Anfangszustand, und es kann auch zum Übertragen von Daten zwischen dem DRAM und der Datenübertragungsschaltung, Einstellen der Daten in den Befehlsregistern, Starten des Selbstauffrischungszyklus, Erzeugen eines DRAM-NOP-Zyklus und Unterbrechen des Betriebs (Stromsparzustand) des DRAM-Abschnitts verwendet werden. Das Zeilenadreß-Abtastsignal RAS# legt nämlich den grundlegenden Betriebszyklus im DRAM-Abschnitt fest.Row address strobe signal RAS #: The row address strobe signal RAS # is used with the master clock signal K (depending on the states of the signals CMd, CAS # and DTD # at this time) to activate the DRAM section. More specifically, it triggers the latching of the DRAM row address, the selection of a row in the DRAM 102 and the start of a precharge cycle to set the DRAM section to the initial state, and it can also be used to transfer data between the DRAM and the data transfer circuit, set the Data in the instruction registers, starting the self-refresh cycle, generating a DRAM-NOP cycle and interrupting the operation (power saving state) of the DRAM section are used. Namely, the row address strobe signal RAS # defines the basic duty cycle in the DRAM section.

Spaltenadreß-Abtastsignal CAS#: Das Spaltenadreß-Abtastsignal CAS# wird zusammen mit dem Master-Taktsignal K zum Verriegeln der Spaltenadresse für das DRAM benutzt. Wenn im DRAM- Zugriffszyklus vorher das Zeilenadreß-Abtastsignal RAS# angelegt worden ist, wird durch das aufeinanderfolgend angelegte Spaltenadreß-Abtastsignal CAS# die Datenübertragung von der Datenübertragungsschaltung zum DRAM-Feld oder die vom DRAM-Feld zur Datenübertragungsschaltung entsprechend einem Steuersignal DTD# ausgeführt, das später beschrieben wird.Column address strobe signal CAS #: The column address strobe signal CAS # is used to lock together with the master clock signal K. the column address used for the DRAM. If in the DRAM Access cycle previously applied the row address strobe signal RAS # has been created by the successive Column address strobe signal CAS # the data transfer from the Data transmission circuit to the DRAM field or from the DRAM field to the data transmission circuit according to a control signal DTD #, which will be described later.

Datenübertragung-Bestimmungssignal DTD#: Das Datenübertragung- Bestimmungssignal DTD# legt die Datenübertragung und deren Richtung zwischen dem DRAM-Feld 102 und der Datenübertragungsschaltung 106 fest. Wenn im vorherigen Zyklus das Zeilenadreß-Abtastsignal RAS# auf "L" lag, wird ein DRAM- Schreibtransferzyklus ausgeführt, in dem Daten von der Datenübertragungsschaltung zum DRAM-Feld übertragen werden, wenn das Spaltenadreß-Abtastsignal CAS# und das Datenübertragung- Bestimmungssignal DTD# mit der ansteigenden Flanke des Master- Taktsignals K beide auf "L" liegen. Wenn das Datenübertragung- Bestimmungssignal DTD# auf "H" liegt, wird eine Datenübertragung vom DRAM-Feld zur Datenübertragungsschaltung ausgeführt. Wenn das Datenübertragung-Bestimmungssignal DTD# synchron zum Zeilenadreß-Abtastsignal RAS# auf "L" abfällt, tritt das DRAM in den Vorlademodus ein, und der Zugriff auf den ganzen DRAM- Abschnitt wird gesperrt, bis der Vorladezyklus abgeschlossen ist. Data transfer determination signal DTD #: The data transfer determination signal DTD # determines the data transfer and its direction between the DRAM field 102 and the data transfer circuit 106 . If the row address strobe signal RAS # was "L" in the previous cycle, a DRAM write transfer cycle is carried out in which data is transferred from the data transmission circuit to the DRAM array when the column address strobe signal CAS # and the data transmission determination signal DTD # with the rising edge of the master clock signal K both lie at "L". When the data transfer determination signal DTD # is "H", data transfer from the DRAM field to the data transfer circuit is carried out. When the data transfer designation signal DTD # falls to "L" in synchronism with the row address strobe signal RAS #, the DRAM enters the precharge mode and access to the entire DRAM section is inhibited until the precharge cycle is completed.

DRAM-Adressen Ad0 bis Ad11: Das DRAM-Feld 102 weist eine Speicherkapazität von 16 MBit (16 MegaBits) auf. Eine DRAM- Speicherebene weist eine Struktur mit 4 k Zeilen.64 Spalten. 16 Blöcken auf. Die DRAM-Adreßbits Ad0 bis Ad11 werden als DRAM- Zeilenadressen und DRAM-Spaltenadressen in gemultiplexter Weise zugeführt. Wenn das Zeilenadreß-Abtastsignal RAS# mit der ansteigenden Flanke des Master-Taktsignals K auf "L" liegt, werden die DRAM-Adreßbits Ad0 bis Ad11 als Zeilenadresse übernommen, das eine Zeile des DRAM-Feldes bestimmt. Wenn das Spaltenadreß-Abtastsignal CAS# mit der ansteigenden Flanke des Master-Taktsignals K auf "L" liegt, werden die DRAM-Adreßbits Ad4 bis Ad9 als Blockadresse zum Festlegen von 16 Bits an Speicherzellen (ein Bit von jedem der 16 Blöcke) benutzt. Wenn das Zeilenadreß-Abtastsignal RAS# mit der ansteigenden Flanke des Master-Taktsignals K auf "L" liegt, kann bei angewiesener Auffrischung die Auffrischungsadresse festgelegt werden.DRAM addresses Ad0 to Ad11: The DRAM field 102 has a memory capacity of 16 MBit (16 MegaBits). A DRAM memory level has a structure with 4 k rows. 64 columns. 16 blocks on. The DRAM address bits Ad0 to Ad11 are supplied as DRAM row addresses and DRAM column addresses in a multiplexed manner. When the row address strobe signal RAS # is "L" with the rising edge of the master clock signal K, the DRAM address bits Ad0 to Ad11 are adopted as the row address, which determines a row of the DRAM field. When the column address strobe signal CAS # is "L" with the rising edge of the master clock signal K, the DRAM address bits Ad4 to Ad9 are used as the block address for specifying 16 bits of memory cells (one bit of each of the 16 blocks). When the row address strobe signal RAS # is "L" with the rising edge of the master clock signal K, the refresh address can be set when refreshing is instructed.

SRAM-Taktmaskierungssignal CMs: Das SRAM-Taktmaskierungssignal CMs steuert die Übertragung eines internen SRAM-Master- Taktsignals (das vom K-Puffer 124 erzeugt wird). Wenn sich das SRAM-Taktmaskierungssignal mit der ansteigenden Flanke des Master-Taktsignals K in einem aktiven Zustand befindet, wird das interne SRAM-Master-Taktsignals im nächsten Taktzyklus abgeschaltet, und der SRAM-Abschnitt behält den Zustand des vorherigen Zyklus bei. Das SRAM-Taktmaskierungssignal wird auch dazu benutzt, kontinuierlich dieselben Eingabe/Ausgabedaten zu halten.SRAM clock mask signal CMs: The SRAM clock mask signal CMs controls the transfer of an internal SRAM master clock signal (which is generated by the K buffer 124 ). When the SRAM clock mask signal is in an active state with the rising edge of the master clock signal K, the internal SRAM master clock signal is turned off in the next clock cycle and the SRAM section maintains the state of the previous cycle. The SRAM clock mask signal is also used to continuously hold the same input / output data.

Chipaktivierungssignal E#: Das Chipaktivierungssignal E# steuert den Betrieb des SRAM-Abschnitts. Wenn sich das Chipaktivierungssignal E# mit der ansteigenden Flanke des Master-Taktsignals K auf "H" befindet, wird der SRAM-Abschnitt in diesem Zyklus auf einen nicht-ausgewählten Zustand (Wartezustand) eingestellt. Wenn sich das Chipaktivierungssignal E# mit der ansteigenden Flanke des Master-Taktsignals K (vorausgesetzt, das SRAM-Taktmaskierungssignal liegt im vorherigen Zyklus auf "L"), wird der SRAM-Abschnitt in diesem Zyklus aktiviert. Wenn das (später beschriebene) Ausgabeaktivierungssignal G# auf "L" liegt, steuert das Chipaktivierungssignal E# die Ausgangsimpedanz, und es kann ein Schreiben und Lesen von Daten in einer gemeinsamen IO-Struktur ausgeführt werden.Chip activation signal E #: The chip activation signal E # controls the operation of the SRAM section. If that Chip activation signal E # with the rising edge of the Master clock signal K is at "H", the SRAM section to an unselected state in this cycle (Waiting state) set. If the chip activation signal E # with the rising edge of the master clock signal K (provided the SRAM clock mask signal is in the previous cycle to "L"), the SRAM section in this Cycle activated. If that (described later) Output enable signal G # is at "L" controls that Chip activation signal E # the output impedance, and it can be a Write and read data in a common IO structure be carried out.

Schreibaktivierungssignal WE#: Das Schreibaktivierungssignal WE# steuert die Schreib- und Lesevorgänge im SRAM-Abschnitt und der Datenübertragungsschaltung. Wenn sich das Chipaktivierungssignal E# mit der ansteigenden Flanke des Master-Taktsignals K auf "L" befindet, wird ein Lesen von Daten aus der Datenübertragungsschaltung ausgeführt. Es wird ein Lesen von Daten aus dem SRAM-Feld und/oder eine Datenübertragung von der Datenübertragungsschaltung zum SRAM-Feld ausgeführt, wenn das Schreibaktivierungssignal WE# auf "H" liegt (abhängig von den Zuständen der Steuersignale CC1# und CC2#, die später beschrieben werden). Wenn sich das Schreibaktivierungssignal WE# zu diesem Zeitpunkt auf "L" befindet, wird ein Schreiben von Daten in die Datenübertragungsschaltungen, ein Schreiben von Daten in die ausgewählten Speicherzellen des SRAM-Feldes oder eine Übertragung von Daten vom SRAM-Feld zur Datenübertragungsschaltung ausgeführt (abhängig von den Steuersignalen CC1# und CC2#).Write activation signal WE #: The write activation signal WE # controls the write and read operations in the SRAM section and the Data transmission circuit. If the chip activation signal E # with the rising edge of the master clock signal K at "L" is reading data from the Data transmission circuit executed. It will be a reading of Data from the SRAM field and / or a data transfer from the Data transfer circuit to SRAM field performed if that Write activation signal WE # is at "H" (depending on the States of the control signals CC1 # and CC2 # that later to be discribed). If the write enable signal WE # at this time is on "L", a letter from Data in the data transmission circuits, a write of Data in the selected memory cells of the SRAM field or a transfer of data from the SRAM field to the Data transmission circuit carried out (depending on the Control signals CC1 # and CC2 #).

Steuertaktsignale CC1# und CC2#: Diese Steuertaktsignale CC1# und CC2# steuern den Zugriff auf den SRAM-Abschnitt und den Zugriff auf die Datenübertragungsschaltung. Wenn sich das Chipaktivierungssignal E# mit der ansteigenden Flanke des Master-Taktsignals K auf "L" befindet, wird der auszuführende Betriebsmodus durch die Steuertaktsignale CC1# und CC2# bestimmt. Im folgenden wird der Betriebsmodus kurz beschrieben. Die Details werden später erläutert.Control clock signals CC1 # and CC2 #: These control clock signals CC1 # and CC2 # control access to the SRAM section and the Access to the data transmission circuit. If that Chip activation signal E # with the rising edge of the Master clock signal K is at "L", the one to be executed Operating mode by the control clock signals CC1 # and CC2 # certainly. The operating mode is briefly described below. The details will be explained later.

CC1# = CC2# = "L": Es wird ein Pufferlese/schreibzyklus (WE# = H/L) ausgeführt, und ein Lesen von Daten aus der Datenübertragungsschaltung bzw. ein Schreiben von Daten in die Datenübertragungsschaltung wird durchgeführt.CC1 # = CC2 # = "L": A buffer read / write cycle (WE # = H / L) executed, and reading data from the Data transmission circuit or a writing of data in the Data transmission circuit is performed.

CC1# = "L" und CC2# = "H": Es wird ein Pufferlese/schreibübertragungszyklus und ein SRAM- Lese/Schreibzyklus (WE# = H/L) ausgeführt. In diesem Zyklus werden eine Datenübertragung zwischen der Datenübertragungsschaltung und dem SRAM-Feld und ein Lesen bzw. Schreiben von Daten aus dem bzw. in das SRAM-Feld durchgeführt. Der Schreibbetrieb oder Lesebetrieb wird in Abhängigkeit davon festgelegt, ob sich das Schreibaktivierungssignal WE# auf "H" oder "L" befindet.CC1 # = "L" and CC2 # = "H": It becomes a Buffer read / write transfer cycle and an SRAM Read / write cycle (WE # = H / L) executed. In this cycle a data transmission between the data transmission circuit and the SRAM field and reading or writing data from the or carried out in the SRAM field. The writing operation or Reading operation is determined depending on whether that Write enable signal WE # is at "H" or "L".

CC1# = "H" und CC2# = "L": Es wird eine Pufferlese/schreibübertragungszyklus (WE# = H/L) ausgeführt. Es wird eine Datenübertragung zwischen dem SRAM-Feld und der Datenübertragungsschaltung durchgeführt.CC1 # = "H" and CC2 # = "L": It becomes one Buffer read / write transfer cycle (WE # = H / L) executed. It is a data transfer between the SRAM field and the Data transmission circuit performed.

CC1# = CC2# = "H": Es wird ein SRAM-Lese/Schreibzyklus (WE# = H/L) ausgeführt. Es wird ein Datenlese/schreibbetrieb für das SRAM- Feld durchgeführt.CC1 # = CC2 # = "H": An SRAM read / write cycle (WE # = H / L) executed. A data read / write operation for the SRAM Field carried out.

SRAM-Adressen As0 bis As11: Das SRAM-Feld weist vier Speicherebenen auf, die jeweils Speicherzellen in 256 Zeilen und 16 Spalten umfassen. Wenn das SRAM-Feld als Cache-Speicher benutzt wird, beträgt die Blockgröße des Cache 16.4 (4 Bits für die Eingabe/Ausgabe). Die SRAM-Adreßbits As0 bis As3 werden als Blockadresse zum Auswählen eines Bits in einem Cache-Block benutzt, während die SRAM-Adreßbits As4 bis As11 als Zeilenadresse zum Auswählen einer Zeile im SRAM-Feld verwendet werden.SRAM addresses As0 to As11: The SRAM field has four Storage levels on, each memory cells in 256 rows and 16 columns. If the SRAM field as cache the block size of the cache is 16.4 (4 bits for the input / output). The SRAM address bits As0 to As3 are called Block address for selecting a bit in a cache block used, while the SRAM address bits As4 to As11 as Row address used to select a row in the SRAM field become.

Ausgabeaktivierungssignal G#: Das Ausgabeaktivierungssignal G# wird asynchron zum Master-Taktsignal K zugeführt. Erreicht das Ausgabeaktivierungssignal G# den Pegel "H", wird der Ausgang sowohl im DQ-Trennmodus als auch im DQ-Modus in einen Zustand hoher Impedanz versetzt.Output enable signal G #: The output enable signal G # is supplied asynchronously to the master clock signal K. Do that Output enable signal G # level "H", the output both in DQ disconnect mode and in DQ mode high impedance offset.

Eingabe/Ausgabedaten DQ0 bis DQ3: Die Eingabe/Ausgabedaten DQ0 bis DQ3 stellen die Daten des CDRAM dar, wenn durch das Befehlsregister der DQ-Modus ausgewählt ist. Der Zustand der jeweiligen Werte wird durch das Ausgabeaktivierungssignal G# asynchron zum Master-Taktsignal K gesteuert. Die Ausgabe von Daten wird in Abhängigkeit vom Inhalt des Befehlsregisters (das später beschrieben wird) in einem transparenten Modus, Latch- Modus oder Registermodus ausgeführt. Input / output data DQ0 to DQ3: The input / output data DQ0 to DQ3 represent the data of the CDRAM, if by the Command register the DQ mode is selected. The state of the respective values is determined by the output activation signal G # controlled asynchronously to the master clock signal K. The output of Data is loaded depending on the content of the command register (the will be described later) in a transparent mode, latch Mode or register mode executed.

Eingabesignale D0 bis D3: Das sind Eingabedaten, wenn durch das Befehlsregister der DQ-Trennmodus ausgewählt ist. Beim Datenschreiben, wie z. B. im Schreibpufferzyklus oder Schreib- SRAM-Modus werden die Eingabedaten D0 bis D3 mit der ansteigenden Flanke des Master-Taktsignals K verriegelt.Input signals D0 to D3: These are input data if through the Command register the DQ disconnect mode is selected. At the Data writing, such as B. in the write buffer cycle or write SRAM mode, the input data D0 to D3 with the rising edge of the master clock signal K locked.

Maskierungsaktivierungssignale M0 bis M3: Diese Signale werden aktiviert, wenn durch das Befehlsregister der DQ-Modus eingestellt ist. Die Maskierungsaktivierungssignale M0 bis M3 entsprechen den Eingabe/Ausgabedaten DQ0 bis DQ3 und legen fest, ob das entsprechende DQ-Bit maskiert werden soll oder nicht. Das Einstellen der Maskierungsdaten wird durch die Zustände der Maskierungsaktivierungssignale M0 bis M3 mit der ansteigenden Flanke des Master-Taktsignals K festgelegt. Beim Datenschreiben in die Datenübertragungsschaltung oder das SRAM-Feld im SRAM- Schreibzyklus oder Pufferschreibzyklus können die gewünschten Eingabedaten maskiert werden.Mask activation signals M0 to M3: These signals are activated when DQ mode through the command register is set. The mask activation signals M0 to M3 correspond to the input / output data DQ0 to DQ3 and determine whether the corresponding DQ bit should be masked or not. The Setting the masking data is determined by the states of the Mask activation signals M0 to M3 with increasing Edge of the master clock signal K fixed. When writing data into the data transmission circuit or the SRAM field in the SRAM Write cycle or buffer write cycle can be the desired one Input data are masked.

Wie aus der obigen Beschreibung der Steuersignale ersichtlich ist, werden die Steuerung der Vorgänge, die den DRAM-Abschnitt betreffen, und die Steuerung der Vorgänge, die den SRAM- Abschnitt des CDRAM 100 betreffen, unabhängig voneinander ausgeführt. Ein direktes Datenschreiben in die und ein direktes Datenlesen aus der Datenübertragungsschaltung ist möglich. Daher können der DRAM-Abschnitt und der SRAM-Abschnitt unabhängig voneinander getrieben werden, um die Steuerung zu vereinfachen. Eine Datenübertragung unter Verwendung eines Hochgeschwindigkeitsmodus, wie z. B. des Page-Mode des DRAM, kann implementiert, die Zugriffszeit bei einem Cache-Fehltreffer kann vermindert und ein Burst-Mode (Blockmodus) kann realisiert werden.As can be seen from the above description of the control signals, the control of the operations related to the DRAM section and the control of the operations related to the SRAM section of the CDRAM 100 are carried out independently of each other. Direct data writing into and direct data reading from the data transmission circuit is possible. Therefore, the DRAM section and the SRAM section can be driven independently to simplify the control. Data transmission using a high-speed mode, such as e.g. B. the page mode of the DRAM can be implemented, the access time in the event of a cache miss can be reduced and a burst mode (block mode) can be implemented.

Weil die Datenübertragungsschaltung 106 extern direkt angesprochen werden kann, werden die im SRAM-Feld 104 gespeicherten Daten bei einem direkten Zugriff von außen auf die Datenübertragungsschaltung überhaupt nicht beeinflußt. Daher können sowohl Bilddaten als auch Cache-Daten (Daten, die von der CPU benutzt werden, die eine externe Verarbeitungseinheit darstellt) im DRAM-Feld 102 gespeichert werden.Because the data transmission circuit 106 can be addressed directly externally, the data stored in the SRAM field 104 are not influenced at all when the data transmission circuit is accessed directly from the outside. Therefore, both image data and cache data (data used by the CPU that is an external processing unit) can be stored in the DRAM array 102 .

Wie in Fig. 1 gezeigt ist, weist die Datenübertragungsschaltung 106 16 Transfergatter auf. Jedes Transfergatter weist einen Lesetransferpuffer zum Übertragen von Daten vom DRAM-Feld 102 zum SRAM-Feld oder einem Eingabe/Ausgabeabschnitt, ein Zwischenregister 142 zum Speichern von Schreibdaten des SRAM- Feldes 104 oder dem internen Datenbus 123, einen Schreibtransferpuffer 144 zum Übertragen von Daten, die im Zwischenregister 142 gespeichert sind, zum DRAM-Feld, und ein Maskierungsregister 146 zum Maskieren der Datenübertragung vom Schreibtransferpuffer 144 zum DRAM-Feld auf.As shown in FIG. 1, the data transmission circuit 106 has 16 transfer gates. Each transfer gate has a read transfer buffer for transferring data from the DRAM array 102 to the SRAM array or an input / output section, an intermediate register 142 for storing write data of the SRAM array 104 or the internal data bus 123 , a write transfer buffer 144 for transferring data, stored in the intermediate register 142 to the DRAM field, and a masking register 146 for masking the data transfer from the write transfer buffer 144 to the DRAM field.

Wie in Fig. 1 dargestellt ist, empfängt das CDRAM 100 das Massepotential Vss und das Versorgungspotential Vcc. Das Versorgungspotential Vcc oder eine intern abgesenkte Versorgungspotential kann als interne Betriebsversorgungsspannung des CDRAM benutzt werden. Im folgenden werden verschiedene Vorgänge beschrieben, die vom CDRAM ausgeführt werden können, worauf eine detaillierte Beschreibung der Strukturen verschiedener Abschnitte des CDRAM folgt. As shown in FIG. 1, the CDRAM 100 receives the ground potential Vss and the supply potential Vcc. The supply potential Vcc or an internally lowered supply potential can be used as the internal operating supply voltage of the CDRAM. Various operations that can be performed by the CDRAM are described below, followed by a detailed description of the structures of various sections of the CDRAM.

Command register index 00H

Wie in Fig. 154 dargestellt ist, weist das Befehlsregister mit Index 00H eine Breite von 8 Bit auf. Bit 7 wird zum Einstellen des Eingabeanschlußes oder des Ausgabeanschlußes des Selbstauffrischungs-Steueranschlußes REF# verwendet, der später beschrieben wird. Wird das Bit 7 auf 0 eingestellt, arbeitet der REF#-Anschluß als Signaleingabeanschluß. Ist Bit 7 gleich 1, wird der REF#-Anschluß als Signalausgabeanschluß verwendet. Ist dieses Bit 7 gleich "1", wird der Zustand des REF#-Anschlußes durch einen eingebauten Auffrischungszeitgeber gesteuert. Wenn der REF#-Anschluß als Ausgabeanschluß wirkt, wird nämlich vom internen Auffrischungszeitgeber ein Auffrischungsanforderungssignal erzeugt.As shown in Fig. 154, the command register with index 00H is 8 bits wide. Bit 7 is used to set the input terminal or the output terminal of the self-refresh control terminal REF #, which will be described later. If bit 7 is set to 0, the REF # connector works as a signal input connector. If bit 7 is 1, the REF # connector is used as the signal output connector. If this bit 7 is "1", the state of the REF # connector is controlled by a built-in refresh timer. That is, when the REF # terminal acts as an output terminal, a refresh request signal is generated by the internal refresh timer.

Bit 6 wird benutzt, um den Cache-Betrieb bei einem Schreibtreffer festzulegen. Das Bit stellt nämlich ein, ob ein Rückschreiben bei einem Schreibtreffer ausgeführt werden soll oder nicht.Bit 6 is used to cache operation at a To set write hits. The bit sets whether a Write back if a write hit is to be carried out or not.

Bit 5 wird dazu verwendet, den Cache-Betrieb bei einem Schreib- Fehltreffer festzulegen, nämlich, ob eine Zuweisung ausgeführt werden soll oder nicht.Bit 5 is used to cache operation during a write To set a miss, namely whether an assignment was made should be or not.

Die Bits 3 und 4 werden zum Einstellen des Auffrischungsintervalls verwendet. Das Auffrischungsintervall wird entsprechend der Frequenz des Master-Taktsignals und des Betriebsmodus (Schlafmodus etc.) auf einen geeigneten Wert eingestellt.Bits 3 and 4 are used to set the Refresh interval used. The refresh interval is determined according to the frequency of the master clock signal and the Operating mode (sleep mode etc.) to a suitable value set.

Bit 2 wird zum Festlegen der Busgröße verwendet. Die Busgröße wird zum Festlegen einer Shadow-RAM-Adresse verwendet, die später beschrieben wird. Für die Busgröße sind ein 32-Bit-Bus und 64-Bit-Bus vorbereitet.Bit 2 is used to set the bus size. The bus size is used to set a shadow RAM address that will be described later. For the bus size are a 32 bit bus and 64-bit bus prepared.

Die Bits 0 und 1 werden zum Festlegen der Anzahl von Speicher- Banks verwendet. Die Adressierungsarchitektur ändert sich entsprechend der Anzahl von Speicher-Banks. Bits 0 and 1 are used to determine the number of memory Banks used. The addressing architecture is changing according to the number of memory banks.

refresh controller

Wie in Fig. 154 gezeigt ist, kann das siebte Bit des Befehlsregisters mit Index 00h dem REF#-Anschluß als Eingangsanschluß oder Ausgangsanschluß einstellen. Es wird nun die Eingabe/Ausgabestruktur des REF#-Anschlusses beschrieben.As shown in Fig. 154, the seventh bit of the command register with index 00h can set the REF # port as an input port or an output port. The input / output structure of the REF # connector will now be described.

Es wird angenommen, daß das CDRAM in n Banks angeordnet ist, wie in Fig. 177 dargestellt ist. Wie in Fig. 177 gezeigt ist, weisen Bank 0 bis Bank n jeweils eine 4-Byte-Wortstruktur mit Byte 0 bis Byte 3 auf, und in jeder Bank sind die Anschlüsse REF# der CDRAMs miteinander verbunden. In jeder Bank ist der Anschluß REF# eines CDRAM als Ausgabeanschluß konfiguriert und die Anschlüsse REF# der verbleibenden CDRAMs sind als Eingabeanschlüsse eingestellt. Folglich kann die Auffrischung unter der Steuerung eines CDRAM in jeder Bank ausgeführt werden.It is assumed that the CDRAM is arranged in n banks, as shown in Fig. 177. As shown in Fig. 177, banks 0 to bank n each have a 4-byte word structure with bytes 0 to byte 3, and the terminals REF # of the CDRAMs are connected to each other in each bank. In each bank, the REF # terminal of a CDRAM is configured as an output terminal and the REF # terminals of the remaining CDRAMs are set as input terminals. As a result, the refresh can be carried out under the control of a CDRAM in each bank.

Fig. 178 zeigt eine Struktur für den Abschnitt, der die Auffrischung des CDRAM betrifft. Zum einfacheren Verständnis des Auffrischungsvorgangs, wird in Fig. 178 ein Beispiel beschrieben, bei dem der Speicherzugriff durch das Zeilenadreß- Abtastsignal ext.RAS# festgelegt wird, das ein allgemein benutztes externes Steuersignal in einem Standard-DRAM darstellt. Das CDRAM nach der dritten Ausführungsform weist einen Controller auf und führt die Abtastung externer Steuersignale entsprechend einem Adreßstatussignal ADS# aus. Das interne RAS-Signal wird entsprechend dem Ergebnis der Abtastung wie erforderlich erzeugt. Die Struktur wird später kurz beschrieben. Im folgenden ist einfach ein Zustand gezeigt, in dem RAS-Puffer 8030 ein internes RAS-Signal ϕRAS# entsprechend dem externen Zeilenadreß-Abtastsignal ext.RAS# als Speicherzugriffssignal erzeugt (das gilt für die erste bis dritte Ausführungsform). Wenn das interne Zeilenadreß- Abtastsignal (internes RAS-Signal) ϕRAS# auf dem aktiven Pegel "L" liegt, ist das DRAM-Feld aktiv. Fig. 178 shows a structure for the section related to refreshing the CDRAM. For an easier understanding of the refresh operation, an example is described in Fig. 178 in which memory access is determined by the row address strobe signal ext.RAS # which is a commonly used external control signal in a standard DRAM. The CDRAM according to the third embodiment has a controller and performs the sampling of external control signals in accordance with an address status signal ADS #. The internal RAS signal is generated as required according to the result of the scan. The structure will be briefly described later. The following simply shows a state in which RAS buffer 8030 generates an internal RAS signal ϕRAS # corresponding to the external row address strobe signal ext.RAS # as a memory access signal (this applies to the first to third embodiments). When the internal row address strobe signal (internal RAS signal) ϕRAS # is at the active level "L", the DRAM field is active.

Wie in Fig. 178 gezeigt ist, weist das Auffrischungssteuersystem eine Master-Schaltung 8010 zum Erzeugen einer Auffrischungsanforderung, einen Master/Slave-Umschalter 8040 zum Übertragen der Auffrischungsanforderung von der Masterschaltung 8010 an einen Auffrischungsanschluß 8000 entsprechend einem Master/Slave-Einstellindikator M/S# vom Befehlsregister, und eine Slave-Schaltung 8020, die vors der Auffrischungsanforderung an den Anschluß 8000 abhängig ist, zum Ausführen des Auffrischungsvorgangs auf.As shown in Fig. 178, the refresh control system, a master circuit 8010 for generating a refresh request, a master / slave switch 8040 corresponding to transmit the refresh request from the master circuit 8010 to a refresh terminal 8000 a master / slave-setting indicator M / S # from the command register, and a slave circuit 8020 , which is dependent on the refresh request to port 8000 , to perform the refresh operation.

Die Master-Schaltung 8010 weist einen Selbstauffrischungszeitgeber 8012 zum Erzeugen der Auffrischungsanforderung ϕREFs# in vorbestimmten Zeitintervallen und ein erstes Arbitrierungsmittel 8014 zum Arbitrieren der Auffrischungsanforderung ϕREFs# vom Selbstauffrischungszeitgeber 8012 und des internen RAS-Signals ϕRAS# vom RAS-Puffer 8030 auf. Wenn das interne RAS-Signal ϕRAS# aktiv ist und eine Auffrischungsanforderung ϕREFs# angelegt ist, gibt das erste Arbitrierungsmittel 8014 eine Auffrischungsanforderung ϕREF# aus, wenn das interne RAS-Signal ϕRAS deaktiviert ist. Wie später detailliert beschrieben wird, gibt zu diesem Zeitpunkt das erste Arbitrierungsmittel 8014 eine Auffrischungsanforderung ϕREFs# synchron zum Master-Taktsignal CLK aus.The master circuit 8010 has a self-refresh timer 8012 for generating the refresh request ϕREFs # at predetermined time intervals and a first arbitration means 8014 for arbitrating the refresh request ϕREFs # from the self-refresh timer 8012 and the internal RAS signal ϕRAS # from the RAS buffer 8030 . If the internal RAS signal ϕRAS # is active and a refresh request ϕREFs # is applied, the first arbitration means 8014 issues a refresh request ϕREF # if the internal RAS signal ϕRAS is deactivated. At this time, as will be described in detail later, the first arbitration means 8014 issues a refresh request ϕREFs # in synchronism with the master clock signal CLK.

Der Master/Slave-Umschalter 8040 überträgt die Auffrischungsanforderung vom ersten Arbitrierungsglied 8014 an den Auffrischungsanschluß 8000, wenn der Master/Slave-Indikator M/S# den Master-Zustand anzeigt. Ist der Slave-Zustand festgelegt, wird der Umschalter 8040 in einen Zustand hoher Ausgangsimpedanz versetzt. Das sperrt die Übertragung des Ausgangssignals vom ersten Arbitrierungsmittel 8014.The master / slave switch 8040 transmits the refresh request from the first arbiter 8014 to the refresh port 8000 when the master / slave indicator M / S # indicates the master state. When the slave state is set, the 8040 switch is placed in a high output impedance state. This blocks the transmission of the output signal from the first arbitration means 8014 .

Die Slave-Schaltung 8020 weist ein zweites Arbitrierungsmittel 8022 zum Ausführen einer Arbitrierung der Auffrischungsanforderung, die vom Anschluß 8000 zugeführt wird (von außerhalb oder vom selben Chip), und eines Vorladeabschlußsignals ϕPR sowie eine Selbstauffrischungs- Steuerschaltung 8024, die von der Auffrischungsanforderung ϕREFa# vom Arbitrierungsmittel 8022 abhängig ist, zum Ausführen der notwendigen Steuerung für die Auffrischung auf. Die Selbstauffrischungs-Steuerschaltung 8024 weist einen Adreßzähler zum Festlegen der aufzufrischenden Zeile auf. Wird die Auffrischungsanforderung ϕREFa# angelegt, führt sie den Zeilenauswahlvorgang des DRAM und eine Leseverstärkeraktivierung unter Verwendung der Auffrischungsadresse vom Auffrischungsadreßzähler als Zeilenadresse aus. Die Selbstauffrischungs-Steuerschaltung 8024 erzeugt das interne RAS ϕRASa#, das eine vorbestimmte Breite aufweist (die Breite umfaßt mindestens die Zeit, die zum Abschluß der Zeilenauswahl und des Erfassungsvorgangs im DRAM-Feld notwendig ist), in Abhängigkeit vom Auffrischungsanforderungssignal ϕREFa#. Der RAS-Puffer 8030 führt mit dem externen Zeilenadreß-Abtastsignal ext.RAS# und dem internen RAS-Signal ϕRASa# eine Logikoperation aus und erzeugt das interne RAS-Signal ϕRAS#.The slave circuit 8020 has a second arbitration means 8022 for performing an arbitration of the refresh request that is supplied from the terminal 8000 (from outside or from the same chip) and a precharge completion signal ϕPR and a self- refresh control circuit 8024 that is from the refresh request ϕREFa # dated Arbitration means 8022 is dependent on performing the necessary control for the refresh. The self-refresh control circuit 8024 has an address counter for specifying the line to be refreshed. When the refresh request ϕREFa # is applied, it performs the row selection process of the DRAM and a sense amplifier activation using the refresh address from the refresh address counter as the row address. The self- refresh control circuit 8024 generates the internal RAS ϕRASa #, which has a predetermined width (the width comprises at least the time required for the completion of the row selection and the detection process in the DRAM field), depending on the refresh request signal ϕREFa #. The RAS buffer 8030 performs a logic operation with the external row address strobe signal ext.RAS # and the internal RAS signal ϕRASa # and generates the internal RAS signal ϕRAS #.

Das zweite Arbitrierungsmittel 8022 überträgt die intern oder von außerhalb des Chips zugeführte Auffrischungsanforderung über den Anschluß 8000 zur Selbstauffrischungs-Steuerschaltung, wenn das Vorladeabschlußsignal ϕPR des RAS-Puffers 8030 aktiviert wird und damit anzeigt, daß das vorladen des DRAM-Feldes abgeschlossen ist. Das zweite Arbitrierungsmittel 8022 liefert ein Maskierungssignal ϕMask# zum RAS-Puffer 8030 gleichzeitig mit der Übertragung der Auffrischungsanforderung ϕREFa# an die Selbstauffrischungs-Steuerschaltung 8024. The second arbitration means 8022 transmits the refresh request internally or from the off-chip via the port 8000 to the self-refresh control circuit when the precharge completion signal ϕPR of the RAS buffer 8030 is activated, indicating that the precharge of the DRAM field is complete. The second arbitration means 8022 supplies a mask signal ϕMask # to the RAS buffer 8030 simultaneously with the transmission of the refresh request ϕREFa # to the self- refresh control circuit 8024 .

In Übereinstimmung mit dem vom zweiten Arbitrierungsmittel 8022 erzeugten Maskierungssignal ϕMask# maskiert der RAS-Puffer 8030 das externe Zeilenadreß-Abtastsignal ext.RAS# und sperrt externe Zugriffe. Unter Bezugnahme auf die Signaldiagramme von Fig. 179 und 180 wird nun der Betrieb der Master-Schaltung 8010 und der Slave-Schaltung 8020, die in Fig. 178 dargestellt sind, beschrieben.In accordance with the mask signal ϕMask # generated by the second arbitration means 8022 , the RAS buffer 8030 masks the external row address scan signal ext.RAS # and blocks external accesses. With reference to the signal diagrams of Fig. 179 and 180, the operation will now be described, the master circuit 8010 and the slave circuit 8020, shown in FIG. 178.

Unter Bezugnahme auf Fig. 179 wird zuerst der Betrieb der Master-Schaltung 8010 beschrieben. Ist das interne RAS-Signal ϕRAS# im aktiven Zustand "L", wird auf das DRAM-Feld von außen zugegriffen und das DRAM-Feld ist aktiv. Wird vom Selbstauffrischungszeitgeber 8012 eine Auffrischungsanforderung ϕREFs# angelegt, überträgt das erste Arbitrierungsmittel 8014 die Auffrischungsanforderung ϕREFs# synchron zum Master- Taktsignal CLK, wenn das Signal ϕRAS# auf den inaktiven Pegel "H" liegt. Der Umschalter 8040 ist entsprechend dem Indikator M/S# in den Betriebszustand versetzt worden, so daß er die vom ersten Arbitrierungsmittel 8014 zugeführte Auffrischungsanforderung zum Anschluß 8000 und zur Slave- Schaltung 8020 überträgt. Damit wird die Auffrischungsanforderung für die anderen CDRAM vom Anschluß 8000 abgegeben.Referring to FIG. 179, the operation is the master circuit 8010 described first. If the internal RAS signal ϕRAS # is in the active state "L", the DRAM field is accessed from the outside and the DRAM field is active. If the self-refresh timer 8012 applies a refresh request SelbstREFs #, the first arbitration means 8014 transmits the refresh request ϕREFs # in synchronism with the master clock signal CLK when the signal ϕRAS # is at the inactive level "H". The changeover switch 8040 has been put into the operating state in accordance with the indicator M / S #, so that it transmits the refresh request from the first arbitration means 8014 to the connection 8000 and to the slave circuit 8020 . Thus, the refresh request for the other CDRAM is issued from the 8000 connector.

Zu diesem Zeitpunkt liefert das erste Arbitrierungsmittel 8014 eine externe Auffrischungsanforderung in Abhängigkeit vom (synchron zum) Anstieg des externen Master-Taktsignals ext.CLK. Mit dem Anstieg des Master-Taktsignals CLK, das als Trigger verwendet wird, kehrt die externe Auffrischungsanforderung REF# in den inaktiven Zustand zurück und das erste Arbitrierungsmittel 8014 deaktiviert die interne Auffrischungsanforderung ϕREFs#. Damit wird der Selbstauffrischungszeitgeber 8012 erneut zurückgestellt und beginnt einen neuen Zählvorgang. Durch diese Struktur kann die Auffrischungsanforderung stets synchron zum externen Master- Taktsignal CLK erzeugt werden. Im Master-Chip (dem Chip, in dem Indikator M/S# den Anschluß 8000 als Ausgabeanschluß einstellt) führt das zweite Arbitrierungsmittel 8022 die Arbitrierung der Auffrischungsanforderung vom Umschalter 8040 aus. Das zweite Arbitrierungsmittel 8020 erzeugt ein Maskierungssignal ϕMask# in Abhängigkeit von der Auffrischungsanforderung, die vom Umschalter 8040 angelegt wird. Das erste Arbitrierungsmittel 8014 erzeugt die Auffrischungsanforderung synchron zum Master- Taktsignal CLK, nachdem das interne RAS-Signal ϕRAS# deaktiviert ist. Daher hat das Maskierungssignal ϕMask# die Funktion, eine neu angelegte Zugriffsanforderung zu maskieren.At this time, the first arbitration means 8014 delivers an external refresh request depending on the (in synchronism with) the increase in the external master clock signal ext.CLK. With the rise of the master clock signal CLK, which is used as a trigger, the external refresh request REF # returns to the inactive state and the first arbitration means 8014 deactivates the internal refresh request ϕREFs #. This will reset the 8012 self- refresh timer again and start a new count. With this structure, the refresh request can always be generated synchronously with the external master clock signal CLK. In the master chip (the chip in which indicator M / S # sets port 8000 as the output port), the second arbitration means 8022 arbitrates the refresh request from the changeover switch 8040 . The second arbitration means 8020 generates a mask signal ϕMask # depending on the refresh request that is applied by the switch 8040 . The first arbitration means 8014 generates the refresh request in synchronization with the master clock signal CLK after the internal RAS signal ϕRAS # is deactivated. The masking signal ϕMask # therefore has the function of masking a newly created access request.

Wenn eine Auffrischungsanforderung zugeführt wird, erzeugt das zweite Arbitrierungsmittel 8022 eine Auffrischungsanforderung ϕREFa#, wenn das Vorladeabschlußsignal ϕPR vom RAS-Puffer 8030 deaktiviert und das Vorladen abgeschlossen ist. Die Selbstauffrischungs-Steuerschaltung 8024 führt den Auffrischungsvorgang entsprechend der Auffrischungsanforderung ϕREFa# aus. Genauer gesagt wird der Zählwert vom Adreßzähler von einem Multiplexer ausgewählt und an den DRAM-Zeilendecoder angelegt, so daß der DRAM-Zeilendecoder aktiviert und der Leseverstärker getrieben wird. Das interne RAS-Signal ϕRAS, das zu diesem Zeitpunkt erzeugt wird, weist eine vorbestimmte Breite auf. Die Selbstauffrischungs-Steuerschaltung erzeugt nämlich ein Einzelimpulssignal mit einer vorbestimmten Breite als internem RAS-Signal ϕRASa# in Abhängigkeit von der Auffrischungsanforderung ϕREFa#.When a refresh request is supplied, the second arbitration means 8022 generates a refresh request ϕREFa # when the precharge completion signal ϕPR from the RAS buffer 8030 is deactivated and the precharge is complete. The self-refresh control circuit 8024 executes the refresh operation in accordance with the refresh request ϕREFa #. More specifically, the count from the address counter is selected by a multiplexer and applied to the DRAM row decoder so that the DRAM row decoder is activated and the sense amplifier is driven. The internal RAS signal ϕRAS, which is generated at this time, has a predetermined width. Namely, the self-refresh control circuit generates a single pulse signal having a predetermined width as an internal RAS signal ϕRASa # depending on the refresh request ϕREFa #.

Ist eine vorbestimmte Zeitspanne verstrichen, so ist der Auffrischungsvorgang abgeschlossen und das Maskierungssignal ϕMask# wird deaktiviert. Das erlaubt die Annahme eines externen Zugriffs.If a predetermined period of time has passed, the Refresh process completed and the mask signal ϕMask # is deactivated. This allows the adoption of an external one Access.

Im Slave-Chip (einem Chip, in dem der Anschluß 8000 durch den Indikator M/S# als Eingabeanschluß eingestellt ist) wird der Auffrischungsvorgang entsprechend der Auffrischungsanforderung ausgeführt, die extern über den Anschluß 8000 angelegt wird. Daher kann der Auffrischungsvorgang vom Slave-Chip synchron und entsprechend der Auffrischungsanforderung vom Master-Chip ausgeführt werden. Weil die Auffrischungsanforderung synchron zum Master-Taktsignal zugeführt wird, wird zu diesem Zeitpunkt eine Mehrzahl von CDRAMs gleichzeitig dem Auffrischungsvorgang unterworfen, ohne daß ein Einfluß durch Taktungsschwankungen vorliegt.In the slave chip (a chip in which port 8000 is set as an input port by the M / S # indicator), the refresh operation is carried out in accordance with the refresh request externally applied through port 8000 . Therefore, the refresh operation from the slave chip can be performed synchronously and in accordance with the refresh request from the master chip. At this time, because the refresh request is supplied in synchronism with the master clock signal, a plurality of CDRAMs are subjected to the refresh operation at the same time without being affected by timing fluctuations.

Weil erste und zweite Arbitrierungsschaltungen 8014 und 8022 gebildet sind, kann der Auffrischungsvorgang mit einer arbitrierten Aktivierung des DRAM-Feldes ausgeführt werden. Damit kann die Selbstauffrischung selbst im normalen Betriebsmodus durchgeführt werden. Im folgenden wird die Struktur verschiedener Abschnitte beschrieben.Because first and second arbitration circuits 8014 and 8022 are formed, the refresh operation can be performed with arbitrated activation of the DRAM field. The self-refresh can thus be carried out even in the normal operating mode. The structure of various sections is described below.

Fig. 181 zeigt eine Schaltungsstruktur zum Erzeugen des Vorladeabschlußsignals ϕPR#. Diese Schaltung ist im RAS-Puffer 8030 enthalten, der in Fig. 178 gezeigt ist. Wie in Fig. 181 dargestellt ist, weist das Vorladeabschlußsignal- Erzeugungssystem eine Verzögerungsschaltung 9060 auf, die den Anstieg des internen RAS-Signals ϕRAS# um eine vorbestimmte Zeitspanne verzögert. Bei der in Fig. 181 gezeigten Struktur steigt das Vorladeabschlußsignal ϕPR auf "H" nach einer vorbestimmten Zeitspanne ab dem Anstieg des internen RAS-Signals ϕRAS# auf den inaktiven Pegel "H" an. Das zeigt den Abschluß der Vorladung an, wie in Fig. 182 dargestellt ist. Das Vorladeabschlußsignal ϕPR wird ungefähr zum gleichen Zeitpunkt auf den inaktiven Pegel "L" eingestellt, zu dem das interne RAS- Signal ϕRAS# zum aktiven Zustand "L" wechselt. Fig. 181 shows a circuit structure for generating the precharge completion signal ϕPR #. This circuit is included in RAS buffer 8030 shown in Fig. 178. As shown in Fig. 181, the precharge completion signal generation system has a delay circuit 9060 which delays the rise of the internal RAS signal ϕRAS # by a predetermined period of time. In the structure shown in Fig. 181, the precharge completion signal ϕPR rises to "H" after a predetermined period after the internal RAS signal ϕRAS # rises to the inactive level "H". This indicates the completion of the precharge, as shown in Fig. 182. The precharge completion signal ϕPR is set to the inactive level "L" at about the same time that the internal RAS signal ϕRAS # changes to the active state "L".

Fig. 183 zeigt eine weitere Struktur des Vorladeabschlußsignal- Erzeugungssystems. Wie in Fig. 183 dargestellt ist, wird ein Zähler 9064 in Abhängigkeit vom Anstieg des internen RAS-Signals ϕRAS# aktiviert, zählt das Master-Taktsignal CLK für eine vorbestimmte Zeitspanne und hebt das Vorladeabschlußsignal ZPR auf den aktiven Zustand "H" an, der den Abschluß der Vorladung angibt. In diesem Fall kann das Vorladeabschlußsignal in der Form eines Einzelimpulses erzeugt werden. Ein Signal, das durch eine UND-Operation des internen RAS-Signal ϕRAS# und des Vorladeabschlußsignals ZPR erhalten wird, kann als Vorladeabschluß-Bestimmungssignal erzeugt werden. Wenn diese UND-Operation verwendet werden soll, wird das Vorladeabschlußsignal ZPR auf dem inaktiven Zustand "L" gehalten, wenn das interne RAS-Signal ϕRAS# auf dem aktiven Pegel "L" liegt, das heißt, wenn das DRAM-Feld im aktiven Zustand ist. Fig. 183 shows another structure of the precharge completion signal generation system. As shown in Fig. 183, a counter 9064 is activated depending on the rise of the internal RAS signal ϕRAS #, counts the master clock signal CLK for a predetermined period of time and raises the precharge completion signal ZPR to the active state "H", which indicates the completion of the summons. In this case, the precharge completion signal can be generated in the form of a single pulse. A signal obtained by ANDing the internal RAS signal ϕRAS # and the precharge completion signal ZPR can be generated as the precharge completion determination signal. If this AND operation is to be used, the precharge completion signal ZPR is held in the inactive state "L" when the internal RAS signal ϕRAS # is in the active level "L", that is, when the DRAM array is in the active state is.

Die von der Anstiegverzögerungsschaltung 9060 und dem Zähler 9064 gelieferte Verzögerungszeit kann so lange wie die RAS- Vorladezeit sein.The delay time provided by the rise delay circuit 9060 and counter 9064 can be as long as the RAS precharge time.

Fig. 184 zeigt ein Beispiel der Struktur des ersten Arbitrierungsmittels von Fig. 178. Wie in Fig. 184 dargestellt ist, weist das erste Arbitrierungsmittel 8014 eine Inverterschaltung 8068 zum Invertieren der Auffrischungsanforderung (ext.REF#) vom Umschalter 8040, ein Einstell/Rückstell-Flipflop 8062, das an seinem Einstell-Eingang S das Ausgangssignal von der Inverterschaltung 8061 und an seinem Rückstell-Eingang RD das Ausgangssignal der Inverterschaltung 8068 empfängt, eine 2-Eingangs-UND-Schaltung 8063, die das Ausgangssignal Q vom Flipflop 8062 und das interne RAS-Singal ϕRAS# empfängt, eine Latch-Schaltung 8064, die das Ausgangssignal von der UND-Schaltung 8063 in Abhängigkeit vom Anstieg des Master-Taktsignals CLK übernimmt und verriegelt, und ein Flipflop 8066, das an seinem Einstelleingang 5 das Ausgangssignal Q der Latch-Schaltung 8064 empfängt, auf. Die externe Auffrischungsanforderung ext.REF# wird vom Flipflop 8066 erzeugt (sie wird über den Umschalter 8040 an den Auffrischungsanschluß 8000 angelegt). Fig. 184 shows an example of the structure of the first arbitration means of Fig. 178. As shown in Fig. 184, the first arbitration means 8014 has an inverter circuit 8068 for inverting the refresh request (ext.REF #) from the switch 8040 , a set / reset -Flip-flop 8062 , which receives the output signal from the inverter circuit 8061 at its setting input S and the output signal of the inverter circuit 8068 at its reset input RD, a 2-input AND circuit 8063 which outputs the output signal Q from the flip-flop 8062 and the receives internal RAS signal ϕRAS #, a latch circuit 8064 , which takes over and locks the output signal from the AND circuit 8063 depending on the rise of the master clock signal CLK, and a flip-flop 8066 , which has the output signal Q at its setting input 5 Latch circuit 8064 receives on. The external refresh request ext.REF # is generated by the flip-flop 8066 (it is applied to the refresh terminal 8000 via the changeover switch 8040 ).

Das Flipflop 8066 wird von einem Ausgangssignal der Gatterschaltung 8067, die an ihrem Wahr-Eingang das Master- Taktsignal CLK und an ihrem Falsch-Eingang das Ausgangssignal /Q des Flipflop 8066 empfängt, zurückgesetzt. Genauer gesagt wird das Flipflop 8066 mit dem Anstieg des nächsten Taktsignals CLK zurückgesetzt, nachdem die externe Auffrischungsanforderung ext.REF# erzeugt wird (wenn sie den Pegel "L" erreicht), und die externe Auffrischungsanforderung ext.REF# wird zurückgesetzt. Nun wird der Betrieb kurz beschrieben.The flip-flop 8066 is reset by an output signal of the gate circuit 8067 , which receives the master clock signal CLK at its true input and the output signal / Q of the flip-flop 8066 at its false input. More specifically, the flip-flop 8066 is reset with the rise of the next clock signal CLK after the external refresh request ext.REF # is generated (when it reaches the "L" level), and the external refresh request ext.REF # is reset. The operation will now be briefly described.

Wenn die Auffrischungsanforderung ϕREFs# vom Selbstauffrischungszeitgeber 8012 (siehe Fig. 178) angelegt wird, wird das Flipflop 8062 eingestellt (zu diesem Zeitpunkt liegt die externe Auffrischungsanforderung ext.REF# immer noch auf dem inaktiven Pegel "H"). Erreicht das interne RAS-Signal ϕRAS# den inaktiven Zustand "H", läßt die Gatterschaltung 8063 das Ausgangssignal Q des Flipflop 8062 durch. Die Latch- Schaltung 8064 übernimmt das Ausgangssignal von der Gatterschaltung 8063 synchron zum Anstieg des Master-Taktsignals CLK und verriegelt es. Daher wird die Auffrischungsanforderung übernommen und von der Latch-Schaltung 8064 synchron zum Anstieg des nächsten Taktsignals CLK verriegelt, wenn das interne RAS- Signal ϕRAS# deaktiviert wird. Damit steigt das Ausgangssignal Q der Latch-Schaltung 8064 auf "H" an, das Flipflop 8066 wird eingestellt und sein Ausgangssignal /Q erreicht den Pegel "L". Damit wird die Auffrischungsanforderung erzeugt. Nimmt die Auffrischungsanforderung ext.REF# den aktiven Zustand "L" an, setzt die Gatterschaltung 8067 das Flipflop 8066 in Abhängigkeit vom Anstieg des nächsten Master-Taktsignals CLK zurück. Damit wird das Ausgangssignal /Q des Flipflop 8066 von "L" auf "H" zurückgesetzt.When the refresh request ϕREFs # is applied by the self-refresh timer 8012 (see Fig. 178), the flip-flop 8062 is set (at this time, the external refresh request ext.REF # is still at the inactive level "H"). If the internal RAS signal ϕRAS # reaches the inactive state "H", the gate circuit 8063 passes the output signal Q of the flip-flop 8062 . The latch circuit 8064 takes over the output signal from the gate circuit 8063 in synchronism with the rise of the master clock signal CLK and locks it. The refresh request is therefore accepted and locked by the latch circuit 8064 in synchronism with the rise of the next clock signal CLK when the internal RAS signal -RAS # is deactivated. The output signal Q of the latch circuit 8064 thus rises to "H", the flip-flop 8066 is set and its output signal / Q reaches the level "L". This creates the refresh request. If the refresh request ext.REF # assumes the active state "L", the gate circuit 8067 resets the flip-flop 8066 depending on the rise of the next master clock signal CLK. The output signal / Q of the flip-flop 8066 is thus reset from "L" to "H".

Durch die oben beschriebene Struktur wird die externe Auffrischungsanforderung nur dann erzeugt, wenn das interne RAS- Signal ϕRAS# inaktiv ist. Erreicht die externe Auffrischungsanforderung ext.REF# den aktiven Zustand, wird das Flipflop 8062 durch die Inverterschaltung 8068 zurückgesetzt, und das Ausgangssignal Q des Flipflop 8062 fällt auf "L" ab. Anschließend erreicht das Ausgangssignal Q der Latch-Schaltung 8064 den Pegel "L". Das Flipflop 8066 wird überhaupt nicht eingestellt und im Rückstellzustand gehalten.Due to the structure described above, the external refresh request is only generated when the internal RAS signal ϕRAS # is inactive. When the external refresh request ext.REF # reaches the active state, the flip-flop 8062 is reset by the inverter circuit 8068 and the output signal Q of the flip-flop 8062 drops to "L". Then the output signal Q of the latch circuit 8064 reaches the "L" level. The 8066 flip-flop is not set at all and is held in the reset state.

Die Auffrischungsanforderung ϕREFs#, die vom Selbstauffrischungszeitgeber 8012 ausgegeben wird, stellt einen Einzelimpuls mit einer vorbestimmten Breite dar. Ein Rückstellen ist nicht notwendig.The refresh request ϕREFs #, which is issued by the self-refresh timer 8012 , represents a single pulse with a predetermined width. A reset is not necessary.

Fig. 185 zeigt ein Beispiel der Struktur des zweiten Arbitrierungsmittels, das in Fig. 178 dargestellt ist. Wie in Fig. 185 gezeigt ist, weist das zweite Arbitrierungsmittel 8022 eine Latch-Schaltung 8070, die die externe Auffrischungsanforderung ext.REF# synchron zum Anstieg des Master-Taktsignals CLK übernimmt und verriegelt, und ein Flipflop 8072, das in Abhängigkeit vom komplementären Ausgabesignal /Q der Latch-Schaltung 8070 eingestellt wird, auf. Das Maskierungssignal ϕMask# wird vom komplementären Ausgang /Q des Flipflop 8072 abgegeben. FIG. 185 shows an example of the structure of the second arbitration means shown in FIG. 178. As shown in FIG. 185, the second arbitration means 8022 has a latch circuit 8070 , which accepts and latches the external refresh request ext.REF # in synchronism with the rise of the master clock signal CLK, and a flip-flop 8072 , which is dependent on the complementary output signal / Q of latch 8070 is set to. The mask signal ϕMask # is emitted from the complementary output / Q of the flip-flop 8072 .

Das zweite Arbitrierungsmittel 8022 weist ferner eine Gatterschaltung 8074, die das Maskierungssignal ϕMask# und das Vorladeabschlußsignal ZPR empfängt, sowie einen Zähler 8076, der in Abhängigkeit vom Auffrischungsanforderungssignal ϕREFa# von der Gatterschaltung 8074 aktiviert wird, zum Zählen einer vorbestimmten Anzahl des Master-Taktsignals CLK auf. Nachdem eine vorbestimmte Anzahl von Master-Taktsignalen CLK gezählt worden ist, setzt der Zähler 8076 das Flipflop 8072 zurück. Der Zähler 8076 legt die Zeitspanne des Auffrischungsvorgangs fest. Der Betrieb wird nun kurz beschrieben.The second arbitration means 8022 further comprises a gate circuit 8074 , which receives the mask signal ϕMask # and the precharge completion signal ZPR, and a counter 8076 , which is activated in response to the refresh request signal ϕREFa # from the gate circuit 8074 , for counting a predetermined number of the master clock signal CLK on. After a predetermined number of master clock signals CLK have been counted, the counter 8076 resets the flip-flop 8072 . The counter 8076 sets the time period of the refresh operation. The operation will now be briefly described.

Wenn die externe Auffrischungsanforderung ext.REF# auf den aktiven Zustand "L" abfällt, übernimmt die Latch-Schaltung 8070 die externe Auffrischungsanforderung ext.REF# synchron zum Anstieg des Taktsignals CLK und verriegelt es. Folglich steigt das komplementäre Ausgabesignal /Q der Latch-Schaltung 8070 auf "H" an. Dadurch wird das Flipflop 8072 eingestellt. Somit wechselt das Maskierungssignal ϕMask# vom komplementären Ausgangssignal /q des Flipflop 8072 zum aktiven Zustand "L".When the external refresh request ext.REF # drops to the active state "L", the latch circuit 8070 takes over the external refresh request ext.REF # in synchronization with the rise of the clock signal CLK and locks it. As a result, the complementary output signal / Q of the latch circuit 8070 rises to "H". This will set the 8072 flip-flop. The masking signal ϕMask # thus changes from the complementary output signal / q of the flip-flop 8072 to the active state "L".

Nachdem das Maskierungssignal ϕMask# den aktiven Zustand "L" erreicht hat, erzeugt die Gatterschaltung 8074 eine Auffrischungsanforderung ϕREFa#, wenn das Vorladeabschlußsignal ϕPR den aktiven Zustand "H" erreicht hat. Der Zähler 8076 zählt eine vorbestimmte Anzahl von Taktsignalen CLK in Abhängigkeit von der Auffrischungsanforderung REFa#. Nach dem Zählen der vorbestimmten Anzahl setzt er das Flipflop 8072 zurück. Folglich wird das Maskierungssignal ϕMask# auf "H" zurückgesetzt, das Ausgangssignal der Gatterschaltung 8074 erreicht ebenfalls den Pegel "H" und die Auffrischungsanforderung ϕREFa# nimmt den inaktiven Zustand ein. After the mask signal ϕMask # has reached the active state "L", the gate circuit 8074 generates a refresh request ϕREFa # when the precharge completion signal ϕPR has reached the active state "H". The counter 8076 counts a predetermined number of clock signals CLK depending on the refresh request REFa #. After counting the predetermined number, it resets flip-flop 8072 . As a result, the mask signal ϕMask # is reset to "H", the output signal of the gate circuit 8074 also reaches the level "H" and the refresh request FREFa # assumes the inactive state.

Bei der in Fig. 185 gezeigten Struktur liegt die Auffrischungsanforderung ϕREFa#, die vom ersten Arbitrierungsmittel erzeugt wird, während des Auffrischungsvorgangs auf dem aktiven Pegel "L". Es kann eine Struktur verwendet werden, bei der sie in der Form eines Einzelimpulses erzeugt wird. Genauer gesagt kann eine Struktur verwendet werden, bei der eine Einzelimpuls-Erzeugungsschaltung im Ausgabeabschnitt der Gatterschaltung 8074 gebildet ist, und der Zähler 8076 in Abhängigkeit vom Ausgangssignal der Einzelimpuls-Erzeugungsschaltung aktiviert wird. Obwohl das nicht dargestellt ist, wird der Zählwert des Zählers 8076 auf den Anfangswert zurückgesetzt, wenn ein vorbestimmter Zählwert erreicht worden ist.In the structure shown in Fig. 185, the refresh request ϕREFa # generated by the first arbitration means is at the active level "L" during the refresh operation. A structure can be used in which it is generated in the form of a single pulse. More specifically, a structure can be used in which a single pulse generation circuit is formed in the output portion of the gate circuit 8074 and the counter 8076 is activated in response to the output signal of the single pulse generation circuit. Although not shown, the count of counter 8076 is reset to the initial value when a predetermined count has been reached.

Fig. 186 zeigt ein Beispiel der speziellen Struktur des RAS- Puffers und der Auffrischungssteuerschaltung. Wie in Fig. 186 gezeigt ist, weist der RAS-Puffer 8030 eine Gatterschaltung 8080, die das externe RAS-Signal ext.RAS# und das Maskierungssignal ϕMask# empfängt, und eine NOR-Schaltung 8082, die am ersten Eingang das Ausgangssignal der Gatterschaltung 8080 empfängt, auf. Die NOR-Schaltung 8082 empfängt an ihrem zweiten Eingang das interne RAS-Signal ϕRASa#, das von der Auffrischungssteuerschaltung 8024 erzeugt wird. Fig. 186 shows an example of the special structure of the RAS buffer and the refresh control circuit. As shown in Fig. 186, 8030, the RAS buffer, a gate circuit 8080 which receives the external RAS signal ext.RAS # and the mask signal φMask #, and a NOR circuit 8082, which at the first input the output signal of the gate circuit 8080 receives on. The NOR circuit 8082 receives at its second input the internal RAS signal ϕRASa # which is generated by the refresh control circuit 8024 .

Die Auffrischungssteuerschaltung 8024 weist eine Auffrischungserfassungsschaltung 8090 zum Erfassen einer Auffrischung in Abhängigkeit vom Auffrischungsanforderungssignal ϕREFa#, eine Impulserzeugungsschaltung 8094, die vom Auffrischungserfassungssignal ϕREFa# von der Auffrischungserfassungsschaltung 8090 abhängig ist, zum Erzeugen eines Impulssignals ϕRASa# mit einer vorbestimmten Breite (Auffrischungsbetriebszeit), einen Adreßzähler 8092, der vom Anstieg (Deaktivierung) des internen RAS-Signals ϕRASa# von der Impulserzeugungsschaltung 8094 abhängig ist, zum Erhöhen des Zählwerts um 1, und einen Multiplexer 8096 zum Auswählen von entweder dem Zählwert des Adreßzählers 8092 oder einer externen Adresse in Übereinstimmung mit dem internen RAS-Signal ϕRASa# von der Impulserzeugungsschaltung 8094 auf. The refresh control circuit 8024 has a refresh detection circuit 8090 for detecting a refresh in response to the refresh request signal ϕREFa #, a pulse generation circuit 8094 which is dependent on the refresh detection signal ϕREFa # from the refresh detection circuit 8090 , for generating a pulse signal with a predetermined refresh signal ϕRasrez # 8092 , which depends on the rise (deactivation) of the internal RAS signal ϕRASa # from the pulse generation circuit 8094 , to increment the count by 1, and a multiplexer 8096 to select either the count of the address counter 8092 or an external address in accordance with the internal RAS signal ϕRASa # from the pulse generation circuit 8094 .

Das Ausgangssignal des Multiplexers 8096 wird dem DRAM- Zeilendecoder zugeführt. Zu diesem Zeitpunkt kann das Ausgangssignal des Multiplexers 8096 dem DRAM-Zeilendecoder über einen Adreßpuffer zugeführt werden. Das von der Gatterschaltung 8082 erzeugte externe RAS-Signal wird an eine DRAM-RAS- Treiberschaltung 8096 angelegt. Die DRAM-RAS-Treiberschaltung 8096 führt eine Aktivierung des DRAM-Zeilendecoders, eine Auswahl der Wortleitungen, eine Aktivierung der Leseverstärker etc. aus.The output signal of the 8096 multiplexer is fed to the DRAM row decoder. At this time, the output signal of the multiplexer 8096 can be fed to the DRAM row decoder via an address buffer. The external RAS signal generated by gate circuit 8082 is applied to a DRAM RAS driver circuit 8096 . The DRAM-RAS driver circuit 8096 carries out activation of the DRAM row decoder, selection of the word lines, activation of the sense amplifiers, etc.

Bei der in Fig. 186 dargestellten Struktur ist es nicht notwendig, die Auffrischungserfassungsschaltung und die Impulserzeugungsschaltung 8094 zu bilden, wenn das Auffrischungsanforderungssignal ϕREFa# während der Auffrischungsbetriebszeit im aktiven Zustand gehalten wird, wie in Fig. 185 gezeigt ist. Die Auffrischungserfassungsschaltung 8090 und die Impulserzeugungsschaltung 8094 sind notwendig, wenn das Auffrischungsanforderungssignal ϕREFa# in Form eines Einzelimpulses erzeugt wird.In the structure shown in FIG. 186, it is not necessary to form the refresh detection circuit and the pulse generation circuit 8094 when the refresh request signal ϕREFa # is kept active during the refresh operation time, as shown in FIG. 185. The refresh detection circuit 8090 and the pulse generation circuit 8094 are necessary when the refresh request signal ϕREFa # is generated in the form of a single pulse.

Der Adreßzähler 8092 kann so strukturiert sein, daß der Zählwert in Abhängigkeit vom Auffrischungserfassungssignal RA von der Auffrischungserfassungsschaltung 8090 in einen Ausgabeaktivierungszustand versetzt wird. The address counter 8092 may be structured so that the count is put into an output activation state in response to the refresh detection signal RA from the refresh detection circuit 8090 .

Fig. 187 zeigt eine weitere Struktur des Auffrischungssteuerabschnitts. Wie bereits beschrieben worden ist, tritt das CDRAM in den Schlafmodus ein, wenn das Signal SP# für eine vorbestimmte Zeitspanne oder länger im aktiven Zustand "L" gehalten wird. Im Schlafmodus arbeitet die interne Schaltung nicht. Daher führt die CPU keinen Zugriff darauf aus. In diesem Zustand wird eine Selbstauffrischung durchgeführt. Im folgenden wird die Struktur für diesen Vorgang beschrieben. Fig. 187 shows a further structure of the refresh control portion. As has already been described, the CDRAM enters sleep mode when the signal SP # is held in the active state "L" for a predetermined period or longer. The internal circuit does not work in sleep mode. The CPU therefore does not access it. In this state, self-refresh is carried out. The structure for this process is described below.

Wie in Fig. 187 dargestellt ist, weist der Auffrischungssteuerabschnitt Inverterschaltungen 8702 und 8704, die das Schlafbestimmungssignal Sleep invertieren, eine UND- Schaltung 8700, die das Ausgangssignal von der Inverterschaltung 8702 und den Master-Slave-Indikator M/S# empfängt, eine Gatterschaltung 8708, die das Ausgangssignal von der Inverterschaltung 8704 und ein entweder vom Auffrischungsanschluß 8000 oder dem Auswahlumschalter 8040 zugeführtes Ausffrischungsanforderungssignal empfängt, eine Gatterschaltung 8706, die die Auffrischungsanforderung ϕREF# vom ersten Arbitrierungsmittel 8014 und das Schlafmodus- Betimmungssignal Sleep empfängt, und eine Gatterschaltung 8710, die die Ausgangssignale der Gatterschaltungen 8706 und 8708 empfängt, auf. Von der Gatterschaltung 8710 wird ein Auffrischungsanforderungssignal zum zweiten Arbitrierungsmittel 8020 übertragen.As shown in Fig. 187, the refresh control section has inverter circuits 8702 and 8704 that invert the sleep determination signal Sleep, an AND circuit 8700 that receives the output signal from the inverter circuit 8702 and the master-slave indicator M / S #, a gate circuit 8708 which receives the output signal from the inverter circuit 8704, and a is either the refresh terminal 8000 or the selector switch 8040 supplied Ausffrischungsanforderungssignal, a gate circuit 8706 which receives the refresh request Øref # from the first arbitration means 8014 and the sleep mode Betimmungssignal Sleep, and a gate circuit 8710, the receives the outputs of gate circuits 8706 and 8708 . A refresh request signal is transmitted from gate circuit 8710 to second arbitration means 8020 .

Die Gatterschaltung 8706 gibt ein aktives Signal aus, wenn die Auffrischungsanforderung ϕREF# im aktiven Zustand "L" ist und das Schlafmodus-Bestimmungssignal Sleep auf dem aktiven Pegel "H" liegt. Die Gatterschaltung 8708 liefert ein Signal auf "H", wenn das externe Auffrischungsanforderungssignal ext.REF# im aktiven Zustand ist und das von der Inverterschaltung 8704 zugeführte Signal den inaktiven Pegel "H" erreicht. Die Gatterschaltung 8710 gibt ein Signal auf "L" aus, wenn eines der Ausgangssignale von den Gatterschaltungen 8706 und 8708 den Pegel "H" erreicht. Die Gatterschaltung 8700 steuert den Ausgabezustand des Umschalters 8040. Der Betrieb wird im folgenden kurz beschrieben.The gate circuit 8706 outputs an active signal when the refresh request ϕREF # is in the active state "L" and the sleep mode determination signal Sleep is at the active level "H". Gate circuit 8708 provides a signal "H" when the external refresh request signal ext.REF # is in the active state and the signal supplied by inverter circuit 8704 reaches the inactive level "H". Gate circuit 8710 outputs a "L" signal when one of the output signals from gate circuits 8706 and 8708 reaches "H" level. Gate circuit 8700 controls the output state of switch 8040 . The operation is briefly described below.

Im Normalbetriebsmodus ist das Schlafmodus-Bestimmungssignal Sleep inaktiv, und die Gatterschaltung 8700 läßt den Indikator M/S# durch. Daher wird der Umschalter 8040 entsprechend dem Indikator M/S# in einen Zustand hoher Ausgangsimpedanz oder einen Zustand, in dem die Auffrischungsanforderung ϕREF# durchgelassen wird, versetzt. Weil das Schlafmodus- Bestimmungssignal Sleep auf dem inaktiven Pegel "L" liegt, ist das Ausgangssignal der Gatterschaltung 8706 auf "L" fest. Die Gatterschaltung 8708 empfängt das Signal mit Pegel "H" an ihrem positiven Eingang über die Inverterschaltung 8704 und arbeitet als Puffer. In diesem Fall wird daher von der Gatterschaltung 8710 entsprechend der Auffrischungsanforderung ext.REF#, die vom Anschluß 8000 oder dem Umschalter 8410 zugeführt wird eine Auffrischungsanforderung erzeugt, und das zweite Arbitrierungsmittel 8020 führt die für die Auffrischung notwendige Arbitrierung aus. Daher wird sowohl im Master- als auch Slave-Modus eine Auffrischung ausgeführt. In the normal operating mode, the sleep mode determination signal Sleep is inactive and the gate circuit 8700 passes the indicator M / S #. Therefore, the switch 8040 is placed in a state of high output impedance or a state in which the refresh request ϕREF # is passed according to the indicator M / S #. Because the sleep mode determination signal Sleep is at the inactive level "L", the output signal of the gate circuit 8706 is fixed at "L". Gate circuit 8708 receives the "H" level signal at its positive input via inverter circuit 8704 and operates as a buffer. In this case, a refresh request is therefore generated by the gate circuit 8710 in accordance with the refresh request ext.REF #, which is supplied from the terminal 8000 or the switch 8410 , and the second arbitration means 8020 carries out the arbitration necessary for the refresh. Therefore, a refresh is carried out in both master and slave mode.

Ist der Schlafmodus festgelegt, steigt das Schlafmodus- Bestimmungssignal Sleep auf "H" an, das Ausgangssignal der Gatterschaltung 8700 erreicht den Pegel "L" und der Umschalter 8040 wird unabhängig davon, ob der Chip ein Master oder Slave ist, in den Zustand hoher Ausgangsimpedanz versetzt. Weil die Gatterschaltung 8708 an ihrem positiven Eingang ein Signal mit Pegel "L" über die Inverterschaltung 8704 empfängt, ist ihr Ausgang auf "L" fest. Die Gatterschaltung 8706 arbeitet als Puffer in Abhängigkeit vom Schlafmodus-Bestimmungssignal Sleep, das auf "H" liegt, und erzeugt die Auffrischungsanforderung in Übereinstimmung mit der Auffrischungsanforderung ϕREF#, die vom ersten Arbitrierungsmittel 8014 erzeugt wird. Die Logik der von der Gatterschaltung 8706 erzeugten Auffrischungsanforderung wird von der Gatterschaltung 8710 invertiert und als Auffrischungsanforderung mit negativer Logik an das zweite Arbitrierungsmittel 8020 angelegt.When the sleep mode is set, the sleep mode determination signal Sleep rises to "H", the output signal of the gate circuit 8700 reaches the level "L" and the changeover switch 8040 is in the state of high output impedance regardless of whether the chip is a master or slave added. Because gate circuit 8708 receives a "L" level signal through inverter circuit 8704 at its positive input, its output is fixed at "L". The gate circuit 8706 operates as a buffer in response to the sleep mode designation signal Sleep which is "H" and generates the refresh request in accordance with the refresh request FREF # generated by the first arbitration means 8014 . The logic of the refresh request generated by gate circuit 8706 is inverted by gate circuit 8710 and applied to second arbitration means 8020 as a refresh request with negative logic.

Daher wird im Schlafmodusbetrieb die Auffrischung in Übereinstimmung mit der Auffrischungsanforderung ausgeführt, die vom Selbstauffrischungszeitgeber im Chip erzeugt wird. Im Schlafmodus erfolgt kein externer Zugriff auf ein CDRAM. Daher ist es nicht notwendig, die internen Vorgänge synchron auszuführen. Zu diesem Zeitpunkt wird der Anschluß 8000 in einen Zustand hoher Ausgangsimpedanz versetzt. Es ist nicht notwendig, eine weitere externe Auffrischungsanforderung ext.REF# zu übertragen, das Aufladen/Entladen dieser Signalleitung kann vermieden werden, und daher kann die Leistungssaufnahme im Schlafmodus vermindert werden.Therefore, in sleep mode operation, the refresh is carried out in accordance with the refresh request generated by the self-refresh timer in the chip. There is no external access to a CDRAM in sleep mode. It is therefore not necessary to carry out the internal processes synchronously. At this time, port 8000 is placed in a high output impedance state. It is not necessary to transmit another external refresh request ext.REF #, the charging / discharging of this signal line can be avoided, and therefore the power consumption in sleep mode can be reduced.

Fig. 188 zeigt ein weiteres Beispiel der Speichersystemstruktur. Im Beispiel des Speichersystems, das oben beschrieben worden ist (siehe Fig. 177), wird der Auffrischungsvorgang Bank-weise ausgeführt. Bei der in Fig. 188 dargestellten Struktur sind alle Auffrischungsanschlüsse unabhängig von den Banks miteinander verbunden. In diesem Fall führen alle CDRAMs CR00 bis CRN4 des Speichersystems den Auffrischungsvorgang synchron aus. Auch bei diesem Beispiel kann derselbe Effekt wie bei der oben beschriebenen Ausführungsform erzielt werden. Das CDRAM ist oben beschrieben worden. Eine Struktur zum Realisieren einer Auffrischung unter Verwendung der Master/Slave-Struktur kann jedoch auf jede beliebige synchrone Halbleiterspeichervorrichtung angewandt werden, bei der externe Signale synchron zum Taktsignal übernommen werden. Die Struktur ist nicht auf das CDRAM beschränkt. Figure 188 shows another example of the memory system structure. In the example of the storage system described above (see Fig. 177), the refresh operation is carried out bank by bank. In the structure shown in Fig. 188, all refresh ports are connected to each other regardless of the banks. In this case, all of the CDRAMs CR00 to CRN4 of the memory system carry out the refresh operation synchronously. In this example as well, the same effect as in the embodiment described above can be achieved. The CDRAM has been described above. However, a structure for realizing refresh using the master / slave structure can be applied to any synchronous semiconductor memory device in which external signals are adopted in synchronism with the clock signal. The structure is not limited to the CDRAM.

Claims

1. Synchronous semiconductor memory device designed for operation as a refresh master or refresh slave in a memory system comprising a plurality of synchronous semiconductor memory devices with dynamic memory cells, with:
a signal connector ( 8000 ) connectable to the signal connectors of the other synchronous semiconductor memory devices in the memory system;
a timer circuit ( 8012 ) for generating a refresh request (ϕREFs #) in a predetermined time interval;
a master / slave switch ( 8040 ), which is dependent on a mode setting signal (M / S #), to block or enable the transmission of the refresh request (ϕREFs #) from the timer circuit ( 8012 ) to the signal connection ( 8000 ), the mode setting signal signal (M / S #) is created independently of the refresh request (ϕREFs #) to the master / slave switch ( 8040 ) for alternative designation either as a refresh master or as a refresh slave; and
is dependent to a refresh circuit (8020), the (REF φREFs #, ext.) which is fed to the signal terminal (8000) to connected to the signal terminal (8000) and the refresh request, the memory cells for performing a refresh.

2. The semiconductor memory device according to claim 1, with
a circuit ( 8700 ) dependent on a sleep mode designation signal for inhibiting the transmission of the refresh request (ϕREFs #) from the timer circuit ( 8012 ) to the signal terminal ( 8000 ); and
a circuit ( 8706 , 8708 , 8710 ), which is dependent on the sleep mode designation signal, for internally transmitting the refresh request (ϕREF #) from the timer circuit ( 8012 ) to the refresh circuit ( 8020 ) and blocking an externally via the signal connector ( 8000 ) pending refresh request (ext.REF #).

3. A semiconductor memory device according to claim 1 or 2, with
a buffer circuit ( 8030 ) which is dependent on an external control signal (ext.RAS #) which triggers a cycle for selecting a memory cell from among the memory cells when data is accessed, for generating an internal control signal (ϕRAS #) for activating the circuit which concerns the selection of a memory cell, and
a first arbitration circuit ( 8014 ), dependent on the refresh request (ϕREFs #) and the internal control signal (ϕRAS #), to block the transmission of the refresh request (ϕREFs #) when the internal control signal (ϕRAS #) is active.

4. The semiconductor memory device according to claim 3, wherein
the buffer circuitry ( 8030 ) includes circuitry ( 9060 ) that is dependent on the internal control signal (ϕ RAS #) for generating a precharge completion signal (,PR) indicating that the memory cells have been brought into an unselected state, and
the refresh circuit ( 8020 ) a second arbitration circuit ( 8022 ), which is dependent on the precharge completion signal (ϕPR) and the refresh request (ext.REF #, (ϕREFs #) on the signal connector ( 8000 ) or the timer circuit ( 8012 ), for generating a refresh request signal ( ϕREFa #) and a marker signal (ϕMas #) when the precharge completion signal (ϕPR) is active to indicate the unselected state of the memory cells,
wherein the masking signal (φMask #) is applied to the buffer circuit (8030) to mask the external control signal (ext.RAS #), so that the buffer circuit (8030), the external Steurersignal (ext.RAS #) receives in the inactive state, and
a refresh control circuit ( 8024 ), which is dependent on the refresh request signal (ϕ REFa #), for triggering the refresh.