DE4312324A1 - Processing semiconductor, pref. capacitor - forming electrical connection with poly:silicon, forming layers of two materials, polishing and then etching - Google Patents

Processing semiconductor, pref. capacitor - forming electrical connection with poly:silicon, forming layers of two materials, polishing and then etching

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Abstract

Processing a semiconductor comprises: (a) forming an electrical connection with poly-Si contg. components on a semiconductor wafer; (b) forming a layer of 1st material having an upper side and selectively etchable w.r.t. the poly-Si; (c) forming a contact opening in the layer of 1st material; (d) coating the layer of 1st material and inside the opening with poly-Si of thickness less than half that of the hole dimensions so that the poly-Si does not completely fill the opening and defines a hollow space coated with poly-Si; (e) applying a 2nd material on the wafer in a liquid coating process, the material completely filling the hollow space and being selectively etchable towards the poly-Si; and (f) chemically and mechanically polishing the 2nd material and the poly-Si to the surface of the 1st material; (g) selectively etching the 2nd material from the hollow space. USE/ADVANTAGE - Used to mfr. capacitors.

Description

Die Erfindung betrifft ein Verfahren zum Bearbeiten eines Halbleiters zum Herstellen eines isolierten, mit Polysili­ cium ausgekleideten Hohlraums und ein Verfahren zum Her­ stellen eines Kondensators.The invention relates to a method for processing a Semiconductor for producing an insulated, with polysili cium lined cavity and a method of manufacture put a capacitor.

Die vorliegende Anmeldung basiert auf einer US-CIP Anmeldung 07/838,537 mit dem Anmeldetag 19.02.1992.The present application is based on a US-CIP application 07 / 838,537 with the filing date February 19, 1992.

Da DRAMs die Speicherzellendichte erhöhen, liegt eine stän­ dige Herausforderung darin, ausreichend hohe Speicherkapazi­ tät ungeachtet der sich verkleinernden Zellenbereiche zu er­ halten. Prinzipiell läßt sich die Zellenkapazität mittels der Zellenstruktur erhöhen. Als Beispiel seien dreidimen­ sionale Zellenkondensatoren wie versenkte oder geschichtete Kondensatoren erwähnt. Die vorliegende Erfindung betrifft geschichtete Kondensator-Zellkonstruktionen unter Verwendung von leitfähig dotiertem Polysilicium als einem der Speicher­ knoten. Die Erfindung betrifft auch Verfahren zum Bearbeiten von Halbleitern zum Herstellen isolierter, mit Polysilicium ausgekleideter Hohlräume. Die Verfahrensschritte gemäß der Erfindung sind in den Ansprüchen 1 und 3 gekennzeichnet und erfindungsgemäße Verfahrensschritte finden sich in den An­ sprüchen 9 bis 11 sowie in den Unteransprüchen.Since DRAMs increase the memory cell density, there is a constant The challenge is to have sufficient storage capacity regardless of the shrinking cell areas hold. In principle, the cell capacity can be determined using increase the cell structure. As an example, three dimes sional cell capacitors such as buried or layered Capacitors mentioned. The present invention relates to layered capacitor cell designs using of conductive doped polysilicon as one of the memories node. The invention also relates to methods for processing of semiconductors for manufacturing insulated, with polysilicon lined cavities. The process steps according to the Invention are characterized in claims 1 and 3 and Process steps according to the invention can be found in the An sayings 9 to 11 and in the subclaims.

Bevorzugte Ausführungsformen der Erfindung werden nachste­ hend anhand der Zeichnung näher erläutert. Es zeigen:Preferred embodiments of the invention will be described next explained with reference to the drawing. Show it:

Fig. 1 eine schematische Schnittansicht eines Halbleiter- Waferfragments; Fig. 1 is a schematic sectional view of a semiconductor wafer fragment;

Fig. 2 eine Ansicht des Wafers in einem der Fig. 1 fol­ genden Bearbeitungsschritt; . Fig. 2 is a view of the wafer fol lowing in a processing step of Figure 1;

Fig. 3 eine schematische Schnittansicht eines Halbleiter- Wafers in einer abgeänderten Ausführungsform; Fig. 3 is a schematic sectional view of a semiconductor wafer in a modified embodiment;

Fig. 4 eine Ansicht des in Fig. 3 dargestellten Wafers in einem der Fig. 3 nachfolgenden Bearbeitungs­ schritt; Fig. 4 is a view of the wafer shown in Figure 3 in a subsequent processing step of Figure 3;

Fig. 5 eine Ansicht des in Fig. 3 dargestellten Wafers in einem der Fig. 4 nachfolgenden Bearbeitungs­ schritt; Fig. 5 is a view of the wafer shown in Figure 3 in a subsequent processing step of Figure 4;

Fig. 6 eine Ansicht des in Fig. 3 dargestellten Wafers in einem der Fig. 5 folgenden Bearbeitungsschritt; FIG. 6 shows a view of the wafer shown in FIG. 3 in a processing step following FIG. 5;

Fig. 7 eine Ansicht des in Fig. 3 dargestellten Wafers in einem der Fig. 5 folgenden abgeänderten Bearbei­ tungsschritt und Fig. 7 is a view of the wafer shown in Fig. 3 in one of the Fig. 5 following modified processing step and

Fig. 8 des in Fig. 7 dargestellten Wafers in einem der Fig. 7 folgenden Bearbeitungsschritt. FIG. 8 of the wafer shown in FIG. 7 in a processing step subsequent to FIG. 7.

Fig. 1 zeigt ein Halbleiter-Waferfragment 10 bestehend aus einem Substrat 12 und Wortleitungen 14, 16. Eine Schicht 18 aus einem isolierenden Dielektrikum, beispielsweise SiO2 oder einem Nitrid, ist auf dem Substrat 12 unter den Wort­ leitungen 14, 16 abgelagert und so gemustert, daß die darge­ stellte Öffnung 20 entsteht. Eine Lage 22 Polysilicium ist zur Bildung isolierter, mit Polysilicium ausgekleideter Hohlräume vorgesehen, wobei der angestrebte und bevorzugte Zweck darin besteht, isolierte Polysilicium-Kondensatorkno­ tenpunkte zu bilden. Beispielsweise definiert die Polysili­ ciumschicht 22 einen nach außen offenen polysiliciumausge­ kleideten Hohlraum 24. Fig. 1 shows a semiconductor wafer fragment 10 comprising a substrate 12 and word lines 14, 16. A layer 18 of an insulating dielectric, for example SiO 2 or a nitride, is deposited on the substrate 12 under the word lines 14 , 16 and patterned so that the Darge presented opening 20 is formed. A layer 22 of polysilicon is provided to form insulated cavities lined with polysilicon, the intended and preferred purpose being to form insulated polysilicon capacitor nodes. For example, the polysilicon layer 22 defines an outwardly open polysilicon-lined cavity 24 .

In Fig. 2 ist das Waferfragment 10 mit einem chemisch-mecha­ nischen Polierverfahren behandelt worden, das an der Ober­ fläche der Schicht 18 beendet worden ist. Als Beispiel für einen Polierschlamm sei der SCI Schlamm der Firma Rodel products Corporation, Newark, Delaware, angegeben. Solche Poliermittel enthalten KOH, SiO2-Partikel und Wasser. Typi­ scherweise beträgt die CMP Polierzeit etwa zwischen 1 und 2 Minuten. Die Anwendung dieser Technik liefert einen isolier­ ten, mit Polysilicium ausgekleideten Hohlraum 24a. Dabei bleiben jedoch Rückstände des Polierschlamms in Form von Schleifkörnern im Hohlraum zurück. Die Entfernung dieser Partikel in nachfolgenden Reinigungsschritten ist äußerst schwierig.In Fig. 2, the wafer fragment 10 has been treated with a chemical-mechanical polishing process which has been finished on the upper surface of the layer 18 . An example of a polishing slurry is the SCI slurry from Rodel products Corporation, Newark, Delaware. Such polishes contain KOH, SiO 2 particles and water. Typically, the CMP polishing time is between 1 and 2 minutes. Application of this technique provides an insulated cavity 24 a lined with polysilicon. However, residues of the polishing sludge remain in the cavity in the form of abrasive grains. The removal of these particles in subsequent cleaning steps is extremely difficult.

Es wird zunächst auf die Fig. 3 bis 6 eingegangen, von denen Fig. 3 ein Halbleiter-Waferfragment 10a zeigt, das entspre­ chend dem in den Fig. 1 und 2 dargestellten Fragment ausge­ bildet ist, wobei für gleiche Bauteile gleiche Bezugszeichen gelten. So besitzt das Waferfragment 10a ein Substrat 12 und gemusterte Wortleitungen 14,16. Das Substrat 12 ist mit ak­ tiven Bereichen 15a, 15b und 15c versehen, wobei der Bereich 15b einen Bereich darstellt, an dem die elektrische Verbin­ dung zu einer polisiliciumenthaltenden Komponente erfolgt. Eine isolierende dielektrische Schicht 18 mit einer Ober­ fläche 26 ist über dem Substrat 12 und den Wortleitungen 14, 16 vorgesehen. Das Material der Schicht 18 ist in Bezug auf Polysilicium selektiv ätzbar und besteht vorzugsweise aus einem SiO2-Material. Eine Kontaktöffnung 20 hat eine be­ stimmte, offene Querdimension "A" und ist in der dielektri­ schen Isolierschicht 18 im aktiven Bereich 15b vorgesehen.Referring initially to FIGS. 3 to 6, of which Fig. 3 shows a semiconductor wafer fragment 10 a, which accordingly the out in Figs. 1 and 2 shown fragment is formed, wherein the same for the same components reference numerals apply. Thus, the wafer 10 has a substrate 12 and a fragment patterned word lines 14,16. The substrate 12 is provided with active regions 15 a, 15 b and 15 c, the region 15 b representing a region at which the electrical connection to a component containing polisilicon takes place. An insulating dielectric layer 18 with an upper surface 26 is provided over the substrate 12 and the word lines 14 , 16 . The material of layer 18 is selectively etchable with respect to polysilicon and preferably consists of an SiO 2 material. A contact opening 20 has a certain open transverse dimension "A" and is provided in the dielectric insulating layer 18 in the active region 15 b.

Eine Polysiliciumschicht 22 von bestimmter Dicke ist auf der Schicht 18 des ersten Materials und innerhalb der Kontakt­ öffnung 20 in Kontakt mit dem Bereich 15b abgelagert. Die ausgewählte Dicke der Polysiliciumschicht 22 ist etwas klei­ ner als die Hälfte der offenen Abmessung "A" derart, daß das Polysilicium die Kontaktöffnung 20 nicht vollständig aus­ füllt und so ein nach außen offener polysiliciumausgeklei­ deter Hohlraum 24 entsteht. Die Polysiliciumschicht 22 wird letztendlich zur Bildung einer elektrisch leitfähigen, poly­ siliciumenthaltenden Komponente benutzt und kann demgemäß in situ leitfähig dotiert sein oder in einem nachfolgenden Do­ tierschritt leitfähig gemacht werden.A polysilicon layer 22 of a certain thickness is deposited on the layer 18 of the first material and within the contact opening 20 in contact with the region 15 b. The selected thickness of the polysilicon layer 22 is slightly smaller than half of the open dimension "A" such that the polysilicon does not completely fill the contact opening 20 and so an outwardly open polysilicon-lined cavity 24 is formed. The polysilicon layer 22 is ultimately used to form an electrically conductive, polysilicon-containing component and can accordingly be doped in situ or made conductive in a subsequent doping step.

Das Waferfragment 10a wird dann mit einem zweiten Material in einem Flüssigkeits-Zentrifugierverfahren beschichtet, um eine Schicht 28 zu bilden, die den mit Polysilicium ausge­ kleideten Hohlraum 24 vollständig ausfüllt. Das zweite Mate­ rial ist gegenüber dem Polysilicium selektiv ätzbar, so daß es als verlorene Schicht später vom Wafer entfernbar ist. Als Beispiel für ein solches Material seien Polyimid und Photoresist angegeben, wobei letzteres bevorzugt ist. Ins­ besondere wird ein negatives Photoresist bevorzugt.The wafer fragment 10 a is then coated with a second material in a liquid centrifugation process to form a layer 28 which completely fills the cavity 24 lined with polysilicon. The second material is selectively etchable over the polysilicon, so that it can later be removed from the wafer as a lost layer. An example of such a material is polyimide and photoresist, the latter being preferred. In particular, a negative photoresist is preferred.

Fig. 4 zeigt, daß die Schicht 28 des zweiten Materials und die Polysiliciumschicht 22 chemisch-mechanisch bis zur Oberfläche 26 der ersten Materialschicht durch Polieren abgetragen worden sind. Da das zweite Material 28 während des Poliervorgangs den Hohlraum 24 vollständig ausfüllt, kann weder Schlamm noch Schleifmittel im Hohlraum 24 ab­ gesetzt werden. Ferner sind das aufgebrachte Material sowie das Polysilicium in einem einzigen Schritt planar geschlif­ fen worden, wobei dieser Schritt an der unteren Schicht 18 aus Oxid oder Nitrid angehalten wurde. Der bevorzugte pH- Wert des Polierschlamms für einen derartigen chemisch-me­ chanischen Poliervorgang beträgt mindestens 10,0, wobei 11,8 und höhere Werte insbesondere bevorzugt werden. Als Beispie­ le für vorzugsweise verwendete Poliermittel seien KOH oder NH4OH genannt. Wird als zweites Material 28 das erwähnte, bevorzugte negative Photoresist verwendet, so besitzt der CMP Schlamm einen negativen Photoresist-Entwickler, wie Tetramethylammoniumhydroxid (TMAH). Ein Photoresist ist das bevorzugte Material für die Schicht 28, weil es nach dem Schleifen besonders leicht aus dem Hohlraum entfernbar ist, ohne daß das Polysilicium und Siliciumoxid angegriffen wird. Ferner kann das Photoresist das Bauteil während des chemisch-mechanischen Polierverfahrens (CMP) nicht verkle­ ben, da es durch den Zusatz von TMAH aufgelöst wird. Jedoch erfolgt das Entfernen der Resistschicht über dem Polysili­ cium bei diesem Schleifverfahren hauptsächlich durch die mechanische Wirkung, und nicht durch die chemische Wirkung. Das mechanisch entfernte Resist, das sich auf der Schleif­ fläche ansammelt, wird von den TMAH-Bestandteilen im Schleifmittel aufgelöst. FIG. 4 shows that the layer 28 of the second material and the polysilicon layer 22 have been removed chemically and mechanically up to the surface 26 of the first material layer by polishing. Since the second material 28 completely fills the cavity 24 during the polishing process, neither sludge nor abrasive can be placed in the cavity 24 . Furthermore, the deposited material and polysilicon have been planar ground in a single step, this step being stopped on the lower layer 18 of oxide or nitride. The preferred pH of the polishing slurry for such a chemical-mechanical polishing process is at least 10.0, 11.8 and higher values being particularly preferred. KOH or NH 4 OH may be mentioned as examples of polishing agents which are preferably used. If the preferred negative photoresist mentioned is used as second material 28 , the CMP slurry has a negative photoresist developer, such as tetramethylammonium hydroxide (TMAH). A photoresist is the preferred material for layer 28 because it is particularly easy to remove from the cavity after grinding without affecting the polysilicon and silicon oxide. Furthermore, the photoresist cannot glue the component during the chemical mechanical polishing process (CMP), since it is dissolved by the addition of TMAH. However, in this grinding process, the removal of the resist layer over the polysilicon takes place mainly through the mechanical action, and not through the chemical action. The mechanically removed resist that accumulates on the grinding surface is dissolved by the TMAH components in the abrasive.

In Fig. 5 ist die den Hohlraum 24 ausfüllende Schicht 28 des zweiten Materials durch Ätzen vom Wafer entfernt worden, wo­ bei das Ätzen selektiv in Bezug auf das Polysilicium er­ folgt, und so der isolierte, mit Polysilicium ausgekleidete Hohlraum 24c gebildet wird. Besteht die Schicht 28 des zwei­ ten Materials aus dem erwähnten Photoresist, so ist bei­ spielsweise die Ätzlösung eine Mischung aus KOH und TMAH mit einem pH-Wert von 11,8 und Siliciumoxid mit einer Konzentra­ tion von 1 Gew.-%. Besteht die Schicht 28 des zweiten Mate­ rials aus einem Polyimid, so weist beispielshalber der che­ misch-mechanische Polierschlamm KOH, SiO2 und N-Methyl 2- Pyrollidon auf.In Fig. 5, the cavity 24 filling layer 28 of the second material has been removed by etching from the wafer, where it follows the etching selectively with respect to the polysilicon, and so the isolated, polysilicon-lined cavity 24 c is formed. If the layer 28 of the second material consists of the photoresist mentioned, the etching solution is, for example, a mixture of KOH and TMAH with a pH of 11.8 and silicon oxide with a concentration of 1% by weight. If the layer 28 of the second material consists of a polyimide, the chemical-mechanical polishing slurry has, for example, KOH, SiO 2 and N-methyl-2-pyrollidone.

Gemäß Fig. 6 ist die Oxidschicht 18 durch Ätzen vom Wafer entfernt worden, so daß der sich nach oben erstreckende und elektrisch mit dem aktiven Bereich 15b verbundene isolierte, mit Polysilicium ausgekleidete Hohlraum 24c stehenbleibt. Diese Konstruktion kann dazu benutzt werden, um einen Kon­ densator herzustellen. Es sei bemerkt, daß die Ätz-Reihen­ folge der Oxidschicht 18 und des Materials 28 aus dem Hohl­ raum 24 umgekehrt werden kann. Beispielsweise kann ein nas­ ses Ätzmittel mit einer verdünnten Hydrofluorsäure (HF) oder gepufferte HF-Lösungen verwendet werden, wenn die Schicht 18 SiO2 aufweist.Referring to FIG. 6, the oxide layer 18 is removed by etching from the wafer, so that the upwardly extending and electrically b connected to the active region 15 insulated polysilicon-lined cavity 24 stops c. This construction can be used to make a capacitor. It should be noted that the etching sequence of the oxide layer 18 and the material 28 from the cavity 24 can be reversed. For example, a wet etchant with a dilute hydrofluoric acid (HF) or buffered HF solutions can be used if the layer 18 has SiO 2 .

Die Fig. 7 und 8 zeigen ein abgeändertes Verfahren gemäß der Erfindung zum Herstellen eines Kondensators auf einem Halb­ leiter-Wafer. Fig. 7 zeigt einen Verfahrensschritt in Abwei­ chung von dem in Fig. 6 dargestellten Schritt beim vorbe­ schriebenen Ausführungsbeispiel. Hier wird die Polysilicium­ komponente als Speicherknotenpunkt eines Kondensators be­ nutzt, der mit dem aktiven Bereich 15b verbunden ist, wobei die Außenflächen dieser Komponente zur maximalen Kapazitäts­ erhöhung Verwendung finden. Im Hinblick auf die folgende Diskussion bildet die isolierte, mit Polysilicium ausge­ kleidete Öffnung 24a einen isolierten Speicherknoten mit Außenwänden 30. Wie dargestellt, ist die Schicht 18 selektiv gegenüber dem Polysilicium soweit geätzt worden, daß minde­ stens ein Teil der Seitenwände 30 des Speicherknotenpunktes stehen bleibt. FIGS. 7 and 8 show a modified method according to the invention for producing a capacitor on a semiconductor wafer. Fig. 7 shows a method step deviating from the step shown in Fig. 6 in the pre-described embodiment. Here, the polysilicon component is used as a storage node of a capacitor, which is connected to the active region 15 b, the outer surfaces of this component being used for maximum capacity increase. In view of the following discussion, the insulated opening 24 a lined with polysilicon forms an insulated storage node with outer walls 30 . As shown, layer 18 has been selectively etched relative to the polysilicon to the extent that at least a portion of the sidewalls 30 of the storage node remain.

In Fig. 8 ist eine in der Form angepaßte dielektrische Kon­ densatorschicht 32 über dem isolierten Polysilicium-Spei­ cherknoten im Hohlraum 24 und über den exponierten Außen­ wänden 30 des Speicherknotenpunktes abgelagert. Anschließend wird eine der Form entsprechende leitfähige Kondensatorplat­ tenschicht 34 über der dielektrischen Schicht 32 vorgesehen. Das bevorzugte Material für die Schicht 34 ist ein leitfähig dotiertes Polysilicium, so daß man den dargestellten Konden­ sator erhält. Die Schichten 34 und 32 können natürlich in gewünschter Weise in einem Muster ausgeführt sein, um eine entsprechende Bauweise des Kondensators zu erhalten.In Fig. 8, a conformal dielectric capacitor layer 32 is deposited over the insulated polysilicon storage node in the cavity 24 and over the exposed outer walls 30 of the storage node. Subsequently, a conductive capacitor plate layer 34 corresponding to the shape is provided over the dielectric layer 32 . The preferred material for layer 34 is a conductive doped polysilicon so that the capacitor shown is obtained. The layers 34 and 32 can of course be designed in a desired manner in a pattern in order to obtain a corresponding design of the capacitor.

Claims (13)

1. Verfahren zum Bearbeiten eines Halbleiters, be­ stehend aus folgenden Schritten:
Auf einem Halbleiter-Wafer wird ein Bereich vorgesehen, an dem mit einer polysiliciumenthaltenden Komponente ein elek­ trischer Anschluß hergestellt werden soll;
auf dem Halbleiter-Wafer wird eine Schicht eines ersten Materials vorgesehen, das eine Oberseite aufweist und se­ lektiv bezüglich des Polysiliciums ätzbar ist;
in der Schicht des ersten Materials wird bis zu dem besagten Bereich eine Kontaktöffnung vorgesehen, die eine bestimmte offene Querabmessung aufweist;
eine Schicht Polysilicium bestimmter Dicke wird auf der Schicht des ersten Materials und innerhalb der Kontakt­ öffnung abgelagert, um den besagten Bereich zu kontaktieren, wobei die Dicke kleiner ist als die Hälfte der offenen Ab­ messung derart, daß das Polysilicum die Kontaktöffnung nicht vollständig ausfüllt und somit einen nach außen offenen, mit Polysilicium ausgekleideten Hohlraum definiert;
in einem Flüssigkeitsbeschichtungsverfahren wird auf den Wa­ fer ein zweites Material aufgebracht, das den Hohlraum voll­ ständig ausfüllt und bezüglich des Polysiliciums selektiv ätzbar ist;
das zweite Material und das Polysilicium werden bis zur Oberseite des ersten Materials chemisch-mechanisch poliert und
das zweite Material wird aus dem mit Polysilicium ausgeklei­ deten Hohlraum selektiv bezüglich des Polysiliciums geätzt.1. Method for processing a semiconductor, consisting of the following steps:
A region is provided on a semiconductor wafer, to which an electrical connection is to be produced with a component containing polysilicon;
a layer of a first material is provided on the semiconductor wafer, which has a top side and is selectively etchable with respect to the polysilicon;
a contact opening is provided in the layer of the first material up to said area, which has a specific open transverse dimension;
a layer of polysilicon of a certain thickness is deposited on the layer of the first material and within the contact opening in order to contact said area, the thickness being less than half the open dimension such that the polysilicon does not completely fill the contact opening and thus defines an outwardly open cavity lined with polysilicon;
in a liquid coating process, a second material is applied to the wa fer, which completely fills the cavity and is selectively etchable with respect to the polysilicon;
the second material and the polysilicon are chemically and mechanically polished up to the top of the first material
the second material is selectively etched from the polysilicon lined cavity with respect to the polysilicon. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das erste Material ein Oxid ist. 2. The method according to claim 1, characterized in that that the first material is an oxide.   3. Verfahren zum Herstellen eines Kondensators mit den im Anspruch 1 genannten Schritten, dadurch gekennzeich­ net, daß der besagte Bereich auf dem Halbleiter-Wafer den Anschluß für einen Speicherknotenpunkt des Kondensators darstellt, der chemisch-mechanische Poliervorgang des zwei­ ten Materials und des Polysiliciums einen isolierten Kon­ densatorspeicherknotenpunkt definiert, der Außenwände auf­ weist, daß die Schicht des ersten Materials bezüglich des Polysiliciums soweit selektiv geätzt wird, daß mindestens ein Teil der Außenwände des Speicherknotenpunktes exponiert wird, daß eine formentsprechende, dielektrische Kondensa­ torschicht über dem isolierten Speicherknotenpunkt in dem Hohlraum und über den Außenwandungen des exponierten Spei­ cherknotens abgelagert wird und daß eine formentsprechende, leitfähige Kondensatorplattenschicht über der dielektrischen Schicht vorgesehen wird.3. Method of making a capacitor with the steps mentioned in claim 1, characterized net that said area on the semiconductor wafer Connection for a storage node of the capacitor represents the chemical-mechanical polishing of the two th material and the polysilicon an isolated Kon capacitor storage node defined, the outer walls indicates that the layer of the first material with respect to the Polysilicon is selectively etched to the extent that at least some of the outer walls of the storage node are exposed is that a form-fitting, dielectric condensate gate layer over the isolated storage node in the Cavity and over the outer walls of the exposed Spei node and that a form-fitting, conductive capacitor plate layer over the dielectric Layer is provided. 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das zweite Material ein Photo­ resist ist.4. The method according to any one of claims 1 to 3, characterized in that the second material is a photo is resist. 5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das zweite Material ein negatives Photoresist ist.5. The method according to claim 4, characterized in that the second material is a negative photoresist. 6. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das zweite Material ein Polyimid ist.6. The method according to any one of claims 1 to 3, characterized in that the second material is a polyimide is. 7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß für den chemisch-mechanischen Poliervorgang ein chemisch-mechanischer Polierschlamm mit einem pH-Wert von mindestens 10,0 verwendet wird.7. The method according to any one of claims 1 to 6, characterized in that for the chemical-mechanical Polishing process using a chemical-mechanical polishing slurry a pH of at least 10.0 is used. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß ein Polierschlamm mit einer Entwicklerkomponente zum chemisch-mechanischen Polieren des negativen Photoresist und des Polysiliciums verwendet wird, bei dem das Photoresist lösbar ist und einen pH-Wert von mindestens 10,0 hat.8. The method according to claim 7, characterized in that that a polishing slurry with a developer component for chemical mechanical polishing of the negative photoresist and  of the polysilicon in which the photoresist is used is soluble and has a pH of at least 10.0. 9. Verfahren zum Entfernen einer Photoresistschicht von einem Halbleiter-Wafer, dadurch gekennzeichnet, daß die Photoresistschicht unter Verwendung eines Polierschlamms mit einem pH-Wert von mindestens 10,0 chemisch-mechanisch po­ liert wird.9. Method of removing a layer of photoresist of a semiconductor wafer, characterized in that the Photoresist layer using a polishing slurry with a pH of at least 10.0 chemical-mechanical po is gated. 10. Verfahren zum Entfernen einer Photoresistschicht von einem Halbleiter-Wafer, dadurch gekennzeichnet, daß die Photoresistschicht chemisch-mechanisch poliert wird und dabei ein Polierschlamm verwendet wird, dessen Basis aus der Gruppe bestehend aus Kaliumhydroxid, Ammoniumhydroxid und Tetramethylammoniumhydroxid ausgewählt wird.10. Method of removing a photoresist layer of a semiconductor wafer, characterized in that the Photoresist layer is chemically and mechanically polished and a polishing slurry is used, the base of which Group consisting of potassium hydroxide, ammonium hydroxide and Tetramethylammonium hydroxide is selected. 11. Verfahren zum Entfernen einer negativen Photore­ sistschicht von einem Halbleiter-Wafer, dadurch gekennzeich­ net, daß die negative Photoresistschicht chemisch-mechanisch poliert wird und dabei ein Polierschlamm mit einem negativen Photoresistentwickler benutzt wird.11. Method of removing a negative photore sis layer of a semiconductor wafer, characterized net that the negative photoresist layer chemical-mechanical is polished and thereby a polishing slurry with a negative Photoresist developer is used. 12. Verfahren zum Entfernen einer Photoresistschicht von einem Halbleiter-Wafer nach Anspruch 11, dadurch ge­ kennzeichnet, daß der Polierschlamm einen pH-Wert von min­ destens 10,0 besitzt.12. Method of removing a layer of photoresist of a semiconductor wafer according to claim 11, characterized ge indicates that the polishing slurry has a pH of min has at least 10.0. 13. Verfahren nach Anspruch 11 oder 12, dadurch ge­ kennzeichnet, daß der negative Photoresistentwickler aus Tetrametylammoniumhydroxid besteht.13. The method according to claim 11 or 12, characterized ge indicates that the negative photoresist developer is out There is tetrametylammonium hydroxide.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1071121A1 (en) * 1999-07-19 2001-01-24 International Business Machines Corporation Process for the formation of a collar oxide in a trench in a semiconductor substrate
DE10240748A1 (en) * 2002-08-29 2004-03-18 Infineon Technologies Ag Process for planarizing a surface of a silicon wafer used in the production of semiconductor components comprises applying a layer made from a polymer solution on the surface of the wafer, and removing a part of the layer

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153858A (en) * 1994-11-29 1996-06-11 Nec Corp Manufacture of semiconductor device
KR100450679B1 (en) * 2002-07-25 2004-10-01 삼성전자주식회사 Manufacturing method for storage node of semiconductor memory device using two step etching process

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4238827A1 (en) * 1991-11-19 1993-05-27 Micron Technology Inc

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02146732A (en) * 1988-07-28 1990-06-05 Fujitsu Ltd Abrasive liquid and abrasion
US4954142A (en) * 1989-03-07 1990-09-04 International Business Machines Corporation Method of chemical-mechanical polishing an electronic component substrate and polishing slurry therefor
JPH07114260B2 (en) * 1989-11-23 1995-12-06 財団法人韓国電子通信研究所 Stacked DRAM cell having cup-shaped polysilicon storage electrode and method of manufacturing the same
JP2528731B2 (en) * 1990-01-26 1996-08-28 三菱電機株式会社 Semiconductor memory device and manufacturing method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4238827A1 (en) * 1991-11-19 1993-05-27 Micron Technology Inc

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE Trans. Electron Dev., Vol. 38, No. 2, 1991, S. 255-260 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1071121A1 (en) * 1999-07-19 2001-01-24 International Business Machines Corporation Process for the formation of a collar oxide in a trench in a semiconductor substrate
DE10240748A1 (en) * 2002-08-29 2004-03-18 Infineon Technologies Ag Process for planarizing a surface of a silicon wafer used in the production of semiconductor components comprises applying a layer made from a polymer solution on the surface of the wafer, and removing a part of the layer
DE10240748B4 (en) * 2002-08-29 2010-04-01 Qimonda Ag Method for planarizing a semiconductor sample

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