DE4244882C2 - CMOS structure mfr. having twin walls - Google Patents
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Abstract
Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer CMOS-Struktur mit Doppelwannen.The invention relates to a method for producing a CMOS structure with double tubs.
Aus der US 4,684,971 ist ein Verfahren zur Herstellung einer CMOS-Struktur bekannt, bei dem die N-Wanne mit einer ersten Maske hergestellt wird, während die P-Wanne mittels einer wei teren Oxydmaske hergestellt wird.From US 4,684,971 is a method for producing a CMOS structure known, in which the N-well with a first Mask is made, while the P-tub by means of a white tere oxide mask is manufactured.
Die US 4,975,757 beschreibt ein Verfahren, bei dem die N-Wanne und die P-Wanne mit Hilfe unterschiedlicher Photolackmasken hergestellt werden.US 4,975,757 describes a method in which the N-well and the P-tub using different photoresist masks getting produced.
Generell haben CMOS-Strukturen P-Typ-Wannen- und N-Typ-Wannen- Strukturen, welche in einem Substrat ausgebildet sind. Der artige Halbleiterstrukturen sind als sogenannte Doppelwannen- Typ-Halbleiterstrukturen bekannt. Generally, CMOS structures have P-type wells and N-type wells. Structures that are formed in a substrate. The like semiconductor structures are known as so-called double Type semiconductor structures known.
Beim bekannten Stand der Technik in bezug auf Halbleiterstruk turen vom Doppelwannen-Typ tritt eine problematische Stufe auf der Oberfläche des Silizium-Substrates auf, so daß die Charak teristik der Halbleiterstruktur bzw. Einrichtung zerstört wer den kann, wenn die Feld-Oxyd-Schicht, welche auf einem N-Wan nen-Bereich aufgewachsen wurde, entfernt wird, nachdem der P- Wannen-Bereich auf einem Silizium-Substrat gebildet wurde.In the known prior art relating to semiconductor structure Double-tub type doors encounter a problematic level the surface of the silicon substrate so that the charak teristics of the semiconductor structure or device destroyed that can, if the field oxide layer, which is on an N-Wan area has been removed after the P- Well area was formed on a silicon substrate.
Dementsprechend ist es Aufgabe der vorliegenden Erfindung, dieses obenstehend geschilderte Problem zu lösen und ein Ver fahren bereitzustellen für die Herstellung einer CMOS-Struk tur, welche Doppelwannen hat, wobei das Verfahren in der Lage ist, die auf dem Silizium-Substrat auftretende Stufe zu elimi nieren.Accordingly, it is an object of the present invention to solve this problem described above and a ver drive to provide for the manufacture of a CMOS structure tur, which has double trays, the method being able is to elimi the stage occurring on the silicon substrate kidneys.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 ge löst.This object is achieved by a method according to claim 1 solves.
Für ein besseres Verständnis der Natur und der Vorteile der Erfindung wird Bezug genommen auf die nachfolgende detaillierte Beschreibung der Erfindung zusammen mit den bei gefügten Zeichnungen. Es zeigen:For a better understanding of nature and the benefits of Invention is referred to the following detailed description of the invention together with the at added drawings. Show it:
Fig. 1A bis Fig. 1D Prozeßschritte für die Herstellung einer CMOS- Struktur bzw. -Einrichtung mit Doppelwannen zur Erläuterung der der Erfindung zugrundeliegenden Problematik, Fig. 1A to Fig. 1D process steps for making a CMOS structure or entity with double wells for explaining the underlying problem of the invention,
Fig. 2A bis Fig. 2D Prozeß-Schritte für die Herstellung einer CMOS- Struktur bzw. Einrichtung mit Doppelwannen, ohne eine Stufe, welche auf einem Silizium-Sub strat auftritt, in Übereinstimmung mit dem Aus führungsbeispiel der vorliegenden Erfindung. Fig. 2A to Fig. 2D process steps for the manufacture of a CMOS structure or device with dual-well, without a step, which occurs strat on a silicon sub, in accordance with the imple mentation of the present invention.
Die jeweiligen Bezugszeichen, welche in der detaillierten, nachfolgenden Beschreibung Verwendung finden, bezeichnen die jeweiligen Bezugszeichen bei den beigefügten Zeichnungsteilen und sind bei sämtlichen Ansichten der Zeichnungen anwendbar.The respective reference numerals, which in the detailed, The following description is used to designate the respective reference numerals in the attached drawing parts and are applicable to all views of the drawings.
Fig. 1A bis Fig. 1D repräsentieren Prozeßschritte für die Herstellung einer CMOS-Struktur mit Doppelwannen zur Erläute rung der der Erfindung zugrundeliegenden Problematik (soge nannter interner Stand der Technik). Fig. 1A to Fig. 1D represent the process steps for making a CMOS structure with double wells for Erläute tion of the underlying problem of the invention (so--called internal prior art).
Unter Bezugnahme auf Fig. 1A wird eine Oxydschicht-Unterlage auf einem Silizium-Substrat 1 aufgebracht bzw. aufgewachsen gelassen und eine Nitridschicht 3 wird abgeschieden bzw. auf gebracht und eine Photolack-Schicht 4 wird darauf schrittweise beschichtet. Danach wird eine N-Wannen-Maskenstruktur ausge bildet durch Entfernen von Bereichen der Photolack-Schicht 4 und der Nitridschicht 3, um Stellen bzw. Bereiche auf der Oxyydschicht-Unterlage 2 zu belichten, wobei eine Ausricht- Marke 15A und ein N-Wannen-Bereich 2A ausgebildet wird. Danach wird eine N-Typ-Verunreinigung durch die Oxydschicht-Unterlage 2 in Bereiche des Silizium-Substrates 1, welche an der defi nierten Ausricht-Marke 15A und dem N-Wannen-Bereich 2A liegen, unter Verwendung der N-Wannen-Maskenstruktur implantiert.Referring to FIG. 1A, an oxide pad is allowed to deposited on a silicon substrate 1 and grown and a nitride layer 3 is deposited or placed on, and a photoresist layer 4 is coated thereon gradually. Thereafter, an N-well mask structure is formed by removing areas of the photoresist layer 4 and the nitride layer 3 to expose areas on the oxide layer base 2 , wherein an alignment mark 15 A and an N-well A region 2 is formed. Then an N-type contamination is caused by the oxide layer underlay 2 in areas of the silicon substrate 1 , which are due to the defined alignment mark 15 A and the N-well area 2 A, using the N-well Implanted mask structure.
Es sollte beachtet werden, daß die Ausricht-Marke 15 oberhalb einer Anriß- bzw. Aufrißlinie (scirbe line) ausgebildet wird.It should be noted that the alignment mark 15 is formed above a scirbe line.
Fig. 1B illustriert eine Querschnittsansicht einer CMOS- Struktur mit Doppelwannen, bei welcher Bereiche der Photolack- Schicht 4, welche in Fig. 1A dargestellt sind, entfernt sind, und eine Feld-Oxydschicht 5 auf und neben der belichteten Oxydschicht-Unterlage 2 auf dem Silizium-Substrat 1 aufwachsen gelassen wurden. Fig. 1B illustrates a cross-sectional view of a CMOS structure with double tubs, in which areas of the photoresist layer 4, which are shown in Fig. 1A are removed, and a field oxide layer 5 on and around the exposed oxide layer pad 2 on the Silicon substrate 1 were grown.
Bezugnehmend auf Fig. 1C, in Verbindung mit dem in Fig. 1B beschriebenen Verfahren, werden die verbleibenden Bereiche der Nitridschicht 3, welche in Fig. 1C dargestellt ist, entfernt und eine P-Typ-Verunreinigung durch die die Oxydschicht-Unter lage 2 in die Bereiche des Silizium-Substrates 1 implantiert mit Ausnahme des definierten Ausricht-Marken-Bereichs 15A und des N-Wannen-Bereichs 2A.Referring to FIG. 1C, in connection with the method described in FIG. 1B, the remaining areas of the nitride layer 3 , which is shown in FIG. 1C, are removed and a P-type contamination by the oxide layer underlay 2 in the areas of the silicon substrate 1 are implanted with the exception of the defined alignment mark area 15 A and the N-well area 2 A.
Fig. 1D stellt einen Querschnitt einer CMOS-Struktur bzw. -Einrichtung mit Doppelwannen dar, bei welcher gezeigt wird, daß die implantierten N-Typ-Verunreinigungen und die P-Typ- Verunreinigungen, welche in Fig. 1C dargestellt sind, in das Silizium-Substrat 1 durch einen thermischen "Drive-in"-Prozeß bzw. Einlagerungsprozeß eindiffundiert werden und wobei ein N- Wannen-Bereich 6 und ein P-Wannen-Bereich 7 ausgebildet wird in dem Silizium-Substrat 1; danach wird die Feld-Oxydschicht 5 und Oxydschicht-Unterlage 2 entfernt. Figure 1D illustrates a cross-section of a double well CMOS structure showing that the implanted N-type impurities and the P-type impurities shown in Figure 1C are in the silicon Substrate 1 are diffused by a thermal "drive-in" process or storage process and an N-well region 6 and a P-well region 7 are formed in the silicon substrate 1 ; then the field oxide layer 5 and oxide layer base 2 are removed.
Jedoch, wie aus Fig. 1D zu entnehmen ist, tritt das Problem auf, daß eine Stufe auf der Oberfläche des Siliziumsubstrates 1 ausgeformt wurde, in welcher ein N-Wannen-Bereich 6 und ein P-Wannen-Bereich 7 ausgebildet wurde.However, as can be seen from Fig. 1D, there arises a problem that a step was formed on the surface of the silicon substrate 1 in which an N-well region 6 and a P-well region 7 were formed.
Die Bereiche einer dicken Oxydschicht 10 auf dem Substrat 1, welche an dem definierten Ausricht-Marken-Bereich 15A und dem N-Wannen-Bereich 13A angeordnet sind, werden entfernt bis zu einem Grade, bei welchem die erwünschte Oxydtiefe von 50 nm bis 200 nm verbleibt, wobei eine dünne Oxydschicht 10' auf dem Silizium-Substrat 1 ausgebildet wird.The areas of a thick oxide layer 10 on the substrate 1 , which are arranged at the defined alignment mark area 15 A and the N-well area 13 A, are removed to a degree at which the desired oxide depth of 50 nm to 200 nm remains, a thin oxide layer 10 ′ being formed on the silicon substrate 1 .
In den Fig. 2A bis 2D werden die Schritte für die Herstel lung einer CMOS-Struktur bzw. -Einrichtung mit Doppelwannen dargestellt, bei welcher eine Stufe auf dem Silizium-Substrat 1 nicht auftritt, in Übereinstimmung mit dem Ausführungsbei spiel der vorliegenden Erfindung.In FIGS. 2A to 2D, the steps for the herstel be development of a CMOS structure or entity represented by double-pan, in which a stage on the silicon substrate 1 does not occur, in accordance with the Ausführungsbei game of the present invention.
Bezugnehmend auf Fig. 2A wird eine Oxydschicht-Unterlage 21 und eine Nitridschicht 22 auf dem Silizium-Substrat 1 nachein ander ausgebildet. Danach wird eine erste Photolack-Schicht 23 auf der Nitridschicht 22 beschichtet. Als nächstes werden die Bereiche der ersten Photolack-Schicht 23, an welchen ein Aus richt-Marken-Bereich 15A und ein N-Wannen-Bereich 25A defi niert werden, entfernt, und die Anteile der Nitrid-Schicht 22 darunter werden entfernt. Nachdem der vorstehend beschriebene Prozeß abgeschlossen ist, wird eine N-Typ-Verunreinigung durch die belichteten Bereiche der Oxydschicht-Unterlage 21 in die Bereiche des Silizium-Substrates 1 darunter implantiert.Referring to Fig. 2A an oxide layer pad 21 and a nitride layer 22 on the silicon substrate 1 is formed one after another. A first photoresist layer 23 is then coated on the nitride layer 22 . Next, the areas of the first photoresist layer 23 to which an alignment mark area 15 A and an N-well area 25 A are defined are removed, and the portions of the nitride layer 22 below are removed. After the process described above is completed, an N-type impurity is implanted through the exposed areas of the oxide layer pad 21 into the areas of the silicon substrate 1 below.
Fig. 2B zeigt eine Querschnittsansicht einer CMOS-Struktur bzw. -Einrichtung mit Doppelwannen, bei welcher dargestellt ist, daß die verbleibenden Bereiche der Photolack-Schicht 23, welche in Fig. 2A dargestellt ist, auf der Nitridschicht 22 entfernt werden, und eine zweite Photolack-Schicht 24 auf der gesamten Struktur aufgebracht ist. FIG. 2B shows a cross-sectional view of a double well CMOS structure showing that the remaining areas of the photoresist layer 23 shown in FIG. 2A are removed from the nitride layer 22 and a second Photoresist layer 24 is applied to the entire structure.
Danach werden die Anteile der zweiten Photolack-Schicht 24, mit der Ausnahme der Bereiche der zweiten Photolack-Schicht 24, welche über dem definierten Ausricht-Marken-Bereich 15A und dem N-Wannen-Bereich liegen, entfernt und die Bereiche der Nitridschicht 22 darunter entfernt.The portions of the second photoresist layer 24 are then removed, with the exception of the regions of the second photoresist layer 24 , which lie above the defined alignment mark region 15 A and the N-well region, and the regions of the nitride layer 22 removed below.
Danach wird eine P-Typ-Verunreinigung durch die Oxydschicht- Unterlage 21, welche in dem definierten P-Wannen-Bereich 26A angeordnet ist, in das Silizium-Substrat implantiert unter Verwendung einer P-Wannen-Maskenstruktur.Thereafter, a P-type impurity is implanted into the silicon substrate by the oxide layer base 21 , which is arranged in the defined P-well region 26 A, using a P-well mask structure.
Bezugnehmend auf Fig. 2C werden alle verbleibenden Bereiche der zweiten Photolack-Schicht 24, welche in Fig. 2B darge stellt sind, entfernt. Danach werden die implantierten P-Typ- Verunreinigungen und die N-Typ-Verunreinigungen in das Silizi um Substrat durch einen thermischen "Drive-in"-Prozeß eindif fundiert, wobei ein P-Wannen-Bereich 26 und ein N-Wannen-Be reich 25 in dem Silizium-Substrat 1 ausgebildet wird. An die ser Stelle, wie in Fig. 2C dargestellt, wird eine Feld-Oxyd schicht 21A auf und neben der belichteten Oxydschicht-Unter lage 21 auf dem Silizium-Substrat 1 aufgewachsen.Referring to FIG. 2C, all remaining areas of the second photoresist layer 24 , which are shown in FIG. 2B, are removed. Thereafter, the implanted P-type impurities and the N-type impurities are diffused into the silicon substrate by a thermal "drive-in" process, with a P-well region 26 and an N-well region being rich 25 is formed in the silicon substrate 1 . At this point, as shown in Fig. 2C, a field oxide layer 21 A is grown on and next to the exposed oxide layer underlay 21 on the silicon substrate 1 .
Fig. 2D zeigt eine Querschnittsdarstellung einer CMOS-Struk tur bzw. -Einrichtung mit Doppelwannen, bei welcher darge stellt ist, daß die verbleibenden Bereiche der Nitridschicht 22 und der Oxydschicht-Unterlage 21 und der Feld-Oxydschicht 21A sämtlich entfernt sind. Wie in Fig. 2D dargestellt ist, kann die Stufe auf dem Silizium-Substrat 1, auf welchem der P- Wannen-Bereich 26 und der N-Wannen-Bereich 25 ausgebildet sind, eliminiert werden. FIG. 2D shows a cross-sectional representation of a CMOS structure or device with double wells, in which it is shown that the remaining areas of the nitride layer 22 and the oxide layer underlay 21 and the field oxide layer 21 A are all removed. As shown in FIG. 2D, the step on the silicon substrate 1 on which the P-well region 26 and the N-well region 25 are formed can be eliminated.
Claims (1)
Bereitstellen eines Silizium-Substrates (1);
sequentielles Aufbringen einer Oxydschicht-Unterlage (21) und einer Nitridschicht (22) und Beschichten des Silizi um-Substrates (1) mit einer ersten Photolack-Schicht (23);
Ausbilden einer N-Wannen-Maskenstruktur durch Entfernen eines Anteils der ersten Photolack-Schicht (23) und Ätzen in die Nitridschicht (22) unter Verwendung der N-Wannen- Maskenstruktur als Maske, wobei eine Ausricht-Marke (15A) und ein N-Wannen-Bereich (25A) definiert wird;
Implantieren einer N-Typ-Verunreinigung durch die Oxyd schicht-Unterlage (21) in Bereiche des Silizium-Substrats (1), welche in der definierten Ausricht-Marke (15A) und dem N-Wannen-Bereich (25A) angeordnet sind, unter Ver wendung der N-Wannen-Maskenstruktur;
Entfernen der ersten Photolack-Schicht-Anteile, welche auf der Nitridschicht (22) verbleiben;
Beschichten einer zweiten Photolack-Schicht (24) auf den verbleibenden Anteilen der Nitridschicht (22) und den Bereichen der Oxydschicht-Unterlagen (21);
Ausbilden einer P-Wannen-Maskenstruktur durch Entfernen von Anteilen der zweiten Photolack-Schicht (24) mit der Ausnahme solcher Anteile der zweiten Photolack-Schicht (24), welche über der definierten Ausricht-Marke (15A) und dem N-Wannen-Bereich (25A) angeordnet sind und Ätzen in die Nitridschicht (22) unter der Verwendung der P- Wannen-Maskenstruktur als Maske, wobei ein P-Wannen-Be reich definiert wird;
Implantieren einer P-Typ-Verunreinigung durch die Oxyd schicht-Unterlage (21) in die Bereiche des Silizium-Sub strates, welche an dem definierten P-Wannen-Bereich an geordnet sind, unter Verwendung der P-Wannen-Maskenstruk tur;
Entfernen der verbleibenden Anteile der zweiten Photo lack-Schicht (24);
Ausbilden eines N-Wannen-Bereiches und eines P-Wannen-Be reiches in dem Substrat (1) durch Diffusion der N-Typ- Verunreinigung und der P-Typ-Verunreinigung in das Sub strat durch einen "Drive-in"-Prozeß, und gleichzeitiges Aufwachsen einer Feld-Oxydschicht (21A) auf und in der Nähe der belichteten Oxydschicht-Unterlage (21),
Entfernen der Feld-Oxydschicht (21A) und der verbleiben den Anteile der Nitridschicht (22).1. A method for producing a CMOS structure which has double wells, with the following steps:
Providing a silicon substrate ( 1 );
sequential application of an oxide layer underlay ( 21 ) and a nitride layer ( 22 ) and coating the silicon substrate ( 1 ) with a first photoresist layer ( 23 );
Forming an N-well mask structure by removing a portion of the first photoresist layer ( 23 ) and etching into the nitride layer ( 22 ) using the N-well mask structure as a mask, wherein an alignment mark ( 15 A) and an N - tub area ( 25 A) is defined;
Implant an N-type impurity through the oxide layer underlay ( 21 ) into areas of the silicon substrate ( 1 ) which are arranged in the defined alignment mark ( 15 A) and the N-tub area ( 25 A) , using the N-well mask structure;
Removing the first portions of the photoresist layer remaining on the nitride layer ( 22 );
Coating a second photoresist layer ( 24 ) on the remaining portions of the nitride layer ( 22 ) and the areas of the oxide layer underlay ( 21 );
Forming a P-well mask structure by removing portions of the second photoresist layer ( 24 ) with the exception of those portions of the second photoresist layer ( 24 ) which are above the defined alignment mark ( 15 A) and the N-well Region ( 25 A) are arranged and etching into the nitride layer ( 22 ) using the P-well mask structure as a mask, a P-well region being defined;
Implanting a P-type impurity through the oxide layer underlay ( 21 ) into the regions of the silicon substrate which are arranged at the defined P-well region, using the P-well mask structure;
Removing the remaining portions of the second photo lacquer layer ( 24 );
Forming an N-well region and a P-well region in the substrate ( 1 ) by diffusion of the N-type impurity and the P-type impurity into the substrate by means of a "drive-in" process, and simultaneous growth of a field oxide layer ( 21 A) on and in the vicinity of the exposed oxide layer base ( 21 ),
Remove the field oxide layer ( 21 A) and the portions of the nitride layer ( 22 ) remain.
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