DE4223881C2

DE4223881C2 - Bidirectional digital driver stage with shift register cells used to implement a clock-controlled shift register test architecture (boundary scan)

Info

Publication number: DE4223881C2
Application number: DE19924223881
Authority: DE
Inventors: Hartmut Ritter; Ernst Lehner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1992-06-30
Filing date: 1992-06-30
Publication date: 1994-07-28
Anticipated expiration: 2012-07-01
Also published as: DE4223881A1

Abstract

A first shift register cells (ASC1), forming a signature, incorporates a conventional cell (BSC) preceded by an input selector (MUX3) supplied with a shift path input (TDI) and an alternative input (AE) from two Exclusive-OR gates (EX1,EX2) and another selector (MUX4). Another cell (ASC2) producing the test pattern operates in two modes whereby either test pattern is applied to internal or external circuitry or the signature is formed from its test responses, according to the control of the driver amplifier (TE) by a third cell (ASCT). ADVANTAGE - Circuit can be tested with temporal efficiency using pseudo-random test pattern.

Description

Die Erfindung betrifft eine bidirektionale digitale Trei berstufe nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a bidirectional digital Trei Transfer stage according to the preamble of patent claim 1.

Solche Treiberstufen sind bereits aus dem Handbuch der Firma Xilinx, 1990, "Technical Data XC4000 Logic Cell Array Family", Seiten 17 bis 19, bekannt.Such driver stages are already from the manual of the Xilinx Company, 1990, "Technical Data XC4000 Logic Cell Array Family ", pages 17 to 19.

Der hohe Komplexitätsgrad von integrierten Schaltungssy stemen und die erreichte Miniaturisierung im Bereich der Verbindungs- und Aufbautechniken elektronischer Baugrup pen tragen dazu bei, daß zunehmend ein Prüfverfahren an Bedeutung gewinnt, das eine im Baustein integrierte Prüf schaltung nutzt und als "Boundary Scan"-Verfahren bekannt ist. Bei dieser Prüfschaltung ist zwischen die Baustein anschlüsse und den Anschlüssen einer auf dem Baustein be findlichen Schaltungsanordnung jeweils eine Art Register zelle eingefügt, die mit benachbarten Registerzellen auf dem Baustein zu einem Schieberegister zusammengeschaltet werden kann und die serielle Einstellung und Beobachtung aller Bausteinanschlüsse ermöglicht. Über eine normierte Schnittstelle kann dieses Schieberegister auf dem Baustein gesteuert und die Schieberegister von mehreren Bausteinen auf einer Baugruppe können z. B. zu einer Ringstruktur verbunden werden.The high level of complexity of integrated circuit systems stemen and the miniaturization achieved in the area of Connection and assembly techniques of electronic assemblies pen contribute to the fact that increasingly a test procedure Gaining importance is the test integrated in the module uses circuitry and is known as a "boundary scan" process is. In this test circuit is between the building block connections and the connections one on the block sensitive circuitry each have a type of register cell inserted with adjacent register cells interconnected the block into a shift register can be and serial adjustment and observation of all block connections. Via a standardized This shift register can interface on the block controlled and the shift register of several blocks on an assembly z. B. to a ring structure get connected.

Immer häufiger werden insbesondere anwendungsspezifische Bausteine, sogenannte ASICS, die bei Systementwicklungen als Bindeglied zwischen Standardbausteinen eingesetzt wer den, mit einem "Boundary Scan" ausgestattet, um eine mög lichst hohe Anzahl von elektronischen Bausteinen einer Bau gruppe und deren Verbindungsleitungen mittels des "Boundary Scan"-Prüfverfahrens prüfen zu können.In particular, application-specific ones are becoming increasingly common Building blocks, so-called ASICS, which are used in system developments as a link between standard building blocks which is equipped with a "boundary scan" in order to The highest possible number of electronic components in a building group and their connecting lines using the "Boundary To be able to test scan "test method.

Grundlagenkenntnisse zum "Boundary Scan"-Prüfverfahren und dem dafür erforderlichen Aufbau einer bausteininternen Prüf schaltung sind z. B. aus der Zeitschrift "ELECTRONIC 9" 28.04.1989, "Der JTAG-Boundary-Scan" von J. Maierhofer und B. Müller, oder aus "Selbsttest digitaler Schaltungen", 1990, Oldenburg Verlag, von M. Gerner, B. Müller und G. Sandweg, ISBN 3-486-21765-8, zu entnehmen.Basic knowledge of the "Boundary Scan" test procedure and the necessary structure for an internal test circuit are z. B. from the magazine "ELECTRONIC 9" 04/28/1989, "The JTAG Boundary Scan" by J. Maierhofer and B. Müller, or from "Self-test of digital circuits", 1990, Oldenburg Verlag, by M. Gerner, B. Müller and G. Sandweg, ISBN 3-486-21765-8.

Über prüftechnikspezifische Bausteinanschlüsse kann die "Boundary Scan"-Prüfeinrichtung eines Bausteins entspre chend dem IEEE-Standard 1149.1 auf unterschiedliche Be triebsweisen eingestellt werden.Via test technology-specific module connections, the "Boundary scan" test device corresponds to a module according to the IEEE standard 1149.1 for different purposes drive modes can be set.

In einem sogenannten internen Testmodus (INTEST) wird die eigentliche, auf dem Baustein befindliche Schaltung, also gewissermaßen der Bausteinkern, getestet. Dieser Testmodus ist speziell für den Fertigungs- und Systemtest vorgesehen. Hierbei werden Testmuster über die "Boundary Scan"-Ring struktur zu den den Schaltungseingängen zugeordneten Schie beregisterzellen transportiert. Anschließend wird mit die sen Testmustern der Bausteinkern stimuliert. Die zugehöri gen Testantworten werden von Bausteinausgängen zugeordne ten Registerzellen des "Boundary Scan"-Schieberegisters übernommen und seriell ausgeschoben.In a so-called internal test mode (INTEST), the actual circuit located on the module, that is to a certain extent the building block core, tested. This test mode is specially designed for manufacturing and system testing. Here, test patterns are made using the "Boundary Scan" ring structure to the shift assigned to the circuit inputs transported register cells. Then the stimulated test patterns of the building block core. The belonging Test responses are assigned by block outputs th register cells of the "boundary scan" shift register taken over and ejected serially.

Im sogenannten externen Testmodus (EXTEST) lassen sich die Verbindungsleitungen zwischen den Bausteinen testen. Dazu werden über einen seriellen Schiebeeingang Testmuster in die "Boundary Scan"-Ringstruktur eingeschoben. Die dazu gehörigen Testantworten lassen sich anschließend über ei nen seriellen Schiebeausgang über die "Boundary Scan"-Ring struktur wieder ausschieben. Da Fertigungsfehler bei Bau gruppen überwiegend Leiterbahnen betreffen und die Baustei ne bereits vorgetestet sind, ist dieser standardmäßig ent haltene Modus wohl der wichtigste Anwendungsfall.In the so-called external test mode (EXTEST), the Test connecting lines between the blocks. To are tested via a serial sliding input inserted the "boundary scan" ring structure. The one Appropriate test responses can then be made via ei serial shift output via the "Boundary Scan" ring push the structure out again. Because manufacturing defects in construction groups mainly concern conductor tracks and the component ne have already been pre-tested, this is the default holding mode is probably the most important use case.

Im Hinblick auf eine Funktionsprüfung der Schaltung mit Pseudo-RANDOM-Testmustern bieten die nach dem IEEE-Stan dard 1149.1 vorgeschriebenen "Boundary Scan"-Funktionen nur die Möglichkeit, derartige Pseudo-RANDOM-Testmuster im internen Testmodus (INTEST) zeitaufwendig einzuschieben.With regard to a functional test of the circuit with Pseudo-RANDOM test patterns offer the IEEE standard dard 1149.1 prescribed "boundary scan" functions only the possibility of such pseudo-RANDOM test patterns in the internal test mode (INTEST) time-consuming to insert.

Die Anzahl von Standardbausteintypen, die mit einer "Boun dary Scan"-Prüfschaltung versehen sind, ist bisher noch re lativ gering. Im allgemeinen sind deshalb auf Baugruppen mit durch eine "Boundary Scan"-Architektur versehenen Bau steinen derzeit auch noch konventionelle Bausteine ange ordnet (z. B. Speicherbausteine), so daß die gesamte Bau gruppe nicht ausschließlich mit dem "Boundary Scan"-Verfah ren geprüft werden kann und in der Regel noch ein konven tionelles Prüfverfahren zusätzlich erforderlich wird.The number of standard block types that start with a "Boun dary scan "test circuit is still right relatively low. In general, therefore, are on assemblies with construction provided by a "boundary scan" architecture conventional building blocks are also still on arranges (e.g. memory modules) so that the entire construction group does not exclusively use the "boundary scan" process can be checked and usually a convention tional test procedure is also required.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine bidirektionale digitale Treiberstufe nach dem ein gangs genannten Stand der Technik so weiterzubilden, daß sie in einer "Boundary Scan"-Prüfschaltung einsetzbar ist, mit der die auf einem Baustein befindliche Schaltung zeit effizient mit Pseudo-RANDOM-Testmustern geprüft werden kann und mit der von dem betreffenden Baustein aus eine Prüfung anderer, auf der gleichen Baugruppe befindlichen Bausteine, die keine "Boundary Scan"-Prüfarchitektur aufweisen, durchführbar ist oder zumindest unterstützt werden kann. The object underlying the invention is a bidirectional digital driver stage after the one known state of the art so that it can be used in a "boundary scan" test circuit, with which the circuit located on a module time be efficiently tested with pseudo-RANDOM test patterns can and with which of the block concerned Checking others on the same assembly Building blocks that do not have a "boundary scan" test architecture have, is feasible or at least supported can be.

Gelöst wird diese Aufgabe ausgehend von den Merkmalen des Oberbegriffs des Patentanspruchs 1 erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1.This task is solved based on the characteristics of the Preamble of claim 1 according to the invention the features of the characterizing part of patent claim 1.

Der zur Erfindung führende Gedanke beruht darauf, die in einer "Boundary Scan"-Prüfschaltung in ihrem Funktionsum fang standardisierten (IEEE-Standard 1149.1) Schieberegi sterzellen so zu ergänzen, daß sie zusätzlich zu den im Standard vorgegebenen Betriebsmodi wenigstens in einen weiteren Betriebsmodus geschaltet werden können, in dem eine Sequenz von Schieberegisterzellen ein rückgekoppeltes Schieberegister bilden, das zur Erzeugung von pseudozufäl ligen Testmustern oder zur Auswertung von Testantworten (Signaturbildung) dient.The idea leading to the invention is based on the fact that in a "Boundary Scan" test circuit in its functional range catch standardized (IEEE standard 1149.1) shift regi Supplement stere cells so that they are in addition to the Standard predetermined operating modes at least in one another operating mode can be switched in which a sequence of shift register cells a feedback Form shift registers to generate pseudo-random current test patterns or to evaluate test responses (Signature formation) serves.

Die Erzeugung von Testmustern bzw. die Signaturbildung mit Hilfe von rückgekoppelten Schieberegistern ist für sich aus der bereits eingangs genannten Literaturstelle "Selbst test digitaler Schaltungen", Seiten 91 bis 173, bekannt.The creation of test patterns or the signature formation with Help from feedback shift registers is in itself from the literature reference "Selbst test of digital circuits ", pages 91 to 173, known.

Eine erfindungsgemäß ausgebildete bidirektionale digitale Treiberstufe kann außer den im "Boundary Scan"-Standard vorgeschriebenen Betriebsmodi in einen ersten und einen zweiten Bitmusterprüfmodus geschaltet werden. Aufgrund der Bidirektionalität der Treiberstufe kann diese im ersten Bitmusterprüfmodus gleichermaßen zur Erzeugung von Test mustern oder zur Signaturbildung dienen, wobei die erzeug ten Testmuster der auf dem Baustein befindlichen Schaltung zugeführt werden und die Signaturbildung aus Testmustern erfolgt, die von dieser Schaltung abgegeben werden.A bidirectional digital designed according to the invention Driver level can besides that in the "Boundary Scan" standard prescribed operating modes in a first and a second bit pattern check mode can be switched. Due to the The driver stage can be bidirectional in the first Bit pattern check mode equally for generating test pattern or serve to form a signature, the generated test pattern of the circuit on the module are fed and the signature formation from test samples takes place, which are delivered by this circuit.

Im zweiten Bitmusterprüfmodus dient die Treiberstufe wie derum gleichermaßen zur Testmustergenerierung oder Testant wortauswertung, wobei dann bei diesem Betriebsmodus die er zeugten Testmuster an die Bausteinanschlüsse abgegeben wer den und die Signaturbildung aus von bausteinextern zugeführ ten Testmustern erfolgt. In the second bit pattern check mode, the driver stage serves as therefore equally for test pattern generation or testament word evaluation, with which he then in this operating mode test samples to the module connections and the signature formation from external to the building block test patterns.

Vorteilhafte Weiterbildungen der Erfindung sind in den Un teransprüchen angegeben.Advantageous developments of the invention are in the Un claims specified.

Eine bidirektionale Treiberstufe nach Anspruch 2 läßt sich noch in einen dritten Bitmusterprüfmodus schalten, bei dem die erzeugten Testmuster unmittelbar zur Testantwortauswer tung gelangen. Mit diesem Betriebsmodus läßt sich die Funk tion der "Boundary Scan"-Prüfschaltung, insbesondere die der Bitmustererzeugung und der Testantwortauswertung, mit einem Selbsttest überprüfen.A bidirectional driver stage according to claim 2 can be switch to a third bit pattern check mode in which the test pattern generated directly to the test response evaluator tion. With this operating mode, the radio tion of the "boundary scan" test circuit, in particular the the bit pattern generation and the test response evaluation, with check a self test.

Durch eine Bereitstellung von zur Einspeisung von Rückkopp lungspfaden dienenden Verknüpfungselementen kann die bidi rektionale Treiberstufe als ein modulares Schaltungselement betrachtet werden, das als Standardzelle bei der Erstellung einer "Boundary Scan"-Prüfschaltung mit Bitmusterprüfmodi verwendet werden kann, wobei die Standardzelle lediglich mit benachbarten Treiberzellen entsprechend eines für eine Rückkopplung gewählten Polynoms zu verdrahten ist.By providing feedback for feeding Linking serving serving elements can bidi rectional driver stage as a modular circuit element are considered to be the default cell when creating a "boundary scan" test circuit with bit pattern test modes can be used, the standard cell only with neighboring driver cells corresponding to one for one Feedback to wire selected polynomial.

Aufgrund der universellen Eigenschaften, die eine nach der Erfindung ausgebildete bidirektionale digitale Treiber stufe aufweist - eine bidirektionale Treiberstufe läßt sich selbstverständlich auch als unidirektionale Treiber stufe verwenden -, eignet sie sich insbesondere als Stan dardzelle für eine Schaltungsbibliothek und insbesondere für programmierbare Logikbausteine (PLD = Programmable Logic Devices) z. B. der Kategorie FPGA (Field Programmable Gate Array), auf denen eine "Boundary Scan"-Prüfschaltung standardmäßig vorgesehen sein soll.Because of the universal properties, one after the Invention trained bidirectional digital drivers stage - leaves a bidirectional driver stage of course also as unidirectional drivers use level - it is particularly suitable as a Stan dard cell for a circuit library and in particular for programmable logic modules (PLD = Programmable Logic devices) e.g. B. the category FPGA (Field Programmable Gate array) on which a "boundary scan" test circuit should be provided as standard.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnung näher erläutert. Dabei zeigenAn embodiment of the invention is as follows explained in more detail with reference to the drawing. Show

Fig. 1 ein schematisches Blockschaltbild einer bekannten bidirektionalen digitalen Treiberstufe, Fig. 1 is a schematic block diagram of a known bidirectional digital driver stage,

Fig. 2 ein Schaltbild für eine nach dem Standard ausge bildete bekannte Schieberegisterzelle, Fig. 2 is a circuit diagram for an out according to the standard made known shift register cell,

Fig. 3a eine Blockdarstellung eines elektronischen Bau steins mit einer "Boundary Scan"-Prüfschaltung zum Bitmustertest interner Speicherelemente, Fig. 3a shows a block diagram of an electronic construction of the stone with a "Boundary Scan" checking circuit to the bit pattern of internal memory elements,

Fig. 3b eine Blockdarstellung eines elektronischen Bau steins mit einer "Boundary Scan"-Prüfschaltung zum Bitmustertest externer Speicherelemente, FIG. 3b is a block diagram of an electronic construction of the stone with a "Boundary Scan" checking circuit to the bit pattern of external memory elements,

Fig. 4 eine Schaltungsanordnung für eine nach der Erfin dung ausgebildete bidirektionale digitale Treiber stufe, Fig. 4 shows a circuit arrangement for a digital after OF INVENTION dung formed bidirectional driver stage,

Fig. 5 eine Wertetabelle für die Steuersignale der bidi rektionalen digitalen Treiberstufe nach Fig. 4 in Abhängigkeit des jeweiligen Betriebsmodus, Fig. 5 is a table of values for the control signals of the bidi-directional digital driver stage of FIG. 4 as a function of the respective operating mode,

Fig. 6 eine schematische Darstellung für den Fluß der Bitmuster bei den vorgesehenen Bitmusterbetriebs modi, Is a schematic representation of the flow of the bit pattern modes. 6 at the intended Bitmusterbetriebs,

Fig. 7 eine Konfigurationstabelle zur Verdrahtung der EXCLUSIV-ODER-Gatter für die zur Signaturbildung dienenden ersten Schieberegisterzellen, und Fig. 7 is a configuration table for wiring the exclusive-OR gate for the serving for signature formation first shift register cells, and

Fig. 8 eine Konfigurationstabelle zur Verbindung der EXCLU SIV-ODER-Gatter und AND-Gatter in den zur Testmuster erzeugung dienenden zweiten Schieberegisterzellen. Fig. 8 is a configuration table for connecting the EXCLU SIV-OR gate and AND gate in the generation of test patterns serving second shift register cells.

In Fig. 1 ist ein schematisches Blockschaltbild für eine bekannte bidirektionale digitale Treiberstufe dargestellt. Diese Treiberstufe besteht aus drei Schieberegisterzellen BSC, von denen eine erste zur Verbindung eines Baustein anschlusses BA in Richtung eines Schaltungseingangs SE dient. Eine zweite Schieberegisterzelle BSC verbindet ei nen Schaltungsausgang SA über ein abschaltbares Treiber element TE mit dem Bausteinanschluß BA. Eine dritte Schie beregisterzelle verbindet einen Steuerausgang SAT einer Schaltung mit dem Steuereingang des abschaltbaren Treiber elements TE. Über einen Schieberegisterpfad sind die drei Schieberegisterzellen BSC miteinander verbunden. Jede der Schieberegisterzellen BSC hat einen für sich bekannten schaltungstechnischen Aufbau.In Fig. 1 is a schematic block diagram of a known bidirectional digital driver stage is shown. This driver stage consists of three shift register cells BSC, a first of which is used to connect a component connection BA in the direction of a circuit input SE. A second shift register cell BSC connects a circuit output SA via a driver element TE which can be switched off to the module connection BA. A third shift register cell connects a control output SAT of a circuit to the control input of the driver elements TE which can be switched off. The three shift register cells BSC are connected to one another via a shift register path. Each of the shift register cells BSC has a circuit design known per se.

In Fig. 2 ist dieser Aufbau anhand eines Schaltbildes dar gestellt. Zur Verbindung eines Schaltungseingangs/-aus gangs SE, SA, SAT mit einem Bausteinanschluß BA bzw. dem Steuereingang des Treiberelements TE weisen die Schiebe registerzellen BSC jeweils einen Signalpfad SIP auf, der vom Eingang E über einen Eingangswähler MUX1 zum Ausgang A führt. Zur Verbindung mit benachbarten Schieberegisterzel len BSC dient ein Schiebepfad SCP, der von einem Eingangs wähler MUX2 mit nachgeschalteter taktgesteuerter Kippstufe FF1 gebildet wird. Beide Eingangswähler MUX1, MUX2 haben jeweils einen alternativen Eingang AE. Der Signalpfad SIP ist eingangsseitig E an den alternativen Eingang AE des im Schiebepfad SCP befindlichen Eingangswählers MUX2 ange schlossen. Der den Ausgang TDO des Schiebepfades SCP bil dende Ausgang der taktgesteuerten Kippstufe FF1 ist über eine weitere taktgesteuerte Kippstufe LD2 an den alterna tiven Eingang AE des im Signalpfad SIP befindlichen Ein gangswählers MUX1 angeschlossen.In Fig. 2, this structure is shown using a circuit diagram. To connect a circuit input / output SE, SA, SAT with a block connection BA or the control input of the driver element TE, the shift register cells BSC each have a signal path SIP, which leads from input E via an input selector MUX1 to output A. A connection path SCP, which is formed by an input selector MUX2 with a clock-controlled flip-flop FF1 connected downstream, is used to connect to neighboring shift register cells BSC. Both input selectors MUX1, MUX2 each have an alternative input AE. The signal path SIP is connected on the input side E to the alternative input AE of the input selector MUX2 located in the sliding path SCP. The output of the clock-controlled flip-flop FF1 forming the output TDO of the sliding path SCP is connected via a further clock-controlled flip-flop LD2 to the alternative input AE of the input selector MUX1 located in the signal path SIP.

Fig. 3 zeigt in einer schematischen Darstellung einen elek tronischen Baustein EB mit "Boundary Scan"-Prüfschaltung und eine auf den elektronischen Baustein EB befindliche digitale Schaltung DS, die einen Speicherbereich, z. B. einen RAM, aufweist. Für die Datenein- und -ausgabe ist der Speicher RAM mit getrennten Schaltungsein- und -aus gängen SE, SA versehen, die paarweise über eine bidirek tionale Treiberstufe mit einem Bausteinanschluß BA verbun den sind. Zur Prüfung des auf dem elektronischen Baustein EB befindlichen Speichers ist in einem ersten Bitmuster prüfmodus der "Boundary Scan"-Prüfschaltung vorgesehen, daß die "Boundary Scan"-Schieberegisterzellen in den bi direktionalen Treiberstufen zu rückgekoppelten Schiebe registern verknüpft werden, die zur Erzeugung von Pseudo- RANDOM-Testmustern ausgebildet sind und diese den Schal tungseingängen SE des Speichers RAM zuleiten. Die in dem Speicher hinterlegten Testmuster werden anschließend über die Schaltungsausgänge SA ausgelesen und aus den ausgele senen Testmustern wird eine Signatur gebildet, die über die Funktion des Speichers Aufschluß gibt. Die Signatur bildung wird ebenfalls von den zu rückgekoppelten Schie beregistern miteinander verknüpften bidirektionalen Trei berstufen bewerkstelligt. Zur Testmustererzeugung können linear rückgekoppelte Schieberegister LFSR (Linear Feed back Shift Register) oder nicht linear rückgekoppelte Schieberegister NFSR (Non-Linear Feedback Shift Register) dienen. Zur Signaturbildung eignet sich ein als MISR (Mul tiple Input Signature Register) ausgestaltetes rückgekop peltes Schieberegister. Fig. 3 shows a schematic representation of an electronic component EB with "Boundary Scan" test circuit and a digital circuit DS located on the electronic component EB, which a memory area, for. B. has a RAM. For data input and output, the memory RAM is provided with separate circuit inputs and outputs SE, SA, which are connected in pairs to a block connection BA via a bidirectional driver stage. To test the memory located on the electronic component EB, the "boundary scan" test circuit is provided in a first bit pattern test mode that the "boundary scan" shift register cells in the bi-directional driver stages are linked to feedback shift registers which are used to generate pseudo - RANDOM test patterns are formed and these forward the circuit inputs SE of the memory RAM. The test patterns stored in the memory are then read out via the circuit outputs SA and a signature is formed from the read test patterns, which provides information about the function of the memory. The signature formation is also accomplished by the bidirectional driver stages linked together to form feedback shift registers. Linear feedback shift registers LFSR (linear feed back shift register) or non-linear feedback shift registers NFSR (non-linear feedback shift register) can be used to generate test patterns. A feedback shift register designed as an MISR (Multiple Input Signature Register) is suitable for signature formation.

In Fig. 3b ist ebenfalls in schematischer Weise ein elek tronischer Baustein EB mit einer "Boundary Scan"-Prüf schaltung dargestellt, wobei bei dieser Darstellung ein zweiter Bitmusterprüfmodus der "Boundary Scan"-Prüfschal tung verdeutlicht werden soll, bei dem die Schieberegi sterzellen bidirektionaler Treiberstufen zu rückgekoppel ten Schieberegistern verbunden sind und Bitmuster erzeugt werden, die an die Bausteinanschlüsse BA abgegeben wer den und aus Testmustern die den Bausteinanschlüssen BA von extern zugeführt werden, eine Signatur gebildet wird. In Fig. 3b, an electronic module EB is also shown in a schematic manner with a "boundary scan" test circuit, in which case a second bit pattern test mode of the "boundary scan" test circuit is to be illustrated, in which the shift registers are bidirectional cells Driver stages are connected to feedback th shift registers and bit patterns are generated which are delivered to the block connections BA and who are formed from test patterns which are supplied to the block connections BA externally, a signature.

Da sich die vorliegende Erfindung auf eine gleichermaßen für einen Betriebsmodus nach Fig. 3a und Fig. 3b zu verwen dende bidirektionale Treiberstufe bezieht, erscheint es im weiteren nicht erforderlich, auf die zur Implementierung der Betriebsmodi in der zentralen Steuerung der "Boundary Scan"-Prüfschaltung erforderlichen Maßnahmen näher einzu gehen. Für den Fall, daß sich der Fachmann ein Bild über die innerhalb der Prüfschaltungssteuerung erforderlichen Maßnahmen machen möchte, wird auf die Anmeldung mit dem Titel "Elektronischer Baustein mit einer taktgesteuerten Schieberegisterprüfarchitektur (Boundary Scan)", interne Aktennummer GR 91 E 8080, mit demselben Zeitrang wie die vorliegende Anmeldung verwiesen.Since the present invention relates to an equally to a mode of operation according to Fig. 3a and Fig. 3b USAGE Dende bidirectional driver stage, it does not appear in the further necessary to the implementation of the operating modes in the central control of the "boundary scan" checking circuit necessary measures to go into more detail. In the event that the expert wants to get an idea of the measures required within the test circuit control, the application with the title "Electronic component with a clock-controlled shift register test architecture (boundary scan)", internal file number GR 91 E 8080, with the same priority as referred to the present application.

In Fig. 4 ist ein Schaltbild für eine nach der Erfindung ausgebildete bidirektionale Treiberstufe dargestellt. Die Schaltungsanordnung für die bidirektionale Treiberstufe setzt sich im Prinzip, wie die in Fig. 1 dargestellte be kannte bidirektionale Treiberstufe, aus drei Schiebere gisterzellen BSC zusammen, die jedoch gegenüber der be kannten bidirektionalen Treiberstufe mit Schaltmitteln und logischen Gattern ergänzt sind. In der Fig. sind die drei jeweils ergänzten Schieberegisterzellen durch waage rechte unterbrochene Linien gegeneinander abgegrenzt.In FIG. 4 is a circuit diagram is shown for a trained according to the invention, bi-directional driver stage. The circuit arrangement for the bidirectional driver stage is, in principle, like the known bidirectional driver stage shown in FIG. 1, composed of three slide gister cells BSC, which, however, are supplemented with switching means and logic gates compared to the known bidirectional driver stage. In the figure , the three supplementary shift register cells are delimited from one another by horizontal broken lines.

Im weiteren werden, sofern nicht ausdrücklich auf eine an dere Bedeutung hingewiesen ist, diese ergänzten Schiebere gisterzellen als Schieberegisterzellen ASC1, ASC2, ASCT bezeichnet. Die in der Figur innerhalb der bidirektionalen Treiberstufe an oberster Stelle dargestellte erste Schiebe registerzelle ASC1 weist eine bekannte Schieberegisterzel le BSC nach Fig. 2 auf, der vor den Schiebepfadeingang ein Eingangswähler MUX3 geschaltet ist. Der Eingangswähler MUX3 ist mit einem Standardeingang versehen, der den Schiebepfad eingang TDI der bidirektionalen Treiberstufe bildet. Einem alternativen Eingang AE des Eingangswählers MUX3 ist ein er stes EXCLUSIV-ODER-Gatter EX1 vorgeschaltet, das an einem Eingang mit dem Ausgang eines zweiten EXCLUSIV-ODER-Gatters EX2 und am anderen Eingang mit dem Ausgang eines weiteren Eingangswählers MUX4 verbunden ist. Die Eingänge des zwei ten EXCLUSIV-ODER-Gatters EX2 sind mit C1 (i) und C2 (i) bezeichnet und können anhand der in Fig. 7 dargelegten Kon figurationstabelle zur Bildung eines als MISR ausgebilde ten rückgekoppelten Schieberegisters angeschlossen werden. Der weitere Eingangswähler MUX4 ist mit einem ersten Ein gang an den Schaltungseingang SE und mit einem zweiten Eingang an den Schaltungsausgang SA angeschlossen.Furthermore, unless expressly stated otherwise, these supplementary shift register cells are referred to as shift register cells ASC1, ASC2, ASCT. The first shift register cell ASC1 shown at the top of the figure within the bidirectional driver stage has a known shift register cell BSC according to FIG. 2, which is connected to an input selector MUX3 in front of the sliding path input. The input selector MUX3 is provided with a standard input, which forms the sliding path input TDI of the bidirectional driver stage. An alternative input AE of the input selector MUX3 is preceded by a first EXCLUSIVE-OR gate EX1, which is connected at one input to the output of a second EXCLUSIVE-OR gate EX2 and at the other input to the output of a further input selector MUX4. The inputs of the second EXCLUSIVE-OR gate EX2 are designated C1 (i) and C2 (i) and can be connected using the configuration table shown in FIG. 7 to form a feedback shift register designed as an MISR. The further input selector MUX4 is connected with a first input to the circuit input SE and with a second input to the circuit output SA.

Die erste Schieberegisterzelle ASC1 weist weiterhin einen Eingangswähler MUX5 auf, der zwischen dem Ausgang der zwei ten taktgesteuerten Kippstufe LD2 und dem im Signalpfad SIP befindlichen Eingangswähler MUX1 eingefügt ist. Dieser Eingangswähler MUX5 ist mit seinem alternativen Eingang AE an den Signalpfadausgang A der zweiten Schieberegisterzel le ASC2 angeschlossen.The first shift register cell ASC1 also has one Input selector MUX5 on between the output of the two th clock-controlled flip-flop LD2 and that in the signal path SIP input selector MUX1 is inserted. This Input selector MUX5 is with its alternative input AE to the signal path output A of the second shift register cell le ASC2 connected.

Diese in der Figur unterhalb der ersten Schieberegisterzelle ASC1 dargestellte zweite Schieberegisterzelle ASC2 beruht ebenfalls auf einer bekannten Schieberegisterzelle BSC nach Fig. 2. Die Schieberegisterzelle ASC2 ist auch durch einen im Schiebepfad SCP eingangsseitig eingefügten Ein gangswähler MUX3 ergänzt. Dieser Eingangswähler MUX3 ist mit seinem Standardeingang mit dem Schiebepfadausgang der ersten Schieberegisterzelle verbunden und stellt einen Ausgang REGIN (i) zur Verfügung. An den alternativen Ein gang AE des Eingangswählers MUX3 ist ein EXCLUSIV-ODER- Gatter EX1 angeschlossen, das Eingänge C3 (i) und C4 (i) für Rückkopplungspfade zur Verfügung stellt, die nach der Konfigurationstabelle von Fig. 8 mit anderen Schieberegi sterzellen zur Bildung eines N/LFSR verbunden werden kön nen, das der Testmustererzeugung dient. Für den Fall, daß ein nichtlinear rückgekoppeltes Schieberegister NFSR er stellt werden soll, ist ein UND-Gatter AND vorgesehen, das mit einem Eingang an den negierten Ausgang der takt gesteuerten Kippstufe FF1 angeschlossen ist. Das UND- Gatter AND stellt einen Eingang C5 (i) und einen Ausgang AND (i) zur Verfügung, die gemäß der Konfigurationstabelle nach Fig. 8 zur Erstellung eines nicht linear rückgekoppel ten Schieberegisters verbunden werden können.This second shift register cell ASC2 shown in the figure below the first shift register cell ASC1 is also based on a known shift register cell BSC according to FIG. 2. The shift register cell ASC2 is also supplemented by an input selector MUX3 inserted on the input side in the sliding path SCP. This input selector MUX3 is connected with its standard input to the sliding path output of the first shift register cell and provides an output REGIN (i). Connected to the alternative input AE of the input selector MUX3 is an EXCLUSIVE-OR gate EX1 which provides inputs C3 (i) and C4 (i) for feedback paths which, according to the configuration table in FIG. 8, form with other shift register cells of an N / LFSR that can be used to generate test patterns. In the event that a non-linear feedback shift register NFSR is to be provided, an AND gate AND is provided, which is connected with an input to the negated output of the clock-controlled trigger circuit FF1. The AND gate AND provides an input C5 (i) and an output AND (i), which can be connected according to the configuration table of FIG. 8 to create a non-linear feedback shift register.

Die bidirektionale Treiberstufe weist eine dritte Schiebe registerzelle ASCT auf, die zur Ansteuerung des Treiberele ments TE vorgesehen ist und aus einer bekannten Schiebe registerzelle BSC besteht, der lediglich im Schiebepfad SCP eingangsseitig ein Eingangswähler MUX3 vorgeschaltet ist.The bidirectional driver stage has a third shift Register cell ASCT, which is used to control the driver element TE is provided and from a known sliding register cell BSC exists, which is only in the sliding path SCP upstream of an input selector MUX3 is.

Um bei der Bildung von rückgekoppelten Schieberegistern einen definierten Ausgangszustand einstellen zu können, sind die taktgesteuerten Kippstufen FF1 in den Schiebere gisterzellen ASC1 und ASC2 rücksetzbar ausgebildet. In der dritten Schieberegisterzelle ASCT ist die weitere takt gesteuerte Kippstufe LD2 setzbar ausgebildet. Die weiteren taktgesteuerten Kippstufen LD2 haben überdies die Funk tionsweise eines "Latch".To help with the formation of feedback shift registers to be able to set a defined initial state, are the clock-controlled flip-flops FF1 in the slide Master cells ASC1 and ASC2 designed to be resettable. In the third shift register cell ASCT is the further clock controlled flip-flop LD2 designed to be settable. The others clock-controlled flip-flops LD2 also have the radio way of a "latch".

Zur Steuerung der Eingangswähler MUX1 . . . MUX5 dienen Steuer signale S0 . . . S4, die in Abhängigkeit des gewünschten Be triebsmodus, wie aus der Konfigurationstabelle nach Fig. 5 zu entnehmen ist, umgeschaltet werden. Die Zuordnung von Schaltsignalen zu den Eingangswählern ist in der Figur durch senkrechte gepunktete Linien symbolisiert. To control the input selector MUX1. . . MUX5 are used for control signals S0. . . S4, which are switched depending on the desired operating mode, as can be seen from the configuration table in FIG. 5. The assignment of switching signals to the input selector is symbolized in the figure by vertical dotted lines.

In Fig. 5 ist eine Konfigurationstabelle dargestellt, an hand der ersichtlich ist, wie die Schaltsignale S0 . . . S4 in Abhängigkeit des gewünschten Betriebsmodus einzustellen sind. Bei den Betriebsmodi BYPASS, SAMPLE/PRELOAD, EXTEST und INTEST handelt es sich um standardmäßig vorgegebene Betriebsmodi. Die an letzter Stelle genannten Betriebsmodi EXMTEST, INMTEST UND SELFTEST sind Betriebsmodi, in denen Schieberegisterzellen zu rückgekoppelten Schieberegister zum Zwecke eines Bitmustertests verbunden sind.In Fig. 5, a configuration table is shown at hand is to understand how the switching signals S0. . . S4 must be set depending on the desired operating mode. The BYPASS, SAMPLE / PRELOAD, EXTEST and INTEST operating modes are standard operating modes. The last mentioned operating modes EXMTEST, INMTEST AND SELFTEST are operating modes in which shift register cells are connected to feedback shift registers for the purpose of a bit pattern test.

In Fig. 6 ist zur Verdeutlichung der möglichen Verbindungs wege für jeden der Bitmustertests der relevante Signal pfad (in der Figur durch eine dickere Linie angedeutet) dar gestellt. In einem ersten Bitmusterprüfmodus, INMTEST ge nannt, werden mit Hilfe des zweiten Schieberegisters ASC2 Testmuster erzeugt und über den Signalpfad der ersten Schieberegisterzelle ASC1 an die interne Schaltung weiter geleitet. Andererseits kann die erste Schieberegisterzelle ASC1 zur Signaturbildung dienen, wobei aus einer internen Schaltung über den Signalpfad des zweiten Schieberegisters ASC2 die Testmuster der ersten Schieberegisterzelle ASC1 zugeführt werden.In Fig. 6 to illustrate the possible connection paths for each of the bit pattern tests the relevant signal path (indicated by a thick line in the figure) is shown. In a first bit pattern test mode, called INMTEST, test patterns are generated with the aid of the second shift register ASC2 and passed on to the internal circuit via the signal path of the first shift register cell ASC1. On the other hand, the first shift register cell ASC1 can be used to form a signature, the test patterns of the first shift register cell ASC1 being supplied from an internal circuit via the signal path of the second shift register ASC2.

In einem zweiten, als EXMTEST bezeichneten Bitmustertest werden in der zweiten Schieberegisterzelle ASC2 Testmuster generiert und über das durchgeschaltete Treiberelement an einen Bausteinanschluß abgegeben. Andererseits können Testmuster vom Bausteinanschluß unmittelbar an die erste Schieberegisterzelle ASC1 gelangen, die der Signaturbil dung dient.In a second bit pattern test called EXMTEST will be test patterns in the second shift register cell ASC2 generated and via the switched driver element submitted a block connection. On the other hand, you can Test pattern from the block connection directly to the first Shift register cell ASC1 arrive that the signature bil serving.

In einem dritten, als SELFTEST bezeichneten Bitmustertest werden Bitmuster, die in der zweiten Schieberegisterzelle ASC2 erzeugt werden, unmittelbar zur Signaturbildung der ersten Schieberegisterzelle ASC1 zugeführt. In a third bit pattern test called SELFTEST are bit patterns in the second shift register cell ASC2 are generated immediately for the signature formation of the first shift register cell ASC1 supplied.

In Fig. 7 ist eine Konfigurationstabelle dargestellt, an hand der die Eingänge C1 (i) und C2 (i) der ersten Schie beregisterzelle ASC1 einer bidirektionalen Treiberstufe zur Bildung eines MISR (Multiple Input Signature Register) in Verbindung mit anderen ersten Schieberegisterzellen ASC1 zu verbinden sind.In Fig. 7, a configuration table is shown, hand of connecting to the inputs C1 (i) and C2 (i) of the first slide beregisterzelle ASC1 a bidirectional driver stage to form a MISR (Multiple Input Signature Register) associated with the other first shift register cells ASC1 are.

In Fig. 8 ist eine Konfigurationstabelle dargestellt, an hand der die zur Bildung eines LFSR oder NFSR erforderli chen Verbindungen für die Eingänge C3 (i), C4 (i) und C5 (i) mit anderen zweiten Schieberegisterzellen ASC2 an gegeben sind.In Fig. 8, a configuration table is shown, on the basis of which the connections required to form an LFSR or NFSR for the inputs C3 (i), C4 (i) and C5 (i) with other second shift register cells ASC2 are given.

Claims

1. Bidirectional digital driver stage with the implementation of a clock-controlled shift register test architecture (boundary scan) serving shift register cells for connecting a circuit output and input of a circuit located on an electronic component with a component connection, the shift register cells each having a signal path and a shift path (SIP, SCP) with associated input selector (MUX1, MUX2), and of the shift register cells, a first shift register cell serving as an input cell for connecting the component connection (BA) in the direction of the circuit input and a second shift register cell serving as an output cell for connecting the circuit output via switchable driver element (TE) is provided in the direction of the module connection (BA), characterized in that the first shift register cell (ASC1) has switching means for forming a feedback-shifting register which serves to form a signature Connection to shift register cells of adjacent driver stages has that the second shift register cell (ASC2) has switching means for forming a feedback shift register which serves to generate a test pattern in connection with shift register cells of neighboring driver stages that the first and second shift register cells (ASC1, ASC2) can be connected to configuration switching means in such a way are that, in a first bit pattern test mode, the second shift register cell (ASC2) for supplying test patterns to the circuit is connected on the output side to the circuit input (SE) and the first shift register cell (ASC1) for signature formation from test patterns supplied by the circuit, an output side is connected to the circuit output (SA), and that in a second bit pattern test mode, the second shift register cell (ASC2) for the supply of test patterns to circuitry external to the module on the output side via the driver element ( TE) is connected to the module connection (BA) and the first shift register cell for signature formation from the module is externally connected to test samples from the input side connected to the module connection (BA).

2. Bi-directional driver stage according to claim 1, characterized, that the first and second shift register cells (ASC1, ASC2) connectable in this way by the configuration switching means are that in a third bit pattern check mode for over testing of the test pattern generator and signature formation the first shift register cell (ASC1) of the second shift register cell (ASC2) is connected downstream.

3. Bi-directional driver stage according to claim 1 or 2, characterized, that the switching means to form a feedback Shift registers at the first and second shift registers stere cell in each case pre-selected in the sliding path (SCP) switched input selector (MUX3) with an alternative Input (AE) exist which is connected to the output of an on feeding a feedback path provided EXCLUSIVE OR element is connected.

4. Bi-directional driver stage according to claim 3, characterized, that the EXCLUSIVE-OR element at the second slider Master cell (ASC2) from an EXCLUSIVE OR gate (EX1) and for the first shift register cell (ASC1) from two in Series connected EXCLUSIVE-OR gates (EX1, EX2), that the configuration switching means one of the first shoot input selector (MUX4) assigned to register cell (ASC1) have the output side to an input of the Se switched EXCLUSIVE OR gate (EX1, EX2) connected sen and with one input each at the circuit inputs and circuit output (SE, SA) is connected, and that the configuration switching means one of the first slides Master cell (ASC1) assigned further input selector (MUX5), which corresponds to the alternative input (AE) of the Signal path (SIP) of the first shift register cell (ASC1) located input selector (MUX1) is upstream and has an alternative input (AE) with the signal path output (SA) of the second shift register cell (ASC2) connected is.

5. Bidirectional driver stage according to one of the previous existing claims, characterized, that to connect a control output (SAT) of the circuit with a control input of the driver element (TE) a third te shift register cell (ASCT) with a sliding path (SCP) upstream input selector (MUX3) provided is.

6. Bidirectional driver stage according to one of the previous existing claims, characterized, that the second shift register cell (ASC2) one with their Logic logic element connected to sliding path output ment (AND) to form a non-linear feedback Has shift registers.

7. Use of a bidirectional driver stage according to one of the previous existing claims, as an input and / or output stage for electronic components ne, in which existing switching elements by means of program Lubricable wiring can be connected.