DE4214984A1

DE4214984A1 - Logic circuit with four outputs for asynchronous switching - has four complementary FETs serving as precharging as well as charging and evaluation transistors for edge- or state-controlled operation

Info

Publication number: DE4214984A1
Application number: DE19924214984
Authority: DE
Inventors: Hans-Joerg Prof Dr Pfleiderer
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1992-05-06
Filing date: 1992-05-06
Publication date: 1993-11-11

Abstract

The input lines (I) are connected in a split-transistor-switch logic arrangement to separate n-channel and p-channel blocks (NL,PL), whose outputs (ON1,ON2,OP1,OP2) are applied selectively in pairs to a conventional evaluation circuit (AS). The gates of their respective precharging FETs (3,2) are addressed together directly by a request input (REQ) without inversion. The two additional outputs (ON2,OP2) are taken from the junctions of the respective logic blocks and their charging transistors (4,1) whose bases are also driven jointly by the request signal. ADVANTAGE - Substantial interference immunity is maintained with min. circuit complexity suited to either edge-controlled or state-controlled asynchronous logic.

Description

Die Erfindung betrifft eine Logikschaltung nach dem Ober begriff des Patentanspruchs 1.The invention relates to a logic circuit according to the Ober Concept of claim 1.

Eine Logikschaltung der gattungsgemäßen Art ist beispiels weise in der beim Deutschen Patentamt eingereichten Patent anmeldung mit dem amtlichen Kennzeichen P 41 15 081.3 (= GR 91 P 1239 DE) wiedergegeben und stellt einen Stand der Technik im Sinne von PatG § 3 (2)/EPÜ Art. 54 (3) dar. Dabei handelt es sich um eine Logikschaltung, bei der eine Mehrzahl von Eingangsleitungen sowohl mit einem Logikblock aus n-Kanal-Feldeffekttransistoren als auch mit einem dazu inversen Logikblock aus p-Kanal-Transistoren verbunden ist (Split Transistor Switch Logic), bei dem beide Blöcke so wohl jeweils mit einem Vorladetransistor und einem Lade transistor verbunden sind und bei dem die mit dem ersten Block verbundenen Transistoren direkt und die mit dem anderen Logikblock verbundenen Transistoren indirekt über einen Inverter durch ein Anfragesignal ansteuerbar sind und bei der lediglich die Verbindungsknoten zwischen einem jeweiligen Logikblock und dem Vorladetransistor Ausgänge der Logikschaltung darstellen.A logic circuit of the generic type is an example wise in the patent filed with the German Patent Office registration with the registration number P 41 15 081.3 (= GR 91 P 1239 DE) reproduced and represents a stand technology in the sense of PatG § 3 (2) / EPC Art. 54 (3). It is a logic circuit in which one Multiple input lines with both a logic block from n-channel field effect transistors as well as with one inverse logic block of p-channel transistors is connected (Split transistor switch logic), where both blocks are so probably each with a precharge transistor and a charger transistor are connected and in which the first Block connected transistors directly and those connected to the other logic block connected transistors indirectly an inverter can be controlled by a request signal and where only the connection nodes between one respective logic block and the precharge transistor outputs represent the logic circuit.

Der Erfindung liegt die Aufgabe zugrunde eine Logikschal tung anzugeben, die im Bereich der asynchronen Schaltungen vielseitig einsetzbar ist und die, bei weitgehend gleicher Störsicherheit, nur einen minimalen Schaltungsaufwand er fordert.The invention has for its object a logic scarf device to specify that in the field of asynchronous circuits is versatile and, at largely the same Interference immunity, only minimal circuitry demands.

Diese Aufgabe wird erfindungsgemäß durch die im kennzeich nenden Teil des Patentanspruchs 1 angegebenen Merkmale ge löst.This object is achieved by the in the characterizing ning part of claim 1 specified features ge solves.

Der Patentanspruch 2 ist auf eine bevorzugte Ausgestaltung der erfindungsgemäßen Logikschaltung gerichtet.Claim 2 is of a preferred embodiment the logic circuit according to the invention directed.

Der mit der Erfindung erzielbare Vorteil liegt insbesonde re darin, daß diese Logikschaltung sowohl für zustandsge steuerte asynchrone Schaltungen (4-Phasenbetrieb) als auch für flankengesteuerte asynchrone Schaltungen (2-Phasenbe trieb) geeignet ist.The advantage that can be achieved with the invention is in particular re in that this logic circuit for both stat controlled asynchronous circuits (4-phase operation) as well for edge-controlled asynchronous circuits (2-phase drive) is suitable.

Der Patentanspruch 3 ist auf eine bevorzugte Verwendung der erfindungsgemäßen Logikschaltung gerichtet.Claim 3 is for a preferred use the logic circuit according to the invention directed.

Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigtThe invention will now be described with reference to the drawing explained. It shows

Fig. 1 eine bereits bekannte Logikschaltung mit nachge schalteter Auswerteschaltung, FIG. 1 is an already known logic circuit with secondary switched evaluation,

Fig. 2 eine erfindungsgemäße Logikschaltung mit nachge schalteter Auswerteschaltung und Fig. 2 shows a logic circuit according to the invention with downstream evaluation circuit and

Fig. 3 ein Zeitdiagramm zur Erläuterung der Funktionswei se der erfindungsgemäßen Logikschaltung. Fig. 3 is a timing diagram for explaining the function of the logic circuit according to the invention.

Asynchrone oder "self timed" Schaltungen werden als zu kunftsträchtiges Schaltungsprinzip für den sub-µm-Bereich angesehen, da bei der derzeitig üblichen globalen Taktan steuerung in zukünftigen hochkomplexen und äußerst schnel len Schaltungen Laufzeitprobleme (clocks skew) in der Takt versorgung auftreten, die ein entsprechendes System in seinen Abmessungen begrenzen und/oder zu einer reduzierten Verarbeitungsgeschwindigkeit führen. Bei asynchronen Schal tungen, die nach einem "handshake"-Verfahren miteinander kommunizieren, sind diese durch einen zentralen Takt be dingten Probleme ausgeschlossen.Asynchronous or "self timed" circuits are considered too future-oriented circuit principle for the sub-µm range viewed because of the current global tactics control in future highly complex and extremely fast len circuits runtime problems (clocks skew) in the clock supply that occur in a corresponding system limit its dimensions and / or to a reduced Lead processing speed. With asynchronous scarf operations that follow a "handshake" procedure communicate, they are by a central clock related problems excluded.

Als Basis für solche asynchronen Schaltungen werden Logik schaltungen benötigt, die auf ein Anfragesignal (request) hin möglichst schnell eine logische Verknüpfung durchfüh ren und gültige Daten am Ausgang der Logikschaltung mög lichst in regulärer und invertierter Form zur Verfügung stellen.Logic is used as the basis for such asynchronous circuits circuits required that respond to a request signal logically link as quickly as possible Valid and valid data at the output of the logic circuit possible available in regular and inverted form put.

In Fig. 1 ist eine bekannte Logikschaltung (LS1) für asyn chrone Schaltungen gezeigt, bei der ein erster Logikblock NL aus n-Kanal-Transistoren sowie ein zweiter Logikblock PL aus p-Kanal-Transistoren besteht und der zweite Logik block eine zum ersten Logikblock inverse Logik aufweist. Sowohl der erste Logikblock als auch der zweite Logikblock sind mit einer Mehrzahl von Eingängen I der Logikschaltung verbunden. Der erste Logikblock NL ist an einem Ausgang ON1 über einen p-Kanal-Vorladetransistor 3 mit der Versor gungsspannung VDD und an einem Ausgang ON2 über einen n-Ka nal-Ladetransistor 4 mit Bezugspotential VSS verbunden. Entsprechenderweise ist der zweite Logikblock PL an einem Ausgang OP1 über einen n-Kanal-Vorladetransistor 2 mit Bezugspotential VSS und an einem Ausgang OP2 über einen p-Kanal-Transistor 1 mit der Versorgungsspannung VDD ver bunden. Ein Anfrageeingang REQ der Logikschaltung ist direkt mit einem Gate des Vorladetransistors 3 und einem Gate des Ladetransistors 4 sowie indirekt über einen In verter I3 mit einem Gate des Vorladetransistors 2 und dem Gate des Ladetransistors 1 verbunden. Der Ausgang ON1 und der Ausgang OP1 bilden die Ausgänge der Logikschaltung LS1 und sind mit einer nachgeschalteten Auswerteschaltung AS verbunden. In der Auswerteschaltung AS befindet sich ein weiterer n-Kanal-Vorladetransistor 5, der über einen Inver ter I2 ansteuerbar ist, ein weiterer p-Kanal-Vorladetran sistor 6, der über einen Inverter I1 ansteuerbar ist, und ein Aquivalenzgatter E, dessen Eingänge direkt mit den Ausgängen OP1 und ON1 der Logikschaltung LS1 verbunden sind. Der weitere Vorladetransistor 5 liegt parallel zum Vorladetransistor 2 und der weitere Vorladetransistor 6 liegt parallel zum Vorladetransistor 3. Der Eingang des Inverters I1 ist mit dem Ausgang OP1 und der Eingang des Inverters I2 ist mit dem Ausgang ON1 verbunden, wodurch eine gegenseitig Verkoppelung der Ausgänge OP1 und ON1 bewirkt wird. Der Ausgang OP1 der Logikschaltung wird zu einem negierten Ausgang OUTN der Auswerteschaltung AS durch geschleift und der Ausgang ON1 der Logikschaltung wird zu einem regulären Ausgang OUT der Auswerteschaltung durchge schleift. Der Ausgang der Aquivalenzschaltung E bildet einen Fertigmeldungsausgang CMPL der Auswerteschaltung AS.In Fig. 1, a known logic circuit (LS1) for asynchronous circuits is shown, in which a first logic block NL consists of n-channel transistors and a second logic block PL consists of p-channel transistors and the second logic block one to the first logic block has inverse logic. Both the first logic block and the second logic block are connected to a plurality of inputs I of the logic circuit. The first logic block NL is connected at an output ON1 via a p-channel precharge transistor 3 to the supply voltage VDD and at an output ON2 via an n-channel charging transistor 4 at reference potential VSS. Correspondingly, the second logic block PL is connected to the supply voltage VDD at an output OP1 via an n-channel precharge transistor 2 with reference potential VSS and at an output OP2 via a p-channel transistor 1 . A request input REQ of the logic circuit is connected directly to a gate of the precharging transistor 3 and a gate of the charging transistor 4 and indirectly via an inverter I3 to a gate of the precharging transistor 2 and the gate of the charging transistor 1 . The output ON1 and the output OP1 form the outputs of the logic circuit LS1 and are connected to a downstream evaluation circuit AS. In the evaluation circuit AS there is another n-channel precharge transistor 5 , which can be controlled via an inverter I2, another p-channel precharge transistor 6 , which can be controlled via an inverter I1, and an equivalence gate E, the inputs of which are direct are connected to the outputs OP1 and ON1 of the logic circuit LS1. The further precharge transistor 5 lies parallel to the precharge transistor 2 and the further precharge transistor 6 lies parallel to the precharge transistor 3 . The input of the inverter I1 is connected to the output OP1 and the input of the inverter I2 is connected to the output ON1, whereby the outputs OP1 and ON1 are mutually coupled. The output OP1 of the logic circuit is looped through to a negated output OUTN of the evaluation circuit AS and the output ON1 of the logic circuit is looped through to a regular output OUT of the evaluation circuit. The output of the equivalence circuit E forms a ready message output CMPL of the evaluation circuit AS.

In Fig. 2 ist eine erfindungsgemäße Logikschaltung LS2 mit vier Ausgängen ON1, ON2, OP1 und OP2 dargestellt, wo bei eine nachgeschaltete Auswerteschaltung AS, die bei spielsweise genauso aufgebaut ist als in Fig. 1, mit den Ausgängen ON1 und OP2 oder alternativ, wie gestrichelt angedeutet, mit den Ausgängen ON2 und OP1 verbunden ist. Die erfindungsgemäße Logikschaltung LS2 ist ähnlich wie die in Fig. 1 gezeigte bekannte Logikschaltung LS1 aufge baut, wobei einander entsprechende Schaltungselemente in beiden Figuren gleich bezeichnet sind. Ein wesentlicher Unterschied der erfindungsgemäßen Logischaltung LS2 zur bekannten Logikschaltung LS1 besteht darin, daß die Tran sistoren 1 und 2 nicht über den Inverter I3 sondern direkt durch das Signal am Anfrageeingang REQ ansteuerbar sind. Ein weiterer wesentlicher Unterschied zwischen beiden Lo gikschaltungen besteht darin, daß bei der erfindungsge mäßen Logikschaltung LS2 nicht nur die Ausgänge OP1 und ON1, sondern auch die Verbindungsknoten zwischen dem Tran sistor 1 und dem Logikblock PL als Ausgang OP2 und der Knotenpunkt zwischen dem Transistor 4 und dem Logikblock NL in Form eines Ausgangs ON2 herausgeführt sind. Da bei vier Ausgangsleitungen die Transistoren 1 bis 4 jeweils sowohl als Vorladetransistoren als auch als Lade- bzw. Bewertungstransistoren dienen, sind sie im Zusammenhang mit der erfindungsgemäßen Logikschaltung LS2 verallgemei nernd lediglich als Transistoren 1 bis 4 bezeichnet. Auf grund der vier Ausgänge der erfindungsgemäßen Logikschal tung LS2 eignet sich diese Logikschaltung sowohl für zu standsgesteuerte asynchrone Schaltungen als auch fur flan kengesteuerte asynchrone Schaltungen. Eine erfindungsge mäße Verwendung der Logikschaltung LS2 für eine flankenge steuerte asynchrone Schaltung (Zweiphasenbetrieb) wird mit Hilfe der Zeitdiagramme von Fig. 3 nachfolgend erläutert.In Fig. 2, a logic circuit LS2 according to the invention with four outputs ON1, ON2, OP1 and OP2 is shown, where with a downstream evaluation circuit AS, which is constructed in exactly the same way as in Fig. 1, with the outputs ON1 and OP2 or alternatively, as indicated by dashed lines, is connected to the outputs ON2 and OP1. The logic circuit LS2 according to the invention is constructed similarly to the known logic circuit LS1 shown in FIG. 1, circuit elements corresponding to one another being identified identically in both figures. An essential difference between the logic circuit LS2 according to the invention and the known logic circuit LS1 is that the transistors 1 and 2 cannot be controlled via the inverter I3 but directly by the signal at the request input REQ. Another significant difference between the two logic circuits is that, in the case of the logic circuit LS2 according to the invention, not only the outputs OP1 and ON1, but also the connection node between the transistor 1 and the logic block PL as the output OP2 and the node between the transistor 4 and the logic block NL are brought out in the form of an output ON2. Since with four output lines the transistors 1 to 4 each serve both as precharge transistors and as charging or evaluation transistors, they are generally referred to in connection with the logic circuit LS2 according to the invention only as transistors 1 to 4 . Because of the four outputs of the logic circuit LS2 according to the invention, this logic circuit is suitable both for state-controlled asynchronous circuits and for edge-controlled asynchronous circuits. An inventive use of the logic circuit LS2 for an edge-controlled asynchronous circuit (two-phase operation) is explained below with the aid of the time diagrams in FIG. 3.

In Fig. 3 sind hierzu in unmittelbar aufeinanderfolgenden Zeitbereichen T0 . . . T2 die Eingangssignale I, das Signal des Anfrageeingangs REQ, die Signale der Ausgänge OP2= OUTN, OP1, ON1=OUT und ON2 sowie das Signal des Fertig meldungausgangs CMPL der Auswerteschaltung AS dargestellt. Ein jeweiliger Zeitbereich beginnt dabei mit dem Vorliegen gültiger Eingangsdaten an den Eingängen I und endet mit dem Vorliegen neuer gültiger Eingangsdaten. Innerhalb des Zeitintervalls T0 befindet sich der Anfrageeingang REQ beispielsweise, wie hier gezeigt, auf Bezugspotential VSS, wodurch die Transistoren 1 und 3 leiten und die Ausgänge OP2 und ON1 auf die Versorgungsspannung VDD vorgeladen werden. Ist beispielsweise der Logikblock PL leitend, so weist der Ausgang OP1 die Versorgungsspannung VDD auf, ist er jedoch gesperrt, so liegt am Ausgang OP1 Bezugspoten tial an. Da der Logikblock NL eine zum Logikblock PL inver se Logik besitzt, sperrt der Logikblock NL sobald der Lo gikblock PL leitet und es liegt Bezugspotential am Ausgang ON2 an, wenn sich der Ausgang OP1 auf VDD befindet, und es liegt am Ausgang ON2, gestrichelt angedeutet, eine Span nung VDD - VT an, wenn sich der Ausgang OP1, gestrichelt angedeutet, auf Bezugspotential bzw. auf 0 Volt befindet. Die Spannung VDD - VT ist die Versorgungsspannung vermin dert um die Einsatzspannung, die aufgrund der Reihenschal tung des p-Kanal-Transistors 3 mit den n-Kanal-Transisto ren des Logikblocks NL auftritt. Die etwas niedrigere Spannung VDD - VT kann jedoch durch eine entsprechende Auswerteschaltung AS berücksichtigt werden. Tritt nun innerhalb des Zeitinveralls T1 beim Signal des Anfrageein gangs REQ eine ansteigende Flanke F1 auf, so stellen sich gültige Ausgangsdaten bezüglich der Flanke F1 verzögert an den Ausgängen OP2 und ON1 ein. Wird hierbei der Logikblock PL leitend, so findet am Ausgang OP2 ein Übergang von der Versorgungsspannung VDD auf die Einsatzspannung VT statt und beim Ausgang ON1, der ja aufgrund der inversen Logik sperrt, bleibt die Versorgungsspannung VDD in diesem Fall erhalten. Im gestrichelt angedeuteten anderen Fall, bei dem der Logikblock PL sperrend bleibt und der Logikblock NL leitend wird, bleibt am Ausgang OP2 die Versorgungsspan nung VDD erhalten und der Ausgang ON1 erhält Bezugspoten tial. Aus den Signalen von OP2 und ON1 kann beispielsweise mit der Auswerteschaltung AS eine Fertigmeldung gewonnen werden, deren gegenüber den Signalen von OP1 und ON1 ver zögerter Signalwechsel gültige Ausgangsdaten in nichtin vertierter Form E1 am Ausgang OP2 und in invertierter Form E1N am Ausgang ON1 als Ergebnis einer durch die Flanke F1 ausgelösten Berechnung anzeigt. Diese gültigen Daten blei ben mindestens bis zu einer fallenden Flanke F2 des Si gnals am Anfrageeingang REQ bestehen.For this purpose, FIG. 3 shows T0 in immediately successive time ranges. . . T2 shows the input signals I, the signal of the request input REQ, the signals of the outputs OP2 = OUTN, OP1, ON1 = OUT and ON2 and the signal of the ready message output CMPL of the evaluation circuit AS. A respective time range begins with the presence of valid input data at inputs I and ends with the presence of new valid input data. Within the time interval T0, the query input REQ is, for example, as shown here, at reference potential VSS, as a result of which the transistors 1 and 3 conduct and the outputs OP2 and ON1 are precharged to the supply voltage VDD. For example, if the logic block PL is conductive, the output OP1 has the supply voltage VDD, but if it is blocked, reference potential is present at the output OP1. Since the logic block NL has a logic inverse to the logic block PL, the logic block NL blocks as soon as the logic block PL conducts and there is reference potential at the output ON2 when the output OP1 is at VDD, and it is at the output ON2, indicated by dashed lines , a voltage VDD - VT when the output OP1, indicated by dashed lines, is at reference potential or at 0 volt. The voltage VDD - VT is the supply voltage reduced by the threshold voltage, which occurs due to the series connection of the p-channel transistor 3 with the n-channel transistors of the logic block NL. The somewhat lower voltage VDD - VT can, however, be taken into account by a corresponding evaluation circuit AS. If a rising edge F1 now occurs within the time interval T1 with the signal of the request input REQ, then valid output data with regard to the edge F1 appear at the outputs OP2 and ON1 with a delay. If the logic block PL becomes conductive, a transition from the supply voltage VDD to the threshold voltage VT takes place at the output OP2 and the supply voltage VDD is retained in this case at the output ON1, which blocks because of the inverse logic. In the other case indicated by dashed lines, in which the logic block PL remains blocking and the logic block NL becomes conductive, the supply voltage VDD is retained at the output OP2 and the output ON1 receives reference potential. From the signals from OP2 and ON1, for example, a ready message can be obtained with the evaluation circuit AS, the delayed signal change of which compared to the signals from OP1 and ON1, the output data valid in non-inverted form E1 at the output OP2 and in inverted form E1N at the output ON1 as a result indicates calculation triggered by edge F1. These valid data remain at least up to a falling edge F2 of the signal at the request input REQ.

Tritt dann innerhalb des Zeitintervalls T2 eine abfallende Flanke F2 beim Signal des Anfrageeingangs REQ auf, so stel len sich gültige Ausgangsdaten bezüglich der Flanke F2 ver zögert an den Ausgängen OP1 und ON2 ein. Wird hierbei der Logikblock PL leitend, so findet am Ausgang OP1 ein Über gang vom Bezugspotential auf VDD statt und beim Ausgang ON2, der aufgrund der inversen Logik sperrt, bleibt das Bezugspotential erhalten. Im gestrichelt angedeuteten anderen Fall, bei dem der Logikblock PL sperrend bleibt und der Logikblock NL leitend wird, bleibt am Ausgang OP1 Bezugspotential erhalten und der Ausgang ON2 erhält die um die Einsatzspannung verminderte Versorgungsspannung VDD-VT. Alternativ läßt sich auch aus den Signalen OP1 und ON2 mit Hilfe der Auswerteschaltung AS eine Fertigmeldung CMPL bil den. Ein weiterer Signalwechsel des Fertigmeldungssignals CMPL bedeutet nun, daß gültige Ausgangsdaten in nichtinver tierter Form E2 am Ausgang OP1 und invertierter Form E2N am Ausgang ON2 als Ergebnis einer durch die Flanke F2 aus gelösten Berechnung vorliegen. Diese gültigen Daten blei ben mindestens bis zu einer weiteren ansteigenden Flanke des Signals des Anfrageeingangs REQ bestehen.Then a falling occurs within the time interval T2 Flank F2 on the signal of the request input REQ, so stel valid output data are compared with respect to edge F2 delays at the outputs OP1 and ON2. If the Logic block PL conductive, so there is an over at output OP1 transition from the reference potential to VDD instead and at the output ON2, which blocks due to the inverse logic, remains so Preserved reference potential. In the dashed lines another case in which the logic block PL remains blocking and the logic block NL becomes conductive remains at the output OP1 Maintain reference potential and the output ON2 receives the um the threshold voltage reduced supply voltage VDD-VT. Alternatively, signals OP1 and ON2 can also be used With the help of the evaluation circuit AS a ready message CMPL bil the. Another signal change of the ready signal CMPL now means that valid output data is not inver form E2 at the output OP1 and inverted form E2N at the output ON2 as a result of the edge F2 solved calculation. This valid data remains ben at least up to a further rising edge of the signal of the request input REQ exist.

Claims

1. logic circuit (LS1, LS2), in which a plurality of input lines (I) both with a first logic block (NL), which consists only of field effect transistors of a first line type (n), and with a second logic block (PL) , which consists only of field effect transistors of a two-th line type (p), the second th logic block (PL) having an inverse logic to the first logic block (NL) (Split Transistor Switch Logic), in which a first output (ON1) of the first logic block (NL) is connected to a first connection of a first field effect transistor ( 3 ) of the second conductivity type and a second output (ON2) of the first logic block (NL) is connected to a first connection of a first field effect transistor ( 4 ) of the first conductivity type, in which a first output (OP1) of the second logic block (PL) with a first connection of a second field effect transistor ( 2 ) of the first conduction type and a second output (OP2) of the second logic block (PL) with a first en connection of a second field-effect transistor ( 1 ) of the second conductivity type is connected, in which a second connection of the first field-effect transistor ( 3 ) of the second conductivity type and a second connection of the second field-effect transistor ( 1 ) of the second conductivity type to a supply voltage (VDD) and a second terminal of the second field-effect transistor ( 2 ) of the first line type and a second terminal of the first field-effect transistor ( 4 ) of the first line type is connected to reference potential (VSS), in which the first output (ON1) of the first logic block (NL) and the first output (OP1) of the second logic block (PL) represent outputs of the logic circuit (LS1, LS2) and in which the gate of the first field effect transistor ( 3 ) of the second conduction type and the gate of the first field effect transistor ( 4 ) of the first conduction type directly with a Request input (REQ) are connected, characterized in that the second outputs (ON2, OP2) of both lo gikblocks (NL, PL) represent outputs of the logic circuit (LS2), the second output (ON2) of the first logic block (NL) being the inverse signal (B2N) of the first output (OP1) of the second logic block (PL) and the second output ( OP2) of the second logic block (PL) carries the inverse signal (B1N) of the first output (ON1) of the first logic block (NL), and that the gate of the second field-effect transistor ( 2 ) of the first line type and the gate of the second field-effect transistor ( 1 ) of the second line type are directly connected to the request input (REQ).

2. Logic circuit according to claim 1, characterized ge indicates that the first logic block (NL) from n-channel field effect transistors and the second logic block (PL) made up of p-channel field effect transistors is.

3. Logic circuit according to claim 1, characterized ge indicates that the first logic block (NL) from p-channel field effect transistors and the second logic block (PL) made up of n-channel field effect transistors is.

4. Logic circuit according to one of claims 1 to 3, characterized by their use for asynchronous circuits in 2-phase operation, whereby either that from a signal of the first output (ON1) of the first Logic blocks (NL) and a signal of the second output (OP2) of the second logic block (PL) or a signal from the second output (ON2) of the first logic block (NL) and a signal of the first output (OP1) of the second logic blocks (PL) in a downstream evaluation stage (AS) a ready message at a ready message output (CMPL) can be formed, with valid data (E1) at the first output (ON1) of the first logic block and at the second output (OP2) of the second logic block (PL) the associated inverted Data (E1N) can be extracted as soon as one by one rising edge (F1) of the signal at the request input (REQ) effected calculation is finished and a signal edge at the completion notification occurs at the completion notification receipt (CMPL), and with further valid data (E2) already on the first off gang (OP1) of the second logic block and inverse data (E2N) at the second output (ON2) of the first logic block are tangible as soon as a falling flank (F2) effected further calculation is finished and another Signal edge of the ready message at the ready message output (CMPL) occurs.