DE4209263A1

DE4209263A1 - Process for reducing data content of digital video signals - has edge detector comparing input with threshold to control transmission via multiplexer coupled to input buffer

Info

Publication number: DE4209263A1
Application number: DE19924209263
Authority: DE
Inventors: Peter Dr Ing Brueckner; Olaf Dipl Ing Kuehn
Original assignee: Individual
Current assignee: Individual
Priority date: 1992-03-21
Filing date: 1992-03-21
Publication date: 1993-09-23

Abstract

The video input port receives data with the aid of a strobe signal and it is entered into a FIFO type memory (SP). A delay (VL) and flip top (FF) generates a reset (R) for reading the output of the memory. The data is fed to a multiplexer (MX) coupled to an output port. The address to the multiplexer is generated as low (B) and high (C) bit values produced by a counter (AZ). Edge detector logic (KD) is used to compare the video input signal level with a threshold value to provide an input to a buffer (EP) with coupled control logic (52). This controls the output enable of the multiplexer and reduces the data amount. USE/ADVANTAGE - Reduces data content. For use with CCD cameras.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Daten reduktion digitaler Videosignale, wobei der Grauwertverlauf entlang einer Bildzeile ausgewertet wird.The invention relates to a circuit arrangement for data reduction of digital video signals, with the gray value curve is evaluated along an image line.

Aus der Literatur sind bereits Verfahren bekannt, die eine Datenreduktion digitaler Videosignale dadurch realisieren, daß nach Transformation in den Frequenzbereich Spektralan teile, die nur einen geringen Beitrag zur Beschreibung des Originalsignals leisten ausgefiltert werden. Der Nachteil dieser Verfahren besteht neben dem notwendigen Einsatz von teuren Spezialprozessoren darin, daß eine Verfälschung des Grauwertverlaufs auftritt und dieser für die Gewinnung einer Längenmeßinformation mit Subpixelauflösung unbrauchbar ist. Das in der Offenlegungsschrift DE 35 42 484 beschriebene Verfahren ermöglicht bei geringem Schaltungsaufwand eine Datenreduktion, indem nach Erkennung einer Kante durch Aus wertung der Umgebung der Bildpunkte, eine Kodierung die Lage der Kante charakterisiert. Nachteilig ist jedoch bei diesem Verfahren, daß eine Lagebestimmung der Kante mit einer Auf lösung im Subpixelbereich durch Verarbeitung der Daten nach der Kodierung nicht mehr möglich ist.Processes are already known from the literature, the one Realize data reduction of digital video signals that after transformation into the spectral spectrum parts that make only a small contribution to the description of the Original signals are filtered out. The disadvantage this procedure exists in addition to the necessary use of expensive special processors in that a falsification of the Gray value curve occurs and this for the extraction of a Length measurement information with sub-pixel resolution is unusable. That described in the published patent application DE 35 42 484 The method enables a low circuit complexity Data reduction by after detection of an edge by off evaluation of the surroundings of the pixels, a coding of the location characterized the edge. However, this is disadvantageous Procedure that a position determination of the edge with an on solution in the sub-pixel area by processing the data coding is no longer possible.

Das bekannte Verfahren des Lauflängenkodierers sieht eine Kodierung derart vor, daß beginnend mit dem ersten Grauwert im Zeilenvideosignal stets ein Grauwert und danach die An zahl der mit diesem Grauwert belegten zusammenhängenden Pixel ausgegeben wird. Bei flachen Grauwertverläufen, sowie großen Bereichen mit konstanten Grauwerten z. B. Abschat tungen tritt eine Datenreduktion ein. Der Nachteil bei diesem Verfahren besteht darin, daß sich bei verrauschtem Videosignal die Anzahl der zu übertragenden Daten sogar verdoppeln kann, da für nahezu jede Pixelposition ein Grau wert und die zugehörige Anzahl ausgegeben wird. Außerdem ist die Realisierung dieses Verfahrens aufwendig und für Echt zeitanwendungen problematisch. Auch die Rückgewinnung des Grauwertverlaufs mit einem nachfolgenden Auswerterechner erfordert hohen schaltungstechnischen Aufwand, um Echtzeit fähigkeit zu gewährleisten.The known method of the run length encoder sees one Coding in such a way that starting with the first gray value Always a gray value in the line video signal and then the on number of related with this gray value Pixel is output. With flat gray value gradients, as well large areas with constant gray values z. B. Discount data is reduced. The disadvantage with This procedure consists in the fact that noisy Video signal the number of data to be transmitted even can double because there is a gray for almost every pixel position value and the associated number is output. Besides, is the implementation of this process is complex and true time applications problematic. The recovery of the Gray value curve with a subsequent evaluation computer requires high circuit complexity in order to be real time ability to ensure.

Die Aufgabe der Erfindung besteht darin, eine Datenreduk tion derart durchzuführen, daß Kanten charakterisierende Grauwertverläufe zusammenhängend übertragen werden, und dem Bildverarbeitungssystem ohne aufwendige Hardware-Lösungen zugeordnete Positionsadressen übergeben werden, sowie eine Rauschunterdrückung möglich ist.The object of the invention is to reduce data tion such that edges characterize Gray value gradients are transmitted continuously, and the Image processing system without complex hardware solutions assigned position addresses are passed, as well as a Noise reduction is possible.

Diese Aufgabe wird durch eine Schaltungsanordnung gemäß kennzeichnendem Teil von Anspruch 1 realisiert. Erfindungs gemäß erfolgt die Lösung der oben genannten Aufgabe dadurch, daß von einer Kantendetektionslogik das digitale Videosignal ständig überwacht und über einen Speicher nach dem FIFO- Prinzip um N+2 Takte verzögert wird. Bei Erkennung einer Kante wird ein Multiplexer so gesteuert, daß während der nächsten beiden Takte am Schaltungsausgang der höher wertige und niederwertige Teil der Positionsadresse und da nach eine Folge von 2*N Grauwerten des verzögerten Videosi gnals ausgegeben werden. Der Vorteil der definierten Verzö gerung besteht darin, daß auch die zur Charakterisierung des Kantenverlaufs notwendigen Grauwerte vor Erkennen der Kante übertragen werden. Dabei ist N so zu wählen, daß der Kan tenverlauf durch eine Anzahl von 2*N Grauwerten hinreichend beschrieben wird.This object is achieved by a circuit arrangement characterizing part of claim 1 realized. Invention according to the solution of the above object is achieved by that the digital video signal from an edge detection logic constantly monitored and via a memory after the FIFO Principle is delayed by N + 2 clocks. When a Edge, a multiplexer is controlled so that during the next two clocks at the circuit output the higher high-quality and low-value part of the position address and there after a sequence of 2 * N gray values of the delayed video i gnals are issued. The advantage of the defined delays is that the characterization of the Necessary gray values before edge detection be transmitted. Select N so that the channel sufficient through a number of 2 * N gray values is described.

Eine spezielle Ausbildung der Kantendetektionslogik er folgt mit einer Anordnung gemäß Anspruch 2 dadurch, daß die Videodaten über einen digitalen Komparator-Schaltkreis mit einem über den Schwellwerteingang vorgegebenen Wert vergli chen werden.He has a special training in edge detection logic follows with an arrangement according to claim 2 in that the Video data over a digital comparator circuit with compare a value specified via the threshold value input will be.

Vorteilhaft ist, daß durch die einstellbare Erkennungs schwelle des Kantendetektors neben dem Rauschen auch Bild bereiche, die durch eine bestimmte Grauwertaussteuerung charakterisiert werden, gezielt unterdrückt werden können.It is advantageous that the adjustable detection edge of the edge detector in addition to the noise and also the image areas by a specific gray level control can be characterized, specifically suppressed.

Eine weitere spezielle Ausbildung der Kantendetektionslo gik ist im Kennzeichen von Anspruch 3 beschrieben. Dabei wird über einen 8-zu-1-Multiplexer in Abhängigkeit von einer 3-Bit-Adresse am Schwellwerteingang eine Bitleitung des di gitalen Videoeigangs ausgewählt und zum Ausgang der Kanten detektionslogik geschaltet. Ein Pegelwechsel dieser Bitlei tung wird als Detektionskriterium verwendet. Der Vorteil dieser Anordnung besteht darin, daß die Kante bei beliebiger Lage im Wertebereich des Videosignals aufgrund der Diffe renzauswertung von Grauwerten benachbarter Pixel erkannt werden kann. Auch hier ist über die Auswahl der auszuwer tenden Bitlinie des Videosignals die Ansprechschwelle ein stellbar und eine Rauschunterdrückung möglich.Another special training of the edge detection loop gik is described in the characterizing part of claim 3. Here is via an 8-to-1 multiplexer depending on one 3-bit address at the threshold input one bit line of the di gital video input selected and to the output of the edges detection logic switched. A change in the level of this bitlei device is used as a detection criterion. The advantage this arrangement is that the edge at any Position in the value range of the video signal due to the differences Limit evaluation of gray values of neighboring pixels detected can be. Here too, the choice of the bit line of the video signal sets the response threshold adjustable and noise reduction possible.

Bei wiederholter Kantenerkennung noch innerhalb der Über tragungsphase des Grauwertverlaufs der zuletzt erkannten Kante, wird aufgrund der Zwischenspeicherung dieses Ereig nisses im Ereignispuffer, gemäß Anspruch 4, sofort der nächste Grauwertverlauf an die Übertragung angeschlossen. Der Vorteil besteht darin, daß auch bei einer großen Anzahl von Kantenübergängen, wie z. B. beim Lesen von Klarschrift zeichen, die Anzahl der zu übertragenden Daten maximal den Wert (Pixelanzahl+N+2) annehmen kann.With repeated edge detection still within the over wearing phase of the gray value curve of the last recognized Edge, is due to the caching of this event nisses in the event buffer, according to claim 4, immediately next gray value curve connected to the transmission. The advantage is that even with a large number of edge transitions, such as B. when reading plain text characters, the maximum number of data to be transferred Value (number of pixels + N + 2).

Im folgenden sei die Erfindung in einem Ausführungsbei spiel mit Hilfe eines Blockschaltbildes gemäß Fig. 1 näher erläutert. Die am Videoeingangsport eintreffenden Daten werden fortlaufend mit Hilfe des Strobe-Signals STB in den nach dem FIFO-Prinzip arbeitenden Speicher SP eingelesen. Nach der Verzögerung des Synchronisations-Signals SYNC durch die Verzögerungsschaltung VL um N+2 Taktperioden des Stro be-Signals wird über ein Flip-Flop FF eine Torschaltung TO geöffnet, die das Strobe-Signal zum Auslese-Steuereingang R des FIFO-Speichers freigibt. Am Datenausgang des FIFO-Spei chers steht somit eine zu den Videoeingangsdaten synchrone digitale Datenfolge zur Verfügung, die um N+2 Taktperioden verzögert ist. Diese Daten sind mit dem Eingangsport A eines Multiplexers MX verbunden. Die Eingangsports B und C des Multiplexers werden mit dem niederwertigen und höherwertigen Teil der Positionsadresse versorgt, die von dem Adreßzähler AZ geliefert werden. Dem Durchschalten von Eingangsport A an den Multiplexerausgang Y ist dabei der Adreßwert 3 am Ein gang E des Multiplexers zugeordnet. Die Eingangsports B und C werden über die Adreßwerte 2 und 1 ausgewählt. Bei Adreß wert 0 wird der Multiplexerausgang Y von den Eingangsports A, B, C getrennt. In the following, the invention is explained in more detail in an exemplary embodiment using a block diagram according to FIG. 1. The data arriving at the video input port are continuously read into the memory SP working according to the FIFO principle with the aid of the strobe signal STB. After the delay of the synchronization signal SYNC by the delay circuit VL by N + 2 clock periods of the strobe signal, a gate circuit TO is opened via a flip-flop FF, which releases the strobe signal to the readout control input R of the FIFO memory. A digital data sequence which is synchronous with the video input data and is therefore delayed by N + 2 clock periods is available at the data output of the FIFO memory. This data is connected to the input port A of a multiplexer MX. The input ports B and C of the multiplexer are supplied with the low-order and higher-order part of the position address, which are supplied by the address counter AZ. The switching of input port A to the multiplexer output Y is assigned the address value 3 at the input E of the multiplexer. The input ports B and C are selected via the address values 2 and 1 . At address value 0 , the multiplexer output Y is separated from the input ports A, B, C.

Das zu den einzelnen Baugruppen geführte Strobe-Signal STB dient jeweils als Arbeitstakt. Mit dem Start der Bildzeile, gekennzeichnet durch das Signal SYNC, wird der FIFO-Speicher SP, das Flip-Flop FF und der Positionszähler AZ zurückge setzt.The strobe signal STB led to the individual modules serves as a work cycle. With the start of the image line, characterized by the signal SYNC, the FIFO memory SP, the flip-flop FF and the position counter AZ returned puts.

Bei Ausführung der Kantendetektionslogik KD als Kompara tor-Schaltkreis wird das Videosignal ständig mit dem am Schwellwerteingang anliegenden Datenbyte verglichen. Der bei Übereinstimmung am Ausgang Y des Komparators auftretende Impuls wird im Ereignispuffer EP zwischengespeichert und nach Anforderung über den Steuereingang S am Ausgang A be reitgestellt. Der Ereignisimpuls startet eine vom Strobe signal STB getaktete Steuerlogik SL über deren Eingang E. Die Steuerlogik gibt nacheinander die Adreßwerte 1, 2, 3 zur Steuerung des Multiplexers MX aus. Der Adreßwert 3 wird für die Dauer von 2*N Taktperioden beibehalten, und stellt damit die Grauwertfolge über den Multiplexerkanal A am Ausgang der Schaltung zur Verfügung. Danach wird auf den Adreßwert 0 zurückgeschaltet und die Datenausgabe beendet. Mit dem Zu rückschalten auf den Adreßwert 0 wird über den Ausgang A der Steuerlogik der Ereignispuffer zur Ausgabe von weiteren Ereignisimpulsen freigegeben.When the edge detection logic KD is implemented as a comparator circuit, the video signal is constantly compared with the data byte present at the threshold value input. The pulse that occurs at the output Y of the comparator is buffered in the event buffer EP and is made available on request via the control input S at the output A. The event pulse starts a control logic SL clocked by the strobe signal STB via its input E. The control logic outputs the address values 1 , 2 , 3 one after the other for controlling the multiplexer MX. The address value 3 is retained for the duration of 2 * N clock periods, and thus makes the gray value sequence available via the multiplexer channel A at the output of the circuit. Then it switches back to address value 0 and data output ends. When switching back to address value 0 , the event buffer for the output of further event pulses is released via output A of the control logic.

Claims

1. Circuit arrangement for data reduction of digital video signals, the gray value curve being evaluated along an image line, characterized in that the digital data from the video input port are present at the data inputs of a FI-FO memory (SP), which have a suitable number of memory cells with the width of the Video data contains that the strobe signal coming from the video input port (STB) is passed as a data transfer signal to the write input (W) of the FIFO memory, that the synchronization pulse coming from the video input port (SYNC) comes as a reset signal to the input (RS) of the FIFO memory is guided, at the data input (E) of a delay circuit (VL) and at the reset input (R) of a flip-flop (FF) that the delay circuit (VL) via the strobe signal (STB) ge clocked and the input pulse N + 2 clock periods delayed at the output appears that the output of the delay circuit with the input (S) of a flip-flop (FF) is connected that its output (Q) feeds the control input of a gate circuit, that the strobe signal (STB) is present at the data input of the gate circuit (TO), that the output of the gate circuit (TO) is a read signal to the input (R ) of the FIFO memory is such that the output data of the FIFO memory are led to the data inputs of the port (A) of a multiplexer (MX),
that an address counter (AZ), which has a count corresponding to the number of pixels per line, is reset to determine the pixel position via the synchronization pulse (SYNC) at the input (R) and by the strobe signal (STB) at the input (C) is clocked that the least significant byte of the pixel address at the output of the counter is present at the input port (B) of the multiplexer (MX), that the most significant byte of the pixel address at the output of the counter is present at the input port (C) of the multiplexer (MX)
that the digital data from the video input port to the port (A) of an edge detection logic (KD) are routed, that via the threshold input port to the port (B) of the edge detection logic (KD) any data word corresponding to the video data width can be created that the Control logic (SL) is clocked by the strobe signal (STB) via the input (S) and provides a 2-bit selection address at the outputs (A0) and (A1), which occurs after an impulse occurs at the input (E ) assumes the values 1, 2, 3 in succession, and maintains the value 3 for a suitable number of clock periods before switching back to the value 0 and that the address outputs (A0) and (A1) of the control logic (SL) with the selection inputs ( E0) and (E1) of the multiplexer (MX) are connected.

2. Circuit arrangement according to claim 1, characterized characterizes that the edge detection logic by a digita len comparator with the input ports (A) and (B) and the Output signal (Y) is realized.

3. Circuit arrangement according to claim 1, characterized indicates that the edge detection logic consists of an 8-to-1 Multiplexer (M) is such that the eight inputs of the Multiplexers are used as input port (A) that three Bit lines of the input port (B) of the edge detection logic are connected to the selection inputs of the multiplexer (M) and the output (Y) of the multiplexer (M) as the output (Y) of the Edge detection logic is used.

4. Circuit arrangement according to one of claims 1-3, characterized in that an event buffer (EP) is arranged between the edge detection logic and the control logic such that the output (Y) of the edge detection logic feeds the input (E) of the event buffer (EP) , this temporarily stores the number of detected edge transitions and, upon request by a control signal at the input (S), outputs pulses to the input (E) of the subsequent control logic (SL) that the control logic (SL) has another output (Y) at the time of the Switching back the output address to the value ( 0 ) emits a control signal and the output (Y) of the control logic (SL) is connected to the input (S) of the event buffer (EP).