DE4143521C2

DE4143521C2 - Semiconductor storage (memory) device

Info

Publication number: DE4143521C2
Application number: DE4143521A
Authority: DE
Inventors: Kenichi Yasuda; Makoto Suwa; Shigeru Mori
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-06-28
Filing date: 1991-06-27
Publication date: 1995-04-06
Anticipated expiration: 2011-06-28

Abstract

Published without abstract.

Description

Die vorliegende Erfindung bezieht sich auf eine Halblei terspeichervorrichtung mit den Merkmalen a), b), c), f) und g) des Anspruchs 1. Eine solche Vorrichtung ist aus "IEEE Journal of Solid-State Circuits, Vol. 24", Nr. 5, Oktober 1989, Seiten 1170-1174) oder aus der EP 0 298 421 A2 bekannt.The present invention relates to a half lead Memory device with the features a), b), c), f) and g) of claim 1. Such a device is from "IEEE Journal of Solid-State Circuits, Vol. 24", No. 5, October 1989, pages 1170-1174) or from the EP 0 298 421 A2 known.

Ein Beispiel einer herkömmlichen Halbleiterspeichervorrich tung wird nachfolgend unter Bezug auf Fig. 1 beschrieben. Fig. 1 zeigt die Struktur eines DRAM (Dynamischer Schreib/Lesespeicher) mit einem CMOS (komplementärer Metall oxidhalbleiter), der einen n-Kanal-MOS-Feldeffekttransistor und einen p-Kanal-MOS-Feldeffekttransistor einsetzt. Der DRAM umfaßt eine n-Wanne 2 und eine p-Wanne 3, die in einem p-Typ- Halbleitersubstrat 1 gebildet sind. Die n-Wanne 2 ist mit einer Versorgungsspannung V_CC verbunden, die an einen einge betteten n-Typ-Störstellenbereich 4 angelegt wird, und die p- Wanne 3 ist mit einer Substratspannung V_BB verbunden, die an einen in der p-Wanne eingebetteten p-Typ-Störstellenbereich 5 angelegt wird. Ein p-Kanal-MOS-Feldeffekttransistor (nachfolgend als "p-MOSFET" bezeichnet) 6 wird auf der Ober fläche der n-Wanne 2 gebildet, und zwei n-Kanal-MOS-Feldef fekttransistoren (nachfolgend als "n-MOSFET" bezeichnet) 7a, 7b werden auf der Oberfläche der p-Wanne 3 gebildet.An example of a conventional semiconductor memory device is described below with reference to FIG. 1. Fig. 1 shows the structure of a DRAM (dynamic random access memory) with a CMOS (complementary metal oxide semiconductor), which uses an n-channel MOS field-effect transistor and a p-channel MOS field-effect transistor. The DRAM includes an n-well 2 and a p-well 3 , which are formed in a p-type semiconductor substrate 1 . The n-well 2 is connected to a supply voltage V _CC , which is applied to an embedded n-type impurity region 4 , and the p-well 3 is connected to a substrate voltage V _BB , which is embedded in the p-well p-type impurity area 5 is created. A p-channel MOS field effect transistor (hereinafter referred to as "p-MOSFET") 6 is formed on the upper surface of the n-well 2 , and two n-channel MOS field effect transistors (hereinafter referred to as "n-MOSFET") ) 7 a, 7 b are formed on the surface of the p-well 3 .

Der p-MOSFET 6 umfaßt p-Typ-Störstellendiffusionsbereiche 8 als Source/Drainbereiche und eine Gateelektrode 10, die über einem Kanalbereich zwischen den P-Störstellendiffusionsberei chen 8 mit einem dazwischenliegenden Gateoxidfilm 9 gebildet ist. Die n-MOSFET 7a, 7b umfassen n-Typ-Störstellendiffusi onsbereiche 11a, 11b als Source/Drainbereiche und Gatelektro den 13a, 13b über Kanalbereichen zwischen den n-Typ-Störstel lendiffusionsbereichen 11a bzw. 11b mit dazwischenliegenden Gateoxidfilmen 12a, 12b. Bei dem derart aufgebauten allgemei nen CMOS-Kreis ist die Sourceelektrode S1 des p-MOSFET 6 mit dem Anschluß für die Versorgungsspannung V_CC verbunden und die Source-Elektrode S2 des n-MOSFET ist mit dem Erdanschluß verbunden und auf ein Erdpotential V_SS gelegt. Der n-MOSFET 7b entspricht einer Speicherzelle aus einer Vielzahl von Speicherzellen mit seiner Gateelektrode 13b als Wortleitung (WL) und ist mit seinen zwei n-Typ-Störstellendiffusionberei chen 11b mit einem Speicherknoten (SN) als Ladungsspeicher elektrode bzw. einer Bitleitung (BL) als Lese/Schreibelektro de verbunden. Eine weitere Schnittansicht der Speicherzelle ist in Fig. 3A gezeigt und ein entsprechendes Äquivalenz schaltbild ist in Fig. 3B gezeigt. Ein selektiv auf dem Halbleitersubstrat 1 gebildeter dicker Oxidfilm 14 sorgt für die Isolation zwischen Diffusionsbereichen.The p-MOSFET 6 includes p-type impurity diffusion regions 8 as source / drain regions and a gate electrode 10 which is formed over a channel region between the P impurity diffusion regions 8 with an intermediate gate oxide film 9 . The n-MOSFET 7 a, 7 b include n-type impurity diffusion regions 11 a, 11 b as source / drain regions and gate electrodes 13 a, 13 b via channel regions between the n-type impurity diffusion regions 11 a and 11 b, respectively intermediate gate oxide films 12 a, 12 b. In the general CMOS circuit constructed in this way, the source electrode S1 of the p-MOSFET 6 is connected to the connection for the supply voltage V _CC and the source electrode S2 of the n-MOSFET is connected to the ground connection and is connected to a ground potential V _SS . The n-MOSFET 7 b corresponds to a memory cell from a plurality of memory cells with its gate electrode 13 b as a word line (WL) and with its two n-type impurity diffusion regions 11 b with a storage node (SN) as a charge storage electrode or a bit line (BL) connected as a read / write electrode. Another sectional view of the memory cell is shown in FIG. 3A and a corresponding equivalent circuit diagram is shown in FIG. 3B. A thick oxide film 14 selectively formed on the semiconductor substrate 1 ensures the isolation between diffusion regions.

Der Betrieb der wie oben beschrieben aufgebauten Halbleiter speichervorrichtung wird nachfolgend beschrieben. Im allge meinen wird ein negatives Potential in der Größenordnung von z. B. -3V als Substratpotential V_BB angelegt. Der Grund ist wie folgt: Wenn ein extern angelegtes Eingabesignal an die in der p-Wanne 3 gebildeten n-Typ-Störstellendiffusionsbereiche 11a angelegt wird, wird das Potential V_BB der p-Wanne 3 manchmal höher als das Potential des n-Typ-Störstellendiffu sionsbereiches 11a durch den Unterschwung beim Signalwechsel vom H-Niveau zum L-Niveau, wobei das negative Potential als L-Pegeleingabe angelegt wird. Der Unterschwung ist ein Phäno men, bei welchem die Spannung zeitweise einen negativen Pegel erreicht, wie bei dem durch einen Pfeil A in Fig. 2 bezeich neten Bereich, wenn ein externes Signal an einen Anschluß an gelegt wird und z. B. von 5V auf 0V wechselt, wie in der Fi gur gezeigt.The operation of the semiconductor memory device constructed as described above is described below. In general, a negative potential in the order of z. B. -3V applied as substrate potential V _BB . The reason is as follows: When an externally applied input signal is applied to the n-type impurity diffusion regions 11 a formed in the p-well 3 , the potential V _{BB of} the p-well 3 is sometimes higher than the potential of the n-type Impurity diffusion range 11 a due to the undershoot when the signal changes from H level to L level, the negative potential being applied as an L level input. The undershoot is a phenomenon in which the voltage temporarily reaches a negative level, as in the area designated by an arrow A in FIG. 2, when an external signal is applied to a connection and, for. B. changes from 5V to 0V, as shown in the Fi gur.

Wenn daher V_BB 0V beträgt, wird der pn-Übergang der n-Typ- Störstellendiffusionsbereiche 11a und der p-Wanne 3 in Vor wärtsrichtung angesteuert, so daß eine Elektroneninjektion bewirkt wird. Durch die Injektion werden die Elektronen in Richtung von den n-Typ-Störstellendiffusionsbereichen 11a zur p-Wanne injiziert, so daß die injizierten Elektronen die Speicherzelle erreichen und die Daten in der Speicherzelle zerstören. Das Negativpotential wird an V_BB angelegt, um eine derartige Elektroneninjektion zu verhindern.Therefore, when V _BB is 0V, the pn junction of the n-type impurity diffusion regions 11 is driven a and the p-well 3 in front of forward direction, so that an electron injection is effected. By injecting the electrons in the direction of the n-type impurity diffusion regions 11 are injected for a p-well, so that the injected electrons reach the memory cell and destroy the data in the memory cell. The negative potential is applied to V _BB to prevent such electron injection.

Mit dem Fortschreiten der Miniaturisierung der Gateelektroden 10, 13a, 13b durch eine Miniaturisierung von Vorrichtungen mit größerer Speicherkapazität entsteht allerdings das Pro blem, daß die dielektrische Festigkeit zwischen Source/Drain des Transistors durch Anlegen des negativen Potentials an das Substrat vermindert wird. Das bedeutet, daß das Anlegen ei ner negativen Spannung an die p-Wanne 3 die Schwellspannungen der n-MOSFET 7a, 7b vergrößert. Wenn die Konzentration von p- Störstellen des Kanals vermindert wird, um das Ansteigen der Schwellspannungen zu kontrollieren, neigt eine Verarmungs schicht im Kanal dazu, sich zu vergrößern und einen Durch bruch zwischen Source/Drain entsteht, so daß die dielektri sche Festigkeit zwischen Source/Drain vermindert wird. Es er gibt sich daher ein Problem, daß die Miniaturisierung des Transistors schwierig ist, wenn negatives Potential an das Substrat angelegt wird. With the advancement of the miniaturization of the gate electrodes 10 , 13 a, 13 b by miniaturization of devices with a larger storage capacity, however, the problem arises that the dielectric strength between the source / drain of the transistor is reduced by applying the negative potential to the substrate. This means that the application of a negative voltage to the p-well 3 increases the threshold voltages of the n-MOSFET 7 a, 7 b. If the concentration of p-impurities in the channel is reduced in order to control the rise in the threshold voltages, a depletion layer in the channel tends to enlarge and a breakdown occurs between the source / drain, so that the dielectric strength between the source / Drain is reduced. There is therefore a problem that miniaturization of the transistor is difficult when negative potential is applied to the substrate.

Aus der EP 0 298 421 A2 ist eine Halbleiterspeichervorrichtung mit Wannen unterschiedlicher Dotierstoffkonzentration bekannt. Dabei werden bei der Herstellung der Halbleitervorrichtung zuerst von einander getrennte erste Wannen unterschiedlicher Leitungstypen mit bestimmten Dotierstoffkonzentrationen durch Ionenimplantation und anschließende Diffusion ausgebildet. Daran anschließend werden in einem Teil der ersten Wannen zweite Wannen des entsprechenden entgegengesetzten Leitungstyps mit vorbestimmter Dotierstoffkon zentration durch Ionenimplantation und anschließende Diffusion ausgebildet. Dabei wird der Leitungstyp in dem Bereich der ersten Wanne, in dem eine entsprechende zweite Wanne ausgebildet wird, durch die zweite Dotierung umgekehrt. Das resultiert in einem schwer zu steuernden Vorgang der Dotierung insbesondere bei ge ringen Dotierungskonzentrationen und -unterschieden. In den der art ausgebildeten zweiten Wannen ist die Beweglichkeit der Ladungsträger aufgrund der hohen Gesamtkonzentration von Dotier stoff beider Leitungstypen eingeschränkt, was in einer Verschlech terung der elektrischen Eigenschaften eines darin ausgebildeten Bauelementes resultiert.EP 0 298 421 A2 describes a semiconductor memory device Troughs of different dopant concentrations are known. Here are first used in the manufacture of the semiconductor device mutually separate first tubs of different line types with certain dopant concentrations by ion implantation and subsequent diffusion. Follow it up in a part of the first tubs second tubs of the corresponding opposite conductivity type with predetermined dopant con concentration by ion implantation and subsequent diffusion educated. The line type is in the range of the first Tub in which a corresponding second tub is formed, reversed by the second doping. That results in one Difficult to control the process of doping especially with ge wrestle doping concentrations and differences. In the the art trained second tubs is the mobility of the Charge carriers due to the high total concentration of doping Restricted material of both line types, which in a deterioration the electrical properties of a device formed therein Component results.

Aus der US 4 163 245 ist eine integrierte Schaltungsvorrichtung bekannt, bei der ein Absorptionsbereich, der eine Speicherzelle eines RAM mit einem Transistor vollständig umgibt und von einem Transistor außerhalb des Absorptionsbereichs in das Substrat inji zierte Minoritätsladungsträger zumindest teilweise absorbiert, ausgebildet ist.From US 4 163 245 is an integrated circuit device known in the case of an absorption area, which is a memory cell a RAM completely surrounded by a transistor and by one Injector transistor outside the absorption area into the substrate decorated minority charge carriers at least partially absorbed, is trained.

Es ist Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung, die höher integriert werden kann und bei der die Steuerung der Dotierungskonzentration bei der Herstellung vereinfacht ist und die elektrischen Eigenschaften verbessert sind, zu ermöglichen.It is an object of the invention to provide a semiconductor memory device which can be integrated higher and where the control of the Doping concentration in the manufacture is simplified and the electrical properties are improved.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1.This object is achieved by a semiconductor memory device according to claim 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn zeichnet. Developments of the invention are characterized in the subclaims draws.

Bei einer derartigen Struktur ist es möglich, die erste Wanne des ersten Leitungstyps von dem Halbleitersubstrat und einer eventuell vorhandenen zweiten Wanne des ersten Leitungstyps elektrisch zu isolieren. Wenn daher entweder eine Speicherzelle oder eine externe Eingangsschaltung in einem Bereich der ersten Wanne des ersten Leitungstyps gebildet werden und elektrisch iso liert sind, kann eine Zerstörung der in der Speicherzelle ge speicherten Daten durch Ladungsträgerinjektion verhindert werden. Außerdem ist eine geringere Ionenimplantation zum Bilden der ersten Wanne des ersten Leitungstyps notwendig, verglichen mit dem Fall, bei dem Störstellen des ersten Lei tungstyps in den Bereich der Wanne des zweiten Leitungstyps implantiert werden, um eine Wanne mit einer doppelten Struk tur zu bilden. Folglich ist es möglich, die Abnahme der Be weglichkeit von Ladungsträgern durch Störstellen in der ersten Wanne des ersten Leitungstyps zu steuern.With such a structure, it is possible to first tub of the first conduction type from the semiconductor substrate and a possibly existing second tub of the first line type electrically isolate. Therefore, if either a memory cell or a external input circuit in an area of the first tub of the first conductivity type and electrically iso Are destroyed, a destruction of the ge in the memory cell stored data prevented by charge injection become. In addition, less ion implantation is required Formation of the first trough of the first conduction type necessary, compared to the case where the first lei are blemished type in the area of the tub of the second conduction type be implanted to a tub with a double structure to form. Consequently, it is possible to decrease the loading mobility of load carriers due to imperfections in the first Control the tub of the first line type.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigtThe following is a description of exemplary embodiments based on the figures. From the figures shows

Fig. 1 eine Schnittansicht mit der Struktur eines herkömmlichen DRAM; Fig. 1 is a sectional view showing the structure of a conventional DRAM;

Fig. 2 ein Diagramm zum Verdeutlichen des Phäno mens eines Unterschwunges; Fig. 2 is a diagram to illustrate the phenomenon of an underswing;

Fig. 3A ein Diagramm mit einer anderen Schnittan sicht der Umgebung einer Speicherzelle bei dem in Fig. 1 gezeigten herkömmlichen DRAM; . 3A is a diagram showing another Schnittan around view of a memory cell in the conventional DRAM shown in Figure 1.

Fig. 3B ein Äquivalenzschaltbild der in Fig. 3A gezeigten Speicherzelle; Fig. 3B is an equivalent circuit diagram of the memory cell shown in FIG. 3A;

Fig. 4 eine Schnittansicht mit einer Struktur eines DRAMs; Fig. 4 is a sectional view showing a structure of a DRAM;

Fig. 5 eine vergrößerte Schnittansicht eines Schnitts in der Umgebung der Speicher zelle des in Fig. 4 gezeigten DRAM; Fig. 5 is an enlarged sectional view of a section in the vicinity of the memory cell of the DRAM shown in Fig. 4;

Fig. 6, 7, 8, 9, 10, 11, 12 und 13 Schnittansichten einer Struktur eines DRAM auf sieben Arten; Fig. 6, 7, 8, 9, 10, 11, 12 and 13 are sectional views of a structure of a DRAM on seven kinds;

Fig. 14 und 15 Schnittansichten mit einer Struktur entsprechend einer ersten und einer zweiten Ausführungsform der vorliegenden Erfindung. FIGS. 14 and 15 are sectional views of a structure according to a first and a second embodiment of the present invention.

Ein DRAM wird jetzt unter Bezug auf die Fig. 4 und 5 beschrieben. Fig. 4 zeigt einen DRAM mit einem CMOS. Wie in Fig. 4 gezeigt, umfaßt die Halbleiterspeichervorrich tung eine erste n-Wanne 2a, eine p-Wanne 3a, eine zweite p-Wanne 3b und eine zweite n-Wanne 2b, die die zweite p-Wanne 3b auf einem p-Typ-Halb leitersubstrat 1 eines ersten Leitungstyps umgibt. Eine posi tive Versorgungsspannung V_CC wird an die erste n-Wanne 2a und die zweite n-Wanne 2b über einen n-Typ-Störstellendiffusions bereich 4 angelegt.A DRAM will now be described with reference to FIGS. 4 and 5. Fig. 4 shows a DRAM with a CMOS. As shown in Fig. 4, the semiconductor memory device includes a first n-well 2 a, a p-well 3 a, a second p-well 3 b and a second n-well 2 b, which the second p-well 3 b surrounds on a p-type semiconductor substrate 1 of a first conductivity type. A positive supply voltage V _CC is applied to the first n-well 2 a and the second n-well 2 b via an n-type impurity diffusion region 4 .

Ein n-MOSFET 7a ist auf der ersten p-Wanne 3a gebildet, und ein p-MOSFET 6 ist auf der ersten n-Wanne 2a gebildet. Der n- MOSFET 7a und der p-MOSFET 6a bilden einen CMOS als Periphe riekreis des DRAM in dieser Ausführungsform. Der p-MOSFET 6 umfaßt hauptsächlich p-Typ-Störstellendiffusionsbereiche 8 als Source/Drainbereiche und eine Gateelektrode 10, die ober halb des Kanalbereiches zwischen Source/Drain über einem Gateisolationsfilm gebildet ist. Der n-MOSFET 7a umfaßt n- Typ-Störstellendiffusionsbereiche 11a als Source/Drain bereiche und eine Gateelektrode 13a, die oberhalb des Kanal bereiches zwischen den Source/Drainbereichen auf einem Gate isolationsfilm 12a gebildet ist.An n-MOSFET 7 a is formed on the first p-well 3 a, and a p-MOSFET 6 is formed on the first n-well 2 a. The n-MOSFET 7 a and the p-MOSFET 6 a form a CMOS as a peripheral circuit of the DRAM in this embodiment. The p-MOSFET 6 mainly includes p-type impurity diffusion regions 8 as source / drain regions and a gate electrode 10 which is formed above half the channel region between source / drain over a gate insulation film. The n-MOSFET 7 a comprises n-type impurity diffusion areas 11 a as source / drain areas and a gate electrode 13 a, which is formed above the channel area between the source / drain areas on a gate insulation film 12 a.

Ein n-MOSFET 7b ist auf der zweiten p-Wanne 3b, die von der zweiten n-Wanne 2b umgeben ist, gebildet, und bildet eine Speicherzelle des DRAM. Der n-MOSFET 7b umfaßt im wesentli chen n-Typ-Störstellendiffusionsbereiche 11b als Source/Drainbereiche und eine Gateelektrode 13b oberhalb des Kanalbereiches zwischen den Source/Drainbereichen auf einem Gateisolationsfilm 12b. Eine positive Versorgungsspannung V_CC wird an die erste n-Wanne 2a und die zweite n-Wanne 2b über den Störstellendiffusionsbereich 4 angelegt. Das Erdpotential V_SS wird an die erste p-Wanne 3a und die zweite p-Wanne 3b über den p-Typ-Störstellendiffusionsbereich 5 angelegt. Die Elemente sind voneinander durch einen Oxidfilm 14 isoliert.An n-MOSFET 7 b is formed on the second p-well 3 b, which is surrounded by the second n-well 2 b, and forms a memory cell of the DRAM. The n-MOSFET 7 b essentially comprises n-type impurity diffusion regions 11 b as source / drain regions and a gate electrode 13 b above the channel region between the source / drain regions on a gate insulation film 12 b. A positive supply voltage V _CC is applied to the first n well 2 a and the second n well 2 b via the impurity diffusion region 4 . The earth potential V _SS is applied to the first p-well 3 a and the second p-well 3 b via the p-type impurity diffusion region 5 . The elements are isolated from one another by an oxide film 14 .

Bei dem DRAM mit dem oben erwähnten Aufbau ist bereits eine umgekehrte Vorspannung an einen pn-Übergang an gelegt, der an der Grenze zwischen der zweiten p-Wanne 3b auf Erdpotential V_SS und der zweiten n-Wanne 2b auf Versorgungs spannung V_CC gebildet ist. Wenn daher z. B. das Potential des n-Typ-Störstellendiffusionsbereiches 11b in der zweiten p- Wanne 3b mit einem negativen Potential in Form eines Unter schwungs zum Zeitpunkt des Wechsels des Eingangssignal von H auf L oder als L-Potential des Eingangs versehen wird, er reicht es einen negativen Pegel, der niedriger ist, als das Erdpotential V_SS. Selbst wenn daher eine Injektion von Elektronen von den n-Typ-Störstellendiffusionsbereichen 11b in die p-Wanne 3b bewirkt wird, werden die injizierten Elektronen durch die auf V_CC gelegte zweite n-Wanne 2b absorbiert, wie in Fig. 5 gezeigt. Die Isolation durch den pn-Übergang verhindert auch, daß die Elektronen die Speicher zelle erreichen, so daß ein Zerstören der in der Speicher zelle gespeicherten Daten verhindert werden kann.In the DRAM with the above-mentioned structure, a reverse bias voltage is already applied to a pn junction, which at the boundary between the second p-well 3 b at ground potential V _SS and the second n-well 2 b at supply voltage V _CC is formed. Therefore, if z. B. the potential of the n-type impurity diffusion region 11 b in the second p-well 3 b is provided with a negative potential in the form of a swing at the time of the change of the input signal from H to L or as the L potential of the input, he a negative level is sufficient, which is lower than the earth potential V _SS . Therefore, even if an injection of electrons from the n-type impurity diffusion regions 11 b into the p-well 3 b is effected, the injected electrons are absorbed by the second n-well 2 b placed on V _CC , as shown in FIG. 5 . The isolation by the pn junction also prevents the electrons from reaching the memory cell, so that destruction of the data stored in the memory cell can be prevented.

Da die Potentiale der ersten p-Wanne 3a und der zweiten p- Wanne 3b auf Erdpotential V_SS gelegt sind, wird die Schwell spannung des MOSFET 7b nicht vergrößert, wie es in dem Fall gewesen wäre, bei dem negatives Potential angelegt würde, so daß es unnötig ist, die p-Typ-Störstellenkonzentration im Ka nalbereich zu vermindern. Folglich wird es möglich, eine bes sere Miniaturisierung zu erreichen, wobei die dielektrische Festigkeit zwischen Source und Drain der MOSFETs 7a, 7b er halten bleibt. Since the potentials of the first p-well 3 a and the second p-well 3 b are connected to ground potential V _SS , the threshold voltage of the MOSFET 7 b is not increased, as would have been the case if the negative potential had been applied , so that it is unnecessary to reduce the p-type impurity concentration in the channel region. Consequently, it becomes possible to achieve a better miniaturization, the dielectric strength between the source and drain of the MOSFETs 7 a, 7 b being maintained.

Bei dem oben beschriebenen DRAM wurde ein Fall be schrieben, bei dem eine Speicherzelle mit dem n-MOSFET 7b auf der zweiten p-Wanne 3b gebildet wurde, die von der n-Typ- Wanne umgeben ist. Wenn die Leitungstypen umgekehrt werden, wird nur die Polarität von V_CC umgekehrt, und die Injektions träger ändern sich von Elektronen zu Löchern, was zu densel ben Effekten führt.In the DRAM described above, a case has been described in which a memory cell with the n-MOSFET 7 b was formed on the second p-well 3 b, which is surrounded by the n-type well. If the lead types are reversed, only the polarity of V _{CC is} reversed and the injection carriers change from electrons to holes, resulting in the same effects.

Weitere DRAMs werden anschließend unter Bezug auf die Fig. 6 bis 13 beschrieben. In den Fig. 6 bis 13 entsprechen die Bestand teile denen in Fig. 4 und sind mit denselben Bezugszeichen versehen, so daß auf eine detaillierte Beschreibung an dieser Stelle verzichtet wird.Further DRAMs are subsequently described with reference to FIGS. 6 to 13. In Figs. 6 to 13 correspond to the constituent parts to those in Fig. 4 and are provided with the same reference numerals will be omitted and a detailed description at this point.

Während die Zerstörung des Inhalts einer Speicherzelle durch die Injektion von Elektronen von außerhalb der zweiten n- Wanne 2b dadurch verhindert wird, daß bei dem obigen DRAM der die Speicherzelle bildende n-MOSFET 7b im Bereich der zweiten p-Wanne 3b innerhalb der zweiten n-Wanne 2b gebildet wird, wird die Speicherzelle (n-MOSFET 7b) im Be reich außerhalb der zweiten n-Wanne 2b vor der Zerstörung durch Elektroneninjektion aus einer externen Eingabeschaltung dadurch bewahrt, daß ein n-MOSFET, der die externe Eingabe schaltung bildet, innerhalb der zweiten p-Wanne 3b gebildet wird, die innerhalb der zweiten n-Wanne 2b gebildet ist.While the destruction of the content of a memory cell by the injection of electrons from outside the second n-well 2 b is prevented by the fact that in the above DRAM the n-MOSFET 7 b forming the memory cell in the region of the second p-well 3 b within the second n-well 2 b is formed, the memory cell (n-MOSFET 7 b) in the area outside of the second n-well 2 b is protected from being destroyed by electron injection from an external input circuit in that an n-MOSFET, which external input circuit forms, is formed within the second p-well 3 b, which is formed within the second n-well 2 b.

Bei dem in Fig. 6 gezeigten Aufbau wird eine Wirkung auf die Speicherzelle ver hindert, indem nur ein n-MOSFET 7c als externe Eingabeschal tung, in der eine Elektroneninjektion auftritt, im voraus isoliert ist, wobei die Anordnung des p-MOSFET 6 und der n- MOSFETs 7a, 7b der Anordnung der in Fig. 1 gezeigten herkömm lichen Ausführungsform entspricht.In the structure shown in FIG. 6, an effect on the memory cell is prevented by only isolating an n-MOSFET 7 c as an external input circuit in which electron injection occurs in advance, the arrangement of the p-MOSFET 6 and the n-MOSFETs 7 a, 7 b corresponds to the arrangement of the conventional embodiment shown in FIG. 1.

Wie in Fig. 6 gezeigt, umfaßt der n-MOSFET 7c n-Typ-Störstel lendiffusionsbereiche 11c als Source/Drainbereiche und eine Gateelektrode 13c oberhalb der n-Typ- Störstellendiffusionsbereiche 11c mit einem dazwischenliegen den Gateoxidfilm 12c. Obwohl der externe Eingabekreis tatsächlich eine Mehrzahl von n-MOSFETs umfaßt, wird nur ein n-MOSFET 7c beispielhaft gezeigt, um die Darstellung von Fig. 6 zu vereinfachen. Der Sourceanschluß S₃ unter den Sourcean schlüssen S₃, der Drainanschluß D₃ und der Gateanschluß G₃ des n-MOSFET 7c sind elektrisch mit einem externen Eingabean schluß verbunden (nicht gezeigt).As shown in Fig. 6, the n-MOSFET 7 c comprises n-type impurity diffusion regions 11 c as source / drain regions and a gate electrode 13 c above the n-type impurity diffusion regions 11 c with the gate oxide film 12 c in between. Although the external input circuit actually comprises a plurality of n-MOSFETs, only one n-MOSFET 7 c is shown by way of example in order to simplify the illustration of FIG. 6. The source terminal S₃ among the sources S₃, the drain terminal D₃ and the gate terminal G₃ of the n-MOSFET 7 c are electrically connected to an external input terminal (not shown).

Der Betrieb der in Fig. 6 gezeigten Struktur wird nachfolgend beschrieben. Die zweite p- Wanne 3b, in der der n-MOSFET 7c vorgesehen ist, wird auf Erdpotential V_SS gelegt. Wenn das Potential des n-Typ-Stör stellendiffusionsbereichs 11c in der zweiten p-Wanne 3b mit einem negativen Potential, wie einem Unterschwung zum Zeit punkt des Signalwechsels des Eingangssignals von H auf L oder einem L-Pegel des Eingangssignals, versehen wird, wird dieses unter das Erdpotential V_SS vermindert. Selbst wenn Elektronen von den n-Typ-Störstellendiffusionsbereichen 11c in die zweite p-Wanne 3b injiziert werden, ist die zweite n-Wanne 2b, die die zweite p-Wanne 3b umgibt, auf Versorgungsspan nungspotential V_CC festgelegt, so daß die injizierten Elek tronen in der zweiten n-Wanne 2b absorbiert werden. Die inji zierten Elektronen erreichen daher nicht den die Speicher zelle bildenden n-MOSFET 7b, und die darin gespeicherten Daten werden nicht zerstört.The operation of the structure shown in Fig. 6 will be described below. The second p-well 3 b, in which the n-MOSFET 7 c is provided, is connected to ground potential V _SS . If the potential of the n-type impurity diffusion region 11 c in the second p-well 3 b is provided with a negative potential, such as an undershoot at the time of the signal change of the input signal from H to L or an L level of the input signal, this is reduced below the earth potential V _SS . Even if electrons are injected from the n-type impurity diffusion regions 11 c into the second p-well 3 b, the second n-well 2 b, which surrounds the second p-well 3 b, is set to supply voltage potential V _CC , so that the injected electrons are absorbed in the second n-well 2 b. The injected electrons therefore do not reach the n-MOSFET 7 b forming the memory cell, and the data stored therein are not destroyed.

Da außerdem die erste p-Wanne 3a und die zweite p-Wanne 3b auf Erdpotential V_SS gelegt sind, entsteht kein Problem wie bei der herkömmlichen Ausführungsform mit angelegtem negati vem Potential. Es ist daher möglich, eine Miniaturisierung zum Vergrößern der Integrationsdichte zu erhalten, wobei die Source/Drain-dielektrische Festigkeit der n-MOSFET 7a, 7b, 7c erhalten bleibt.In addition, since the first p-well 3 a and the second p-well 3 b are connected to ground potential V _SS , no problem arises as in the conventional embodiment with an applied negative potential. It is therefore possible to obtain a miniaturization to increase the integration density, while the source / drain dielectric strength of the n-MOSFET 7 a, 7 b, 7 c is retained.

Wenn bei diesem DRAM die Leitungstypen der Ele mente alle umgekehrt werden, wird die Polarität V_CC umge kehrt, und die Injektionsträger werden lediglich von Elektronen zu Löchern geändert, was zu dem gleichen Effekt wie bei dem oben beschriebenen ersten DRAM führt.In this DRAM, if the conduction types of the elements are all reversed, the polarity V _{CC is} reversed and the injection carriers are changed only from electrons to holes, resulting in the same effect as the first DRAM described above.

Während die n-MOSFET 7a, 7b beide in der ersten p-Wanne 3a bei der obigen in Fig. 6 gezeigten Struktur gebildet sind, wird dieselbe Wirkung erreicht, wenn einer oder beide der n- MOSFET 7a, 7b direkt in einem Bereich auf dem p-Typ-Halblei tersubstrat 1 gebildet werden, auf dem keine Wanne gebildet ist, wie z. B. in den Fig. 7, 8, 9 gezeigt. Bei einem in Fig. 7 gezeigten Aufbau ist der n-MOSFET 7b (Speicherzelle) direkt in einem Bereich gebildet, wo keine Wanne im p-Typ-Halblei tersubstrat 1 gebildet ist, während andere Bereiche denen in Fig. 6 entsprechen. Bei einer in Fig. 8 gezeigten Struktur ist der n-MOSFET 7a direkt in einem Bereich auf dem p-Typ- Halbleitersubstrat 1 gebildet, in dem keine Wanne gebildet ist, während andere Bereiche denen in Fig. 6 entsprechen. Bei einer in Fig. 9 gezeigten Struktur sind die n-MOSFET 7a, 7b beide direkt in einem Bereich auf dem p-Typ-Halbleitersub strat 1 gebildet, in dem keine Wanne gebildet ist, während andere Bereiche denen in Fig. 6 entsprechen.While the n-MOSFET 7 a, 7 b are both formed in the first p-well 3 a in the structure shown in FIG. 6 above, the same effect is achieved if one or both of the n-MOSFET 7 a, 7 b directly are formed in a region on the p-type semiconductor substrate 1 on which no well is formed, such as. B. shown in Figs. 7, 8, 9. In a structure shown in FIG. 7, the n-MOSFET 7 b (memory cell) is formed directly in an area where no well is formed in the p-type semiconductor substrate 1 , while other areas correspond to those in FIG. 6. In a structure shown in FIG. 8, the n-MOSFET 7 a is formed directly in an area on the p-type semiconductor substrate 1 in which no well is formed, while other areas correspond to those in FIG. 6. In a structure shown in FIG. 9, the n-MOSFETs 7 a, 7 b are both formed directly in an area on the p-type semiconductor substrate 1 in which no well is formed, while other areas correspond to those in FIG. 6 .

Während der erste n-Wannenbereich 2a und der zweite n-Wannen bereich 2b getrennt voneinander bei denen in den Fig. 6 bis 9 gezeigten Strukturen gebildet werden, kann die externe Einga beschaltung auf der zweiten p-Typ-Wanne 3b gebildet werden, die innerhalb der n-Wanne 2, wie in den Fig. 10 bis 13 ge zeigt, gebildet ist, und dieselben Effekte können mit diesen Aufbauten erreicht werden, wie bei den in den Fig. 6 bis 9 gezeigten Anordnungen. Bei den in den Fig. 10 bis 13 gezeig ten Strukturen wird die zweite p-Wanne 3b, auf der der n- MOSFET 7c vorgesehen ist, innerhalb der n-Wanne 2 gebildet, während andere Bereiche den jeweils in den Fig. 6 bis 9 ge zeigten Strukturen entsprechen.While the first n-well region 2 a and the second n-well region 2 b are formed separately from one another in the case of the structures shown in FIGS . 6 to 9, the external input circuit can be formed on the second p-type well 3 b formed within the n-well 2 as shown in FIGS. 10 through 13, and the same effects can be achieved with these structures as with the arrangements shown in FIGS. 6 through 9. In the structures shown in FIGS . 10 to 13, the second p-well 3 b, on which the n-MOSFET 7 c is provided, is formed within the n-well 2 , while other areas each in FIG. 6 structures shown correspond to 9.

Während sowohl die erste p-Wanne 3a als auch die zweite p- Wanne 3b bei den oben beschriebenen DRAMs auf Erdpotential V_SS gelegt sind, erübrigt es sich zu sagen, daß dieselbe Wirkung ebenfalls erzielt werden kann, wenn die erste p-Wanne 3a und die zweite p-Wanne 3b jeweils unabhängig voneinander mit einem vorbestimmten Potential eines Substrat niveaus versehen werden, dessen Polarität der Versorgungs spannung entgegengesetzt ist oder dem Erdpotential ent spricht.While both the first p-well 3 a and the second p-well 3 b are connected to ground potential V _SS in the DRAMs described above, it goes without saying that the same effect can also be achieved if the first p-well 3 a and the second p-well 3 b are each independently provided with a predetermined potential of a substrate level, the polarity of which is opposite to the supply voltage or corresponds to the earth potential.

Eine erste und eine zweite Ausführungsform werden nachfolgend unter Bezug auf die Fig. 14 und 15 beschrieben.A first and a second embodiment are described below with reference to FIGS. 14 and 15.

Eine in Fig. 14 gezeigte Struktur zeigt eine Version in die ser Ausführungsform, die der in Fig. 4 gezeigten entspricht. Bei dieser Struktur ist die dritte p-Wanne 3b nicht durch das Implantieren von p-Typ- Störstellen innerhalb der n-Wanne gebildet, sondern wird in einem Bereich des Halbleitersubstrats 1 gebildet, wo keine Wanne gebildet ist, entsprechend der ersten p-Wanne 3a. Die gesamte äußere Seitenfläche der zweiten p-Wanne 3b ist von der zweiten n-Wanne 2c umgeben, und die Bodenfläche ist mit einer n-Typ-Leiterschicht 2d bedeckt, die durch Implantation von n-Typ-Störstellen durch Hochenergie-Ionenimplantation ge bildet ist. Die anderen Strukturen entsprechen denen des in Fig. 4 gezeigten DRAM.A structure shown in FIG. 14 shows a version in this embodiment that corresponds to that shown in FIG. 4. In this structure, the third p-well 3 b is not formed by implanting p-type impurities within the n-well, but is formed in an area of the semiconductor substrate 1 where no well is formed, corresponding to the first p-well 3 a. The entire outer side surface of the second p-well 3 b is surrounded by the second n-well 2 c, and the bottom surface is covered with an n-type conductor layer 2 d by implantation of n-type impurities by high-energy ion implantation is formed. The other structures correspond to those of the DRAM shown in FIG. 4.

Bei diesem Aufbau, entsprechend der oben beschriebenen ersten Ausführungsform, ist die zweite p-Typ-Wanne elektrisch von der ersten p-Typ-Wanne und dem Halbleitersubstrat 1 isoliert, und selbst wenn eine Injektion von Elektronen als Ladungsträ ger in den ersten p-Typ-Bereich bewirkt wird, werden die Elektronen in der zweiten n-Wanne 2c und der n-Typ-Leiter schicht 2d absorbiert und davon abgehalten, die Speicherzelle zu erreichen.With this structure, according to the first embodiment described above, the second p-type well is electrically isolated from the first p-type well and the semiconductor substrate 1 , and even when an injection of electrons as charge carriers into the first p-type Region is caused, the electrons in the second n-well 2 c and the n-type conductor layer 2 d are absorbed and prevented from reaching the memory cell.

Bei dem in Fig. 14 gezeigten Aufbau, im Unterschied zu den oben beschriebenen DRAMs, kön nen die erste n-Wanne 2a, die zweite n-Wanne 2c, die erste p- Wanne 3a und die zweite p-Wanne 3b im selben Prozeß gebildet werden, ohne daß die Menge der zu injizierenden Störstellen geändert wird, da die p-Wanne nicht in der n-Wanne gebildet wird. Die Menge von Störstellen in der zweiten p-Wanne wird nicht besonders groß, so daß keine Verminderung in der Beweg lichkeit von Ladungsträgern bewirkt wird.In the structure shown in FIG. 14, in contrast to the DRAMs described above, the first n-well 2 a, the second n-well 2 c, the first p-well 3 a and the second p-well 3 b can be formed in the same process without changing the amount of impurities to be injected since the p-well is not formed in the n-well. The amount of impurities in the second p-well is not particularly large, so that no reduction in the mobility of charge carriers is effected.

Die in Fig. 15 gezeigte Struktur zeigt eine zweite Ausführungsform, die der in Fig. 6 gezeigten Version eines DRAM ent spricht. Bei diesem Aufbau ist die gesamte äußere Seitenflä che der zweiten p-Wanne 3b von der zweiten n-Wanne 2c umge ben, und ihre Bodenfläche ist mit der n-leitenden Schicht 2d bedeckt, die durch Implantation von n-Typ-Störstellen durch Hochenergie-Ionenimplantation gebildet wird, so daß dieselben Effekte wie bei der in Fig. 14 gezeigten Struktur erreicht werden können. Andere Elemente entsprechen denen nach Fig. 6.The structure shown in FIG. 15 shows a second embodiment which speaks the version of a DRAM shown in FIG. 6. With this construction, the entire outer side surface of the second p-well 3 b is converted from the second n-well 2 c, and its bottom surface is covered with the n-type layer 2 d, which is caused by implantation of n-type impurities is formed by high energy ion implantation so that the same effects as the structure shown in Fig. 14 can be achieved. Other elements correspond to those according to FIG. 6.

Es ist selbstverständlich, daß dieselben Effekte wie bei der in Fig. 15 gezeigten Weise erzielt werden können, indem die Struktur nach dieser Ausführungsform, bei der die zweite p- Wanne an ihren äußeren Seitenflächen und der Bodenfläche mit der zweiten n-Wanne und der Leiterschicht vom n-Typ 2d be deckt ist, auf die Strukturen der in den Fig. 7 bis 13 ge zeigten Versionen der DRAMs angewendet wird.It goes without saying that the same effects as in the manner shown in Fig. 15 can be obtained by the structure according to this embodiment in which the second p-well on its outer side surfaces and the bottom surface with the second n-well and the conductor layer is covered by the n-type 2 d, is applied to the structures of the versions of the DRAMs shown in FIGS. 7 to 13.

Während jede der oben beschriebenen Ausführungsformen auf Fälle bezogen war, in denen eine p-Wanne und eine n-Wanne in einem p-Typ-Halbleitersubstrat gebildet sind, kann derselbe Effekt wie bei den oben beschriebenen Ausführungsformen er zielt werden, wenn ein n-Typ-Halbleitersubstrat eingesetzt wird und die Leitungstypen von darin zu bildenden Wannen sämtlich umgekehrt werden und die Ladungsträger, deren Injek tion problematisch wird, lediglich von Elektronen zu Löchern geändert werden.During each of the embodiments described above There were cases in which a p-tub and an n-tub were in a p-type semiconductor substrate, it can be the same Effect as in the embodiments described above aims to be used when an n-type semiconductor substrate and the types of tubing to be formed therein all are reversed and the charge carriers, their injek tion becomes problematic, only from electrons to holes be changed.

Claims

1. semiconductor memory device with

a) a semiconductor substrate ( 1 ) of a first conductivity type,
b) a memory cell ( 7 b) having a MOSFET and an external input circuit ( 7 a, 7 c) having at least one MOSFET, which are formed on the main surface of the semiconductor substrate ( 1 ),
c) a first trough ( 3 b) of the first conductivity type and a trough ( 2 c) of a second conductivity type, which are formed from the surface of the semiconductor substrate ( 1 ) to a predetermined first depth, and
d) a conductor layer ( 2 d) of the second conductivity type, which is formed from the first depth of the bottom surfaces of the troughs ( 3 b, 2 c) to a predetermined second depth by ion implantation with high energy,
e) wherein the total area of the outer side surfaces of the first trough ( 3 b) of the first conduction type is surrounded by the trough ( 2 c) of the second conduction type and the entire bottom surface of the first trough ( 3 b) of the first conduction type with the conductor layer ( 2 d ) of the second conductivity type is covered, so that the first trough ( 3 b) of the first conductivity type is electrically insulated from the semiconductor substrate ( 1 ),
f) the trough ( 2 c) of the second conductivity type is supplied with a first potential of a predetermined supply voltage level, and
g) the first trough ( 3 b) of the first conductivity type is supplied with a predetermined second potential, the polarity of which is opposite to the supply voltage or which is at ground potential, and on the surface of which the memory cell ( 7 b) or the external input circuit ( 7 c) is formed.

2. The semiconductor memory device according to claim 1, characterized by an impurity diffusion region of the first conductivity type ( 5 ), which is formed in the surface of the first trough of the first conductivity type ( 3 b) and is connected to a connection for the second potential.

3. A semiconductor memory device according to claim 1 or 2, characterized by an impurity diffusion region of the second conduction type ( 4 ) which is formed in the surface of the trough of the second conduction type ( 2 b) and is connected to a connection for the first potential.

4. A semiconductor memory device according to one of claims 1 to 3 with a second tub of the first conductivity type ( 3 a), which is formed in the semiconductor substrate ( 1 ) of the first conductivity type, wherein the first tub of the first conductivity type ( 3 b) and the second tub of the first conductivity type are (a 3) supplied with the second predetermined potential in each case independently of one another, the polarity of the supply voltage entgegenge sets or which is at ground potential.

5. A semiconductor memory device according to claim 4, characterized in that the memory cell ( 7 b) is formed in an area of the second trough of the first conductivity type ( 3 a).

6. A semiconductor memory device according to one of claims 1 to 4, characterized in that the memory cell ( 7 b) is formed in an area of the first conductivity type in the surface of the semiconductor substrate ( 1 ) outside the trough of the second conductivity type ( 2 b), where none Tub is formed.

7. Semiconductor memory device according to one of claims 1 to 4, characterized in that the external input circuit ( 7 a) is formed in a region of the second trough of the first conductivity type ( 3 a).