DE4143476C2 - DRAM with impurity region of second conductivity - Google Patents

DRAM with impurity region of second conductivity

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DE4143476C2
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

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Abstract

A semiconductor substrate (1) of a second conductivity has an impurity region of first conductivity on its main surface. On the latter is deposited an insulating layer with an aperture region, reaching up to the impurity region. On the latter and in contact with it is a first electrode layer, extending to the insulating layer surface. The contacting is carried out via a first region (11a) while a second region of the electrode layer extends vertically upwards w.r.t. the substrate main surface and along the first region outer edge. The electrode layer surface is coated by a dielectric layer (12), covered by a second electrode layer (13).

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung.The present invention relates to a method for Manufacture of a semiconductor memory device.

In den vergangenen Jahren hat sich mit der bemerkenswerten Verbreitung von Informationsverarbeitungsanlagen wie Computern ein steigender Bedarf von Halbleiterspeichervorrichtungen ge­ bildet. Außerdem wird eine Halbleiterspeichervorrichtung verlangt, die eine große Speicherkapazität aufweist und die mit hoher Geschwindigkeit betrieben werden kann. Folglich wur­ den Entwicklungen im Bereich der Halbleiterspeichertechnologie mit dem Ziel betrieben, hohe Integrationsdichten bei kurzen Reaktionszeiten bzw. hohe Zuverlässigkeit zu erreichen.Over the past few years, the remarkable Dissemination of information processing equipment such as computers an increasing need for semiconductor memory devices forms. In addition, a semiconductor memory device demands that has a large storage capacity and that can be operated at high speed. Consequently, the developments in the field of semiconductor memory technology operated with the aim of high integration densities with short Achieve response times and high reliability.

Von den Halbleiterspeichervorrichtungen umfaßt der DRAM, der gespeicherte Information beliebig ein- und ausgeben kann, im allgemeinen ein Speicherzellenfeld, das ein Speicherbereich zum Speichern einer großen Anzahl von Speicherinformations­ stücken ist, sowie periphere Schaltungen, die zum Ein- und Auslesen der Information von/nach außen nötig sind. Of the semiconductor memory devices, the DRAM includes the stored information can input and output as desired, in the general a memory cell array that is a memory area for storing a large number of storage information pieces, as well as peripheral circuits for switching on and off Reading the information from / to the outside are necessary.  

Im allgemeinen ist die Kapazität eines Kondensators einer Speicherzelle eines DRAM proportio­ nal zu der Fläche, über der sich die Elektroden gegenüberste­ hen und invers proportional zu einer Dicke der dielektrischen Schicht. Folglich ist es aus der Sicht einer Erhöhung der Kon­ densatorkapazität wünschenswert, die Fläche für die sich ge­ genüberstehenden Kondensatorelektroden zu vergrößern. Durch die existierende Hochintegration hat sich allerdings die Größe einer Speicherzelle drastisch verringert. Folglich hat ein Kondensatorbereich in der Regel eine verringerte Grundfläche. Die Ladungsmenge, die eine 1 Bit-Speicherzelle speichern kann, sollte allerdings unter dem Gesichtspunkt eines stabilen und sicheren Betriebs des DRAM als Speichervorrichtung nicht ver­ ringert werden. Um diese einander widersprechenden Bedingungen zu erfüllen, wurden diverse Verbesserungen bei der Anordnung eines Kondensators gemacht, bei denen die Grundfläche des Kon­ densators verringert und die Fläche für die sich gegenüberlie­ genden Elektroden vergrößert werden kann.In general, the capacitance of a capacitor is one Memory cell of a DRAM proportio to the area over which the electrodes face each other hen and inversely proportional to a thickness of the dielectric Layer. Hence, from the point of view of increasing the con capacitor capacity desirable, the area for which ge to enlarge opposite capacitor electrodes. By the existing high integration has however the size a memory cell drastically reduced. Hence one Capacitor area usually a reduced footprint. The amount of charge that a 1-bit memory cell can store should, however, from the standpoint of a stable and safe operation of the DRAM as a memory device not ver be wrested. These conflicting conditions Various improvements have been made to the arrangement made of a capacitor in which the base of the Kon  densified and the area for the opposite electrodes can be enlarged.

Die Fig. 8 zeigt eine Schnittansicht einer Anordnung von ei­ ner Speicherzelle mit einem Kondensator vom sogenannten zylin­ drisch gestapelten Typ, wie sie in "Symposium on VLSI Tech.", Seite 69 (1989) beschrieben wird. Der Transfergate-Transistor nach Fig. 12 umfaßt eine Gate-Elektrode (Wortleitung) 4c, die an einem Außenrand mit einer Isolationsschicht 22 bedeckt ist. Source- und Drainbereiche sind in der Zeichnung nicht gezeigt. Eine Wortleitung 4d, von der ein Außenrand mit der Isolations­ schicht 22 bedeckt ist, ist auf einer Oberfläche einer Schirm­ elektrode 40 gebildet, die wiederum auf einer Oberfläche eines Siliziumsubstrats 1 gebildet ist, wobei ein Gateabschirm-Iso­ lationsfilm 41 dazwischengelegt ist. Eine unterliegende Elek­ trode 11 des Kondensators umfaßt einen auf einer Oberfläche der Isolationsschicht 22 gebildeten Basisbereich 11a und be­ deckt Oberflächen der Gate-Elektrode 4c und der Wortleitung 4d. Sie umfaßt außerdem einen zylindrischen Bereich 11b, der sich vom Basisbereich 11a in Form eines Zylinders vertikal nach oben erstreckt. Eine dielektrische Schicht und eine obere Elektrode sind nacheinander auf einer Oberfläche der unterlie­ genden Elektrode 11 (nicht gezeigt) aufgebracht. Bei dem Kon­ densator vom zylindrisch gestapelten Typ kann nicht nur der Basisbereich 11a sondern auch der zylindrische Bereich 11b als Gebiet zum Speichern elektrischen Ladungen genutzt werden, wo­ bei besonders der zylindrische Bereich 11b es erlaubt, die Ka­ pazität des Kondensators zu erhöhen, ohne dessen Grundfläche zu vergrößern. Ein Nitridfilm 42 verbleibt auf einem Teil der Oberfläche der Isolationsschicht 22. Fig. 8 shows a sectional view of an arrangement of egg ner memory cell with a capacitor of the so-called cylindrical stacked type, as described in "Symposium on VLSI Tech.", Page 69 ( 1989 ). The transfer gate transistor of FIG. 12 comprises a gate electrode (word line) 4 c, which is covered on an outer edge with an insulation layer 22 . Source and drain areas are not shown in the drawing. A word line 4 d, from which an outer edge is covered with the insulation layer 22 , is formed on a surface of a shield electrode 40 , which in turn is formed on a surface of a silicon substrate 1 , with a gate shield insulation film 41 interposed therebetween. An underlying Elec trode 11 of the capacitor comprises a base region formed on a surface of the insulating layer 22 a and 11 be covered surfaces of the gate electrode 4 and the word line c 4 d. It also includes a cylindrical region 11 b, which extends vertically upward from the base region 11 a in the form of a cylinder. A dielectric layer and an upper electrode are successively applied to a surface of the underlying electrode 11 (not shown). In the Kon capacitor of cylindrically stacked-type, not only the base portion 11 a but also the cylindrical portion 11 b as an area used to store electric charges, where in particular the cylindrical portion 11 there b allows the Ka capacity increase of the capacitor, without increasing its footprint. A nitride film 42 remains on part of the surface of the insulation layer 22 .

Anschließend werden die Herstellungsschritte der in Fig. 8 gezeigten Speicherzelle unter Bezug auf die Fig. 9A bis 9F beschrieben.Then, the manufacturing steps of the memory cell shown in Fig. 8 will be described with reference to Figs. 9A to 9F.

Zuerst werden, wie in Fig. 9A gezeigt, der Gate-Isolations­ film 41, die Schirmelektrode 40, die Wortleitungen 4a und 4d, die Isolationsschicht 22 und der Nitridfilm 42 auf die Ober­ fläche des Siliziumsubstrats 1 in vorbestimmter Anordnung auf­ gebracht.First, as shown in Fig. 9A, the gate insulation film 41 , the shield electrode 40 , the word lines 4 a and 4 d, the insulation layer 22 and the nitride film 42 are brought onto the upper surface of the silicon substrate 1 in a predetermined arrangement.

Anschließend wird, wie in Fig. 9B gezeigt, eine polykristal­ line Siliziumschicht auf der Oberfläche des Siliziumsubstrats 1 aufgebracht, die entsprechend einer vorbestimmten Konfigura­ tion bemustert ist. Folglich wird ein Basisbereich 11a der un­ teren Elektrode 11 des Kondensators gebildet.Subsequently, as shown in FIG. 9B, a polycrystalline silicon layer is applied to the surface of the silicon substrate 1 , which is patterned according to a predetermined configuration. Consequently, a base region 11 a of the lower electrode 11 of the capacitor is formed.

Dann wird eine Isolationsschicht 43, wie in Fig. 9C gezeigt, dick über der gesamten Oberfläche aufgebracht. Anschließend wird ein Öffnungsbereich 44, der den Basisbereich 11a der un­ teren Elektrode erreicht, durch Ätzen in der Isolationsschicht 43 gebildet. Eine polykristalline Siliziumschicht 110b wird auf einer Innenfläche der Öffnungs-Oberfläche 44 und auf einer Oberfläche der Isolationsschicht 43 abgelagert.Then, an insulation layer 43 , as shown in Fig. 9C, is applied thickly over the entire surface. An opening region 44 , which reaches the base region 11 a of the lower electrode, is subsequently formed by etching in the insulation layer 43 . A polycrystalline silicon layer 110 b is deposited on an inner surface of the opening surface 44 and on a surface of the insulation layer 43 .

Wie in Fig. 9D gezeigt, wird die polykristalline Silizium­ schicht 110b selektiv durch anisotropes Ätzen geätzt. Als Er­ gebnis wird der zylindrische Bereich 11b gebildet, der sich von der Oberfläche des Basisbereichs 11a der unteren Elektrode 11 im Kondensator vertikal nach oben erstreckt und damit die untere Elektrode 11 vervollständigt.As shown in Fig. 9D, the polycrystalline silicon layer 110 b is selectively etched by anisotropic etching. As a result, the cylindrical region 11 b is formed, which extends vertically upward from the surface of the base region 11 a of the lower electrode 11 in the capacitor and thus completes the lower electrode 11 .

Dann werden, wie in Fig. 9E gezeigt, eine dielektrische Schicht 12 und eine obere Elektrode 13 nacheinander auf der Oberfläche der unteren Elektrode 11 gebildet.Then, as shown in FIG. 9E, a dielectric layer 12 and an upper electrode 13 are successively formed on the surface of the lower electrode 11 .

Nachdem dann, wie in Fig. 9F gezeigt, ein Bereich des Silizi­ umsubstrats 1 vollständig mit einer Isolations-Zwischenschicht 20 bedeckt wurde, wird an einer vorbestimmten Stelle eine Kon­ taktöffnung gebildet, in der ein Bitleitungs-Kontaktbereich 16 gebildet wird. Anschließend wird eine mit dem Bitleitungs-Kon­ taktbereich 16 zu verbindende Bitleitung auf einer Oberfläche der Isolations-Zwischenschicht 20 (nicht gezeigt) gebildet.Then, as shown in FIG. 9F, after a region of the silicon substrate 1 is completely covered with an insulation intermediate layer 20 , a contact opening is formed at a predetermined location in which a bit line contact region 16 is formed. Then, a bit line to be connected to the bit line contact region 16 is formed on a surface of the insulation intermediate layer 20 (not shown).

Wenn allerdings die Speicherkapazität eines DRAM weiter erhöht wird, wird sich eine Grundfläche des Basisbereichs 11a der un­ teren Elektrode 11 bei dem oben beschriebenen Kondensator vom zylindrisch gestapelten Typ unweigerlich verringern. Der Ba­ sisbereich 11a wird größtenteils von einem flachen Bereich eingenommen, die sich proportional zur Verkleinerung der Kon­ densatorgrundfläche verringert. Zusätzlich werden bei dem zy­ lindrischen Bereich 11b sowohl die inneren als auch die äuße­ ren Oberflächen als Kapazitätsbereiche benutzt, die einen er­ höhten Teil von der Kapazitäts-Gesamtfläche des Kondensators ausfüllen. Es wird daher wichtig sein, den zylindrischen Be­ reich auf der reduzierten Kondensatorgrundfläche optimal aus­ zunutzen.However, if the memory capacity of a DRAM is further increased, an area of the base portion 11 is inevitably reduce the un a direct electrode 11 in the above described capacitor of cylindrically stacked type. The Ba sisbereich 11 a is largely taken up by a flat area, which decreases in proportion to the reduction in the capacitor base area. In addition, b both the inner and top of the outer ren surfaces used in the zy-cylindrical portion 11 as a capacity areas that he complete a creased portion of the total capacitance of the capacitor. It will therefore be important to make the most of the cylindrical area on the reduced capacitor footprint.

Zusätzlich werden der Basisbereich 11a und der zylindrische Bereich 11b der unterliegenden Elektrode 11 des konventionel­ len Kondensators vom gestapelten Typ in verschiedenen Produk­ tionsschritten gefertigt. Eine Mehrzahl von Filmherstellungs­ schritten und Maskenerstellungsschritten sind daher notwendig, wodurch der Fertigungsprozeß kompliziert wird. Außerdem wird die Zuverlässigkeit der Isolation der unteren Elektrode 11 im Verbindungsbereich zwischen dem Basisbereich 11a und dem zy­ lindrischen Bereich 11b beeinträchtigt.In addition, the base region 11 a and the cylindrical region 11 b of the underlying electrode 11 of the conventional capacitor of the stacked type are manufactured in various production steps. A plurality of film making steps and mask making steps are therefore necessary, which complicates the manufacturing process. In addition, the reliability of the insulation of the lower electrode 11 is impaired in the connection area between the base area 11 a and the cylindrical area 11 b.

Zusätzlich benötigt die herkömmliche Halbleiterspeichervor­ richtung eine Mehrzahl von photolithographischen Schritten, um einen Kondensator vom gestapelten Typ zu fertigen und verlangt daher eine hohe Lagegenauigkeit einer Maske. Folglich werden die Fertigungsschritte komplizierter und ihre Zahl erhöht sich.In addition, the conventional semiconductor memory requires direction a plurality of photolithographic steps to to manufacture and require a stacked type capacitor hence a high positional accuracy of a mask. Consequently, be the manufacturing steps more complicated and their number increased yourself.

Anschließend wird eine Beschreibung eines herkömmlichen DRAM mit anderen Kondensatoren vom gestapelten Typ gegeben. Eine untere Elektrode dieses Kondensators vom gestapelten Typ bein­ haltet einen aufrecht stehenden Wandbereich, der kastenförmig geformt ist.Then, a description will be given of a conventional DRAM with other stacked type capacitors. A lower electrode of this stacked type capacitor maintains an upright wall area that is box-shaped is shaped.

Die Schnittansicht in Fig. 10 zeigt den Aufbau der Speicher­ zelle in diesem DRAM. Wie in Fig. 10 gezeigt, ist ein Si-Sub­ strat 201 in die jeweiligen Speicherzellen durch einen Feld- Oxidfilm 202 abgeteilt.The sectional view in Fig. 10 shows the structure of the memory cell in this DRAM. As shown in FIG. 10, a Si substrate 201 is divided into the respective memory cells by a field oxide film 202 .

Ein MOS-Transistor für eine Speicherzelle umfaßt einen Souce­ bereich 203, einen Drainbereich 204 und eine Gateelektrode 205, die auf der Oberfläche des Si-Substrats 201 gebildet sind. Polysilizium, Metalle, Metallsilicide und dergleichen werden als Material für die Gateelektrode 205 benutzt.A MOS transistor for a memory cell includes a souce area 203 , a drain area 204 and a gate electrode 205 , which are formed on the surface of the Si substrate 201 . Polysilicon, metals, metal silicides and the like are used as the material for the gate electrode 205 .

Eine Kondensatorzelle, die in einer Speicherzelle eingesetzt werden soll, umfaßt eine Polysiliziumschicht 210, einen Kon­ densator-Isolierfilm 211 mit doppelter oder dreifacher Struk­ tur, die einen SiO2-Film, einen Si2N2-Film und einen SiO2-Film aufweist, und eine Polysiliziumschicht 212, die eine Zell­ platte bildet, wobei alle Filme in einem CVD . SiO2-Film einge­ formt sind, der einen Isolierfilm zwischen den Schichten bil­ det.A capacitor cell to be used in a memory cell includes a polysilicon layer 210 , a double or triple structure capacitor insulating film 211 having an SiO 2 film, an Si 2 N 2 film and an SiO 2 film , and a polysilicon layer 212 which forms a cell plate, all of the films in a CVD. SiO 2 film are formed, which forms an insulating film between the layers.

Die Polysiliziumschicht 210, die einen Speicherknoten bildet, weist einen an einer Seite aufwärtsstehenden Wandbereich auf, und die Polysiliziumschicht 212 bildet eine Zellplatte gegen­ über der inneren und äußeren Oberfläche des Wandbereichs, wo­ durch die Oberfläche des Kondensators vergrößert wird, so daß eine größere Kondensatorkapazität auf der selben Fläche wie der einer herkömmlichen Kondensatorzelle vom gestapelten Typ erreicht werden kann. Da außerdem die Kondensatorfläche größer ist als die der Kondensatorzelle vom gestapelten Typ nach der Ausführungsform 1, gestattet die gestapelte Kondensatorzelle in der vorliegenden Ausführungsform eine größere Kapazität als die der Kondensatorzelle nach der Ausführungsform 1.The polysilicon layer 210 , which forms a storage node, has a wall region upwardly on one side, and the polysilicon layer 212 forms a cell plate opposite to the inner and outer surface of the wall region, where the surface of the capacitor increases, so that a larger capacitor capacity is created the same area as that of a conventional stacked-type capacitor cell. In addition, since the capacitor area is larger than that of the stacked type capacitor cell according to embodiment 1, the stacked capacitor cell in the present embodiment allows a larger capacitance than that of the capacitor cell according to embodiment 1.

Anschließend wird ein Herstellungsverfahren dieser gestapelten Kondensatorzelle beschrieben.Then a manufacturing process of this is stacked Capacitor cell described.

Die Diagramme 11A bis 11D zeigen die Herstellungsschritte zum Bilden der in Fig. 10 gezeigten Speicherzelle. The charts 11 A to 11 D show the fabrication steps for forming the memory cell shown in Fig. 10.

Unter Bezug auf die Fig. 11A bis 11D sowie Fig. 10 wird das Herstellungsverfahren dieser gestapelten Kondensatorzelle be­ schrieben.Referring to FIGS. 11A to 11D and FIG. 10, the manufacturing method is that the stacked capacitor cell be described.

Wie in Fig. 11A gezeigt, wird Feldoxidfilm 202, der einen Iso­ lierbereich darstellt, in die Oberfläche des Si-Substrats 201 mit einer LOCUS-Methode eingeformt, und der Source-Bereich 203 und der Drain-Bereich 204 werden durch Diffusion oder Ionenim­ plantation gebildet.As shown in FIG. 11A, field oxide film 202 , which is an insulating region, is molded into the surface of Si substrate 201 by a LOCUS method, and source region 203 and drain region 204 are implanted by diffusion or ion implantation educated.

Anschließend, nach der Bildung eines Gate-Oxidfilms, wird Po­ lysilizium, Metall mit hohem Schmelzpunkt, Metall-Silicid mit hohem Schmelzpunkt oder Metallpolycid mit hohem Schmelzpunkt auf dem Gateoxidfilm abgelagert, wobei es so bemustert wird, daß es die Gateelektrode 205 bildet.Then, after the formation of a gate oxide film, polysilicon, high melting point metal, high melting point metal silicide or high melting point metal polycide is deposited on the gate oxide film, patterned to form the gate electrode 205 .

Nachdem dann der SiO2-Film über die Oberfläche mit der CVD-Me­ thode aufgebracht wurde, werden die Randbereiche der Gateelek­ trode 205 und die anderen Verdrahtungen mit einem CVD . SiO2- Film 206 durch anisotropes Ätzen bedeckt, wobei der Film einen Zwischenschicht-Isolierfilm bildet.After the SiO 2 film has been applied over the surface using the CVD method, the edge regions of the gate electrode 205 and the other wiring are connected using a CVD. SiO 2 film 206 covered by anisotropic etching, the film forming an interlayer insulating film.

Wie in Fig. 11B gezeigt, wird ein dünner Si3N4-Film 207 über der Oberfläche aufgebracht.As shown in FIG. 11B, a thin Si 3 N 4 film 207 is deposited over the surface.

Nachdem dann eine Schicht 208 im "Spin on Glass"-Verfahren (SOG) 208 flach auf der gesamten Oberfläche des Si-Substrats 201 aufgebracht wurde, wird die gesamte Oberfläche mit einem Schutzlack 209 bedeckt und der Schutzlack dann teilweise ent­ fernt, so daß ein Bereich bleibt, in dem ein Speicherknoten gebildet wird.After a layer 208 in the "Spin on Glass" process (SOG) 208 has been applied flat to the entire surface of the Si substrate 201 , the entire surface is covered with a protective lacquer 209 and the protective lacquer is then partially removed, so that a Area remains in which a storage node is formed.

Die Höhe des Wandbereiches des Speicherknotens bestimmt sich nach der Dicke der SOG-Schicht 208.The height of the wall area of the storage node is determined by the thickness of the SOG layer 208 .

Wie in Fig. 11C gezeigt, wird die SOG-Schicht in dem Bereich, wo ein Speicherknoten gebildet wird, durch Ätzen entfernt, wo­ bei der Schutzlack 208 als Maske benutzt wird. As shown in FIG. 11C, the SOG layer is removed by etching in the area where a storage node is formed, where the protective varnish 208 is used as a mask.

Nachdem dann die Oberfläche des Si-Substrats 201 oberhalb des Drainbereiches 204 freigelegt wurde, um einen Kontakt zwischen dem Speicherknoten und dem Drainbereich 204 herzustellen, wird eine Polysiliziumschicht 210, die den Speicherknoten bilden wird, mit Hilfe einer Bedampfungsmethode aufgebracht.Then, after the surface of the Si substrate 201 above the drain region 204 is exposed to make contact between the storage node and the drain region 204 , a polysilicon layer 210 , which will form the storage node, is applied using an evaporation method.

Anschließend wird die SOG-Schicht 208 durch Ätzen entfernt.The SOG layer 208 is then removed by etching.

Wie in Fig. 11D gezeigt, wird der Kondensator-Isolierfilm 211 auf der Oberfläche der Polysiliziumschicht 210 zu dem Zeit­ punkt gebildet, als die äußere und die innere Oberfläche des Wandbereichs auf der Bodenfläche der Siliziumschicht 210 des Speicherknotens freiliegen. Der Kondensator-Isolierfilm 211 wird auf der Bodenfläche und auf der äußeren und inneren Ober­ fläche des Wandbereichs der Polysiliziumschicht 210 zum Erzeu­ gen eines Speicherknotens gebildet. Eine Doppel- oder Drei­ fachschicht aus thermischem SiO2-Film, Si3N4-Film oder SiO3- Film wird als Kondensator-Isolierfilm 211 benutzt.As shown in Fig. 11D, the capacitor insulating film 211 is formed on the surface of the polysilicon layer 210 at the time when the outer and inner surfaces of the wall portion are exposed on the bottom surface of the silicon layer 210 of the storage node. The capacitor insulating film 211 is formed on the bottom surface and on the outer and inner surface of the wall portion of the polysilicon layer 210 for generating a storage node. A double or triple layer of thermal SiO 2 film, Si 3 N 4 film or SiO 3 film is used as the capacitor insulating film 211 .

Wie in Fig. 10 gezeigt, wird nach der Bildung des Kondensator- Isolierfilms 211 eine Polysiliziumschicht 212 für die Zell­ platte aufgebracht und bemustert.As shown in FIG. 10, after the capacitor insulating film 211 is formed, a polysilicon layer 212 for the cell plate is applied and patterned.

Nachdem dann der CVD . SiO2-Film 213, der eine Isolations-Zwi­ schenschicht bildet, mit der CVD-Methode aufgebracht wurde, wird ein Kontakt zwischen dem Sourcebereich 203 und einem Al- Draht 214 hergestellt.Then after the CVD. SiO 2 film 213 , which forms an insulation interlayer, was applied with the CVD method, a contact is made between the source region 203 and an Al wire 214 .

Die gestapelte Kondensatorzelle entsprechend der vorliegenden Ausführungsform wird durch die oben beschriebenen Schritte vervollständigt.The stacked capacitor cell according to the present one Embodiment is through the steps described above completed.

Ein derartiger Kondensator vom gestapelten Typ erlaubt die Er­ höhung der Kapazitäten durch den darin enthaltenen stehenden Wandbereich des Speicherknotens 210. Der Al-Draht 214, der eine Bitleitung bildet, kontaktiert allerdings den Sourcebe­ reich 203 auf der Substratoberfläche aus dem oberen Bereich des Kondensators. Es ist daher notwendig, einen Teil des Kon­ densators über der Gateelektrode 205 von dem A-Draht 214 mit Hilfe des SiO2-Films 213 zu isolieren, wobei dieser eine Film­ dicke aufweisen muß, mit der die Isolation aufrechterhalten werden kann. Folglich ist eine Fläche, in der ein Kondensator gebildet werden kann, beschränkt. Such a stacked-type capacitor allows the capacitance to be increased by the standing wall region of the storage node 210 contained therein. The Al wire 214 , which forms a bit line, however contacts the source region 203 on the substrate surface from the upper region of the capacitor. It is therefore necessary to isolate part of the capacitor over the gate electrode 205 from the A-wire 214 by means of the SiO 2 film 213 , which must have a film thickness with which the insulation can be maintained. As a result, an area in which a capacitor can be formed is limited.

Die DE 39 18 924 A1, IEDM 1988, S. 596-599 und IEDM 1988, S. 592-595, beschreiben jeweils ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung mit einem ersten und einem zweiten Kondensator vom gestapelten Typ, die so gebildet sind, daß sie teilweise die Oberfläche einer eine Hauptoberfläche eines Halbleitersubstrates bedeckenden Isolierschicht bedec­ ken, bestehend aus den Schritten: Bilden eines Isolationsfil­ mes auf der Hauptoberfläche des Halbleitersubstrates, Bilden einer Mehrzahl von sich parallel zueinander auf der Hauptober­ fläche des Halbleitersubstrats erstreckenden Wortleitungen, teilweise Freilegen der Hauptoberfläche des Halbleitersubstra­ tes zwischen den Wortleitungen, Bilden von Störstellenberei­ chen in der Hauptoberfläche des Halbleitersubstrates zwischen den Wortleitungen, Bilden von Bitleitungen, die sich im we­ sentlichen orthogonal schneidend zu den Wortleitungen erstrec­ ken, Bilden einer Isolationsschicht, Bilden einer Kontaktöff­ nung, die auf die Hauptoberfläche des Halbleitersubstrats reicht, an einer vorbestimmten Stelle der Isolationsschicht, Bilden einer ersten leitenden Schicht auf der Innenfläche der Kontaktöffnung, auf der Oberfläche der Isolationsschicht und auf der freigelegten Hauptoberfläche des Halbleitersubstrates, Bilden einer dielektrischen Schicht auf der Oberfläche der er­ sten leitenden Schicht und Bilden einer zweiten leitenden Schicht auf einer Oberfläche der dielektrischen Schicht.DE 39 18 924 A1, IEDM 1988 , pp. 596-599 and IEDM 1988 , pp. 592-595 each describe a method for producing a semiconductor memory device with a first and a second capacitor of the stacked type, which are formed in such a way that they partially cover the surface of an insulating layer covering a main surface of a semiconductor substrate, consisting of the steps: forming an insulation film on the main surface of the semiconductor substrate, forming a plurality of word lines extending parallel to one another on the main surface of the semiconductor substrate, partially exposing the main surface of the Semiconductor substrates between the word lines, formation of impurity regions in the main surface of the semiconductor substrate between the word lines, formation of bit lines which extend essentially orthogonally intersecting to the word lines, formation of an insulation layer, formation of a contact opening the main surface of the semiconductor substrate extends, at a predetermined position of the insulation layer, forming a first conductive layer on the inner surface of the contact opening, on the surface of the insulation layer and on the exposed main surface of the semiconductor substrate, forming a dielectric layer on the surface of the first conductive layer and Forming a second conductive layer on a surface of the dielectric layer.

Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung mit Kondensato­ ren des gestapelten Typs bereitzustellen, wobei die Kapazität der Kondensatoren erhöht ist.It is an object of the present invention to provide a method for Manufacture of a semiconductor memory device with condensate to provide the stacked type, the capacity the capacitors are increased.

Die Aufgabe wird durch das Verfahren zum Herstellen einer Halbleiterspeichervorrichtung des Anspruches 1 gelöst.The task is accomplished through the process of making one Semiconductor memory device of claim 1 solved.

Weiterbildungen der Erfindung sind in den Unteransprüchen an­ gegeben. Developments of the invention are in the dependent claims given.  

Bei dem Verfahren des Anspruches 1 kann die erste leitende Schicht des Kondensators in einem Stück gebildet werden, indem der Kondensator-Trennabschnitt in einem Bereich gebildet wird, der dem Trennbereich zwischen benachbarten Kondensatoren ent­ spricht, und indem Seitenwände und dergleichen des Kondensa­ tor-Trennabschnitts verwendet werden.In the method of claim 1, the first conductive Layer of the capacitor can be formed in one piece by the capacitor separation section is formed in an area of the separation area between adjacent capacitors speaks, and by side walls and the like of the condenser gate separating section can be used.

Bei dem Verfahren des Anspruches 3 wird die Genauigkeit zum Erkennen eines Endpunktes eines Ätzvorgangs bei der Bildung des Kondensator-Trennabschnitts erhöht, indem eine Ätz- Unterbrechungsschicht zwischen der Isolationsschicht und dem Kondensator-Trennabschnitt gebildet wird.In the method of claim 3, the accuracy is Detect an end point of an etch in formation of the capacitor isolating section is increased by an etching Interrupt layer between the insulation layer and the Capacitor isolation section is formed.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Be­ schreibung eines Anwendungsbeispiels anhand der Figuren. Von den Figuren zeigen: Further features and expediencies result from the Be Description of an application example using the figures. Of the figures show:  

Fig. 1 eine Ansicht einer Grundflächenanordnung eines Speicherzellenfeldes eines DRAM entsprechend einer ersten Ausführungsform; Fig. 1 is a view of a basic arrangement of a surface of the memory cell array of a DRAM according to a first embodiment;

Fig. 2A eine Schnittansicht einer Anordnung von Speicher­ zellen entlang einer Linie II-II in Fig. 1; Fig. 2A is a sectional view of an arrangement of memory cells along a line II-II in Fig. 1;

Fig. 2B eine Schnittansicht einer Anordnung der Bitlei­ tungskontakte entlang der Linie II-II in Fig. 1; Fig. 2B is a sectional view of an arrangement of the Bitlei line contacts along the line II-II in Fig. 1;

Fig. 3A, 3B, 3C, 3D, 3E, 3F, 3G, 3H, 3I, 3J, 3K, 3L und 3M Schnittansichten, die Herstellungsschritte der in Fig. 2 gezeigten DRAM-Speicherzellen zeigen; Figures 3A, 3B, 3C, 3D, 3E, 3F, 3G, 3H, 3I, 3J, 3K, 3L and 3M-sectional views showing manufacturing steps of the embodiment shown in Figure 2 DRAM memory cells..;

Fig. 4 eine Schnittansicht eine Δnordnung von DRAM- Speicherzellen entsprechend einer zweiten Ausfüh­ rungsform; Fig. 4 is a sectional view corresponding to a second exporting approximately form a Δnordnung of DRAM memory cells;

Fig. 5A, 5B, 5C, 5D, 5E, 5F, 5G und 5H Schnittansichten, die Herstellungsschritte der in Fig. 4 gezeigten Speicherzellen zeigen; Figures 5A, 5B, 5C, 5D, 5E, 5F, 5G and 5H-sectional views showing steps of manufacturing the memory cell shown in Fig. 4.

Fig. 6 eine Schnittansicht einer DRAM-Speicherzellenanord­ nung entsprechend einer dritten Ausfühungsform; Fig. 6 is a sectional view of a DRAM according to a third voltage Speicherzellenanord Ausfühungsform;

Fig. 7A, 7B, 7C, 7D, 7E, und 7F Schnittansichten, die Her­ stellungsschritte der in Fig. 6 gezeigten Speicher­ zellen zeigen; Figs. 7A, 7B, 7C, 7D, 7E, and 7F are sectional views showing manufacturing steps of the memory cells shown in Fig. 6;

Fig. 8' eine Schnittansicht einer DRAM-Speicherzellenanord­ nung entsprechend einer herkömmlichen Ausführungsform; Fig. 8 is' a cross-sectional view of a DRAM Speicherzellenanord voltage according to a conventional embodiment;

Fig. 9A, 9B, 9C, 9D, 9E und 9F Schnittansichten mit Herstellungsschritten der DRAM-Speicherzellen nach Fig. 8; FIG. 9A, 9B, 9C, 9D, 9E and 9F are sectional views of manufacturing steps of the DRAM memory cell of Fig. 8;

Fig. 10 eine Schnittansicht einer DRAM-Speicherzellenanord­ nung entsprechend einer weiteren herkömmlichen Ausführungsform; FIG. 10 is a sectional view of a DRAM Speicherzellenanord voltage in accordance with another conventional embodiment;

Fig. 11A, 11B, 11C und 11D Schnittansichten mit Herstel­ lungsschritten der DRAM-Speicherzellen nach Fig. 10. FIG. 11A, 11B, 11C and 11D are sectional views with herstel conversion steps of the DRAM memory cells of Fig. 10.

Eine Ausführungsform der vorliegenden Erfindung wird anschlie­ ßend im Detail unter Bezug auf die Zeichnung beschrieben.An embodiment of the present invention is subsequently described in detail with reference to the drawing.

Wie im wesentlichen in Fig. 1 gezeigt, ist auf der Oberfläche eines Siliziumsubstrats eine Mehrzahl von sich parallel zu ei­ ner Zeilenrichtung erstreckenden Wortleitungen 4a, 4b, 4c und 4d, eine Mehrzahl von sich parallel zu einer Spaltenrichtung erstreckenden Bitleitungen 15 und eine Mehrzahl von Speicher­ zellen MC gebildet, wobei die Speicherzellen MC nahe der Kreu­ zungspunkte der Wortleitungen mit den Bitleitungen angeordnet sind. Eine in Fig. 1 und 2 gezeigte Speicherzelle besteht aus einem Transfergate-Transistor 3 und einem Kondensator 10. Der Transfergate-Transistor 3 umfaßt ein Paar von Source- und Drainbereichen 6, 6, das auf der Oberfläche des Siliziumsub­ strats 1 gebildet ist, und Gateelektroden (Wortleitungen) 4b und 4c, die zwischen den Source- und Drainbereichen 6 und 6 auf der Oberfläche des Siliziumsubstrats 1 mit einem dazwi­ schengelegten Gate-Isolationsfilm 5 gebildet sind. Jeder Rand der Gateelektroden 4b und 4c ist mit einer Isolationsschicht 22 bedeckt. Außerdem ist eine dicke Isolations-Zwischenschicht 20 auf einem Bereich des Transfergate-Transistors 3 auf der Oberfläche des Siliziumsubstrats 1 gebildet. Eine Kontaktöff­ nung 14, die in eine der Source- oder Drainbereiche 6 des Transfergate-Transistors 3 hineinreicht, wird in einen vorbe­ stimmten Bereich der Isolations-Zwischenschicht eingeformt.As shown essentially in Fig. 1, on the surface of a silicon substrate is a plurality of word lines 4 a, 4 b, 4 c and 4 d extending parallel to a row direction, a plurality of bit lines 15 and extending parallel to a column direction a plurality of memory cells MC are formed, the memory cells MC being arranged near the crossing points of the word lines with the bit lines. A memory cell shown in FIGS. 1 and 2 consists of a transfer gate transistor 3 and a capacitor 10 . The transfer gate transistor 3 comprises a pair of source and drain regions 6 , 6 , which is formed on the surface of the silicon substrate 1 , and gate electrodes (word lines) 4 b and 4 c, which are between the source and drain regions 6 and 6 the surface of the silicon substrate 1 are formed with a gate insulation film 5 interposed therebetween. Each edge of the gate electrodes 4 b and 4 c is covered with an insulation layer 22 . In addition, a thick insulation interlayer 20 is formed on an area of the transfer gate transistor 3 on the surface of the silicon substrate 1 . A contact opening 14 , which extends into one of the source or drain regions 6 of the transfer gate transistor 3 , is molded into a predetermined region of the intermediate insulation layer.

Der Kondensator 10 weist eine Mehrschichtstruktur mit einer unteren Elektrode (Speicherknoten) 11, einer dielektrischen Schicht 12 und einer oberen Elektrode (Zellplatte) 13. Die un­ tere Elektrode 11 besteht aus einem Basisbereich (einem ersten Bereich) 11a, der auf und in Kontakt mit einer auf einer In­ nenfläche der Kontaktöffnung 14 gebildeten Oberfläche 21 und einer Oberfläche der Isolations-Zwischenschicht 20 gebildet ist, sowie einem stehenden Wandbereich (einem zweiten Bereich) 11b, der sich vertikal entlang einem äußersten Rand des Basis­ bereichs 11a erstreckend gebildet ist. Der Basisbereich 11a und der stehende Wandbereich 11b sind in einem Stück durch eine polykristalline Siliziumschicht gebildet, wohinein Stör­ stellen injiziert wurden. Die dielektrische Schicht 12 ist auf einer Oberfläche der unteren Elektrode 11 gebildet.The capacitor 10 has a multilayer structure with a lower electrode (storage node) 11 , a dielectric layer 12 and an upper electrode (cell plate) 13 . The lower electrode 11 consists of a base region (a first region) 11 a which is formed on and in contact with a surface 21 formed on an inner surface of the contact opening 14 and a surface of the insulation intermediate layer 20 , and a standing wall region ( a second area) 11 b, which is formed extending vertically along an outermost edge of the base area 11 a. The base region 11 a and the standing wall region 11 b are formed in one piece by a polycrystalline silicon layer, where sturgeon points have been injected. The dielectric layer 12 is formed on a surface of the lower electrode 11 .

Im besonderen ist die dielektrische Schicht 12 derart gebil­ det, daß sie sowohl eine innere Seitenfläche als auch eine äu­ ßere Seitenfläche des stehenden Wandbereiches 11b der unteren Elektrode 11 bedeckt. Folglich bilden die inneren und die äu­ ßeren Seitenflächen des stehenden Wandbereiches 11b der unte­ ren Elektrode 11 kapazitive Bereiche. Ein Oxidfilm, ein Ni­ tridfilm oder ein gemischter Film bestehend aus einem Oxidfilm und einem Nitridfilm oder einem Metalloxidfilm können als di­ elektrische Schicht 12 benutzt werden. Die obere Elektrode 13 wird so gebildet, daß sie fast die gesamte Oberfläche des Speicherzellenfeldes bedeckt. Polykristallines Silizium mit hineininjizierten Störstellen oder eine Metallschicht, wie eine Schicht aus Metall mit hohem Schmelzpunkt, werden als obere Elektrode 13 benutzt. Eine Fläche der oberen Elektrode 13 ist mit einer Isolationsschicht 23 bedeckt. Dann sind Ver­ bindungsschichten 24 mit vorbestimmter Anordnung auf einer Oberfläche der Isolationsschicht 23 gebildet.In particular, the dielectric layer 12 is such det gebil having both an inner side surface and an externa ßere side surface of the standing wall portion 11 b of the lower electrode 11 is covered. Consequently, the inner and outer side surfaces of the standing wall region 11 b of the lower electrode 11 form capacitive regions. An oxide film, a nitride film, or a mixed film composed of an oxide film and a nitride film or a metal oxide film can be used as the dielectric layer 12 . The upper electrode 13 is formed so that it covers almost the entire surface of the memory cell array. Polycrystalline silicon with impurities injected therein or a metal layer such as a layer of metal with a high melting point are used as the upper electrode 13 . One surface of the upper electrode 13 is covered with an insulation layer 23 . Then, connection layers 24 are formed with a predetermined arrangement on a surface of the insulation layer 23 .

Wie in Fig. 2A und 2B gezeigt, ist eine Bitleitung 15 mit ei­ nem der Source- oder Drainbereiche 6 des Transfergatetransi­ stors 3 verbunden. Die Bitleitung 15 ist unterhalb der haupt­ sächlichen Teile des stehenden Wandbereichs 11b und des Basis­ bereichs 11a der unteren Elektrode 11 im Kondensator 10 gebil­ det. Wie weiter in Fig. 1 gezeigt, ist die Bitleitung 15 so geformt, daß ihre Leitungsbreite an einem Bitleitungskontakt­ bereich 16 teilweise breiter ist. Die verkleinerte Speicher­ zellenanordnung benötigt eine verringerte Bitleitungsbreite. Allerdings wird ein Bitleitungskontaktbereich bevorzugt groß ausgebildet, um einen Anstieg des Kontaktwiderstands zu ver­ hindern. Die Bitleitung 15 wird daher so gebildet, daß sie am Kontaktbereich einen überhängenden Bereich aufweist. Zusätz­ lich erstreckt sich einer der Source- oder Drainbereiche 6 des Transfergatetransistors 3 in einen Bereich unterhalb der Bit­ leitung 15, um mit der Bitleitung 15 in Kontakt zu treten. Dann besteht Kontakt zwischen dem ausgedehnten Source- /Drainbereich 6 und dem Kontaktbereich 16 der Bitleitung 15 mit vergrößerter Leitungsbreite. Da wie beschrieben der Kon­ takt gebildet wird, indem die Kontaktbereiche der Source- und Drainbereiche 6 und der Bitleitung 15 ausgedehnt wurden, kön­ nen die Bitleitung 15 und das Paar von Störstellenbereichen 6 und 6 des Transfergate-Transistors parallel zueinander gebil­ det werden. 2A and 2B as shown in Fig., A bit line 15 is provided with egg the source or drain regions 6 of NEM Transfergatetransi stors 3 is connected. The bit line 15 is formed beneath the main neutrals of the standing wall area 11 b and the base area 11 a of the lower electrode 11 in the capacitor 10 . As further shown in FIG. 1, the bit line 15 is shaped such that its line width at a bit line contact area 16 is partially wider. The downsized memory cell arrangement requires a reduced bit line width. However, a bit line contact area is preferably made large in order to prevent an increase in the contact resistance. The bit line 15 is therefore formed such that it has an overhanging area at the contact area. Zusätz Lich the source or drain regions 6 extending a transfer gate of the transistor 3 in a region beneath the bit line 15 so as to come into contact with the bit line 15 °. Then there is contact between the extended source / drain region 6 and the contact region 16 of the bit line 15 with an enlarged line width. As described, since the contact is formed by expanding the contact areas of the source and drain areas 6 and the bit line 15 , the bit line 15 and the pair of impurity areas 6 and 6 of the transfer gate transistor can be formed in parallel with each other.

Wie in Fig. 2A gezeigt, kann ein Isolationsbereich 18 zwischen den benachbarten Kondensatoren 10 und 10 so geformt werden, daß der so schmal wie möglich ist. Mit anderen Worten, eine Grundfläche des Basisbereichs 11a der unteren Elektrode 11 im Kondensator 10 kann vergrößert werden. Folglich erhöhen die vergrößerte Grundfläche des Basisbereichs 11a der unteren Elektrode und die vergrößerte Randlänge des stehenden Wandbe­ reiches 11b, der an deren äußerstem Rand angeordnet ist, die Gesamtkapazität der zu vergrößernden Kondensatoren 11. Während eine Grundflächenanordnung des in Fig. 1 gezeigten Kondensa­ tors rechteckig ist, stellt sie lediglich eine schematische Darstellung dar und wird daher tatsächlich in Form eines Ovals, das aus einem Rechteck mit vier abgerundeten Ecken er­ zeugt wird, oder einem Zylinder gebildet.As shown in Fig. 2A, an isolation region 18 between the adjacent capacitors 10 and 10 can be formed to be as narrow as possible. In other words, a base area of the base region 11 a of the lower electrode 11 in the capacitor 10 can be enlarged. Consequently, the enlarged base area of the base region 11 a of the lower electrode and the increased edge length of the standing wall region 11 b, which is arranged on the outer edge thereof, increase the total capacitance of the capacitors 11 to be enlarged. While a base arrangement of the capacitor shown in Fig. 1 is rectangular, it is only a schematic representation and is therefore actually in the form of an oval, which is created from a rectangle with four rounded corners, or a cylinder.

Anschließend werden Herstellungsschritte der Speicherzellen, deren Schnittanordnung Fig. 2 zeigt, unter Bezug auf Fig. 3A bis 3M beschrieben.Then, manufacturing steps of the memory cells, the sectional arrangement of which is shown in FIG. 2, are described with reference to FIGS. 3A to 3M.

Zuerst wird, wie in Fig. 3A gezeigt, ein Feldoxidfilm 2 und ein Kanal-Unterbrechungsbereich (nicht gezeigt) an vorbestimm­ ten Bereichen auf der Hauptoberfläche des Halbleitersubstrats 1 gebildet. Außerdem werden ein thermischer Oxidfilm 5, eine polykristalline Siliziumschicht 4 mit einer Dicke von 100- 200 nm, vorzugsweise 150, und ein Oxidfilm 22a mit einer Dicke von 100-200 nm, vorzugsweise 150, mit der CVD-Me­ thode nacheinander auf der Oberfläche des Siliziumsubstrats 1 gebildet.First, as shown in FIG. 3A, a field oxide film 2 and a channel interruption region (not shown) are formed at predetermined regions on the main surface of the semiconductor substrate 1 . In addition, a thermal oxide film 5 , a polycrystalline silicon layer 4 with a thickness of 100-200 nm, preferably 150, and an oxide film 22 a with a thickness of 100-200 nm, preferably 150, with the CVD method in succession on the surface of the silicon substrate 1 is formed.

Dann werden, wie in Fig. 3B gezeigt, die Wortleitungen 4a, 4b, 4c und 4d mit der Photolithographie- und Ätzmethode gebildet. Der bemusterte Oxidfilm 22a wird auf den Oberflächen der Wort­ leitungen 4a-4d belassen.Then, as shown in Fig. 3B, the word lines 4 a, 4 b, 4 c and 4 d are formed by the photolithography and etching method. The patterned oxide film 22 a is left on the surfaces of the word lines 4 a- 4 d.

Dann wird, wie in Fig. 3C gezeigt, ein Oxidfilm 22b mit einer Dicke von 100-200 nm, vorzugsweise 150, auf der gesamten Oberfläche des Siliziumsubstrats 1 mit der CVD-Methode abgela­ gert. Then, as shown in FIG. 3C, an oxide film 22 b with a thickness of 100-200 nm, preferably 150, is deposited on the entire surface of the silicon substrate 1 using the CVD method.

Dann wird, wie in Fig. 3D gezeigt, eine Isolationsschicht 22 aus einem Oxidfilm auf den Rändern der Wortleitungen 4a-4d durch anisotropisches Ätzen des Oxidfilms 22b gebildet. Dann werden Störstellenionen 30, Arsen mit einer Implantationsener­ gie von 30 KeV, einer Dosis von 4 × 1015/cm2 in die Oberfläche des Siliziumsubstrats 1 implantiert, indem die mit der Isola­ tionsschicht 22 bedeckten Wortleitungen 4a-4d als Masken be­ nutzt werden, um den Source- und Drainbereich 6 und 6 des Transfergate-Transistors zu bilden.Then, as shown in FIG. 3D, an insulation layer 22 made of an oxide film is formed on the edges of the word lines 4 a - 4 d by anisotropic etching of the oxide film 22 b. Then, impurity ions 30 , arsenic with an implantation energy of 30 KeV, a dose of 4 × 10 15 / cm 2 are implanted into the surface of the silicon substrate 1 by using the word lines 4 a - 4 d covered with the insulation layer 22 as masks to form the source and drain regions 6 and 6 of the transfer gate transistor.

Dann wird, wie in Fig. 3E gezeigt, eine leitende Schicht wie eine dotierte Polysiliziumschicht oder eine Metallschicht, eine Metall-Silicidschicht oder dergleichen auf der Oberfläche des Siliziumsubstrats 1 gebildet, die entsprechend der vorbe­ stimmten Konfiguration bemustert sind. Folglich werden die Bitleitung 15 und der Bitleitungskontakt 16 gebildet.Then, as shown in FIG. 3E, a conductive layer such as a doped polysilicon layer or a metal layer, a metal silicide layer or the like is formed on the surface of the silicon substrate 1 , which is patterned according to the predetermined configuration. As a result, the bit line 15 and the bit line contact 16 are formed.

Jetzt wird, wie in Fig. 3F gezeigt, die Isolations-Zwischen­ film 20 auf der Oberfläche des Siliziumsubstrats 1 gebildet. Dann wird ein Nitridfilm mit einer Filmdicke von z. B. mehr als 100 auf dem Isolations-Zwischenfilm 20 mit der CVD-Methode gebildet. Dann wird ein Oxidfilm 31a mit einer Filmdicke von z. Z. mehr als 500 nm auf einer Oberfläche des Nitridfilms 21 mit der CVD-Methode gebildet. Die Filmdicke des Oxidfilms 31a wird die Höhe des stehenden Wandbereiches 11b der unteren Elektrode 11 im Kondensator 10 für einen späteren Schritt be­ stimmen. Folglich ändert sich die Filmdicke in Abhängigkeit von einem bestimmten Kapazitätswert des DRAM-Kondensators als Produkt. Zusätzlich wird eine Kombination des Nitridfilms 21 und des Oxidfilms 31a so ausgewählt, daß ein Ätzverhalten den einen beim Ätzen verschieden vom Ätzverhalten des anderen ist.Now, as shown in FIG. 3F, the intermediate insulating film 20 is formed on the surface of the silicon substrate 1 . Then a nitride film with a film thickness of e.g. B. formed more than 100 on the intermediate insulating film 20 by the CVD method. Then an oxide film 31 a with a film thickness of z. Z. more than 500 nm formed on a surface of the nitride film 21 by the CVD method. The film thickness of the oxide film 31 a will determine the height of the standing wall area 11 b of the lower electrode 11 in the capacitor 10 for a later step. As a result, the film thickness changes depending on a certain capacitance value of the DRAM capacitor as a product. In addition, a combination of the nitride film 21 and the oxide film 31 a is selected so that an etching behavior of one is different from the etching behavior of the other during etching.

Zusätzlich wird, wie in Fig. 3G gezeigt, eine Kondensator-Iso­ lierschicht 31 zum Isolieren der benachbarten Kondensatoren gebildet, indem der Oxidfilm 31a durch das Ätzverfahren bemu­ stert wird. Das Auswahlverhältnis für das Ätzen des Nitrid­ films 21 zum Oxidfilm 31a beträgt 10 zu 15. In diesem Ätz­ schritt wird daher der Nitridfilm 21 mit einer anderen Ge­ schwindigkeit geätzt als der Oxidfilm 31a. Folglich wird die Ätzgeschwindigkeit reduziert, wenn der Ätzvorgang die Oberflä­ che des Nitridfilms 21 erreicht. Bei dieser Gelegenheit ist das Ätzen des Oxidfilms 31a beendet. Zusätzlich ist bei diesem Ätzvorgang der als Kondensator-Isolierschicht übrigbleibende Bereich 31 dünner als der vom Oxidfilm 31a wegzuätzende Be­ reich. Bei der Ätztechnik kann eine Breite des erzielten ent­ fernten Bereichs durch das teilweise Entfernen der geätzten Schicht kleiner sein als eine Breite des übrigbleibenden Be­ reichs nach dem Entfernen des unnötigen Bereiches der geätzten Schicht. Es ist daher möglich, eine Breite der Kondensator- Isolierschicht 31 dünner herzustellen, was zu dünnen Isolie­ rungen zwischen den Kondensatoren führt.In addition, as shown in Fig. 3G, a capacitor insulating layer 31 for insulating the adjacent capacitors is formed by patterning the oxide film 31 a by the etching process. Therefore, the selection ratio for etching of the nitride film 21 to the oxide film 31a is 10 to 15. In this etching step, the nitride film 21 is etched with a different speed than the Ge oxide film 31 a. As a result, the etching speed is reduced when the etching reaches the surface of the nitride film 21 . On this occasion, the etching of the oxide film 31 a is finished. In addition, in this etching process, the area 31 remaining as a capacitor insulating layer is thinner than the area to be etched away from the oxide film 31 a. In the etching technique, a width of the removed area obtained by partially removing the etched layer may be smaller than a width of the remaining area after removing the unnecessary area of the etched layer. It is therefore possible to make a width of the capacitor insulating layer 31 thinner, which leads to thin insulation between the capacitors.

Außerdem werden, wie in Fig. 3H gezeigt, Kontaktöffnungen 14 und 14 so mit Photolithographie und dem Ätzverfahren gebildet, daß sie die Source- und Drainbereiche 6 und 6 erreichen.In addition, as shown in FIG. 3H, contact openings 14 and 14 are formed by photolithography and the etching process to reach the source and drain regions 6 and 6 .

Dann wird, wie in Fig. 31 gezeigt, eine polykristalline Sili­ ziumschicht 110 mit einer Dicke von 50-150 nm, vorzugsweise 1000, auf einer Innenfläche der Kontaktöffnung 14, auf der Oberfläche des Nitridfilms 21 und auf der Oberfläche der Kon­ densator-Isolierschicht 31 mit CVD-Methode aufgebracht. Dann wird ein dicker Schutzlack (wegzuätzende Schicht) 32 auf eine Oberfläche der polykristallinen Siliziumschicht 110 aufge­ bracht.Then, as shown in FIG. 31, a polycrystalline silicon layer 110 having a thickness of 50-150 nm, preferably 1000, is formed on an inner surface of the contact hole 14 , on the surface of the nitride film 21 and on the surface of the capacitor insulating layer 31 applied with CVD method. Then a thick protective lacquer (layer to be etched away) 32 is applied to a surface of the polycrystalline silicon layer 110 .

Dann wird, wie in Fig. 3J gezeigt, der Schutzlack 32 wegge­ ätzt, um einen Teil der polykristallinen Schicht 110 freizule­ gen.Then, as shown in FIG. 3J, the resist 32 is etched away to expose part of the polycrystalline layer 110 .

Dann wird, wie in Fig. 3K gezeigt, die freigelegte Oberfläche der polykristallinen Siliziumschicht 110 mit anisotropem Ätz­ mittel oder dergleichen selektiv entfernt. Folglich ist die polykristalline Siliziumschicht 110 auf der Oberfläche der Kondensator-Isolierschicht 31 isoliert, um die untere Elek­ trode 11 jedes Kondensators zu bilden. Then, as shown in FIG. 3K, the exposed surface of the polycrystalline silicon layer 110 is selectively removed with anisotropic etching agent or the like. Accordingly, the polycrystalline silicon layer 110 is insulated on the surface of the capacitor insulating layer 31 to form the lower electrode 11 of each capacitor.

Dann wird, wie in Fig. 3L gezeigt, der Schutzlack 32 durch Ät­ zen entfernt und zusätzlich die Kondensatorisolierschicht 31 mit Hilfe von Fluor oder dergleichen entfernt. Dann wird die dielektrische Schicht 11, wie ein Nitridfilm, auf der Oberflä­ che der unteren Elektrode 11 gebildet.Then, as shown in FIG. 3L, the protective varnish 32 is removed by etching and, in addition, the capacitor insulating layer 31 is removed using fluorine or the like. Then, the dielectric layer 11 , such as a nitride film, is formed on the surface of the lower electrode 11 .

Dann wird, wie in Fig. 3M gezeigt, die obere Elektrode 13 mit einer Dicke von 200-300 nm aus einer polykristallinen Silizi­ umschicht oder dergleichen auf der Oberfläche der dielektri­ schen Schicht 12 mit der CVD-Methode gebildet. Danach werden die Isolationsschicht 23 und die Verbindungsschicht 24 oder dergleichen gebildet, um die Herstellungsschritte der DRAM- Speicherzellen zu vervollständigen.Then, as shown in FIG. 3M, the upper electrode 13 with a thickness of 200-300 nm of a polycrystalline silicon layer or the like is formed on the surface of the dielectric layer 12 by the CVD method. Thereafter, the insulation layer 23 and the connection layer 24 or the like are formed to complete the manufacturing steps of the DRAM memory cells.

Anschließend wird eine DRAM-Speicherzelle entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung beschrie­ ben. Die Fig. 4 zeigt eine Schnittansicht der Anordnung eines Kondensators entsprechend der der ersten in Fig. 2 gezeigten Ausführungsform. Wie in Fig. 4 gezeigt, zeichnet sich die zweite Ausführungsform dadurch aus, daß eine polykristalline Siliziumschicht 25 als Ätz-Unterbrechungsschicht auf der Ober­ fläche der Isolations-Zwischenschicht gebildet wird. Während die polykristalline Siliziumschicht 25 benutzt wird, um zu weitgehendes Ätzen in einem später beschriebenen Herstellungs­ schritt zu verhindern, bildet sie nach der Fertigstellung die untere Elektrode 11 des Kondensators mit unterer Elektrode aus einem Stück.Then, a DRAM memory cell according to a second embodiment of the present invention will be described. FIG. 4 shows a sectional view of the arrangement of a capacitor according to the first embodiment shown in FIG. 2. As shown in Fig. 4, the second embodiment is characterized in that a polycrystalline silicon layer 25 is formed as an etching interruption layer on the upper surface of the insulation intermediate layer. While the polycrystalline silicon layer 25 is used to prevent excessive etching in a manufacturing step described later, it forms the lower electrode 11 of the capacitor with the lower electrode in one piece after completion.

Anschließend werden Herstellungsschritte der Speicherzelle des in Fig. 4 gezeigten DRAM beschrieben. Da die Fertigungs­ schritte der Speicherzelle nach dem zweiten Ausführungsbei­ spiel sich weitgehend mit den Fertigungsschritten der Speicherzelle nach dem ersten Ausführungsbeispiel, wie sie in Fig. 3A bis 3M beschrieben sind, decken, wird eine Beschrei­ bung nur von sich unterscheidenden Herstellungsschritten vor­ genommen, während die anderen Herstellungsschritte, die sich auf die erste Ausführungsform beziehen, nicht näher beschrie­ ben werden. Zuerst wird, wie in Fig. 5A (entspricht Fig. 3F) gezeigt, die polykristalline Siliziumschicht 25 auf der Ober­ fläche der Isolations-Zwischenschicht 20 mit der CVD-Methode aufgebracht. Dann wird der Oxidfilm 31a auf deren Oberfläche gebildet. Die polykristalline Siliziumschicht 25 besitzt eine höhere Ätz-Selektivität als die des darauf gebildeten Oxid­ films 31a.Then, manufacturing steps of the memory cell of the DRAM shown in FIG. 4 will be described. Since the manufacturing steps of the memory cell according to the second exemplary embodiment largely coincide with the manufacturing steps of the memory cell according to the first exemplary embodiment, as described in FIGS. 3A to 3M, a description is only made of differing manufacturing steps before, during the other manufacturing steps related to the first embodiment will not be described in more detail. First, as shown in FIG. 5A (corresponds to FIG. 3F), the polycrystalline silicon layer 25 is applied to the surface of the insulation intermediate layer 20 by the CVD method. Then the oxide film 31 a is formed on the surface thereof. The polycrystalline silicon layer 25 has a higher etching selectivity than that of the oxide film 31 a formed thereon.

Jetzt wird, wie in Fig. 5B (entspricht Fig. 3G) gezeigt, der Oxidfilm 31a selektiv geätzt, um die Kondensator-Isolier­ schicht 31 zu bilden. Bei dieser Gelegenheit wird die polykri­ stalline Schicht 25 benutzt, um den Endpunkt des Ätzens des Oxidfilms 31a zu erkennen, wobei die Ätzzeit gesteuert wird, um ein Über-Ätzen der unterliegenden Isolations-Zwischen­ schicht 20 zu verhindern.Now, as shown in Fig. 5B (corresponds to Fig. 3G), the oxide film 31 a is selectively etched to form the capacitor insulating layer 31 . On this occasion, the polycrystalline layer 25 is used to detect the end point of the etching of the oxide film 31 a, the etching time being controlled to prevent over-etching of the underlying insulation intermediate layer 20 .

Dann wird, wie in Fig. 5C (entspricht Fig. 3H) gezeigt, die Kontaktöffnung 14, die zu den Source- und Drainbereichen 6 und 6 reicht, in der polykristallinen Siliziumschicht 25 und der Isolations-Zwischenschicht 20 mit der Photolithographie- und der Ätzmethode gebildet.Then, as shown in FIG. 5C (corresponds to FIG. 3H), the contact opening 14 , which extends to the source and drain regions 6 and 6 , is formed in the polycrystalline silicon layer 25 and the insulation intermediate layer 20 using the photolithography and the etching method educated.

Dann wird, wie in Fig. 5D (entspricht Fig. 31) gezeigt, die polykristalline Siliziumschicht 110 auf einer Innenfläche der Kontaktöffnung 14 sowie auf den Oberflächen der polykristalli­ nen Siliziumschichten 25 und der Kondensator-Isolierschicht 31 aufgebracht. Dann wird der dicke Schutzlack 32 auf die Ober­ fläche der polykristallinen Siliziumschicht 110 aufgebracht.Then, as shown in FIG. 5D (corresponds to FIG. 31), the polycrystalline silicon layer 110 is applied on an inner surface of the contact opening 14 and on the surfaces of the polycrystalline silicon layers 25 and the capacitor insulating layer 31 . Then the thick protective lacquer 32 is applied to the upper surface of the polycrystalline silicon layer 110 .

Dann wird, wie in Fig. 5E (entspricht Fig. 3J) gezeigt, der Schutzlack zurückgeätzt, um die Oberfläche der polykristalli­ nen Siliziumschicht 110 freizulegen.Then, as shown in FIG. 5E (corresponding to FIG. 3J), the protective varnish is etched back to expose the surface of the polycrystalline silicon layer 110 .

Dann wird, wie in Fig. 5F (entspricht Fig. 3K) gezeigt, die freigelegte Oberfläche der polykristallinen Schicht 110 teil­ weise entfernt. Folglich wird die polykristalline Silizium­ schicht 110 auf der Oberfläche der Kondensator-Isolierschicht 31 entfernt, um die getrennten unteren Elektroden 11 und 11 des Kondensators zu bilden.Then, as shown in Fig. 5F (corresponds to Fig. 3K), the exposed surface of the polycrystalline layer 110 is partially removed. As a result, the polycrystalline silicon layer 110 on the surface of the capacitor insulating layer 31 is removed to form the separated lower electrodes 11 and 11 of the capacitor.

Dann werden, wie in Fig. 5G gezeigt, die Kondensator-Isolier­ schicht 31 und die unter der Kondensator-Isolierschicht 31 an­ geordnete polykristalline Siliziumschicht 25 selektiv ent­ fernt. Folglich sind die benachbarten unteren Elektroden 11 des Kondensators voneinander getrennt und isoliert.Then, as shown in FIG. 5G, the capacitor insulating layer 31 and the polycrystalline silicon layer 25 arranged below the capacitor insulating layer 31 are selectively removed. As a result, the adjacent lower electrodes 11 of the capacitor are separated from each other and isolated.

Danach wird die dielektrische Schicht 12 bemustert auf der Oberfläche der unteren Elektrode 11 aufgebracht, wie in Fig. 5H gezeigt.Thereafter, the dielectric layer 12 is patterned on the surface of the lower electrode 11 , as shown in Fig. 5H.

Während in der oben beschriebenen ersten und zweiten Ausfüh­ rungsform der Schutzlack 32 als zurückzuätzende Schicht be­ nutzt wird, ist er hierauf nicht beschränkt, und z. B. ein CVD- Siliziumoxidfilm kann benutzt werden, um den selben Effekt zu erzielen.While in the above-described first and second embodiments, the protective varnish 32 is used as a layer to be etched back, it is not limited to this, and e.g. B. a CVD silicon oxide film can be used to achieve the same effect.

Anschließend wird eine DRAM-Speicherzelle entsprechend einer dritten Ausführungsform der vorliegenden Erfindung beschrie­ ben. Die Fig. 6 zeigt eine Schnittansicht der Speicherzellena­ nordnung entsprechend der in Fig. 2 gezeigten ersten Ausfüh­ rungsform.Then, a DRAM memory cell according to a third embodiment of the present invention will be described. FIG. 6 shows a sectional view of the memory cell arrangement corresponding to the first embodiment shown in FIG. 2.

Wie in Fig. 6 gezeigt, zeichnet sich die dritte Ausführungs­ form dadurch aus, daß der stehende Wandbereich 11b der unteren Elektrode 11 im Kondensator 10 in schräger Richtung bezogen auf die Hauptoberfläche des Substrats gebildet ist. Genauer gesagt ist der stehende Wandbereich 11b wie ein elliptischer, hohler Schrägzylinder, wie ein runder, hoher Schrägzylinder oder wie ein hohles, schräges Prisma geformt. Die inneren und die äußeren Flächen des geneigten stehenden Wandbereiches wer­ den als kapazitive Bereiche benutzt. Unter der Annahme, daß eine vertikale Höhe des stehenden Wandbereiches 11b der unte­ ren Elektrode 11 festgelegt ist, erhöht sich die Oberfläche des stehenden Wandbereiches 11b des Kondensators nach der dritten Ausführungsform im Vergleich zum stehenden Wandbereich 11b der ersten Ausführungsform, da der erstere eine geneigte Oberfläche aufweist. Richtung und Winkel der Neigung des ste­ henden Wandbereichs 11b können im folgenden Herstellungsprozeß willkürlich gewählt werden.As shown in Fig. 6, the third embodiment is characterized in that the standing wall region 11 b of the lower electrode 11 in the capacitor 10 is formed in an oblique direction with respect to the main surface of the substrate. More specifically, the standing wall portion 11 is formed as an elliptical b hollow inclined cylinder, like a round, high inclined cylinder or as a hollow, oblique prism. The inner and outer surfaces of the inclined standing wall area who used the capacitive areas. Assuming that a vertical height of the standing wall area 11 b of the lower electrode 11 is fixed, the surface of the standing wall area 11 b of the capacitor according to the third embodiment increases compared to the standing wall area 11 b of the first embodiment, since the former has an inclined surface. Direction and angle of inclination of the ste Henden wall portion 11b can be arbitrarily selected in the following manufacturing process.

Anschließend werden die Herstellungsschritte der in Fig. 6 ge­ zeigten DRAM-Speicherzelle beschrieben. Da die Fertigungs­ schritte nach der dritten Ausführungsform weitgehend mit den Fertigungsschritten der DRAM-Speicherzelle nach der in den Fig. 3A bis 3M gezeigten ersten Ausführungsform übereinstim­ men, werden nur die besonderen Fertigungsschritte beschrieben und keine weitere Beschreibung der auf die erste Ausführungs­ form bezogenen Schritte vorgenommen. Zuerst wird, wie in Fig. 7A (entspricht Fig. 3F) gezeigt, die polykristalline Silizium­ schicht 25 auf der Oberfläche der Isolations-Zwischenschicht 20 mit der CVD-Methode aufgebracht. Dann wird der Oxidfilm 31a auf dieser Oberfläche gebildet. Die polykristalline Silizium­ schicht 25 besitzt eine höhere Ätz-Selektivität als der darauf gebildete Oxidfilm 31a.Then, the manufacturing steps of the DRAM memory cell shown in FIG. 6 will be described. Since the manufacturing steps according to the third embodiment largely agree with the manufacturing steps of the DRAM memory cell according to the first embodiment shown in FIGS. 3A to 3M, only the special manufacturing steps are described and no further description of the steps relating to the first embodiment is made . First, as shown in FIG. 7A (corresponds to FIG. 3F), the polycrystalline silicon layer 25 is applied to the surface of the insulation intermediate layer 20 by the CVD method. Then the oxide film 31 a is formed on this surface. The polycrystalline silicon layer 25 has a higher etching selectivity than the oxide film 31 a formed thereon.

Jetzt wird, wie in Fig. 7B (entspricht Fig. 3G) gezeigt, der Oxidfilm 31a selektiv geätzt, um die Kondensator-Isolier­ schicht 31 bezogen auf die Haupt-Substratoberfläche geneigt zu bilden. Plasma-Ätzen wird z. B. als eine Ätzmethode verwen­ det. Das Halbleitersubstrat 1 wird so gestützt, daß die Hauptoberfläche des Substrats bezogen auf die Ioneninjektion in das Plasma geneigt ist. In diesem Zustand kann durch Ätzen des Oxidfilms 31a die Kondensator-Isolierschicht 31 so geformt werden, daß sie sich in einer willkürlichen Richtung und einem willkürlichen Winkel bezogen auf die Haupt-Substratoberfläche neigt. Die Neigungsrichtung und der Neigungswinkel der Neigung sind derart festgelegt, daß die Fläche der Neigungsoberfläche des stehenden Wandbereiches 11a der unteren Elektrode maximal wird.Now, as shown in Fig. 7B (corresponds to Fig. 3G), the oxide film 31 a is selectively etched to form the capacitor insulating layer 31 inclined with respect to the main substrate surface. Plasma etching is e.g. B. used as an etching method det. The semiconductor substrate 1 is supported so that the main surface of the substrate is inclined with respect to the ion injection into the plasma. In this state, the capacitor insulating layer 31 can be formed by etching the oxide film 31 a so that it inclines in an arbitrary direction and at an arbitrary angle with respect to the main substrate surface. The direction of inclination and the angle of inclination of the incline are determined such that the area of the inclined surface of the standing wall region 11 a of the lower electrode becomes maximum.

Dann wird, wie in Fig. 7C (entspricht Fig. 3H) gezeigt, die Kontaktöffnung 14, die zu den Source- und Drainbereichen 6 und 6 reicht, in der polykristallinen Siliziumschicht 25 und der Isolations-Zwischenschicht 20 mit der Photolithographie- und der Ätzmethode gebildet.Then, as shown in FIG. 7C (corresponds to FIG. 3H), the contact opening 14 , which extends to the source and drain regions 6 and 6 , is made in the polycrystalline silicon layer 25 and the insulation intermediate layer 20 with the photolithography and the etching method educated.

Zusätzlich wird, wie in Fig. 7D (entspricht Fig. 31) gezeigt, die polykristalline Siliziumschicht 110 auf der Innenfläche der Kontaktöffnung 14 sowie auf den Oberflächen der polykri­ stallinen Siliziumschicht 25 und der Kondensator-Isolier­ schicht 31 mit der geneigten Seitenfläche aufgebracht. Dann wird der dicke Schutzlack 32 auf einer Oberfläche der polykri­ stallinen Siliziumschicht 110 aufgebracht.In addition, as shown in FIG. 7D (corresponds to FIG. 31), the polycrystalline silicon layer 110 is applied to the inner surface of the contact opening 14 and to the surfaces of the polycrystalline silicon layer 25 and the capacitor insulating layer 31 with the inclined side surface. Then the thick protective lacquer 32 is applied to a surface of the polycrystalline silicon layer 110 .

Weiterhin wird, wie in Fig. 7E (entspricht Fig. 3J) gezeigt, der Schutzlack 32 zurückgeätzt, um die Oberfläche der polykri­ stallinen Siliziumschicht 110 freizulegen.Furthermore, as shown in FIG. 7E (corresponds to FIG. 3J), the protective lacquer 32 is etched back in order to expose the surface of the polycrystalline silicon layer 110 .

Dann wird, wie in Fig. 7F (entspricht Fig. 3K) gezeigt, die freigelegte Oberfläche der polykristallinen Siliziumschicht 110 selektiv entfernt. Folglich wird die polykristalline Sili­ ziumschicht 110 auf der Oberfläche der Kondensator-Isolier­ schicht 31 entfernt, um die die getrennten unteren Elektroden des Kondensators 11 und 11 zu bilden.Then, as shown in FIG. 7F (corresponding to FIG. 3K), the exposed surface of the polycrystalline silicon layer 110 is selectively removed. Accordingly, the polycrystalline silicon layer 110 on the surface of the capacitor insulating layer 31 is removed to form the separated lower electrodes of the capacitors 11 and 11 .

Danach wird durch die selben Schritte wie in Fig. 3L und 3M die in Fig. 6 gezeigte Speicherzelle fertiggestellt. Thereafter, the memory cell shown in Fig. 6 is completed by the same steps as in Figs. 3L and 3M.

Wie im vorhergehenden beschrieben, weist der DRAM eine Kondensatoranordnung auf, bei der der erste Kondensatorbereich auf der Oberfläche der Isolati­ onsschicht auf dem Substrat gebildet ist und der zweite Kon­ densatorbereich sich vertikal und aufrecht auf dem äußeren Rand des ersten Bereiches erstreckt, so daß die Kapazität des Kondensators erhöht werden kann und sichergestellt werden kann, obwohl die Grundfläche des Kondensators verkleinert ist. Da die jeweilige Bitleitung außerdem unterhalb dem Hauptteil der Kondensator-Elektrodenschicht angeordnet ist, können be­ nachbarte Kondensatoren voneinander isoliert werden, ohne daß der Bitleitungs-Kontaktbereich berücksichtigt werden muß, wo­ durch der Isolationsbereich kleiner wird und die Grundfläche des Kondensators wiederum erhöht wird. Da zusätzlich die Halb­ leiterspeichervorrichtung nach der vorliegenden Erfindung einen durch die Bemusterung der unteren Elektrode gebildeten Kondensator aufweist, wobei die untere Elektrode auf dem abge­ stuften Bereich aus Kontaktöffnung und Kondensator-Isolier­ schicht gebildet ist, können die benachbarten Kondensatoren leicht voneinander isoliert werden und die untere Elektrode des Kondensators in einem Stück gebildet werden, so daß die Zuverlässigkeit der darauf gebildeten Isolationsschicht des Kondensators verbessert werden kann.As described above, the DRAM a capacitor arrangement in which the first capacitor area on the surface of the isolati onsschicht is formed on the substrate and the second Kon the sensor area vertically and upright on the outer Extends edge of the first area so that the capacity of the Capacitor can be increased and ensured can, although the area of the capacitor is reduced. Since the respective bit line is also below the main part the capacitor electrode layer is arranged can be neighboring capacitors are isolated from each other without the bit line contact area must be taken into account where due to the isolation area becomes smaller and the footprint of the capacitor is increased again. Since in addition the half conductor memory device according to the present invention one formed by sampling the lower electrode Has capacitor, the lower electrode on the abge stepped area from contact opening and capacitor insulation layer is formed, the adjacent capacitors be easily isolated from each other and the lower electrode of the capacitor are formed in one piece, so that the Reliability of the insulation layer formed on it Capacitor can be improved.

Claims (7)

1. Verfahren zum Herstellen einer Halbleiterspeichervorrich­ tung mit einem ersten und einem zweiten Kondensator vom gesta­ pelten Typ (10, 10), die so gebildet sind, daß sie teilweise die Oberfläche einer eine Hauptoberfläche eines Halbleitersub­ strats (1) bedeckenden Isolationsschicht (20) bedecken, beste­ hend aus den Schritten:
Bilden eines Isolationsfilms auf der Hauptoberfläche des Halb­ leitersubstrats (1),
Bilden von einer Mehrzahl von sich parallel zueinander auf der Hauptoberfläche des Halbleitersubstrats (1) erstreckenden Wertleitungen (4a, 4b, 4c, 4d),
teilweises Freilegen der Hauptoberfläche des Halbleitersub­ strats (1) zwischen den Wortleitungen (4a, 4b, 4c, 4d),
Bilden von Störstellenbereichen (6) in der Hauptoberfläche des Halbleitersubstrats (1) zwischen den Wortleitungen (4a, 4b, 4c, 4d),
Bilden von Bitleitungen (15), die sich im wesentlichen ortho­ gonal schneidend zu den Wortleitungen (4a, 4b, 4c, 4d) er­ strecken,
Bilden einer Isolationsschicht (20, 25),
Bilden eines Kondensator-Trennabschnittes (31) mit fast verti­ kalen oder schrägen Seitenflächen in einem ersten und zweiten Kondensator-Trennbereich auf der Oberfläche der Isolations­ schicht,
Bilden einer Kontaktöffnung (14), die auf die Hauptoberfläche des Halbleitersubstrats reicht, an einer vorbestimmten Stelle der Isolationsschicht,
Bilden einer ersten leitenden Schicht (110) auf der Innenflä­ che der Kontaktöffnung (14), auf der Oberfläche der Isola­ tionsschicht, auf der freigelegten Hauptoberfläche des Halb­ leitersubstrats (1) und auf der Oberfläche des Kondensator- Trennabschnittes (31),
Bilden einer zu ätzenden Schicht (32) mit einem von der ersten leitenden Schicht verschiedenen Ätzverhalten auf der Oberflä­ che der ersten leitenden Schicht,
Wegätzen der zu ätzenden Schicht, um die Oberfläche der ersten leitenden Schicht (110), die auf einer Oberfläche des Konden­ sator-Trennabschnittes liegt, freizulegen,
teilweises Ätzen und Entfernen der ersten leitenden Schicht (110), die von der zu ätzenden Schicht freigelegt wurde, um die erste leitende Schicht in voneinander getrennten ersten Kondensatorbereich und zweiten Kondensatorbereich zu trennen, Entfernen des Kondensator-Trennabschnittes (31) und der zu ät­ zenden Schicht (32),
Bilden einer dielektrischen Schicht (12) auf der Oberfläche der ersten leitenden Schicht und
Bilden einer zweiten leitenden Schicht (13) auf einer Oberflä­ che der dielektrischen Schicht (12).1. A method for producing a semiconductor memory device with a first and a second capacitor of the stacked type ( 10 , 10 ), which are formed so that they partially cover the surface of a main surface of a semiconductor substrate ( 1 ) covering insulation layer ( 20 ) , consisting of the steps:
Forming an insulation film on the main surface of the semiconductor substrate ( 1 ),
Forming a plurality of value lines ( 4 a, 4 b, 4 c, 4 d) extending parallel to one another on the main surface of the semiconductor substrate ( 1 ),
partially exposing the main surface of the semiconductor substrate ( 1 ) between the word lines ( 4 a, 4 b, 4 c, 4 d),
Forming impurity areas ( 6 ) in the main surface of the semiconductor substrate ( 1 ) between the word lines ( 4 a, 4 b, 4 c, 4 d),
Forming bit lines ( 15 ) which intersect essentially orthogonally to the word lines ( 4 a, 4 b, 4 c, 4 d),
Forming an insulation layer ( 20 , 25 ),
Forming a capacitor isolating section ( 31 ) with almost vertical or sloping side surfaces in a first and second capacitor isolating area on the surface of the insulation layer,
Forming a contact opening ( 14 ), which extends onto the main surface of the semiconductor substrate, at a predetermined location of the insulation layer,
Forming a first conductive layer ( 110 ) on the inner surface of the contact opening ( 14 ), on the surface of the insulation layer, on the exposed main surface of the semiconductor substrate ( 1 ) and on the surface of the capacitor separation section ( 31 ),
Forming a layer ( 32 ) to be etched with an etching behavior different from the first conductive layer on the surface of the first conductive layer,
Etching away the layer to be etched in order to expose the surface of the first conductive layer ( 110 ) which lies on a surface of the capacitor separating section,
partially etching and removing the first conductive layer ( 110 ) exposed by the layer to be etched to separate the first conductive layer into separate first capacitor region and second capacitor region, removing the capacitor separation section ( 31 ) and the etching Layer ( 32 ),
Forming a dielectric layer ( 12 ) on the surface of the first conductive layer and
Forming a second conductive layer ( 13 ) on a surface of the dielectric layer ( 12 ). 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste leitende Schicht (110) aus einer polykristallinen Sili­ ziumschicht gebildet wird und ein Schutzlack als die zu ätzen­ de Schicht (32) verwendet wird.2. The method according to claim 1, characterized in that the first conductive layer ( 110 ) is formed from a polycrystalline silicon layer and a protective lacquer is used as the layer to be etched ( 32 ). 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schritt zum Bilden der Isolationsschicht die Schritte Bilden einer ersten Isolationsschicht (20) und Bilden einer Ätz-Unterbrechungsschicht (25) umfaßt.3. The method according to claim 1 or 2, characterized in that the step of forming the insulation layer comprises the steps of forming a first insulation layer ( 20 ) and forming an etching interruption layer ( 25 ). 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Ätz-Unterbrechungsschicht (25) aus einem Nitridfilm besteht. 4. The method according to claim 3, characterized in that the etching interruption layer ( 25 ) consists of a nitride film. 5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Schritt zum Bilden der Ätz-Unterbrechungsschicht (25) das Bil­ den einer polykristallinen Siliziumschicht auf der Oberfläche der Isolationsschicht (20) durch chemisches Bedampfen auf­ weist.5. The method according to claim 3, characterized in that the step of forming the etching interruption layer ( 25 ) has the image of a polycrystalline silicon layer on the surface of the insulation layer ( 20 ) by chemical vapor deposition. 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Schritt zum Entfernen des Kondensator-Trennabschnittes und der zu ätzenden Schicht (32) die Schritte sequentielles und selektives Entfernen des Kondensator-Trenn­ abschnittes und der unter dem Kondensator-Trennabschnitt be­ findlichen polykristallinen Siliziumschicht und selektives Entfernen der zu ätzenden Schicht (32) umfaßt.6. The method according to claim 5, characterized in that the step of removing the capacitor separation section and the layer to be etched ( 32 ), the steps of sequential and selective removal of the capacitor separation section and the be sensitive to the capacitor separation section polycrystalline silicon layer and selectively removing the layer ( 32 ) to be etched. 7. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schritt zum Bilden des Kondensator-Trennabschnittes die Schritte
Bilden eines Oxidfilms (31a) auf der Oberfläche der Isola­ tionsschicht (20) und
Versehen des Oxidfilms mit Mustern, um diesen an Bereichen se­ lektiv zu entfernen, wo erste und zweite Kondensatoren gebil­ det werden, umfaßt.7. The method according to claim 1 or 2, characterized in that the step of forming the capacitor separation section, the steps
Forming an oxide film ( 31 a) on the surface of the insulation layer ( 20 ) and
Patterning the oxide film to selectively remove it from areas where first and second capacitors are formed.
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