DE4130572A1

DE4130572A1 - Testing read-write memories - using shift register test signal generator for cyclic inputs

Info

Publication number: DE4130572A1
Application number: DE19914130572
Authority: DE
Inventors: Reinhard Dr Sc Techn Kaerger; Guenter Dipl Ing Kemnitz
Original assignee: MIKROELEKTRONIK und TECHNOLOGI
Current assignee: MIKROELEKTRONIK und TECHNOLOGI
Priority date: 1990-09-25
Filing date: 1991-09-13
Publication date: 1992-03-26

Abstract

A testing method is applied to evaluate read-write memories by sequences of test samples to stimulate the memory. Various test vectors are used on a cycle-to-cycle basis. A test sample generator function is provided by a feedback-coupled shift register (2) having outputs coupled to a multiplexer (5) that feeds inputs to the data lines (D1m-D11) of the memory under test (1). The partic. locations selected are determined by an address counter circuit (3). Outputs from the memory are compared (4) with the inputs. ADVANTAGE - Reduced hardware required for extensive testing.

Description

Die Erfindung betrifft ein Verfahren und Schaltungsanordnun gen zum Test von Speichern mit wahlfreiem Zugriff (RAM - Random Access Memory) unter Verwendung von Stichprobentest sätzen, wobei die vorgeschlagene Lösung für eine Umsetzung in eine integrierte Testanordnung geeignet ist und vorzugs weise für den vollständigen oder teilweisen Selbsttest von in anwenderspezifischen Schaltkreisen eingebetteten Schreib- Lese-Speichern, aber auch von hochintegrierten RAM-Schalt kreisen, in unterschiedlichen Lebensphasen und unterschied licher funktioneller Umgebung zur Anwendung kommt.The invention relates to a method and circuit arrangement test memory with random access (RAM - Random Access Memory) using sample testing rates, the proposed solution for implementation is suitable and preferred in an integrated test arrangement wise for the full or partial self test of writing devices embedded in user-specific circuits Read storage, but also of highly integrated RAM switches circling, in different phases of life and different functional environment.

Im Zuge der Herstellung von in anwenderspezifischen Schalt kreisen (ASIC) eingebetteten Speichern (embedded momories) und mikroelektronischen Speicherschaltkreisen, aber auch beim Anwender, sind zum Nachweis der Verwendbarkeit umfas sende Prüfungen der Speicherzellen sowie der weiteren Funk tionseinheiten der Halbleiterspeicherschaltung erforderlich. Zum Test von Speichern mit wahlfreiem Zugriff (RAM; Schreib- Lese-Speicher) ist dabei die Pattern-Methode allgemein be kannt und eingeführt.In the course of the production of in user-specific switching circling (ASIC) embedded memories (embedded momories) and microelectronic memory circuits, but also at the user, are included to demonstrate usability send tests of the memory cells and the other radio tion units of the semiconductor memory circuit required. For testing memories with random access (RAM; write Read memory) is the pattern method in general knows and introduced.

Sie ist auf den Nachweis der Abwesenheit von hypothetischen Fehlern, d. h. auf ihre Stimulierung mittels geeigneter Testpattern und ihre Erkennung, gerichtet.It is based on proof of the absence of hypothetical Errors, d. H. on their stimulation by means of suitable Test patterns and their detection, directed.

Als Fehlermodelle werden für die Stimulierung im allgemeinen Haftfehler in Speicherzellen und/oder in der Steuerlogik und/oder in den Schreib-/Lese-Leitungen, ein Übersprechen zwischen benachbarten Speicherzellen sowie musterabhängige Fehler zugrunde gelegt.In general, error models are used for stimulation Adhesion errors in memory cells and / or in the control logic and / or in the read / write lines, crosstalk between neighboring memory cells as well as pattern-dependent Based on errors.

Dabei kann die Stimulierung in determinierter oder zufälli ger Art und Weise erfolgen.The stimulation can be determined or random ger way.

Für eine determinierte Stimulierung ist eine Vielzahl von Verfahren bekannt (vgl. Gavrilov, V. A.: Testy dlja proverki poluprovodnikovych BIS OZU. Cifrovye ustrojstva i mikropro zessory; 1979; Nr. 3; S. 135-152).For a determined stimulation there is a variety of Process known (cf. Gavrilov, V.A .: Testy dlja proverki poluprovodnikovych TO OZU. Cifrovye ustrojstva i mikropro zessory; 1979; No. 3; Pp. 135-152).

Sie berücksichtigen unterschiedliche Fehlerklassen, woraus eine unterschiedliche algorithmische Kompliziertheit resul tiert, welche letztlich die notwendige Testzeit bestimmt. They take into account different error classes, from what a different algorithmic complexity results which ultimately determines the necessary test time.

Bei der Umsetzung eines Selbsttestverfahrens in eine Schal tungsanordnung, d. h. die entsprechende Selbsttest-Hardware, ist die algorithmische Struktur bestimmend für den zusätz lich erforderlichen Schaltungsaufwand ("Overhead") und damit für seine wirtschaftliche Akzeptanz.When implementing a self-test procedure in a scarf arrangement, d. H. the corresponding self-test hardware, the algorithmic structure determines the additional Lich necessary circuitry ("overhead") and thus for its economic acceptance.

Bekannten Lösungen liegen deshalb auch eingeschränkte Feh lermodelle und relativ einfache algorithmische Strukturen zugrunde.Known solutions are therefore also limited errors models and relatively simple algorithmic structures underlying.

So ist in der EP-Anm. 2 63 312 eine Lösung zum Testen auf Einzelbitfehler dargelegt.So in EP note. 2 63 312 a solution for testing Single bit errors set out.

Dabei werden die Speicherzellen eines zu testenden RAM nach einander durch eine Testschaltung beschrieben und wieder gelesen. Bei Nichtübereinstimmung der ausgelesenen mit den eingeschriebenen Werten, also Bitverfälschungen, wird ein Fehlersignal generiert und ausgegeben.The memory cells of a RAM to be tested are subsequently described to each other by a test circuit and again read. If the read out does not match the written values, i.e. bit falsifications, becomes a Error signal generated and output.

Dieses sehr einfache Fehlermodell wird in weiteren bekannten Selbsttestverfahren bzw. -anordnungen in begrenztem Umfang um Dekodier- und musterabhängige Fehler erweitert.This very simple error model is known in others Self-test procedures or arrangements to a limited extent expanded by decoding and pattern-dependent errors.

Ein entsprechendes Verfahren ist z. B. in der EP-Anm. 2 62 867 beschrieben, das auf die Erzeugung eines Schach brettmusters ("checkerboard-pattern") gerichtet ist.A corresponding method is e.g. B. in EP application. 2,662,867 described the creation of a chess board pattern ("checkerboard pattern") is directed.

Neben den Einzelbitfehlern werden damit auch das Überspre chen zwischen benachbarten Zellen und ausgewählte Dekodier fehler erkannt.In addition to the single bit errors, this also eliminates the skip Chen between neighboring cells and selected decoder error found.

Für die vollständige Erkennung von uneingeschränkt musterab hängigen Fehlern sind jedoch (3n²+2n)_*2ⁿ (mit 2ⁿ . . . An zahl der Speicherzellen des zu testenden Speichers, d. h. n . . . Anzahl der Adreßeingänge) Prüfschritte erforderlich (vgl. Hayes, J. P.: Testing memories for single-cell pattern sensitive faults. IEEE Transactions on computers; C-29 (1980); Nr. 3; S. 249). Eine solche Prüfung ist zeitlich nicht realisierbar.However, (3n² + 2n) _* 2 ⁿ (with 2 ⁿ ... Number of memory cells to be tested, ie n... Number of address inputs) requires test steps for the complete detection of unrestricted pattern-dependent errors (cf.Hayes , JP: Testing memories for single-cell pattern sensitive faults. IEEE Transactions on computers; C-29 (1980); No. 3; p. 249). Such a check cannot be carried out in time.

Ein guter Kompromiß hinsichtlich der erforderlichen Test zeit, dem zusätzlich notwendigen Hardwareaufwand und der erzielbaren Fehlerüberdeckung ist mit der Anwendung von Stichprobentestsätzen erreichbar.A good compromise on the test required time, the additional hardware expenditure required and the achievable error coverage is with the application of Sample test sets available.

Dabei wird eine Menge von Testvektoren generiert, welche nicht auf einem determinierten Fehlermodell basieren, son dern Fehler mit einer bestimmten Wahrscheinlichkeit anregen, deren ausreichende Höhe durch die Gestaltung des Verfahrens ablaufes gesichert werden muß.A number of test vectors are generated, which not based on a determined error model, son who encourage errors with a certain probability, their sufficient amount through the design of the procedure process must be secured.

Die Erkennungswahrscheinlichkeit p für einen Fehler i hängt dabei von der Stichprobengröße n und der Anregungshäufigkeit xi ab und konvergiert gegen p(i)<1-e^-nxi.The detection probability p for an error i depends on the sample size n and the excitation frequency xi and converges to p (i) <1-e ^-nxi .

Ein Stichprobentestsatz läßt sich schaltungstechnisch rela tiv einfach generieren. Von Vorteil ist auch die potentielle Möglichkeit, unterschiedliche Fehlerklassen anregen zu kön nen.A sample test set can be rela Simply generate it. The potential is also an advantage Possibility to stimulate different error classes nen.

Bekannte Verfahren zum Test von Speichern mit wahlfreiem Zugriff unter Verwendung von Stichprobentestsätzen verwenden für die Stimulierung der sukzessive adressierten Speicher zellen des zu prüfenden RAM Pseudo-Zufallsgeneratoren mit maximaler Zykluslänge.Known methods for testing memories with random Use access using sample test sets for the stimulation of the successively addressed memory cells of the RAM to be tested with pseudo-random generators maximum cycle length.

Zur Erzielung einer hinreichenden Fehlerüberdeckung werden dabei üblicherweise mehrere Adressierungszyklen durchlaufen, wobei die Stimulierung des Speichers mit von Zyklus zu Zyklus unterschiedlichen Testvektoren erforderlich ist.To achieve sufficient error coverage usually go through several addressing cycles, stimulating memory with from cycle to cycle different test vectors is required.

Ein solches Verfahren ist z. B. im DD-WP 2 52 698 beschrie ben. Hier wird vorgeschlagen, den zu prüfenden Speicher pseudozufällig zu adressieren oder zu beschreiben und mit dualen Bitfolgen zu beschreiben oder dual zu adressieren.Such a method is e.g. B. described in DD-WP 2 52 698 ben. Here it is proposed the memory to be checked to address or describe pseudorandomly and with describe dual bit sequences or address them dual.

Zur Stimulierung mit variierten Testvektoren in den einzel nen Adreßzyklen wird der Startzustand des verwendeten Test mustergenerators mit externen Mitteln verändert.For stimulation with varied test vectors in the individual Address cycles become the start state of the test used pattern generator changed with external means.

Nachteilig für die Umsetzung solcher Verfahren in integrier te Selbsttestanordnung ist der damit verbundene zusätzli che Schaltungsaufwand.Disadvantageous for the implementation of such processes in integrier te self-test arrangement is the additional che circuitry.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und Schaltungsanordnungen zum Test von Speichern mit wahlfreiem Zugriff zu entwickeln, welche einen Test auf Basis von Stichprobentestsätzen realisieren, wobei zur Erhöhung der Fehlererkennungswahrscheinlichkeit mehrere Testzyklen durch laufen werden, in denen zur Stimulierung des Speichers mit von Zyklus zu Zyklus unterschiedlichen Testvektoren der Startvektor eines verwendeten Testmustergenerators nicht mehr mit externen Mitteln verändert wird, so daß sich der zur Realisierung integrierter Selbsttestanordnungen zusätz lich erforderliche Hardwareaufwand verringert. The invention has for its object a method and Circuit arrangements for testing memories with random Develop access, which is a test based on Realize sample test sets, whereby to increase the Error detection probability through several test cycles will run in which to stimulate the memory with different test vectors from cycle to cycle Start vector of a test pattern generator not used is changed more with external means, so that the for the implementation of integrated self-test arrangements Hardware requirements reduced.

Zur Lösung der Aufgabe wird ein Verfahren zum Test von Spei chern mit wahlfreiem Zugriff unter Verwendung von Stichpro bentestsätzen vorgeschlagen, bei welchem vor Beginn des Testes ein verwendeter Testmustergenerator mit einem Start vektor x(i) initialisiert wird. Mit Testbeginn wird in einer ersten Phase jede Adreßbelegung des zu prüfenden Speichers genau einmal generiert und in die damit adressierten Spei cherzellen der aktuelle Zustand des nach jeder Speicher schreiboperation um einen Schritt weiterschaltenden Testmu stergenerators eingeschrieben. Der Testmustergenerator be schreibt damit den gesamten Speicher mit einer Datenfolge x(i); x(i+1); x(i+2); . . . Anschließend werden in einer zweiten Phase alle Adreßbelegungen des Speichers in der gleichen Reihenfolge wie in der ersten Phase generiert und die damit adressierten Speicherzellen gelesen.To solve the problem, a method for testing Spei Random access using stitch key proposed test rates, in which before the start of the Testes a used test pattern generator with a start vector x (i) is initialized. With the start of the test, one first phase each address assignment of the memory to be checked generated exactly once and in the addressed address cher cells the current state of after each memory write operation step-by-step test stergenerators registered. The test pattern generator be thus writes the entire memory with a data sequence x (i); x (i + 1); x (i + 2); . . . Then in a second Phase all address assignments of the memory in the same Sequence as generated in the first phase and with it addressed memory cells read.

Erfindungsgemäß werden die von der zuerst generierten Adreß belegung ausgelesenen Daten als Startvektor in den Testmu stergenerator geladen. Die in der ersten Phase zuerst adres sierten Speicherzellen haben also gleichzeitig die Funktion, den Startvektor x(i) des Testmustergenerators zu speichern. Anschließend werden die von allen weiteren generierten Spei cherzellen ausgelesenen Daten mit dem jeweils aktuellen Zustand des Testmustergenerators verglichen. Dabei schaltet der Testmustergenerator nach jeder Vergleichsoperation um einen Schritt weiter. Damit wird von ihm zu der ausgelesenen Datenfolge x(i+1); x(i+2); x(i+3); . . . eine Referenzfolge x(i); x(i+1); x(i+2); . . . bereitgestellt.According to the address generated by the first Assignment read out data as start vector in the test stergenerator loaded. The first address in the first phase based memory cells also have the function store the start vector x (i) of the test pattern generator. Subsequently, the Spei generated by all other data read out with the current one State of the test pattern generator compared. It switches the test pattern generator after each comparison operation one step further. This turns him into the selected one Data sequence x (i + 1); x (i + 2); x (i + 3); . . . a reference sequence x (i); x (i + 1); x (i + 2); . . . provided.

Wird beim Vergleich der ausgelesenen Daten mit den zugehöri gen Referenzdaten das Nichtvorliegen einer vorab vereinbar ten Beziehung zwischen diesen festgestellt, so erfolgt die Ausgabe einer Fehlermeldung.Is used when comparing the read data with the associated the reference data, the non-existence of a previously agreed th relationship between them, the Output of an error message.

Vorzugsweise erfolgt der Vergleich der ausgelesenen Daten mit dem jeweils um einen Testmustergeneratorschritt phasen verschobenen aktuellen Zustand des Testmustergenerators. Bei festgestellter Nichtidentität wird eine Fehlermeldung ausge geben.The data that is read out is preferably compared with each phase by a test pattern generator step shifted current state of the test pattern generator. At If an identity is found, an error message is issued give.

Die beiden genannten Phasen werden jeweils nacheinander zyklisch wiederholt. Dabei erfolgt beim Übergang auf einen neuen Testzyklus keine Neuinitialisierung des Testmusterge nerators.The two phases mentioned are each one after the other repeated cyclically. It takes place at the transition to one new test cycle no reinitialization of the test pattern nerators.

Die Anzahl der effektiv nutzbaren Testzyklen, d. h. die Anzahl der beim erfindungsgemäßen Verfahren nacheinander ablaufenden Testzyklen, bei denen der Speicher mit unter schiedlichen Testmustern stimuliert wird, ergibt sich als Quotient aus dem kleinsten gemeinsamen Vielfachen der Zyklus längen von Adreß- und Testmustergenerator und der Zyklus länge des Adreßgenerators.The number of effectively usable test cycles, i.e. H. the Number of successive in the method according to the invention running test cycles in which the memory with under different test patterns is stimulated results in Quotient from the smallest common multiple of the cycle length of the address and test pattern generator and the cycle length of the address generator.

Als bevorzugte Kombinationen der effektiven Zykluslänge der Adressierung und der Zykluslänge des Testmustergenerators erscheinen die teilerfremden Wertepaare 2^y und 2^z-1, die - für (y; z)<1 - eine effektiv nutzbare Anzahl an Testzyklen von 2^y bzw. 2^z-1 garantieren.The preferred combinations of the effective cycle length of the addressing and the cycle length of the test pattern generator are the non-prime value pairs 2 ^y and 2 ^z -1, which - for (y; z) <1 - an effectively usable number of test cycles of 2 ^y and 2 ^z - 1 guarantee.

Der wesentliche Vorteil der erfindungsgemäßen Lösung liegt eben darin, daß der Testmustergenerator nach einmaliger Initialisierung zu Testbeginn mit einem Zustand aus dem Maximalzyklus den Speicher nacheinander mit 2^y verschiede nen, 2^z-1 Vektoren umfassenden bzw. mit 2^z-1 verschiedenen, 2^y Vektoren umfassenden Testsätzen stimuliert, ohne daß es sich dazu erforderlich macht, den Startvektor des Testmu stergenerators von Zyklus zu Zyklus mit externen Mitteln zu verändern. Beim Wechsel auf einen neuen Testzyklus schaltet der Testmustergenerator autonom weiter.The main advantage of the solution according to the invention is that the test pattern generator after a single initialization at the start of the test with a state from the maximum cycle, the memory in succession with 2 ^y different NEN, 2 ^z -1 vectors or 2 ^z -1 different, 2 ^y Vector sets of test sets stimulated, without it being necessary to change the start vector of the test pattern generator from cycle to cycle by external means. When changing to a new test cycle, the test pattern generator switches on autonomously.

Zur Gewährleistung eines repräsentativen Stichprobentests wird die Reihenfolge der Generierung der Adressen und Test daten so der internen Speicherarchitektur angepaßt, daß keine Zeilen- bzw. Spalten- bzw. Diagonalkorrelationen auf treten.To ensure a representative sample test will the order of address generation and test data so adapted to the internal memory architecture that no row, column or diagonal correlations to step.

Die der Erfindung gestellte Aufgabe wird also dadurch ge löst, daß Verfahrensschritte auf den potentiellen Möglich keiten des Prüfobjektes "Speicher mit wahlfreiem Zugriff" selbst basieren.The object of the invention is thus ge solves that procedural steps on the potential abilities of the test object "memory with random access" yourself based.

In Ausgestaltung des erfindungsgemäßen Verfahrens werden in jeder zweiten Phase die von der zuerst generierten Adreßbe legung ausgelesenen Daten, der Startvektor x(i) des Testmu stergenerators, um einen Testmustergeneratorschritt phasen verschoben in den Testmustergenerator geladen.In an embodiment of the method according to the invention, in every second phase the address generated by the first data read out, the start vector x (i) of the test sample stergenerators to phase a test pattern generator step loaded into the test pattern generator.

Die nunmehr zu den folgenden Speicherleseoperationen vom Testmustergenerator bereitgestellte Referenzfolge x(i+1); x(i+2); x(i+3); . . . ist zu den in die entsprechenden Speicher zellen eingeschriebenen Datenfolgen identisch.The now to the following memory read operations from Test pattern generator provided reference sequence x (i + 1); x (i + 2); x (i + 3); . . . is in the appropriate memory cells inscribed data sequences identical.

Bei im weiteren Verfahrensablauf festgestellter Nichtidenti tät zwischen den von allen weiteren generierten Adreßbele gungen ausgelesenen Daten und dem aktuellen Zustand des Testmustergenerators wird eine Fehlermeldung ausgegeben.In the case of nonidenti identified in the further course of the procedure between the address bills generated by all others read data and the current status of the An error message is output.

Zur Verkürzung der Testzeit ist es vorteilhaft, daß der Test noch vor dem Durchlauf der maximalen Anzahl von Testzyklen bereits nach der Ausgabe einer Fehlermeldung beendet wird.To shorten the test time, it is advantageous that the test even before the maximum number of test cycles is run is terminated after an error message has been issued.

Zum gleichen Zwecke wird in einer Ausgestaltung der Erfin dung der Test nach Dekodierung eines vorab vereinbarten Zustandes des Testmustergenerators und einer vorab verein barten Adreßbelegung vorzeitig nach einer hinreichenden Anzahl von Testzyklen beendet, so daß die Testzeit auch unabhängig von der Zykluslänge des Testmustergenerators einstellbar ist.For the same purpose, the Erfin the test after decoding a previously agreed State of the test pattern generator and one in advance beard address allocation prematurely after a sufficient Number of test cycles ended, so the test time too regardless of the cycle length of the test pattern generator is adjustable.

Als besonders vorteilhaft erscheint eine weitere Ausgestal tung der Erfindung, bei welcher mehrere zu prüfende Speicher parallel nach dem vorab beschriebenen Verfahren getestet werden. Dabei werden die Speicher gemeinsam gleichzeitig adressiert sowie beschrieben bzw. gelesen und es werden für jeden Speicher gesonderte Vergleiche mit den Zuständen des Testmustergenerators vorgenommen sowie ggf. Fehlermeldungen ausgegeben.Another embodiment appears to be particularly advantageous device of the invention, in which a plurality of memories to be tested tested in parallel according to the procedure described above will. The memories are shared at the same time addressed and described or read and it will be for each memory separate comparisons with the states of the Test pattern generator made and error messages if necessary spent.

Durch die gemeinsame Nutzung eines Adreßgenerators und eines Testmustergenerators für die Prüfung mehrerer Speicher sowie das gleichzeitige Adressieren und Beschreiben/Auslesen der Speicher ergibt sich eine bedeutende Senkung des relativen, zur Prüfung eines Speichers erforderlichen Aufwandes an für die Prüfung zusätzlich notwendigen Hardwarestrukturen sowie an Testzeit.By sharing an address generator and one Test pattern generator for testing multiple memories as well the simultaneous addressing and writing / reading of the Memory results in a significant decrease in relative, to check a memory required for the testing of additionally necessary hardware structures as well of test time.

Zur Lösung der Aufgabe wird in Realisierung des Verfahrens eine Schaltungsanordnung zum Test von Speichern mit wahl freiem Zugriff, welche eine Adreßwortbreite n und eine Da tenwortbreite m aufweisen, unter Verwendung rückgekoppelter Schieberegister als Testmustergenerator und eines Adreßgene rators, an die jeweils Takt- und Initialisierungssignale angelegt sind, vorgeschlagen.To solve the problem is in realizing the process a circuit arrangement for testing memories with choice free access, which has an address word width n and a da tenword wide m, using feedback Shift register as a test pattern generator and an address gene rators, to the clock and initialization signals are proposed.

Dabei sind beim Test n Ausgänge des Adreßgenerators mit den n Adreßeingängen des zu prüfenden Speichers verbunden, m Datenausgänge des Schieberegisters auf m Dateneingänge des Speichers geführt und m Datenausgänge des Speichers auf m erste Eingänge einer m Bit breiten Vergleichsschaltung ge legt.In the test, n outputs of the address generator with the n address inputs of the memory to be checked connected, m Data outputs of the shift register to m data inputs of the Memory and m data outputs of the memory to m first inputs of a m-bit comparison circuit sets.

Erfindungsgemäß ist der verwendete Adreßgenerator (n+1)- stellig konfiguriert und dabei sein höchstwertiger Ausgang mit einem Schreib-/Lese-Steuereingang des Speichers verbun den. Der Adreßgenerator ist im weiteren mit einem eine erste Adreßbelegung dekodierenden, ein Adreßvergleichssignal füh renden Komparatorausgang versehen. Dieser ist mit einem die Datenübernahme von m parallelen Dateneingängen des Schiebe registers einstellenden Parallel-/Seriell-Steuereingang des Schieberegisters verbunden. Die m parallelen Dateneingänge des Schieberegisters sind an den m Datenausgängen des Spei chers angeschlossen. M einen phasenkorrigierten, insbesonde re um einen Takt phasenverschobenen, aktuellen Zustand des Schieberegisters führende Datenausgänge des Schieberegisters sind auf die m zweiten Eingänge der Vergleichsschaltung gelegt.According to the address generator used (n + 1) - digit configuration and its highest value output connected to a read / write control input of the memory the. The address generator is also a first one Decoding address assignment, an address comparison signal the comparator output. This is the one with Data transfer from m parallel data inputs of the slide registers setting parallel / serial control input of the Shift registers connected. The m parallel data inputs of the shift register are at the m data outputs of the memory chers connected. M a phase corrected, in particular re phase-shifted, current state of the Shift registers leading data outputs of the shift register are on the m second inputs of the comparison circuit placed.

In Ausgestaltung der Erfindung sind der Adreßgenerator mit einem ein erstes Testendesignal führenden zweiten Kompara torausgang, an dem eine zweite, vorab festgelegte Adreßbele gung als eine erste Testendebedingung dekodiert ist, bzw. das Schieberegister mit einem ein zweites Testendesignal führenden Komparatorausgang, an dem ein vorab festgelegter Zustand an den Datenausgängen des Schieberegisters als zwei te Testendebedingung dekodiert ist, versehen.In one embodiment of the invention, the address generator is included a second Kompara carrying a first test end signal gate exit, at which a second, predetermined address document is decoded as a first test end condition, or the shift register with a second test end signal leading comparator output, at which a predetermined State at the data outputs of the shift register as two te test end condition is decoded.

Im weiteren sind die beiden Testendesignale konjunktiv zu einem endgültigen Testendesignal verknüpft.Furthermore, the two test signals are conjunctive linked to a final test end signal.

Indem der Test nach Ausgabe eines Testendesignales vorzeitig nach einer hinreichenden Anzahl von Testzyklen beendet wird, ist die Testzeit auch unabhängig von der Zykluslänge des Schieberegisters einstellbar.By giving the test ahead of time after issuing a test signal is ended after a sufficient number of test cycles, the test time is also independent of the cycle length of the Shift registers adjustable.

Zur Minimierung des zur Realisierung der Schaltungsanordnung zusätzlich erforderlichen Aufwandes an Hardwarestrukturen ist in vorzugsweise Ausgestaltung der Erfindung der Adreß generator aus über ein Modussteuersignal funktionskonver tierten Adreßregistern des Speichers konfiguriert.To minimize the implementation of the circuit arrangement additionally required effort in hardware structures is the address in a preferred embodiment of the invention generator off via a mode control signal function conver configured address registers of the memory.

Dementsprechend ist in weiterer vorzugsweiser Ausgestaltung der Schaltungsanordnung das Schieberegister aus über ein Modussteuersignal funktionskonvertierten Datenregistern des Speichers konfiguriert. Dabei ist das Modussteuersignal, disjunktiv mit dem Adreßvergleichssignal verknüpft, auf den Parallel-/Seriell-Steuereingang des Schieberegisters ge führt.Accordingly, in a further preferred embodiment the circuit arrangement the shift register from on Mode control signal function-converted data registers of the Memory configured. Here is the mode control signal, disjunctively linked to the address comparison signal on the Parallel / serial control input of the shift register ge leads.

Im weiteren sind hierbei die m Dateneingänge des Speichers an den m Ausgängen eines vom Modussteuersignal gesteuerten Multiplexers angeschlossen, dessen m erste Eingänge mit den m Datenausgängen des Schieberegisters und dessen m zweite Eingänge mit den m Dateneingängen der Schaltungsanordnung verbunden sind.Furthermore, the m data inputs of the memory at the m outputs of a controlled by the mode control signal Multiplexers connected, whose m first inputs with the m data outputs of the shift register and its m second Inputs with the m data inputs of the circuit arrangement are connected.

In einer nächsten günstigen Ausgestaltungsvariante der Er findung sind bei Durchführung des Testes mehrere Speicher eingangsseitig einander parallel geschaltet, wobei die m Datenausgänge jedes Speichers auf die ihnen zugeordneten, m ersten Eingänge jeweils einer Vergleichsschaltung geführt sind, die m Datenausgänge eines der Speicher im weiteren auf die zugehörigen m Dateneingänge des Schieberegisters gelegt und die m zweiten Eingänge jeder Vergleichsschaltung an den einen phasenkorrigierten aktuellen Zustand des Schieberegi sters führenden Ausgängen des Schieberegisters angeschlossen sind.In a next favorable design variant of the Er There are several memories when the test is carried out connected in parallel on the input side, the m Data outputs of each memory to their assigned m first inputs of a comparison circuit are, the m data outputs one of the memories in the further the associated m data inputs of the shift register and the m second inputs of each comparison circuit to the a phase-corrected current state of the shift regi sters leading outputs of the shift register connected are.

Damit kann nochmals eine deutliche Verringerung des zur Prüfung eines Speichers erforderlichen relativen Hardware aufwandes sowie der relativen Testzeit erreicht werden.This can again significantly reduce the Checking a memory required relative hardware effort and the relative test time can be achieved.

Zum zweiten wird zur Lösung der Aufgabe eine Schaltungsan ordnung zum Test von Speichern mit wahlfreiem Zugriff unter Verwendung rückgekoppelter Schieberegister als Testmusterge nerator und eines Adreßgenerators, an die jeweils Takt- und Initialisierungssignale angelegt sind, vorgeschlagen, wobei beim Test n Ausgänge des Adreßgenerators mit den n Adreßein gängen des zu prüfenden Speichers verbunden, m Datenausgänge des Schieberegisters auf m Dateneingänge des Speichers ge führt und m Datenausgänge des Speichers auf m erste Eingänge einer m Bit breiten Vergleichsschaltung gelegt sind. Second, a circuit is used to solve the problem Regulations for testing memories with random access under Using feedback shift registers as a test pattern nerator and an address generator, to the clock and Initialization signals are created, proposed in the test, n outputs of the address generator with the n addresses gears of the memory to be checked, m data outputs of the shift register to m data inputs of the memory leads and m data outputs of the memory to m first inputs a m bit wide comparison circuit are placed.

Erfindungsgemäß ist der verwendete Adreßgenerator (n+1)- stellig konfiguriert und dabei sein höchstwertiger Ausgang mit einem Schreib-/Lese-Steuereingang des Speichers verbun den. Der Adreßgenerator ist im weiteren mit einem eine erste Adreßbelegung dekodierenden, ein Adreßvergleichssignal füh renden Komparatorausgang versehen. Dieser ist mit einem die Datenübernahme von m parallelen Dateneingängen des Schiebe registers einstellenden Steuereingang des Schieberegisters verbunden. Die Datenausgänge des Speichers sind mit paralle len, die anliegenden Daten um einen Takt phasenverschoben übernehmenden Dateneingängen des Schieberegisters verbunden. Datenausgänge des Schieberegisters sind auf die zweiten Eingänge der Vergleichsschaltung gelegt.According to the address generator used (n + 1) - digit configuration and its highest value output connected to a read / write control input of the memory the. The address generator is also a first one Decoding address assignment, an address comparison signal the comparator output. This is the one with Data transfer from m parallel data inputs of the slide control input of the shift register connected. The data outputs of the memory are parallel len, the applied data is phase-shifted by one clock accepting data inputs of the shift register connected. Data outputs of the shift register are on the second Inputs of the comparison circuit.

In Ausgestaltung hierzu sind der Adreßgenerator mit einem ein erstes Testendesignal führenden zweiten Komparatoraus gang, an dem eine zweite, vorab festgelegte Adreßbelegung als eine erste Testendebedingung dekodiert ist, bzw. das Schieberegister mit einem ein zweites Testendesignal führen den Komparatorausgang, an dem ein vorab festgelegter Zustand an den Dateneingängen des Schieberegisters als zweite Test endebedingung dekodiert ist, versehen.In an embodiment of this, the address generator with a a second comparator carrying a first test end signal gang, on which a second, predetermined address assignment is decoded as a first test end condition, or that Guide shift register with a second test end signal the comparator output at which a predetermined state at the data inputs of the shift register as a second test end condition is decoded, provided.

Im weiteren sind die beiden Testendesignale wieder konjunk tiv zu einem endgültigen Testendesignal verknüpft.In addition, the two test signals are again conjunct tiv linked to a final test end signal.

Zur Minimierung des zur Realisierung der Schaltungsanordnung zusätzlich erforderlichen Aufwandes an Hardwarestrukturen ist in vorzugsweiser Ausgestaltung der Erfindung der Adreß generator aus über ein Modussteuersignal funktionskonver tierten Adreßregistern des Speichers bzw. dementsprechend das Schieberegister aus über ein Modussteuersignal funk tionskonvertierten Datenregistern des Speichers konfigu riert. Dabei ist das Modussteuersignal auf den Parallel-/ Seriell-Steuereingang des Schieberegisters geführt.To minimize the implementation of the circuit arrangement additionally required effort in hardware structures is the address in a preferred embodiment of the invention generator off via a mode control signal function conver dated address registers of the memory or accordingly the shift register radio via a mode control signal Configured data registers of the memory riert. The mode control signal is on the parallel / Serial control input of the shift register.

In einer letzten günstigen Ausgestaltungsvariante der Er findung sind bei Durchführung des Testes mehrere Speicher eingangsseitig einander parallel geschaltet, wobei die m Datenausgänge jedes Speichers auf die ihnen zugeordneten, m ersten Eingänge jeweils einer Vergleichsschaltung geführt sind, die m Datenausgänge einer der Speicher im weiteren auf die die anliegenden Daten um einen Takt phasenverschoben übernehmenden m Dateneingänge des Schieberegisters gelegt und die m zweiten Eingänge jeder Vergleichsschaltung an den Datenausgängen des Schieberegisters angeschlossen sind.In a last favorable design variant of the Er There are several memories when the test is carried out connected in parallel on the input side, the m Data outputs of each memory to their assigned m first inputs of a comparison circuit are, the m data outputs one of the memories in the further which phase-shift the applied data by one clock accepting m data inputs of the shift register and the m second inputs of each comparison circuit to the Data outputs of the shift register are connected.

Der Erfindung sei nachstehend an Hand von vier Ausführungs beispielen und vier Zeichnungen näher erläutert.The invention is based on four embodiments examples and four drawings explained in more detail.

Dabei zeigtIt shows

Fig. 1 eine erste erfindungsgemäße Schaltungsanordnung, Fig. 1 shows a first circuit arrangement according to the invention,

Fig. 2 hierzu die Konfiguration eines rückgekoppelten Schieberegisters mit direkter und phasenverscho bener Datenausgabe, FIG. 2 refer to the configuration of a feedback shift register for direct and phasenverscho Bener data output,

Fig. 3 eine zweite erfindungsgemäße Schaltungsanordnung, Fig. 3 shows a second circuit arrangement according to the invention,

Fig. 4 hierzu die Konfiguration eines linear rückgekop pelten Schieberegisters mit direkter und phasen verschobenen Datenübernahme. Fig. 4 shows the configuration of a linear feedback coupled shift register with direct and phase-shifted data transfer.

Eingangs sei der Ablauf des erfindungsgemäßen Verfahrens im ersten Ausführungsbeispiel näher erläutert:Initially, the sequence of the method according to the invention in first embodiment explained in more detail:

Zur Anwendung kommt ein als zyklisches autonomes Schaltwerk realisierter Testmustergenerator, z. B. ein rückgekoppeltes Schieberegister, mit einer Zykluslänge von 2^m. Als effekti ve Zykluslänge der Adressierung erscheint der zur Zyklus länge des Testmustergenerators stets teilerfremde Wert 2ⁿ-1; für (m; n)<1.A test pattern generator implemented as a cyclic autonomous switching mechanism is used, e.g. B. a feedback shift register, with a cycle length of 2 ^m . The effective cycle length of the addressing appears to be the value 2 ⁿ -1, which is always relatively prime to the cycle length of the test pattern generator; for (m; n) <1.

Vor Ausführung des Speichertests wird der Testmustergenera tor mit einem Startvektor x(i) aus dem Maximalzyklus der Länge 2^m initialisiert.Before executing the memory test, the test pattern generator is initialized with a start vector x (i) from the maximum cycle of length 2 ^m .

Mit Testbeginn werden in einem ersten Testzyklus in einer ersten Testphase alle 2ⁿ Speicheradressen nacheinander genau einmal generiert. Der so adressierte Speicher wird vom auto nom nach jeder Speicherschreiboperation weiterschaltenden Testmustergenerator mit der Datenfolge x(i); x(i+1); . . .; x(i+2ⁿ-1) beschrieben. Dabei übernehmen die über die erste Adreßbelegung beschriebenen Speicherzellen gleichzeitig das Abspeichern des Startvektors x(i) des Testmustergenerators. In einer sich anschließenden zweiten Testphase werden die 2ⁿ Adressen in der gleichen Reihenfolge wie in der ersten Test phase erzeugt. Der so adressierte Speicher wird gelesen. Dabei wird in einem ersten Schritt der von der ersten Adreß belegung ausgelesene Startvektor x(i) ohne zusätzliche Pha senverschiebung in den Testmustergenerator übernommen.At the start of the test, all 2 ⁿ memory addresses are generated exactly once in a first test phase in a first test phase. The memory addressed in this way is automatically activated by the test pattern generator with the data sequence x (i) after each memory write operation; x (i + 1); . . .; x (i + 2 ⁿ -1). The memory cells described via the first address assignment simultaneously take over the storing of the start vector x (i) of the test pattern generator. In a subsequent second test phase, the 2 ⁿ addresses are generated in the same order as in the first test phase. The memory addressed in this way is read. In a first step, the start vector x (i) read from the first address assignment is transferred to the test pattern generator without any additional phase shift.

In den folgenden 2ⁿ-1 Schritten der Adressierung schaltet der Testmustergenerator autonom jeweils einen Schritt weiter und erzeugt eine Referenzfolge x(i); x(i+1); . . .; x(i+2ⁿ-2) zur ausgelesenen Datenfolge x(i+1); x(i+2); . . .; x(i+2ⁿ-1).In the following 2 ⁿ -1 steps of addressing, the test pattern generator switches one step further autonomously and generates a reference sequence x (i); x (i + 1); . . .; x (i + 2 ⁿ -2) for the read data sequence x (i + 1); x (i + 2); . . .; x (i + 2 ⁿ -1).

Die von der gerade angesprochenen Adreßbelegung des Spei chers ausgelesenen Daten werden mit den um einen Testmuster generatorschritt phasenverschobenen Referenzdaten vergli chen. Abweichungen zeigen Bitverfälschungen an und werden als Fehlermeldung ausgegeben.The address assignment of the Spei just mentioned The data read out are compared with the data around a test pattern compare step of phase-shifted reference data chen. Deviations indicate bit corruption and will output as an error message.

Liegen bereits zur ersten Speicheradresse Bitverfälschungen vor, wird ein falscher Startvektor in den Testmustergenera tor geladen und der Fehler über die Nichtübereinstimmung der folgenden ausgelesenen mit den Referenzdaten festgestellt. Der nach Durchlauf des Adressierungszyklus' nun folgende Testmustergeneratorzustand x(i+2ⁿ-1) ist der Startvektor des Folgezyklus'. Beim Übergang zum nächsten Zyklus erfolgt also keine Neuinitialisierung; der Testmustergenerator schaltet autonom weiter. Der so beschriebene Testzyklus wird in sei nen zwei Phasen bis zum Testende zyklisch wiederholt.If bit falsifications already exist for the first memory address, an incorrect start vector is loaded into the test pattern generator and the error is determined by the mismatch between the following read out data and the reference data. The test pattern generator state x (i + 2 ⁿ -1) now following the addressing cycle is the start vector of the following cycle. So there is no reinitialization at the transition to the next cycle; the test pattern generator switches on autonomously. The test cycle described in this way is repeated cyclically in its two phases until the end of the test.

Nach dem Durchlauf von 2^m Testzyklen wird der Startvektor x(i), mit welchem der Testmustergenerator vor Testbeginn initialisiert wurde, wieder zu Beginn eines Adressierungs zyklus' erreicht. Damit wurde der Speicher mit 2^m verschie denen, 2ⁿ-1 Vektoren umfassenden Testzyklen stimuliert.After passing through 2 ^m test cycles, the start vector x (i) with which the test pattern generator was initialized before the start of the test is reached again at the beginning of an addressing cycle. The memory was stimulated with 2 ^m different test cycles comprising 2 ⁿ -1 vectors.

Alle weiteren Testzyklen stellen nur identische Wiederholun gen bereits durchlaufender Testzyklen dar. Die Anzahl der effektiv nutzbaren Testzyklen beträgt also 2^m. Der Test wird deshalb nach gleichzeitiger Dekodierung des Startvektors x(i) und der Startadresse des Adressierungszyklus' beendet. Zur Reduzierung der Testzeit wird der Test nach Ausgabe einer Fehlermeldung noch vor dem Durchlauf aller effektiv nutzbaren Testzyklen abgebrochen.All other test cycles are only identical repetitions of test cycles already running. The number of effectively usable test cycles is therefore 2 ^m . The test is therefore ended after simultaneous decoding of the start vector x (i) and the start address of the addressing cycle. To reduce the test time, the test is canceled after an error message has been issued before all effectively usable test cycles are run through.

Zur Durchführung eines verkürzten Tests ist es vorgesehen, den Test nach Dekodierung einer vorab vereinbarten Adreßbe legung und eines vorab vereinbarten Zustandes des Testmu stergenerators zu beenden.In order to carry out a shortened test the test after decoding a previously agreed address and a previously agreed state of the test mu to end stergenerators.

Im zweiten Ausführungsbeispiel wird ein Testmustergenerator der Zykluslänge 2^m-1 verwendet. Die effektive Zykluslänge der Adressierung ist der zur Zykluslänge des Testmustergene rators stets teilerfremde Wert 2ⁿ; für (m, n)<1.In the second exemplary embodiment, a test pattern generator with a cycle length of 2 ^m -1 is used. The effective cycle length of the addressing is the value 2 ⁿ , which is always relatively prime to the cycle length of the test pattern generator; for (m, n) <1.

Der Verfahrensablauf entspricht zur Initialisierung des Testmustergenerators und zu Anfang jedes Testzyklus' dem im ersten Ausführungsbeispiel beschriebenen.The procedure corresponds to the initialization of the Test pattern generator and at the beginning of each test cycle 'in the described first embodiment.

Im Unterschied zum ersten Ausführungsbeispiel wird nun je weils im ersten Schritt jeder zweiten Zyklusphase der unter der ersten generierten Adreßbelegung abgespeicherte Start vektor x(i) des Testmustergenerators um einen Testmusterge neratorschritt phasenverschoben in den Testmustergenerator übernommen.In contrast to the first embodiment, each because in the first step of every second cycle phase of the under the first generated address assignment saved start vector x (i) of the test pattern generator by a test pattern ge nerator step out of phase in the test pattern generator accepted.

Damit erzeugt der Testmustergenerator in den folgenden 2ⁿ-1 Speicherleseoperationen die Referenzfolge x(i+1); x(i+2); . . .; x(i+2ⁿ-1) zu den ausgelesenen Datenvektoren x(i+1); x(i+2); . . .; x(i+2ⁿ-1).The test pattern generator thus generates the reference sequence x (i + 1) in the following 2 ⁿ -1 memory read operations; x (i + 2); . . .; x (i + 2 ⁿ -1) to the read data vectors x (i + 1); x (i + 2); . . .; x (i + 2 ⁿ -1).

Die ausgelesenen Daten werden mit denen der Referenzfolge verglichen; liegt keine Identität vor, wurden Bitverfäl schungen erkannt und es wird eine Fehlermeldung ausgegeben. Der sich nach Durchlauf des Adressierungszyklus' einstellen de Zustand des Testmustergenerators x(i+2ⁿ) ist der Start vektor des Folgezyklus'.The data read out is compared with that of the reference sequence; if there is no identity, bit corruption has been detected and an error message is output. The state of the test pattern generator x (i + 2 ⁿ ) which arises after the addressing cycle has passed is the start vector of the subsequent cycle.

Nach dem Durchlauf von 2^m-1 Testzyklen wird der Startvektor x(i), mit welchem der Testmustergenerator vor Testbeginn initialisiert wurde, wieder zu Beginn eines Adressierungs zyklus' erreicht. Damit wurde der Speicher mit 2^m-1 ver schiedenen, 2ⁿ Vektoren umfassenden Testzyklen stimuliert. Alle weiteren Testzyklen stellen nur identische Wiederholun gen bereits durchlaufender Testzyklen dar. Die Anzahl der effektiv nutzbaren Testzyklen beträgt also 2^m-1. Der Test wird deshalb nach gleichzeitiger Dekodierung des Startvek tors x(i) und der Startadresse des Adressierungszyklus' beendet.After running 2 ^m -1 test cycles, the start vector x (i), with which the test pattern generator was initialized before the start of the test, is reached again at the beginning of an addressing cycle. The memory was thus stimulated with 2 ^m -1 different test cycles comprising 2 ⁿ vectors. All other test cycles are only identical repetitions of test cycles already running. The number of effectively usable test cycles is therefore 2 ^m -1. The test is therefore ended after simultaneous decoding of the start vector x (i) and the start address of the addressing cycle.

Nunmehr sei in einem dritten Ausführungsbeispiel die erfin dungsgemäße Schaltungsanordnung näher erläutert:Now, in a third embodiment, the invention circuit arrangement according to the invention explained in more detail:

Wie in Fig. 1 dargestellt, enthält sie neben dem zu prüfen den Speicher 1 ein als Testmustergenerator arbeitendes rück gekoppeltes Schieberegister 2 mit einer Zykluslänge von Zg=2^m (nachfolgend als FSR - feedback shift register - bezeichnet), einen als Binärzähler konfigurierten Adreßgene rator 3, eine Vergleichsschaltung 4 und einen Multiplexer 5. Stellvertretend für die Systemeinbindung der erfindungsgemä ßen Schaltungsanordnung sei das FSR2 ein funktionskonver tiertes Datenausgangsregister des Speichers 1; der Adreß generator 3 sei nicht funktionskonvertierbar ausgeführt und über hochohmig schaltbare Treiber (nicht dargestellt) an einem Adreßbus und eine Schreib-Lese-Steuerleitung der An ordnung angekoppelt.As shown in FIG. 1, in addition to the memory 1 to be tested, it contains a feedback coupled shift register 2 working as a test pattern generator with a cycle length of Zg = 2 ^m (hereinafter referred to as FSR - feedback shift register), an address generator configured as a binary counter 3 , a comparison circuit 4 and a multiplexer 5 . Representing the system integration of the circuit arrangement according to the invention, the FSR 2 is a function-converted data output register of the memory 1 ; the address generator 3 is not designed to be functionally convertible and is coupled via a high-resistance switchable driver (not shown) to an address bus and a read / write control line to the arrangement.

Die Schaltungsanordnung ist mit Adreßeingängen ADR1 . . . ADRn, die über den Adreßbus mit Adreßeingängen AI1 . . . AIn des Spei chers 1 verbunden sind, und einem ein externes Schreib-/Lese- Umschaltsignal R-/W führenden Eingang, das über die Schreib-Lese-Leitung an den Schreib-Lese-Steuereingang R-/WI des Speichers 1 gelegt ist, versehen.The circuit arrangement is with address inputs ADR1. . . ADRs that are sent via the address bus with address inputs AI1. . . AIn of the memory 1 are connected, and an input carrying an external read / write switchover signal R- / W, which is connected via the read / write line to the read / write control input R- / WI of the memory 1 , Mistake.

Im weiteren besitzt die Schaltungsanordnung m Dateneingänge IN1 . . . INm, die auf m zweite Eingänge B1 . . . Bm des Multiple xers 5 und über diesen auf m Dateneingänge DI1 . . . DIm des Speichers 1 geführt sind, sowie m Datenausgänge OUT1 . . . OUTm, die an m Dateneingängen Q1 . . . Qm des FSR2 angeschlossen sind, und ist mit jeweils einem Eingang für ein Modussteuer signal AM, ein Initialisierungssignal SET und ein Taktsignal TAKT ausgestattet, wobei diese Signale extern zugeführt werden.Furthermore, the circuit arrangement has m data inputs IN1. . . INm, which on m second inputs B1. . . Bm of the multiple xer 5 and via this on m data inputs DI1. . . DIm of memory 1 and m data outputs OUT1. . . OUTm connected to m data inputs Q1. . . Qm of the FSR 2 are connected, and is equipped with an input for a mode control signal AM, an initialization signal SET and a clock signal CLOCK, these signals being supplied externally.

Der Adreßgenerator 3 ist als (n+1)-stelliger Binärzähler konfiguriert und besitzt die Ausgänge Q1 . . . Qn+1. Er ist über einen Takteingang C am Taktsignal TAKT, über einen Rücksetz eingang R am Initialisierungssignal SET und ggf. über einen Steuereingang /OE am Modussteuersignal AM angeschlossen.The address generator 3 is configured as an (n + 1) digit binary counter and has the outputs Q1. . . Qn + 1. It is connected via a clock input C to the clock signal TAKT, via a reset input R to the initialization signal SET and possibly via a control input / OE to the mode control signal AM.

Weiterhin ist der Adreßgenerator 3 mit einem die Adreßbele gung (Q1 . . . Qn=0, Qn+1=1) dekodierenden ersten Kompara torausgang K1, der ein Adreßvergleichssignal V1 führt, und einem eine vorab berechnete Adreßbelegung als eine erste Testendebedingung dekodierenden, ein erstes Testendesignal TE1 führenden zweiten Komparatorausgang K2 versehen.Furthermore, the address generator 3 is provided with a first comparator output K1 decoding the address assignment (Q1... Qn = 0, Qn + 1 = 1), which carries an address comparison signal V1, and a decoding a pre-calculated address assignment as a first test end condition Provide the first test end signal TE1 leading second comparator output K2.

Seine ersten n hochohmig steuerbaren Ausgänge Q1 . . . Qn sind über den Adreßbus an den Adreßeingängen AI1 . . . AIn, sein höchstwertiger hochohmig steuerbarer Ausgang Qn+1 ist über die Schreib-Lese-Leitung der Anorndung am Schreib-Lese- Steuereingang R-/WI des Speichers angekoppelt.Its first n high-resistance controllable outputs Q1. . . Qn are via the address bus at address inputs AI1. . . AIn, be most significant high-resistance controllable output Qn + 1 is over the read / write line of the arrangement on the read / write Control input R- / WI of the memory coupled.

Die Funktionskonvertierung des FSR2 wird über einen Paral lel-/Seriell-Steuereingang P-/S gesteuert, auf den das Adreß vergleichssignal V1 vom Adreßgenerator 3, disjunktiv mit dem Modussteuersignal AM verknüpft, geführt ist. Weiterhin ist das FSR2 über einen Takteingang C am Taktsignal TAKT und über einen Initialisierungseingang SI am Initialisie rungssignal SET angeschlossen.The function conversion of the FSR 2 is controlled via a parallel / serial control input P- / S, to which the address comparison signal V1 from the address generator 3 , which is disjunctively linked to the mode control signal AM, is routed. Furthermore, the FSR 2 is connected via a clock input C to the clock signal TAKT and via an initialization input SI to the initialization signal SET.

Das FSR2 ist mit m Dateneingängen DI1′ . . . DIm′ zur paral lelen Datenübernahme, die an den m Datenausgängen DO1 . . . DOm des Speichers 1 angeschlossen sind, und einem einen vorab berechneten Zustand des FSR2 als eine zweite Testendebedin gung dekodierenden, ein zweites Testendesignal TE2 ausgeben den Komparatorausgang K versehen.The FSR 2 is DI1 'with m data inputs. . . DIm ′ for parallel data transfer, which at the m data outputs DO1. . . DOm of the memory 1 are connected, and a comparator output K is provided to decode a previously calculated state of the FSR 2 as a second test end condition, and to output a second test end signal TE2.

Weiterhin sind die Datenausgänge Q1 . . . Qm des FSR2 noch auf die m ersten Eingänge A1 . . . Am des Multiplexers 5, der vom Modussteuersignal AM, das auf seinen Steuereingang S geführt ist, umgeschaltet wird, gelegt.Furthermore, the data outputs are Q1. . . Qm of the FSR 2 still on the m first inputs A1. . . On of the multiplexer 5 , which is switched by the mode control signal AM, which is led to its control input S, placed.

M Datenausgänge Q1′ . . . Qm′ des FSR2, an welchen der um einen Takt phasenverschobene Zustand des FSR2 ausgegeben wird, sind auf m zweite Eingänge B1 . . . Bm der Vergleichsschaltung 4 geführt. Die m ersten Eingänge A1 . . . Am der Vergleichsschal tung 4 sind an den Datenausgängen DO1 . . . DOm des Speichers 1 angeschlossen. Am Ausgang der Vergleichsschaltung 4 wird das Vergleichssignal V ausgegeben.M data outputs Q1 ′. . . Qm 'of the FSR 2 , at which the phase-shifted state of the FSR 2 is output, are on m second inputs B1. . . Bm of the comparison circuit 4 performed . The first m inputs A1. . . At the comparison circuit 4 are at the data outputs DO1. . . DOm of memory 1 connected. The comparison signal V is output at the output of the comparison circuit 4 .

Das Ausführungsbeispiel verwendet folgende Steuerkodierungen:The exemplary embodiment uses the following control codes:

Im Anwendermodus (AM=1; SET=0) sind die Ausgänge Q1 . . . Qn+1 des Adreßgenerators 3 hochohmig. Die Adreßeingänge AI1 . . . AIn und der Schreib-/Lese-Steuereingang R-/WI des Speichers 2 werden von den externen Adreßeingängen ADR1 . . . ADRn und dem externen Schreib-/Lese-Umschaltsignal R-/W der Anordnung gesteuert.In user mode (AM = 1; SET = 0) the outputs are Q1. . . Qn + 1 of the address generator 3 high impedance. The address inputs AI1. . . AIn and the read / write control input R- / WI of the memory 2 are from the external address inputs ADR1. . . ADRn and the external read / write switch signal R- / W of the arrangement controlled.

Die Dateneingänge IN1 . . . INm der Anordnung sind über den Multiplexer 5 an die Dateneingänge DI1 . . . DIm des Speichers 1 durchgeschaltet.The data inputs IN1. . . In the arrangement are to the data inputs DI1 via the multiplexer 5 . . . DIm of memory 1 switched through.

Das FSR2 ist, gesteuert vom Modussteuersignal AM an seinem Parallel-/Seriell-Steuereingang P-/S, in ein paralleles Datenausgangsregister zwischen den Datenausgängen DO1 . . . DOm des Speichers 1 und den Datenausgängen OUT1 . . . OUTm der An ordnung umgeschaltet.Controlled by the mode control signal AM at its parallel / serial control input P / S, the FSR 2 is in a parallel data output register between the data outputs DO1. . . DOm of memory 1 and data outputs OUT1. . . OUTm of the arrangement switched.

Bei der Initialisierung (SET=1) wird der Adreßgenerator 3 rückgesetzt. Gleichzeitig wird im FSR2 ein im Maximalzyklus enthaltener Zyklusstartzustand x(0) eingestellt.During initialization (SET = 1) the address generator 3 is reset. At the same time, a cycle start state x (0) contained in the maximum cycle is set in the FSR 2 .

In dem sich anschließenden Test (AM=0; SET=0) übernimmt der Adreßgenerator 3 die Buspriorität über den Adreßbus und die Schreib-/Lese-Leitung der Anordnung. Die Dateneingänge DI1 . . . DIm des Speichers 1 liegen über den Multiplexer 5 an den Datenausgängen Q1 . . . Qm des FSR2.In the subsequent test (AM = 0; SET = 0), the address generator 3 takes over the bus priority via the address bus and the read / write line of the arrangement. The data inputs DI1. . . DIm of memory 1 is connected to data outputs Q1 via multiplexer 5 . . . Qm of the FSR 2 .

In jeweils einer ersten Phase eines Testzyklus', die durch die Zustände 0; 0; 0; . . .; 0 . . . 0; 1; 1; . . .; 1 des Adreßgenerators 3 angegeben ist, wird der Speicher 1 sukzessive in dualer Reihenfolge mit einer vom FSR2, das zum Adreßgenerator 3 synchron läuft, generierten pseudozufälligen Datenfolge x(i); x(i+1); . . .; x(i+2ⁿ-1) beschrieben.In each case in a first phase of a test cycle, which is determined by the states 0; 0; 0; . . .; 0. . . 0; 1; 1; . . .; 1 of the address generator 3 is specified, the memory 1 is successively in dual order with a pseudo-random data sequence x (i) generated by the FSR 2 , which runs synchronously with the address generator 3 ; x (i + 1); . . .; x (i + 2 ⁿ -1).

Nach dem Durchlauf von 2ⁿ Takten der ersten Testphase stellt sich im Adreßgenerator 3 der Zustand 1; 0; 0; . . .; 0 ein, mit dem die jeweils zweite Phase eines Testzyklus' beginnt. Der höchstwertige Ausgang Qn+1 des Adreßgenerators 3 ist dabei aktiv, so daß der Speicher 1 gelesen wird.After running through 2 ⁿ cycles of the first test phase, state 1 is set in address generator 3 ; 0; 0; . . .; 0, with which the second phase of a test cycle begins. The most significant output Qn + 1 of the address generator 3 is active so that the memory 1 is read.

Der Komparatorausgang K1 des Adreßgenerators 3, der den Zustand 1; 0; 0; . . .; 0 dekodiert, ist in diesem einen Takt aktiv und schaltet das FSR2 auf parallele Datenübernahme, so daß der unter der ersten Adreßbelegung im Speicher 1 abgelegte Datenvektor x(i) in das FSR2 als Startvektor geladen wird.The comparator output K1 of the address generator 3 , which has the state 1; 0; 0; . . .; 0 decoded, is active in this one cycle and switches the FSR 2 to parallel data transfer, so that the data vector x (i) stored in the memory 1 under the first address assignment is loaded into the FSR 2 as the start vector.

In den nun folgenden 2ⁿ-1 Takten, d. h. den Zuständen 1; 0; 0; . . .; 1 . . . 1; 1; 1; . . .; 1 des Adreßgenerators 3, schaltet das FSR2 wieder synchron zum Adreßgenerator 3 weiter und erzeugt bei richtiger Funktion der zur ersten Adreßbelegung 0; 0; 0; . . .; 0 gehörigen Speicherzellen eine gegenüber der in den Speicher 1 eingeschriebenen und nunmehr ausgelesenen Datenfolge x(i+1); x(i+2); . . .; x(i+2ⁿ-1) um einen Takt phasen verzögerte Datenfolge x(i); x(i+1); . . .; x(i+2ⁿ-2).In the following 2 ⁿ -1 cycles, ie states 1; 0; 0; . . .; 1 . . . 1; 1; 1; . . .; 1 of the address generator 3 , the FSR 2 switches back in synchronism with the address generator 3 and, if it functions correctly, generates 0 for the first address assignment; 0; 0; . . .; 0 associated memory cells with respect to the data sequence x (i + 1) written into the memory 1 and now read out; x (i + 2); . . .; x (i + 2 ⁿ -1) phase-delayed data sequence x (i); x (i + 1); . . .; x (i + 2 ⁿ -2).

Durch Abgriff der Datenfolgen an den Eingängen der Speicher zellen des FSR2 erfolgt innerhalb des FSR2 eine Korrektur dieser Datenfolge, d. h. eine Phasenverschiebung um einen Takt, so daß über die Datenausgänge Q1′ . . . Qm′ des FSR2 die der in der ersten Testphase eingeschriebenen Datenfolge entsprechende Datenfolge x(i+1); x(i+2); . . .; x(i+2ⁿ-1) bereit gestellt wird.By tapping the data sequences at the inputs of the memory cells of the FSR 2 , this data sequence is corrected within the FSR 2 , ie a phase shift by one clock pulse, so that the data outputs Q1 '. . . Qm 'of the FSR 2 the data sequence corresponding to the data sequence written in the first test phase x (i + 1); x (i + 2); . . .; x (i + 2 ⁿ -1) is provided.

In der Vergleichsschaltung 4 erfolgt der Vergleich der aus dem Speicher 1 ausgelesenen mit dem vom FSR2 bereitgestell ten phasenkorrigierten Daten. Stimmen diese nicht überein, so wurden Bitverfälschungen festgestellt; das Vergleichssignal V wird aktiv.The comparison circuit 4 compares the phase-corrected data read from the memory 1 with that provided by the FSR 2 . If these do not match, bit corruption has been found; the comparison signal V becomes active.

Über die konjunktive Verknüpfung des Vergleichssignales V mit dem vom Ausgang Qn+1 des Adreßgenerators 3 bereitge stellten Schreib-/Lese-Steuersignal (leseaktiv), dem negier ten Modussteuersignal AM sowie ggf. weiteren Statussignalen wird in diesem Fall eine Fehlermeldung generiert und ausge geben.In this case, an error message is generated and output via the conjunctive linkage of the comparison signal V with the read / write control signal (read-active) provided by the output Qn + 1 of the address generator 3 , the negated mode control signal AM and possibly other status signals.

Zur weiteren Verkürzung der Testzeit ist es möglich, daß der Test nach Ausgabe einer Fehlermeldung abgebrochen wird.To further shorten the test time, it is possible that the Test is aborted after an error message is issued.

In jeder zweiten Testphase schaltet das FSR2 nach dem Ein stellen des Zyklusstartvektors x(i) genau 2ⁿ-1 Takte weiter. Mit dem Umschalten des Adreßgenerators auf den Zustand 0; 0; 0; . . .; 0 ist ein Testzyklus beendet und es beginnt der nächste. Dabei erfolgt keine Neuinitialisierung des FSR2, dieses schaltet autonom weiter.In every second test phase, the FSR 2 switches exactly 2 ⁿ -1 cycles after setting the cycle start vector x (i). When the address generator is switched to state 0; 0; 0; . . .; 0 one test cycle has ended and the next begins. There is no reinitialization of the FSR 2 , it switches on autonomously.

Nach dem Durchlauf von 2^m Zyklen, in denen der Speicher mit 2ⁿ-1 unterschiedlichen Datenfolgen stimuliert wurde, wird mit dem Umschalten des Adreßgenerators 3 auf den Zustand 0; 0; 0; . . .; 0 der bei der Initialisierung eingestellte Zustand x(0) des FSR2 wieder erreicht. Alle nachfolgenden Testzyklen stellen nur Wiederholungen bereits durchlaufener dar. Deshalb wird spätestens an diesem Punkt, an dem die beiden Testendesignale TE1; TE2 durch Dekodieren von vorab berechne ten Zuständen des Adreßgenerators 3 bzw. des FSR2 gleich zeitig aktiv sind, der Test beendet.After passing through 2 ^m cycles, in which the memory was stimulated with 2 ⁿ -1 different data sequences, the address generator 3 is switched to the state 0; 0; 0; . . .; 0 the state x (0) of the FSR 2 set during initialization is reached again. All subsequent test cycles only represent repetitions that have already been run through. Therefore, at the point at which the two test signals TE1; TE2 are active simultaneously by decoding previously calculated states of the address generator 3 or of the FSR 2 , the test ends.

Durch Wahl einer geeigneten Testendebedingung TE2 läßt sich jede beliebige Anzahl von Testzyklen im Bereich von 1 bis 2^m einstellen.By choosing a suitable test end condition TE2, any number of test cycles can be set in the range from 1 to 2 ^m .

Fig. 2 zeigt die Ausführung des FSR2 als Testmustergenera tor mit direkter und um einen Takt phasenverschobener Daten ausgabe. Fig. 2 shows the design of the FSR 2 as a test pattern generator with direct and phase-shifted data output.

Das FSR2 ist aus m seriell verschalteten Registerzellen 2.1 . . . 2.m aufgebaut, wobei die Ausgänge der letzten 2.m sowie weiterer vom gewählten Rückkopplungspolynom bestimmter Registerzellen auf einem Modulo-2-Adder 2.0 geführt sind, dessen Ausgang auf den Eingang der ersten Registerzelle 2.1 gelegt ist.The FSR 2 is made up of m series-connected register cells 2.1 . . . 2 .m, the outputs of the last 2 .m and further register cells determined by the selected feedback polynomial being routed to a modulo-2 adder 2.0 , the output of which is connected to the input of the first register cell 2.1 .

Die Ausgänge der Registerzellen 2.1 . . . 2.m stellen die direk ten Datenausgänge Q1 . . . Qm, die Eingänge der Registerzellen 2.1 . . . 2.m die den aktuellen Zustand des FSR2 um einen Takt phasenverschoben ausgebenden Datenausgänge Q1′ . . . Qm′ des FSR2 dar.The outputs of the register cells 2.1 . . . 2 .m are the direct data outputs Q1. . . Qm, the inputs of the register cells 2.1 . . . 2 .m the current state of the FSR 2 by one clock phase-shifting data outputs Q1 '. . . Qm 'of the FSR 2 .

In der Darstellung nach Fig. 3 für ein viertes Ausführungs beispiel enthält die erfindungsgemäße Schaltungsanordnung neben dem zu prüfenden Speicher 11 einen als Adreßgenerator 12 verwendeten Binärzähler, ein als Testmustergenerator arbeitendes linear rückgekoppeltes Schieberegister 13 (nach folgend als LFSR - linear feedback shift register - bezeich net), eine Vergleichsschaltung 14 und ein UND-Gatter 15. . In the illustration of Figure 3 for a fourth execution example, the inventive circuit arrangement in addition to the memory under test 11 includes a binary counter used as the address generator 12, a working as a test pattern generator linear feedback shift register 13 (by following the LFSR - linear feedback shift register - Marked net ), a comparison circuit 14 and an AND gate 15 .

Die Schaltungsanordnung ist mit Adreßeingängen ADR1 . . . ADRn, die über einen Adreßbus mit Adreßeingängen AI1 . . . AIn des Speichers 11 verbunden sind, und einem ein externes Schreib-/ Lese-Umschaltsignal R-/W führenden Eingang, das über eine Schreib-Lese-Leitung an den Schreib-Lese-Steuereingang R-/WI des Speichers 1 gelegt ist, versehen.The circuit arrangement is with address inputs ADR1. . . ADRs that are sent via an address bus with address inputs AI1. . . AIn are connected to the memory 11 , and an input carrying an external read / write switchover signal R- / W, which is connected to the read / write control input R- / WI of the memory 1 via a read / write line .

Im weiteren besitzt die Schaltungsanordnung m Dateneingänge IN1 . . . INm, die auf m Eingänge DI1 . . . DIm des LFSR13 geführt sind, sowie m Datenausgänge OUT1 . . . OUTm, die an m Datenaus gängen DO1 . . . DOm des Speichers 11 angeschlossen sind. Sie ist mit jeweils einem Eingang für ein Modussteuersignal AM, ein Initialisierungssignal INIT und ein Taktsignal TAKT ausgestattet, wobei diese Signale extern zugeführt werden. Stellvertretend für die Systemeinbindung der erfindungsgemä ßen Schaltungsanordnung sei der Adreßgenerator 12 nicht funktionskonvertierbar ausgeführt und als (n+1)-stelliger Binärzähler mit den Ausgängen Q1 . . . Qn+1 konfiguriert. Er ist über einen Takteingang C am Taktsignal TAKT, über einen Rücksetzeingang R am Initialisierungssignal INIT und über einen Steuereingang am Modussteuersignal AM ange schlossen.Furthermore, the circuit arrangement has m data inputs IN1. . . INm based on m inputs DI1. . . DIm of the LFSR 13 and m data outputs OUT1. . . OUTm, which on m data outputs DO1. . . DOm of the memory 11 are connected. It is equipped with an input for a mode control signal AM, an initialization signal INIT and a clock signal TAKT, these signals being supplied externally. Representing the system integration of the circuit arrangement according to the invention, the address generator 12 is not designed to be function-convertible and is a (n + 1) digit binary counter with the outputs Q1. . . Qn + 1 configured. It is connected via a clock input C to the clock signal TAKT, via a reset input R to the initialization signal INIT and via a control input to the mode control signal AM.

Weiterhin ist der Adreßgenerator 12 mit einem ersten Kompa ratorausgang K1, der eine erste Adreßbelegung dekodiert und ein Adreßvergleichssignal V1 führt, und einem eine vorab berechnete zweite Adreßbelegung als eine erste Testendebe dingung dekodierenden, ein erstes Testendesignal TE1 führen den zweiten Komparatorausgang K2, der mit dem ersten Eingang des UND-Gatters 15 verbunden ist, versehen.Furthermore, the address generator 12 has a first comparator output K1, which decodes a first address assignment and carries an address comparison signal V1, and a decoding a previously calculated second address assignment as a first test end condition, a first test end signal TE1 leads the second comparator output K2, which is connected to the first input of the AND gate 15 is connected.

Die ersten n Ausgänge Q1 . . . Qn des Adreßgenerators 12 sind über (nicht dargestellte) Tristate-Treiberstufen an den Adreßbus der Schaltungsanordnung und damit an den Adreßein gängen AI1 . . . AIn, sein höchstwertiger Ausgang Qn+1 ist eben falls über eine (nicht dargestellte) Tristate-Treiberstufe an die die Schreib-Lese-Leitung der Anordnung und damit am Schreib-Lese-Steuereingang R-/WI des Speichers 11 ange koppelt.The first n outputs Q1. . . Qn of the address generator 12 are via (not shown) tri-state driver stages on the address bus of the circuit arrangement and thus on the address inputs AI1. . . AIn, its most significant output Qn + 1 is also coupled via a (not shown) tristate driver stage to which the read / write line of the arrangement and thus to the read / write control input R / WI of the memory 11 .

Das LFSR13 sei ein funktionskonvertiertes Dateneingangsre gister des Speichers 11.The LFSR 13 is a function-converted data input register of the memory 11 .

Die Funktionskonvertierung wird über einen Parallel-/Seriell- Steuereingang P-/S gesteuert, auf den das Modussteuer signal AM geführt ist.The function conversion is carried out via a parallel / serial Control input P- / S controlled to which the mode control signal AM is led.

Das LFSR13 ist zu den m Dateneingängen DI1 . . . DIm mit m Dateneingängen DI1′ . . . DIm′, die an den m Datenausgängen DO1 . . . DOm des Speichers angeschlossen sind und die die an liegenden Daten um einen Takt phasenverschoben vom Speicher 11 übernehmen, versehen.The LFSR 13 is for the m data inputs DI1. . . DIm with m data inputs DI1 ′. . . DIm ', which at the m data outputs DO1. . . DOm of the memory are connected and take over the data from the memory 11 by one clock, provided.

Weiterhin ist das LFSR13 über einen Takteingang C am Takt signal TAKT, über einen Setzeingang SET am Initialisierungs signal INIT und über einen Steuereingang PN, welcher mit dem ersten Komparatorausgang K1 des Adreßgenerators 12 verbunden ist und die parallele Datenübernahme von den Dateneingängen DI1′ . . . DIm′ einstellt, angeschlossen.Furthermore, the LFSR 13 via a clock input C at the clock signal TAKT, via a set input SET at the initialization signal INIT and via a control input PN, which is connected to the first comparator output K1 of the address generator 12 and the parallel data transfer from the data inputs DI1 '. . . DIm 'sets, connected.

Das LFSR13 besitzt einen Komparatorausgang K, an dem ein vorab festgelegter Zustand des LFSR13 dekodiert ist, der ein zweites Testendesignal TE2 führt und mit dem zweiten Eingang des UND-Gatters 15 verbunden ist. The LFSR 13 has a comparator output K, at which a predefined state of the LFSR 13 is decoded, which carries a second test end signal TE2 and is connected to the second input of the AND gate 15 .

Der Ausgang des UND-Gatters 15 führt das endgültige Testen designal TE.The output of the AND gate 15 carries out the final testing of the design TE.

Die Datenausgänge Q1 . . . Qm des LFSR 13 sind auf zweite Ein gänge B1 . . . Bm der Vergleichsschaltung 14 sowie auf die Da teneingänge DI1 . . . DIm des Speichers 11 geführt. Die ersten Eingänge A1 . . . Am der Vergleichsschaltung 14 sind an den Datenausgängen DO1 . . . DOm des Speichers 11 angeschlossen. Die Vergleichsschaltung 14 besitzt einen Ausgang, an dem ein Vergleichssignal V ausgegeben wird.The data outputs Q1. . . Qm of the LFSR 13 are B1 on second inputs. . . Bm of the comparison circuit 14 and on the data inputs DI1. . . DIm of the memory 11 out. The first inputs A1. . . At the comparison circuit 14 are at the data outputs DO1. . . DOm of the memory 11 connected. The comparison circuit 14 has an output at which a comparison signal V is output.

Im weiteren sei die Funktion der Schaltungsanordnung gemäß Fig. 3 beschrieben:
Im Anwendermodus (AM=1; INIT=0) sind die Adressen ADR1 . . . ADRn und das Schreib-Lese-Umschaltsignal R-/W über den Adreßbus bzw. die Schreib-/Lese-Leitung an die Adreßein gänge AI1 . . . AIn und den Schreib-/Lese-Steuereingang R-/WI des Speichers angelegt. Das LFSR 13 ist in ein paralleles Dateneingangsregister zwischen den Eingängen DI1 . . . DIm und seinen Datenausgängen Q1 . . . Qm überführt.The function of the circuit arrangement according to FIG. 3 is described below:
In user mode (AM = 1; INIT = 0) the addresses are ADR1. . . ADRn and the read / write changeover signal R / W via the address bus or the read / write line to the address inputs AI1. . . AIn and the read / write control input R- / WI of the memory. The LFSR 13 is in a parallel data input register between the inputs DI1. . . DIm and its data outputs Q1. . . Qm transferred.

Bei der Initialisierung (INIT=1) wird der Adreßgenerator 12 rückgesetzt. Gleichzeitig wird im LFSR 13 ein im Maximal zyklus enthaltener Zyklusstartzustand x(0) eingestellt. In dem sich anschließenden zyklisch ablaufenden Test (AM=0; INIT=0) übernimmt der Adreßgenerator 12 die Ansteuerung der Adreßeingänge AI1 . . . AIn und das Schreib-/Lese-Steuerein gangs R-/WI des Speichers.During the initialization (INIT = 1), the address generator 12 is reset. At the same time, a cycle start state x (0) contained in the maximum cycle is set in the LFSR 13 . In the subsequent cyclical test (AM = 0; INIT = 0), the address generator 12 takes over the control of the address inputs AI1. . . AIn and the read / write control input R- / WI of the memory.

In der ersten Hälfte eines jeden Testzyklus', die durch die Zustände 0; 0; 0; . . .; 0 . . . 0; 1; 1; . . .; 1 des Adreßgenerators 12 angegeben ist, wird der Speicher 11 sukzessive in dualer Reihenfolge mit einer vom LFSR 13, das zum Adreßgenerator 12 synchron läuft, generierten pseudozufälligen Datenfolge x(i); x(i+1); . . .; x(i+2ⁿ-1) beschrieben.In the first half of each test cycle, which is determined by states 0; 0; 0; . . .; 0. . . 0; 1; 1; . . .; 1 of the address generator 12 is specified, the memory 11 is successively in dual order with a pseudo-random data sequence x (i) generated by the LFSR 13 , which runs synchronously with the address generator 12 ; x (i + 1); . . .; x (i + 2 ⁿ -1).

Nach dem Durchlauf von 2ⁿ Takten der ersten Testphase stellt sich im Adreßgenerator 12 der Zustand 1; 0; 0; . . .; 0 ein, mit dem die jeweils zweite Phase eines Testzyklus' beginnt. Der höchstwertige Ausgang Qn+1 des Adreßgenerators 12 ist dabei aktiv, so daß der Speicher 11 auf Lesen umgeschaltet wird. Der Komparatorausgang K1 des Adreßgenerators 12, der den Zustand 1; 0; 0; . . .; 0 dekodiert, ist in diesem einen Takt aktiv und schaltet das LFSR 13 auf parallele Datenübernahme von den Eingängen DI1′ . . . DIm′, so daß der unter der ersten Adreßbelegung im Speicher 11 abgelegte Datenvektor x(i) um einen Takt phasenverschoben in das LFSR 13 übernommen wird. Als Startvektor stellt sich also im LSFR 13 der Zustand x(i+1) ein.After running through 2 ⁿ cycles of the first test phase, state 1 is set in address generator 12 ; 0; 0; . . .; 0, with which the second phase of a test cycle begins. The most significant output Qn + 1 of the address generator 12 is active, so that the memory 11 is switched to read. The comparator output K1 of the address generator 12 , which has the state 1; 0; 0; . . .; 0 decoded, is active in this one cycle and switches the LFSR 13 to parallel data transfer from the inputs DI1 '. . . DIm ', so that the data vector x (i) stored under the first address assignment in the memory 11 is taken out of phase by one clock into the LFSR 13 . State x (i + 1) is thus set as start vector in LSFR 13 .

In den nun folgenden 2ⁿ-1 Takten, d. h. den Zuständen 1; 0; 0; . . .; 1 . . . 1; 1; 1; . . .; 1 des Adreßgenerators 12, schaltet das LFSR 13 wieder synchron zum Adreßgenerator 12 weiter und erzeugt bei richtiger Funktion der zur Adreßbelegung 0; 0; 0; . . .; 0 gehörigen Speicherzellen eine gegenüber der in den Speicher 11 eingeschriebenen und nunmehr ausgelesenen Datenfolge x(i+1); x(i+2); . . .; x(i+2ⁿ-1) identische Datenfolge x(i+1); x(i+2); . . .; x(i+2ⁿ-1).In the following 2 ⁿ -1 cycles, ie states 1; 0; 0; . . .; 1 . . . 1; 1; 1; . . .; 1 of the address generator 12 , the LFSR 13 again switches synchronously to the address generator 12 and, if it functions correctly, generates the address assignment 0; 0; 0; . . .; 0 associated memory cells with respect to the data sequence x (i + 1) written into the memory 11 and now read out; x (i + 2); . . .; x (i + 2 ⁿ -1) identical data sequence x (i + 1); x (i + 2); . . .; x (i + 2 ⁿ -1).

In der Vergleichsschaltung 14 erfolgt der Vergleich der aus dem Speicher 11 ausgelesenen mit dem vom LFSR 13 bereitge stellten Daten. Stimmen diese nicht überein, so wurden Bit verfälschungen festgestellt; das Vergleichssignal V wird aktiv.The comparison circuit 14 compares the data read from the memory 11 with the data provided by the LFSR 13 . If these do not match, bit falsifications have been found; the comparison signal V becomes active.

Aus dem Vergleichssignal V ist in einfacher Weise durch Verknüpfung mit dem Schreib-/Lese-Steuersignal R-/W, dem Modussteuersignal AM sowie ggf. weiteren, hier nicht näher benannten Statussignalen der Testanordnung ein Fehlersignal generierbar.From the comparison signal V is in a simple manner Link with the read / write control signal R / W, the Mode control signal AM and any other, if not more detailed here named status signals of the test arrangement an error signal can be generated.

Die für die Ausführung bevorzugte Zykluslänge des LFSR 13 von 2^m-1, die zum Adressierzyklus des Speichers 11 von 2ⁿ mit m<1; m<0 in jedem Fall teilerfremd ist, garantiert, daß innerhalb von 2^m-1 aufeinanderfolgenden Testzyklen der Speicher 11 in jedem Testzyklus mit einer anderen Testdaten folge der Länge 2ⁿ stimuliert wird.The preferred cycle length for the execution of the LFSR 13 of 2 ^m -1, that for the addressing cycle of the memory 11 of 2 ⁿ with m <1; m <0 is in any case prime, guarantees that within 2 ^m -1 successive test cycles the memory 11 is stimulated with a different test data sequence of length 2 ⁿ in each test cycle.

Nach 2^m-1 Testzyklen stellt sich zur Zyklusstartadresse der Initialisierungswert x(i) des LFSR 13 ein. Alle nun folgen den Testzyklen stellen nur identische Wiederholungen bereits durchlaufener dar. Deshalb wird durch Dekodierung vorab berechneter Zustände des Adreßgenerators 12 und des LFSR 13 nach maximal 2^m-1 Testzyklen das Testendesignal TE erzeugt. Durch Wahl einer geeigneten Testendebedingung TE2 läßt sich dabei jede beliebige Anzahl von Testzyklen im Bereich von 1 bis 2^m-1 einstellen.After 2 ^m -1 test cycles, the initialization value x (i) of the LFSR 13 is set for the cycle start address. All of the test cycles that follow now represent only identical repetitions that have already been run through. Therefore, by decoding previously calculated states of the address generator 12 and the LFSR 13, the test end signal TE is generated after a maximum of 2 ^m −1 test cycles. By choosing a suitable test end condition TE2, any number of test cycles can be set in the range from 1 to 2 ^m -1.

Zur weiteren Verkürzung der Testzeit ist es wiederum mög lich, daß der Test nach Ausgabe einer Fehlermeldung abgebro chen wird.Again, it is possible to further shorten the test time Lich that the test is aborted after an error message is issued will.

Fig. 4 zeigt das LFSR 13 mit den Eingängen DI1 . . . DIm, die die anliegenden Daten parallel übernehmen, und den Eingängen DI1′ . . . DIm′, welche die Daten parallel mit gleichzeitiger Phasenverschiebung um einen Takt übernehmen. Fig. 4 shows the LFSR 13 to the inputs DI1. . . DIm, which take over the pending data in parallel, and the inputs DI1 ′. . . DIm ', which take over the data in parallel with simultaneous phase shift by one clock.

Dabei ist das LFSR 13 aus m D-Flipflops 17.1 . . . 17.m aufge baut, deren Setzeingänge S am Setzeingang SET und deren Takteingänge C am Takteingang TAKT des LFSR 13 angeschlossen sind. Die Datenausgänge der Flipflops 17.1 . . . 17.m stellen die Datenausgänge Q1 . . . Qm des LFSR 13 dar. Gleichzeitig sind die Datenausgänge der Flipflops 17.1 . . . 17.m-1 auf die jeweils ersten Dateneingänge A von Multiple xern 16.2 . . . 16.m geführt.The LFSR 13 is made of m D flip-flops 17.1 . . . 17 .m built, whose set inputs S are connected to the SET input SET and whose clock inputs C are connected to the clock input TAKT of the LFSR 13 . The data outputs of the flip-flops 17.1 . . . 17 .m provide the data outputs Q1. . . Qm of the LFSR 13. At the same time, the data outputs of the flip-flops 17.1 . . . 17 .m-1 to the first data inputs A of multiple users 16.2 . . . 16 .m led.

Die zweiten Dateneingänge B der Multiplexer 16.2 . . . 16.m sind mit den Eingängen DI2 . . . DIm und die dritten Dateneingänge C der Multiplexer 16.2 . . . 16.m sind mit den Eingängen DI1′ . . . DIm-1′ des LFSR 13 verbunden. Jeweils ein Steuereingang SB der Multiplexer 16.2 . . . 16.m ist am Eingang P/S und ein wei terer Steuereingang SC ist jeweils am Eingang PN des LFSR 13 angeschlossen. Der Datenausgang der Multiplexer 16.2 . . . 16.m ist jeweils auf den Dateneingang der Flipflops 17.2 . . . 17.m gelegt.The second data inputs B of the multiplexers 16.2 . . . 16 .m are with the inputs DI2. . . DIm and the third data inputs C of the multiplexers 16.2 . . . 16 .m are with the inputs DI1 '. . . DIm-1 'of the LFSR 13 connected. One control input SB each of the multiplexers 16.2 . . . 16 .m is connected to the P / S input and a further control input SC is connected to the PN input of the LFSR 13 . The data output of the multiplexers 16.2 . . . 16 .m is in each case on the data input of the flip-flops 17.2 . . . 17 .m laid.

Der Datenausgang des Flipflops 17.m ist im weiteren auf den ersten Dateneingang A eines Multiplexers 16.m+1 geführt, dessen zweiter Dateneingang B am Dateneingang DIm′ und des sen Steuereingang S am Eingang PN des LFSR 13 angeschlossen ist.The data output of the flip-flop 17 .m is further routed to the first data input A of a multiplexer 16 .m + 1, the second data input B of which is connected to the data input DIm 'and of the control input S to the input PN of the LFSR 13 .

Der Datenausgang des Multiplexers 16.m+1 ist auf einen er sten Eingang eines Rückführnetzwerkes 18 gelegt. Weitere Eingänge des Rückführnetzwerkes 18 sind an den vom gewählten Rückkopplungspolynom bestimmten Ausgängen der Multiplexer 16.2 . . . 16.m angeschlossen.The data output of the multiplexer 16 .m + 1 is placed on a first input of a feedback network 18 . Further inputs of the feedback network 18 are at the outputs of the multiplexer 16.2 determined by the selected feedback polynomial . . . 16 .m connected.

Der Ausgang des Rückführnetzwerkes 18 ist mit dem ersten Dateneingang A eines Multiplexers 16.1 verbunden, dessen zweiter Dateneingang B am Dateneingang DI1 des LFSR 13 und dessen Steuereingang S am Steuereingang P/S des LFSR 13 angeschlossen sind. Der Ausgang des Multiplexers 16.1 ist auf den Dateneingang D des ersten Flipflops 17.1 geführt. The output of the feedback network 18 is connected to the first data input A of a multiplexer 16.1 , the second data input B of which is connected to the data input DI1 of the LFSR 13 and the control input S of which is connected to the control input P / S of the LFSR 13 . The output of the multiplexer 16.1 is fed to the data input D of the first flip-flop 17.1 .

Für das genannte Ausführungsbeispiel werden folgende Steuer kodierungen verwendet:For the mentioned embodiment, the following tax encodings used:

Im autonomen Betrieb sind die ersten Eingänge A der Multi plexer 16.1 . . . 16.m+1 auf ihre Ausgänge durchgeschaltet, so daß sich die Schaltungsanordnung zu einem linear rückgekop pelten Schieberegister konfiguriert.In autonomous operation, the first inputs A are the multiplexers 16.1 . . . 16 .m + 1 switched through to their outputs, so that the circuit arrangement is configured to a linear feedback shift register.

Zur parallelen Datenübernahme bei AM=1 sind die Eingänge DI1 . . . DIm über die zweiten Eingänge B der Multiplexer 16.1 . . . 16.m mit den Eingängen D der Flipflops 17.1 . . . 17.m verbunden.The inputs are DI1 for parallel data transfer with AM = 1. . . DIm via the second inputs B of the multiplexers 16.1 . . . 16 .m with the inputs D of the flip-flops 17.1 . . . 17 .m connected.

Zur parallelen Datenübernahme mit Phasenverschiebung um einen Takt (AM=0; PN=1) sind die Eingänge DI1′ . . . DIm-1′ über die dritten Eingänge C der Multiplexer 16.2 . . . 16.m mit den Eingängen D der Flipflops 17.2 . . . 17.m verbunden. Eingang DIm′ führt über den Eingang B des Multiplexers 16.m+1 auf den ersten Eingang des Rückführnetzwerkes 18. Der Ausgang des Rückführnetzwerkes 18 ist über den Eingang A des Multi plexers 16.1 auf den Dateneingang D des Flipflops 17.1 ge legt.For parallel data transfer with phase shift by one clock (AM = 0; PN = 1), the inputs are DI1 '. . . DIm-1 'via the third inputs C of the multiplexer 16.2 . . . 16 .m with the inputs D of the flip-flops 17.2 . . . 17 .m connected. Input DIm 'leads via the input B of the multiplexer 16 .m + 1 to the first input of the feedback network 18th The output of the feedback network 18 is via the input A of the multiplexer 16.1 to the data input D of the flip-flop 17.1 .

Die parallele Datenübernahme und gleichzeitige Phasenver schiebung wird also durch Einspeisung der Daten unmittelbar an den Ausgängen der Speicherzellen erreicht, was funktio nell einer parallelen Datenübernahme in einem ersten Takt und autonomem Weiterschalten in einem zweiten Takt ent spricht.The parallel data transfer and simultaneous phase ver shift is thus immediate by feeding in the data reached at the outputs of the memory cells, which functio nell a parallel data transfer in a first cycle and autonomous switching in a second cycle ent speaks.

Claims

1. Method for testing memories with random access using sample test sets, wherein a test pattern generator used is initialised before the start of the test, with the beginning of the test, each address assignment of the memory to be tested is generated exactly once in the first phase and into the memory cells thus addressed Memory, the current state of the test pattern generator which advances by one step after each memory write operation, and then in a second phase all address assignments of the memory are generated in the same order as in the first phase and the addressed memory cells are read, characterized by net, that the data read out from the address assignment generated first is loaded as a start vector into the test pattern generator, that the data read out from all other generated address assignments is then compared with the current state of the test pattern generator are as well as in the absence of a previously agreed relationship between them an error message that the test pattern generator is switched after each comparison operation and that the two phases are repeated one after the other cyclically.

2. The method according to claim 1, characterized in that in each case in the second phases when the identity is not identical read data with the one test pattern generator step phase-shifted current state of the test pattern genera an error message is output.

3. The method according to claim 1, characterized in that in every second phase the address generated by the first Assignment of read data to a test pattern generator step out of phase as the starting vector in the test pattern generator are loaded and that in the further procedure established non-identity between those of all further address assignments read data and the current len state of the test pattern generator an error message is given.

4. The method according to any one of claims 1 to 3, characterized ge indicates that the test after decoding one in advance agreed state of the test pattern generator and one previously agreed address assignment is ended.

5. The method according to any one of claims 1 to 4, characterized ge indicates that the test after issuing an error message end.

6. The method according to any one of claims 1 to 5, characterized ge indicates that several memories to be tested in parallel be tested, with the memories shared simultaneously addressed and described / read as well as for everyone Store separate comparisons with the states of the test sample stergenerators and, if necessary, error messages be.

7. Circuit arrangement for testing memories with random access, using feedback shift registers and an address generator, to which clock and initialization signals are applied, with test n outputs of the address generator connected to the n address inputs of the memory to be tested, data outputs of the shift register Data inputs of the memory are routed and data outputs of the memory are connected to first inputs of a comparison circuit, characterized in that the address generator used ( 3 ) is configured with (n + 1) digits and its most significant output (Qn + 1) with a write / Read control input (R- / WI) of the memory ( 1 ) is connected, that the address generator ( 3 ) continues with a decoding a first address assignment, an address comparison signal (V1) leading comparator output (K1), which is provided with one the data transfer from parallel data inputs (DI1 '... DIm') of the shift register ( 2 ) nstellenden parallel / serial control input (P- / S) of the shift register ( 2 ) is connected that the parallel data inputs (DI1 '. . . DIm ′) of the shift register ( 2 ) are connected to the data outputs (DO1... DOm) of the memory ( 1 ) and that a phase-corrected current state of the shift register ( 2 ) leads to data outputs (Q1 ′.. Qm ′) of the Shift registers ( 2 ) are placed on the two inputs (B1... Bm) of the comparison circuit ( 4 ).

8. Circuit arrangement according to claim 7, characterized in that the address generator ( 3 ) with a first test designal (TE1) leading second comparator output (K2) is provided.

9. Circuit arrangement according to claim 7 or 8, characterized in that the shift register ( 2 ) with a second test end signal (TE2) leading comparator output (K) is provided.

10. Circuit arrangement according to claim 8 and 9, characterized characterized in that the two test signals (TE1; TE2) conjunctive to a final test end signal (TE) ver are knotted.

11. Circuit arrangement according to one of claims 7 to 10, characterized in that the address generator ( 3 ) from a mode control signal (AM) function-converted address register star of the memory ( 1 ) is configured.

12. Circuit arrangement according to one of claims 7 to 11, characterized in that the shift register ( 2 ) from a mode control signal (AM) function-converted data register star of the memory ( 1 ) is configured.

13. Circuit arrangement according to claim 12, characterized in that the mode control signal (AM), disjunctively linked to the address comparison signal (V1), is guided to the parallel / serial control input (P- / S) of the shift register ( 2 ).

14. Circuit arrangement according to one of claims 7 to 13, characterized in that the data inputs (DI1 ... DIm) of the memory ( 1 ) are connected to the outputs of a multiplexer ( 5 ) controlled by the mode control signal (AM), the first inputs ( A1... Am) with the data outputs (Q1... Qm) of the shift register ( 2 ) and its second inputs (B1... Bm) with the data inputs (IN1... INm) of the circuit arrangement.

15. Circuit arrangement according to one of claims 7 to 14, characterized in that when carrying out the test, a plurality of memories ( 1 ) are connected in parallel on the input side, that the data outputs (DO1... DOm) of each memory ( 1 ) are on them assigned first inputs (A1... Am) are each guided to a comparison circuit ( 4 ) that the data outputs (DO1... DOm) one of the memories ( 1 ) further to the associated data inputs (DI1 ′... DIm ′) of the shift register ( 2 ) and that the second inputs (B1... Bm) of each comparison circuit ( 4 ) at the phase-corrected current state of the shift register ( 2 ) leading outputs (Q1 '... Qm') of the shift register ( 2 ) are connected.

16. Circuit arrangement for testing memories with free access, using feedback shift registers and an address generator to which clock and initialization signals are applied, with test n outputs of the address generator being connected to the n address outputs of the memory to be checked, data outputs of the shift register are led to data inputs of the memory and data outputs of the memory are connected to first inputs of a comparison circuit, characterized in that the address generator ( 12 ) used (n + 1) is configured with a digit and its most significant output (Qn + 1) with a write / Read control input (R- / WI) of the memory ( 11 ) is connected so that the address generator ( 12 ) is further provided with a comparator output (K1) which decodes a first address assignment and carries an address comparison signal (V1), which is used for data transfer of parallel data inputs (DI1 ′... DIm ′) of the shift register ( 13 ) setting control input (PN) of the shift register ( 13 ) is guided that data outputs (DO1. . . DOm) of the memory ( 11 ) with parallel data inputs (DI1 '... DIm') of the shift register ( 13 ) connected to the data lying one phase out of phase and that data outputs (Q1... Qm) of the shift register ( 13 ) are connected to the second inputs (B1... Bm) of the comparison circuit ( 14 ).

17. Circuit arrangement according to claim 16, characterized in that the address generator ( 12 ) with a first test end signal (TE1) leading second comparator output (K2) is provided.

18. Circuit arrangement according to claim 16 or 17, characterized in that the shift register ( 13 ) is provided with a second test end signal (TE2) leading comparator output (K).

19. Circuit arrangement according to claim 17 and 18, characterized characterized in that the two test signals (TE1; TE2) conjunctive to a final test end signal (TE) ver are knotted.

20. Circuit arrangement according to one of claims 16 to 19, characterized in that the address generator ( 12 ) from a mode control signal (AM) function-converted address register star of the memory ( 11 ) is configured.

21. Circuit arrangement according to one of claims 16 to 20, characterized in that the shift register ( 13 ) from a mode control signal (AM) function-converted Da tenregisters of the memory ( 11 ) is configured.

22. Circuit arrangement according to one of claims 16 to 21, characterized in that when carrying out the test, a plurality of memories ( 11 ) are connected in parallel on the input side, that the data outputs (DO1... DOm) of each memory ( 11 ) are on them assigned first inputs (A1... Am) are each guided to a comparison circuit ( 14 ) that the data outputs (DO1... DOm) one of the memories ( 11 ) further on to the data inputs (DI1 '... DIm') of the shift register ( 13 ) and that the second inputs (B1... Bm) of the comparison circuits ( 14 ) to the data outputs (Q1... Qm) of the shift register ( 13 ) are connected.