DE4128680C1

DE4128680C1 - Precision D=A converter with decoder and current switches - converting current or voltage value with switched currents added

Info

Publication number: DE4128680C1
Application number: DE19914128680
Authority: DE
Inventors: Guenter Dipl.-Ing. 7159 Auenwald De Ruff
Original assignee: ANT Nachrichtentechnik GmbH
Priority date: 1991-08-29
Filing date: 1991-08-29
Publication date: 1992-07-02
Anticipated expiration: 2011-08-30

Abstract

The decoder and current switches convert a binary word of bit length (W+1) into an analog current or voltage value. The currents switched by the current switches are added. If an 8 bit (W = 6+2) word is received at the input (E), whose most significant bit is tested for its weighting in a (MSB1) module, and the weighting is 1, the current switch is switched so that the upper current bus (Sa+) is fed with positive current. If the value of the MSB is 0, the least significant bit (W=6) is inverted. (1nv) and a switch is actuated by the MSB1 module, for supply to the A0...A5 inputs, which then activate the corresp. (m of 2 power W-1) = 63 current switches, and feed negative current to the bottom curve bus (Sa-). USE/ADVANTAGE - Digitally processing audio signals without loss of dynamic range.

Description

Die Erfindung bezieht sich auf einen hochgenauen Digital/Analog-Umsetzer für die Anwendung in rückgekoppelten Anordnungen zur A/D- oder D/A-Umsetzung gemäß Oberbegriff des Patentanspruches 1 oder 2.The invention relates to a high-precision digital / analog converter for use in feedback arrangements for A / D or D / A implementation according to the preamble of claim 1 or 2.

In diesen Systemen, sog. "interpolative Umsetzer", welche z. B. zur hochgenauen Audio-Signalverarbeitung eingesetzt werden können, wird ein D/A-Umsetzer geringer Wortlänge, aber sehr hoher Genauigkeit des das anliegende Digitalwort repräsentierenden analogen Strom- oder Spannungswertes benötigt. Darüber hinaus muß die Umsetzungszeit sehr klein sein, da diese Systeme mit Überabtastung arbeiten (typisch einige MHz) und in der Rückkopplungsschleife aus Stabilitätsgründen die Totzeit minimiert werden muß.In these systems, so-called "interpolative converters", which, for. B. for high-precision audio signal processing can be a D / A converter of short word length, but very high accuracy of the applied digital word representing analog current or voltage value. In addition, the implementation time must be very short because of this Systems with oversampling work (typically a few MHz) and in the feedback loop the dead time for reasons of stability must be minimized.

Die Verwendung gleich großer Ströme bei der D/A-Umsetzung ist bekannt.The use of equally large currents in the D / A conversion is known.

Tewksbury et al. haben 1978 in dem Aufsatz "Oversampled, Linear Predictive and Noise-Shaping Coders of Order N<1", IEEE Trans. on Circuits and Systems 25, S. 436-447, eine sehr einfache Realisierung des in der Rückkopplungsschleife eines interpolativen A/D-Umsetzers benötigten D/A-Umsetzers vorgeschlagen. Dieser arbeitet im Prinzip so, daß die von TTL-Flipflops gelieferten digitalen Ausgangssignale direkt über parallel angeordnete Widerstände mit Hilfe eines Operationsverstärkers aufsummiert werden. Von Adams ("Design and Implementation of an Audio 18 Bit Analog-to-Digital Converter Using Oversampling Techniques", JAES, Vol. 34, März 1986, 153-166) wurde dieser Vorschlag aufgegriffen und praktisch erprobt. Der entscheidende Nachteil dieser Methode besteht darin, daß die Genauigkeit des analogen Ausgangssignals durch Abweichungen der vorhandenen TTL-Signale von einer idealen Rechteckform beeinträchtigt wird (Einschwingvorgänge beim Umschalten, Unsymmetrie, Rauschen), so daß dadurch die erzielbare Gesamtgenauigkeit auf etwa 17-18 Bit begrenzt ist.Tewksbury et al. 1978 in the essay "Oversampled, Linear Predictive and Noise-Shaping Coders of Order N <1 ", IEEE Trans. on Circuits and Systems 25, pp. 436-447, a very simple one Realization of one in the feedback loop interpolative A / D converter required D / A converter suggested. This works in principle so that the TTL flip-flops delivered digital output signals directly over resistors arranged in parallel with the help of a Operational amplifiers are added up. By Adams ("Design and Implementation of an Audio 18 Bit Analog-to-Digital Converter Using Oversampling Techniques ", JAES, Vol. 34, March 1986, 153-166) this proposal was taken up and tried out in practice. The main disadvantage of this method is that the Accuracy of the analog output signal due to deviations in the existing TTL signals of an ideal rectangular shape is impaired (settling processes when switching, Asymmetry, noise), so that the achievable Overall accuracy is limited to around 17-18 bits.

Aufgabe der vorliegenden Erfindung war es deshalb, einen schnellen, hochgenauen Digital/Analog-Umsetzer der eingangs genannten Art anzugeben, welcher eine Realisierung eines rückgekoppelten A/D- oder D/A-Umsetzers mit einer höheren Gesamtgenauigkeit bei wenig zusätzlichem Aufwand zuläßt.The object of the present invention was therefore to fast, high-precision digital / analog converter of the beginning Specify the type mentioned, which is a realization of a feedback A / D or D / A converter with a higher Allows overall accuracy with little additional effort.

Diese Aufgabe wurde gelöst durch die Merkmale des Anspruches 1 bzw. 2. Vorteilhafte Ausbildungen der Erfindung ergeben sich durch die Unteransprüche.This object was achieved by the features of claim 1 or 2. Advantageous developments of the invention result through the subclaims.

Das Prinzip des vorliegenden hochgenauen D/A-Umsetzers besteht darin, daß ein binäres Digitalwort der Länge W+2 in einen analogen Strom- oder Spannungswert überführt wird, indem über eine Dekoderschaltung 2^W Stromschalter angesteuert werden, welche zum Schalten von jeweils dem Betrag nach gleichen Strömen vorgesehen sind, und daß in Abhängigkeit der beiden höchstwertigen Bits 2W Ströme addiert werden, die von zwei Abtasthaltegliedern geliefert werden.The principle of the present high-precision D / A converter is that a binary digital word of length W + 2 is converted into an analog current or voltage value by controlling 2 ^W current switches via a decoder circuit, each of which switches according to the amount same currents are provided, and that, depending on the two most significant bits, 2W currents are added, which are supplied by two sample and hold elements.

Es ergeben sich folgende Vorteile gegenüber einer üblichen Realisierung mit gewichteten Stromquellen (R-2R-Leiternetzwerk):The following advantages result over a conventional one Realization with weighted current sources (R-2R conductor network):

1. In the case of converters with an R-2R conductor network, the accuracy of the resistors, which represent the more significant bits, must correspond to the overall accuracy to be achieved. A high adjustment effort is therefore necessary; A maximum of 18 bits can currently be reached. In contrast, the tolerance requirements placed on the accuracy of the 2 W partial streams are lower because the individual partial stream only makes a contribution of one LSB (Least Significant Bit) in relation to the word length W + 2. So z. B. For w = 5, an accuracy of 20 bits based on full modulation is achieved if the partial streams correspond to an accuracy of 14 bits.
2. With standard D / A converters with an R-2R network so-called "glitches" occur, that are Changes in amplitude caused by impermissible States at the transitions of the to be implemented Digital values from one to the next cycle time. This is particularly critical at zero crossings, if e.g. B. from a code word 011, 111 to Code word 100 000 is changed. A single one wrongly flipped bit creates one Interference amplitude that is much larger than that Signal. The advantages of the present highly accurate Digital / analog converter are in that reason the switching of equally weighted currents "Glitch" only generate a largest error amplitude can reflect the current change in Corresponds to signal amplitude. The use of a "Deglitchers" (analog hold circuit) at the output is not possible, because this means the implementation time was improperly increased.

Es folgt die Beschreibung der Erfindung an Hand der Figuren.The description of the invention follows with the aid of the figures.

Die Fig. 1 zeigt das Prinzip des D/A-Umsetzers für ein Ausführungsbeispiel mit w=6. Fig. 1 shows the principle of the D / A converter for an embodiment with w = 6.

Die Fig. 2 gibt den Aufbau des Dekoderteils wieder. Fig. 2 shows the structure of the decoder part again.

In der Fig. 3 sind die Wahrheitstafeln für den Dekoder 1 bzw. Dekoder 2 wiedergegeben.In FIG. 3, the truth tables for the decoder 1 and decoder 2 are reproduced.

Fig. 4 beinhaltet das Schaltbild eines Stromschalters im Detail. Fig. 4 contains the circuit diagram of a current switch in detail.

Fig. 5 gibt das Blockschaltbild eines interpolativen A/D-Umsetzers wieder, in dessen Rückkoppelschleife ein D/A-Umsetzer eingefügt ist. Fig. 5 is a block diagram of an interpolative A / D converter, a D / A converter is re-inserted in the feedback loop.

In Fig. 6 ist das Blockschaltbild einer D/A-Umsetzer-Anordnung mit Rückkoppelschleife und Quantisierer aufgezeichnet. FIG. 6 shows the block diagram of a D / A converter arrangement with a feedback loop and quantizer.

Aus Fig. 1 geht das Prinzip des D/A-Umsetzers hervor. Am Eingang E steht das hier 6+2=8 bit lange Datenwort an. Das höchstwertige 8. Bit wird in der Baugruppe MSB1 (Most Significant Bit) auf seine Wertigkeit untersucht. Ist es gleich binär 1, werden die Schalter für die Stromschalter so geschaltet, hier stellvertretend die Schalter S32 und S32′, daß die obere Strom-Sammelschiene Sa+ mit positiven Strömen gespeist wird. Der 64. Stromschalter wird im Fall des Patentanspruchs 1 ebenfalls aktiviert durch MSB1 und gibt seinen Teilstrom I₀ auf den oberen Summierverstärker Su1, dessen Ausgang mittels Schalter S0 durch MSB auf den Eingang eines folgenden Differenzverstärkers O gelegt wird, der mittels Referenzspannung Uref eine Spannungsumsetzung, beispielsweise in den Bereich 0 bis 5 Volt mit 0 Volt für Daten-Eingangswert 0 und 5 Volt für 255 vornimmt. Links steht das digitale Rest-Eingangswort für die w niederwertigsten Bits an den Eingängen A0 bis A5 an, welches durch den Restwort-Dekoder mit 63 Ausgängen B1 bis B63 dekodiert wird. Jede dieser 2^W-1=63 Stufen wird durch eine eigene Stromquelle repräsentiert. Der Dekoder aktiviert so viele gleiche Stromquellen I₀ mittels Stromschalter, wie das 6 Bit Rest-Eingangswort als Zahl angibt. Die analoge Ausgangsspannung entspricht dann der Summe dieser Ströme, multipliziert mit dem Wert des Widerstandes R im Gegenkopplungszweig des Ausgangsoperationsverstärkers.The principle of the D / A converter is shown in FIG . The 6 + 2 = 8 bit data word is present at input E. The most significant 8th bit is examined in the module MSB1 (Most Significant Bit) for its value. If it is binary 1, the switches for the current switches are switched, here the switches S32 and S32 'representatively, that the upper current busbar Sa + is fed with positive currents. The 64th current switch is also activated in the case of claim 1 by MSB1 and gives its partial current I₀ to the upper summing amplifier Su1, the output of which is connected by switch S0 to the input of a subsequent differential amplifier O by MSB, which uses voltage reference Uref to convert the voltage, for example in the range 0 to 5 volts with 0 volts for data input value 0 and 5 volts for 255. On the left is the digital residual input word for the w least significant bits at inputs A0 to A5, which is decoded by the residual word decoder with 63 outputs B1 to B63. Each of these 2 ^W -1 = 63 stages is represented by its own power source. The decoder activates as many identical current sources I₀ by means of current switches as the 6 bit remaining input word indicates as a number. The analog output voltage then corresponds to the sum of these currents, multiplied by the value of the resistor R in the negative feedback branch of the output operational amplifier.

Die bisherige Betrachtung zielt ab für den Fall, daß gleichzeitig das zweithöchstwertige Bit binär 0 ist. Ist dieses Bit 7 aber binär 1 (die Untersuchung erfolgt in MSB2), so muß zu der Stromsumme, die dem Rest-Eingangswort der w=6 niederwertigsten Bits entspricht, noch ein Stromwert von 64 I₀ addiert werden. Dieser Stromwert ist in einem ersten Abtast-Halteglied SH+ eingespeichert und wird mittels eines Schalters SM+, der von den Baugruppen MSB1 und MSB2 gesteuert ist, in einen zweiten invertierenden Eingang des Summierers Su1 eingespeist, so daß an seinem Ausgang die gewünschte Summenspannung entsteht.The previous consideration aims at the case that at the same time the second most significant bit is binary 0. Is this Bit 7 but binary 1 (the examination is carried out in MSB2), so must the current sum corresponding to the remaining input word of w = 6 least significant bits corresponds to a current value of 64 I₀ be added. This current value is in a first sample and hold element SH + is stored and is switched on SM +, which is controlled by the modules MSB1 and MSB2, in a second inverting input of summer Su1 fed so that at its output the desired Sum voltage arises.

Es folgt nun die Betrachtung für den Fall, daß das höchstwertige Bit MSB1 gleich binär 0 ist. Dann werden die w=6 niederwertigsten Bits jeweils invertiert (über Inv und einen durch MSB1 betätigten Schalter) den Eingängen A0 . . . A5 des Restwortdecoders zugeführt. Dieser aktiviert die entsprechenden m von 2^W-1=63 Stromschaltern, die aber nunmehr über umgelegte Schalter (beispielsweise S32 nach oben und S32′ nach unten gelegt) negative Ströme liefern und auf eine untere Strom-Sammelschiene Sa- einspeisen. Letztere speist auf einen unteren Summierverstärker Su2, dessen Ausgang nunmehr über Schalter S0 auf den Eingang des Differenzverstärkers O geschaltet ist. Der untere Summierverstärker Su2 erzeugt (durch eine nicht näher beschriebene Beschaltung mit entsprechenden Potentialen oder mit Hilfe eines nachgeschalteten Inverters) eine negative Spannung, die dem Betrage nach um so höher ist, je kleiner der Binärwert des Wortes ist. Das Ausgesagte gilt für den Fall, daß das zweithöchste Bit binär 1 ist. Ist dieses 7. Bit gleich binär 0, so wird zu der negativen Stromsumme, die dem invertierten Rest-Eingangswort der w=6 niederwertigsten Bits entspricht, noch ein Stromwert von -64 I₀ addiert, d. h. der Betrag der negativen Spannung an Su2 wird noch größer. Der zu addierende Stromwert ist in einem zweiten Abtast-Halteglied SH- gespeichert und wird mittels eines Schalters SM-, der von den Baugruppen MSB1 und MSB2 angesteuert ist, in einen zweiten invertierenden Eingang des zweiten Summierers Su2 eingespeist, so daß an seinem Ausgang bzw. am Ausgang eines folgenden Inverters die gewünschte bzw. dem Wortwert entsprechende Summenspannung ansteht.The following now follows when the most significant bit MSB1 is binary 0. Then the w = 6 least significant bits are inverted (via Inv and a switch operated by MSB1) at inputs A0. . . A5 of the residual word decoder supplied. This activates the corresponding m of 2 ^W -1 = 63 current switches, which, however, now supply negative currents via flipped switches (for example S32 upwards and S32 ′ downwards) and feed Sa to a lower current busbar. The latter feeds to a lower summing amplifier Su2, the output of which is now connected to the input of the differential amplifier O via switch S0. The lower summing amplifier Su2 generates (by means of a circuit with corresponding potentials, which is not described in greater detail, or with the aid of a downstream inverter), the magnitude of which is higher, the smaller the binary value of the word. The statements made apply in the event that the second highest bit is binary 1. If this 7th bit is binary 0, then a current value of -64 I₀ is added to the negative current sum, which corresponds to the inverted residual input word of the w = 6 least significant bits, ie the amount of the negative voltage at Su2 is even greater . The current value to be added is stored in a second sample and hold element SH- and is fed into a second inverting input of the second summer Su2 by means of a switch SM-, which is controlled by the modules MSB1 and MSB2, so that at its output or at the output of a subsequent inverter, the desired total voltage or the word voltage corresponding to the word value is present.

Es ist die Möglichkeit vorgesehen, die Abtast-Halteglieder von Zeit zu Zeit auf den Wert von 64 I₀ bzw. -64 I₀ aufzuladen, falls diese Werte nicht über längere Zeit konstant gehalten werden können. Zu diesem Zweck werden in einer Decodierpause, beispielsweise in einer kurzen Phase des Einlaufs des Eingangswortes, alle 64 Stromschalter S1 bis S64 eingeschaltet (und zwar 63 Stromschalter über die Decodereingänge, die über einen Schalter S64 an Binär 1 gelegt werden, und einen weiteren Stromschalter S64 direkt) und der Summenstrom ±64 I₀ über weitere Schalter auf die Eingänge der Abtast-Halteglieder geführt. Da am Ausgang der Summierverstärker somit kurzzeitig eine Fehlspannung erzeugt werden kann, ist ein weiteres Abtast-Halteglied SHA vorgesehen, das dem Verstärker 0 oder den Summenverstärkern nachgeschaltet und so gesteuert ist, daß Abtastproben nur dann entnommen werden, wenn die Verstärker echte umzusetzende Werte liefert. The possibility is provided for the sample and hold elements of Charge from time to time to the value of 64 I₀ or -64 I₀, if these values are not kept constant over a long period of time can be. For this purpose, in a decoding pause, for example, in a short phase of running in Input word, all 64 current switches S1 to S64 switched on (namely 63 power switches via the decoder inputs, which via a switch S64 to be put on binary 1, and another Current switch S64 direct) and the total current ± 64 I₀ over further switches on the inputs of the sample and hold elements guided. As at the output of the summing amplifier, therefore, for a short time a faulty voltage can be generated is another sample and hold element SHA provided that the amplifier 0 or Sum amplifiers downstream and controlled so that Samples are taken only when the amplifier provides real values to be implemented.

Aus Fig. 2 ist erkennbar, daß je acht Stromquellen von einer identischen Dekoderschaltung angesteuert werden, nämlich dem Dekoder 2, diese wiederum von einem weiteren Dekoder 1, welcher die oberen drei Bits 4, 5, 6 verarbeitet.From Fig. 2 it can be seen that each eight current sources are controlled by an identical decoder circuit, namely the decoder 2, this in turn by a further decoder 1, which processes the upper three bits 4, 5, 6.

In Fig. 3 sind die zugehörigen Wahrheitstafeln gezeigt. Über einen Taktimpuls werden die Ausgangsregister aktiviert. Diese sind erforderlich, weil in der Dekoderschaltung unterschiedliche Laufzeiten auftreten.The associated truth tables are shown in FIG. 3. The output registers are activated by a clock pulse. These are necessary because different runtimes occur in the decoder circuit.

Die Realisierung der Dekoder kann sowohl mit TTL-Bausteinen als auch mittels PAL erfolgen.The decoder can be implemented with TTL modules as well also done using PAL.

Fig. 4 zeigt die Schaltungsanordnung der Stromschalter. Die Schaltung benötigt keinen Feinabgleich durch Trimmwiderstände. Im Zusammenhang mit dem Einsatz des D/A-Umsetzers in einem rückgekoppelten System zur hochgenauen A/D-Umsetzung (Fig. 5) wird eine Genauigkeit der Teilströme I₀=0,32 mA von 0,01% gefordert. Dazu muß der Widerstand R₁ eine Toleranz von 0,005% und den Temperaturkoeffizienten 2,5 ppm aufweisen, geeignet ist z. B. Vishay Typ 102. Auf Grund der hohen Anforderungen an die Präzision des Operationsverstärkers IC1 (Offset <50 µV bei kleinem Drift, hohe DC-Verstärkung) wurde der Typ PMI 0P07 E gewählt. Fig. 4 shows the circuit arrangement of the power switch. The circuit does not require fine adjustment using trimming resistors. In connection with the use of the D / A converter in a feedback system for high-precision A / D conversion ( FIG. 5), an accuracy of the partial currents I₀ = 0.32 mA of 0.01% is required. For this purpose, the resistor R₁ must have a tolerance of 0.005% and the temperature coefficient 2.5 ppm, z. B. Vishay Type 102. Due to the high demands on the precision of the operational amplifier IC1 (offset <50 µV with small drift, high DC gain), the type PMI 0P07 E was chosen.

In Fig. 5 ist der erfindungsgemäße D/A-Umsetzer in der Rückkoppelschleife einer A/D-Umsetzer-Anordnung eingesetzt. Das analoge Eingangssignal V₀(t) gelangt über ein Schleifenfilter mit der Übertragungsfunktion H_c(s) auf einen inneren A/D-Umsetzer der Wortlänge 6 Bit, welcher mit Überabtastung arbeitet und das Digitalsignal y(k) erzeugt. Dieses wird über den erfindungsgemäßen D/A-Umsetzer auf den Eingang des Schleifenfilters zurückgekoppelt. Die Differenz seines Ausgangssignals und des analogen Eingangssignals bildet das Eingangssignal des Schleifenfilters. Das Signal y(k) wird über ein Dezimationsfilter mit der Übertragungsfunktion H₁(z) geführt. Am Ausgang steht nach Reduzierung der Abtastrate um den Faktor r das gewünschte Signal y₁(k) zur Verfügung.In FIG. 5, the D / A converter in the feedback loop of an A / D converter according to the invention is used arrangement. The analog input signal V₀ (t) passes through a loop filter with the transfer function H _c (s) to an inner A / D converter of the word length 6 bits, which works with oversampling and generates the digital signal y (k). This is fed back to the input of the loop filter via the D / A converter according to the invention. The difference between its output signal and the analog input signal forms the input signal of the loop filter. The signal y (k) is passed through a decimation filter with the transfer function H₁ (z). After reducing the sampling rate by the factor r, the desired signal y 1 (k) is available at the output.

Die Fig. 6 zeigt den erfindungsgemäßen Digital/Analog-Umsetzer in einer D/A-Umsetzer-Anordnung. Das eingangsseitige Digitalsignal mit der Abtastrate 46,8 kHz wird über ein Interpolationsfilter mit der Übertragungsfunktion H(z) geführt, wodurch eine Überabtastung von beispielsweise r=64 erzielt wird. Die digitale Weiterverarbeitung erfolgt dann mit der Taktfrequenz 3 MHz. Die Differenz des überabgetasteten Signals y(k) und des Ausgangssignals eines Quantisierers Q wird auf ein digitales Schleifenfilter mit der Übertragungsfunktion H_s(z) gegeben, welches das Eingangssignal des Quantisierers bereitstellt. Durch diese "Noise Shaping"-Struktur wird das durch den Quantisierer eingespeiste Rauschen im Nutzfrequenzbereich stark unterdrückt. Das Quantisierungsausgangssignal wird nun dem erfindungsgemäßen Digital/Analog-Umsetzer zugeführt, welcher ebenso wie der Quantisierer mit 6 Bit arbeitet, so daß das Quantisierungsrauschen unverändert bleibt, d. h. eine stark reduzierte Leistung im Nutzfrequenzbereich aufweist. Das Analogtiefpaßfilter mit der Übertragungsfunktion H_T(s) unterdrückt die Rauschleistung außerhalb des Nutzbandes. Unter der Voraussetzung, daß die Wortlänge der digitalen Eingangswerte y₁(k) größer 20 Bit beträgt, ist am Ausgang ein Signal-/Geräuschverhältnis von mehr als 120 dB erzielbar. Fig. 6 shows the inventive digital / analog converters in a D / A converter arrangement. The input-side digital signal with the sampling rate 46.8 kHz is passed through an interpolation filter with the transfer function H (z), whereby an oversampling of, for example, r = 64 is achieved. The digital further processing then takes place at the clock frequency of 3 MHz. The difference between the oversampled signal y (k) and the output signal of a quantizer Q is applied to a digital loop filter with the transfer function H _s (z), which provides the input signal of the quantizer. This noise shaping structure strongly suppresses the noise fed in by the quantizer in the useful frequency range. The quantization output signal is now fed to the digital / analog converter according to the invention, which, like the quantizer, works with 6 bits, so that the quantization noise remains unchanged, ie has a greatly reduced power in the useful frequency range. The analog low-pass filter with the transfer function H _T (s) suppresses the noise power outside the useful band. Provided that the word length of the digital input values y 1 (k) is greater than 20 bits, a signal / noise ratio of more than 120 dB can be achieved at the output.

Claims

1. High-precision D / A converter with decoder and current switches, for converting a binary digital word of length W + 1 into an analog current or voltage value, currents switched by the current switches being added, characterized in that
that 2 ^W power switches are provided for switching the amount of the same currents,
determining which binary value the most significant bit (MSB1) has,
that if the most significant bit is binary 1, positive currents are switched by the current switches and activated by the decoder m of 2 ^W -1 current switches, with 0m2 ^W -1, mεN if m is the numerical value of the residual word consisting of the w least significant bits,
that if the most significant bit is binary 0, the current switches switch negative currents, the 2 ^W th current switch is activated, a residual word is formed from the w inverted least significant bits and is activated by the decoder m of 2 ^W -1 current switches 0m2 ^W -1, mεN, if m is the numerical value of the residual word to be converted, consisting of the w least significant bits,
determining which binary value the second most significant bit (MSB2) has,
that if the two most significant bits are equal to binary 0, the negative currents (-I₀) 2 ^{W are} also added to the m negative currents (-I₀), which are supplied by a first sample and hold element (SH-), and
that if the two most significant bits are equal to binary 1, 2 ^W positive currents (+ I₀) are also added to the m positive currents (+ I₀), which are supplied by a second sample and hold element (SH +).

2. Highly accurate D / A converter with decoder and current switches, for converting a binary digital word of length w + 2 into an analog current or voltage value, currents switched by the current switches being added, characterized in that
that 2 ^W power switches are provided for switching the amount of the same currents,
that when the most significant bit, comprising (MSB1) the binary value 1 is switched from the current switches positive currents, which activates 2 ^W th current switch, and by the decoder m 2 ^W -1 current switches are activated with 0m2 ^W -1, mεN, if m is the numerical value of the remainder word, consisting of the w least significant bits,
that if the most significant bit has the binary value 0, negative currents are switched by the current switches, a residual word is formed from the w inverted least significant bits and activated by the decoder m of 2 ^W -1 current switches, with 0m2 ^W -1, mεN if m is the numerical value of the residual word to be converted, consisting of the w least significant bits,
determining which binary value the second most significant bit (MSB2) has,
that if the two most significant bits are equal to binary 0, the negative currents (-I₀) 2 ^{W are} also added to the m negative currents (-I₀), which are supplied by a first sample and hold element (SH-), and
that when the two most significant bits are equal to binary 1 to the m positive currents (I₀ +) 2 ^W also positive currents (I₀ +) are added, which are supplied from a second sample and hold element (SH +).

3. D / A converter according to claim 1 or 2, characterized in that 2 ^W memory cells are provided that a memory cell is inserted between the decoder and the current switches, which can be stored by the decoder and by which the associated current switch can be controlled and that a further memory cell is provided for the most significant bit.

4. D / A converter according to one of the preceding claims, characterized in that the 2 ^W current switches are each in a bridge branch, in which they can deliver positive or negative currents to a bridge corner point by double switch depending on the requirement.

5. D / A converter according to claim 4, characterized in
that the one bridge corner point is connected to the summing input of a first summing amplifier and the other bridge corner point is connected to the summing input of a second summing amplifier and
that the outputs of the two summing amplifiers can be switched to the input of an operational amplifier.

6. Digital / analog converter according to one of the preceding Claims, characterized in that the Current switches switched currents using high-precision Resistance of 0.005% accuracy can be set.

7. Digital / analog converter according to claim 6 with W = 6, characterized characterized in that the decoder is implemented in two stages, that the first stage is formed by a first decoder (1), which decodes the three upper bits 4-6 of the remainder word and seven Outputs (A1,..., A7) has that the second stage by eight same decoder (2) is formed, each of these decoders has five inputs (1, 2, 3, A0, A1), the three lower bits 1-3 decoded and eight outputs (B1,..., B8;...; B57,..., B64) and has three inputs (1, 2, 3) with the three lower Bits are applied, and the other two inputs (A0, A1) each with two of the seven outputs of the first decoder or are connected to the pole of a supply voltage.

8. Digital / analog converter according to claim 7, characterized in that the decoder 1 according to the following truth table and decoders 2 operate according to the following truth table:

9. Digital / analog converter according to one of the preceding Claims characterized by the use in a Digital / analog converter arrangement in which the to be converted Digital signal using a digital interpolation filter is oversampled, then via an adder Loop is fed, which consists of a ring cascade digital loop filter and a quantizer Q, the output of which is inverted and fed back to the loop input and is led directly to the digital / analog converter input, and wherein the output of the digital / analog converter by means of analog low-pass filter is filtered.

10. Digital / analog converter according to one of the preceding Claims characterized by use in the Feedback loop of an analog / digital converter arrangement, the feedback loop from the cascade one Loop filter, the digital / analog converter and one Analog / digital converter, the difference being the analog input signal and the output signal of the D / A converter is fed to the loop filter input and the converter regarding the band-limited input signal with oversampling operate.

11. Digital / analog converter according to one of the preceding Claims, characterized in that the receipt of the Sample and hold elements (SH +, SH-) then to the sum point (Sa +, Sa-) is switched when all w power switches (S1 ... S64) are activated.

12. Digital / analog converter according to one of the preceding Claims, characterized in that the activation of all w Power switch and sampling by the holding elements (SH +, SH-) cyclically and between the implementation of two successive ones Digital words are made.

13. Digital / analog converter according to one of the preceding Claims, characterized in that the summation of the currents by means of summers (Su1, Su2), at the input of which Output of the sample and hold elements is switchable (SM +, SM-).

14. Digital / analog converter according to one of the preceding Claims, characterized in that the summers (Su1, Su2) a third sample and hold element (SHA) is connected downstream is cycled in time with the delivered digital words.