DE4123007C2

DE4123007C2 - Method and arrangement for adjusting data rates

Info

Publication number: DE4123007C2
Application number: DE19914123007
Authority: DE
Inventors: Stefan Pitz
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1991-07-11
Filing date: 1991-07-11
Publication date: 1995-04-27
Anticipated expiration: 2011-07-12
Also published as: DE4123007A1

Description

Die Erfindung betrifft ein Verfahren zum Anpassen von Daten raten nach dem Oberbegriff des unabhängigen Verfahrensanspruchs.The invention relates to a method for adapting data advise on the preamble of the independent process claim.

Die Erfindung betrifft ferner eine zur Durchführung des Ver fahrens geeignete Schaltungsanordnung nach dem Oberbegriff des unabhängigen Anspruchs 5.The invention further relates to a for carrying out the Ver driving suitable circuit arrangement according to the preamble of independent claim 5.

Zur Anpassung von nahezu gleichen mittleren Datenraten ohne Taktsynchronisierung wird das Stopfverfahren verwendet. Bei serieller Verarbeitung werden innerhalb eines Pulsrahmens bei dem sogenannten Positiv-Null-Negativ-Stopfen zwei Zeit schlitze verwendet, in denen wahlweise kein, ein oder zwei Bits übertragen werden (CCITT, Recommendation G.753). Ein ent sprechendes Verfahren wird auch bei byteweiser Verarbeitung mit einem oder mehreren Stopfbytes durchgeführt (CCITT Re commendation G.709).To adapt almost the same average data rates without The synchronization process uses the stuffing method. At serial processing are within a pulse frame with the so-called positive-zero-negative stopper two times slots used in which either one, one or two Bits are transmitted (CCITT, Recommendation G.753). A ent speaking method is also in byte-wise processing with one or more stuffing bytes (CCITT Re commendation G.709).

Um unnötigen Jitter zu vermeiden, wird möglichst nur ein Bit als Stopfbit vorgesehen. Andererseits muß jedoch auch eine An passung bei größeren Unterschieden in den Datenraten vorgenom men werden können. In den Schaltungsanordnungen wird zur Durch führung des Stopfens der Bittakt verwendet. Dies ist jedoch bei hohen Datenraten bedingt durch die Laufzeiten der Schaltun gen problematisch und macht die Verwendung von Schaltungstech nologien mit hohem Stromverbrauch erforderlich.To avoid unnecessary jitter, only one bit is used if possible provided as a stuff bit. On the other hand, however, an An fit with larger differences in the data rates men can be. In the circuit arrangements is the through the plug of the bit clock used. However, this is at high data rates due to the running times of the circuit problematic and makes the use of circuit tech technologies with high power consumption required.

Eine Anordnung zum Stopfen ist in "Digitale Übertragungs technik", Peter Kahl (Hrsg.), R. v. Decker′s Verlag, 1.4.4. Seite 11 bis 14 beschrieben.An arrangement for stuffing is in "Digital Transmission technology ", Peter Kahl (ed.), R. v. Decker′s Verlag, 1.4.4. Pages 11 to 14.

Aufgabe der Erfindung ist es, ein Verfahren zur Anpassung von Datenraten durch Stopfen anzugeben, daß mit geringem Schaltungs aufwand unter Verwendung des Worttaktes zu realisieren ist. The object of the invention is to provide a method for adapting Data rates by stuffing indicate that with low circuit effort is to be realized using the word clock.

Außerdem ist eine geeignete Anordnung anzugeben.A suitable arrangement must also be specified.

Die Aufgabe wird durch die in dem unabhängigen Verfahrensan spruch angegebenen Merkmale gelöst. In einem unabhängigen Schaltungsanspruch ist eine geeignete Anordnung zur Durch führung des Verfahrens angegeben.The task is accomplished by the in the independent process characteristics specified resolved. In an independent Circuit claim is a suitable arrangement for through procedure specified.

Vorteilhaft ist die einfache Durchführbarkeit des Verfahrens. Es ist sowohl durchführbar, wenn Eingangswörter und Ausgangs wörter dieselbe Breite als auch unterschiedliche Breite auf weisen.The simple feasibility of the method is advantageous. It is both feasible when input words and output words the same width as well as different width point.

Vorteilhaft ist der geringe Schaltungsaufwand für eine Anord nung zur Durchführung des Verfahrens. Auch die verwendete Steuerung ist einfach aufgebaut.The low circuit complexity for an arrangement is advantageous to perform the procedure. Also the one used Control is simple.

Vorteilhafte Ausbildungen der Erfindung sind in den übrigen Unteransprüchen angegeben. Das erfindungsgemäße Verfahren und Anordnungen zu seiner Durchführung werden anhand von Ausführungs beispielen näher erläutert.Advantageous developments of the invention are in the rest Subclaims specified. The inventive method and Instructions for its implementation are based on execution examples explained in more detail.

Es zeigtIt shows

Fig. 1 einen Pulsrahmen, Fig. 1 shows a pulse frame,

Fig. 2 ein Stopfkennungswort und ein Synchronisier wort mit einer unterschiedlichen Anzahl von Stopfbits, Fig. 2 is a Stopfkennungswort and a synchronizing word with a different number of stuff bits

Fig. 3 ein Prinzipschaltbild zur Durchführung des Verfahrens, Fig. 3 is a schematic diagram for carrying out the method,

Fig. 4 ein Prinzipschaltbild zur Durchführung eines ver einfachten Verfahrens, Fig. 4 is a schematic diagram for carrying out a ver simplified method,

Fig. 5 ein Prinzipschaltbild eines Ausführungsbeispiels der Anordnung, Fig. 5 shows a circuit diagram of an embodiment of the arrangement,

Fig. 6 ein Prinzipschaltbild einer Steuerung und Fig. 6 is a schematic diagram of a controller and

Fig. 7 in Prinzipschaltbildern die Umsetzung von Eingangs wörtern in Ausgangswörter. Fig. 7 in block diagrams the implementation of input words in output words.

Ein in Fig. 1 dargestellter Impulsrahmen enthält außer Syn chronisierinformation RKW, durch die der Rahmenanfang bestimmt wird, Zeitschlitze, in denen Ausgangswörter OK1, OK2, . . . über tragen werden. Der Einfachheit halber sollen Eingangswörter DB (Datenbytes), die beispielsweise Abtastwerten entsprechen, und Ausgangswörter OK (Oktett) dieselbe Breite von beispielsweise einem Byte aufweisen. Außer den die Eingangswörter beinhalten den Ausgangswörtern werden im Impulsrahmen unter anderem noch ein Stopfkennungswort SKB (ein Byte) und ein Synchronisierwort SB übertragen, das eine unterschiedliche Anzahl von Datenbits aufweisen kann.A pulse frame shown in FIG. 1 contains, in addition to synchronization information RKW, by means of which the beginning of the frame is determined, time slots in which output words OK1, OK2,. . . be transmitted. For the sake of simplicity, input words DB (data bytes), which correspond to sample values, for example, and output words OK (octet) should have the same width of, for example, one byte. In addition to the input words containing the output words, a stuffing identifier word SKB (one byte) and a synchronization word SB, which can have a different number of data bits, are also transmitted in the pulse frame.

In Fig. 2 ist das Stopfkennungswort SKB dargestellt. Es ent hält 3 Bits an Stopfkennungsinformation SK, die angibt, ob ge stopft werden soll (111, sonst 000). Drei Bits mit Stopfrich tungsinformation PN, durch die zwischen positivem und negativem Stopfen unterschieden werden kann, und zwei Bits an Stopfschritt information SS, die angibt, ob mit einem, zwei oder drei Bits gestopft werden soll. Diese Aufteilung des Stopfkennungswortes ist jedoch nur ein Beispiel von vielen Möglichkeiten.In FIG. 2, the SKB Stopfkennungswort is illustrated. It contains 3 bits of stuffing identification information SK, which indicates whether to be stuffed (111, otherwise 000). Three bits with stop direction information PN, by means of which a distinction can be made between positive and negative stuffing, and two bits of stuffing step information SS, which indicates whether one, two or three bits are to be used for stuffing. This division of the stuffing identification word is only one example of many possibilities.

Das Synchronisierwort SB besteht ebenfalls aus acht Bits, wo bei die beiden letzten Bits SI zur Übertragung von Sonderin formation dienen. Stimmen die Datenraten, genauer die Trans ferdatenraten, exakt überein, so werden stets drei Datenbits "b" innerhalb eines Synchronisierwortes SB1 übertragen. Bei po sitiven Stopfen, kann deren Anzahl um ein, zwei (SB2) oder drei Bits reduziert werden, bei negativem Stopfen kann die Anzahl der Datenbits um eins bis drei, also bis auf sechs (SB2) erwei tert werden. Bei anderen Pulsrahmen wäre auch eine Ausnutzung des gesamten Synchronisierwortes (8 Bits) oder auch mehrerer Synchronwörter möglich.The synchronization word SB also consists of eight bits, where the last two bits SI for the transmission of special serve formation. Are the data rates correct, more precisely the trans fer data rates, exactly match, so there are always three data bits "b" transmitted within a synchronization word SB1. At po sit stoppers, the number can be increased by one, two (SB2) or three Bits can be reduced, with negative stuffing the number can be reduced of the data bits by one to three, i.e. up to six (SB2) be tert. With other pulse frames, utilization would also be the entire synchronization word (8 bits) or several Synchronous words possible.

Müßte kein Synchronisierwort und keine zusätzliche Informa tion übertragen werden, dann wäre bei genauer Taktüberein stimmung jeweils einem Ausgangswort ein Eingangswort zugeord net. Es wird jedoch ein Pulsrahmen zur Übertragung gewählt, der die Übertragung zusätzlicher Information, z. B. des Rah menkennungswortes, gestattet und es außerdem zum Ausgleich von Taktfrequenzabweichungen ermöglicht, sowohl eine etwas größere als auch etwas kleinere Anzahl von Datenbits zu über tragen als eingangsseitig anfällt. Bei genauen Taktfrequenzen werden im Synchronisierwort drei Datenbits übertragen. Durch das Synchronisierwort werden jedoch die Wortgrenzen der Aus gangswörter um die Anzahl der im Synchronisierwort übertragenen Datenbits verschoben. Hierzu kann eine Anordnung verwendet wer den, deren Prinzipschaltbild in Fig. 3 dargestellt ist.If no synchronization word and no additional information had to be transmitted, then an input word would be assigned to an output word if there was an exact clock match. However, a pulse frame is selected for transmission, which the transmission of additional information, for. B. the frame mennwort, allowed and also to compensate for clock frequency deviations allows both a slightly larger and slightly smaller number of data bits to be transmitted than is incurred on the input side. At exact clock frequencies, three data bits are transmitted in the synchronization word. However, the word limits of the output words are shifted by the number of data bits transmitted in the synchronization word by the synchronization word. For this purpose, an arrangement can be used, the basic circuit diagram of which is shown in FIG. 3.

Die Eingangswörter DB1, DB2, DB3, . . . werden über einen Anord nungseingang EA und einen Datenbus abwechselnd in ein erstes Register R1 und ein zweites Register R2 eines Zwischenspeichers ZS eingeschrieben. Jedes Register weist eine der Anzahl der Bits eines Eingangswortes entsprechende Anzahl von Speicherstufen S0 bis S7 bzw. S8 bis S15 auf. An die Ausgänge A0 bis A15 sind die Eingänge einer Multiplexeinrichtung ME angeschlossen. Diese be steht z. B. aus acht Multiplexern MP1, MP2 . . . mit jeweils 16 Ein gängen. Jeweils acht aufeinanderfolgende Ausgänge der Register, beispielsweise A0 bis A7, werden gleichzeitig an die Multiplexer ausgänge AM durchgeschaltet. Wird beispielsweise ein erstes Ein gangswort DB1 vom Eingang der Schaltungsanordnung AE in das erste Register R1 eingeschrieben, so kann dies direkt von dessen Aus gängen A0 bis A7 an die Multiplexerausgänge AM durchgeschaltet werden. Das zweite Datenwort DB2 wird vom zweiten Register R2 an die Multiplexerausgänge weitergegeben. Soll nun ein erstes Syn chronisierwort ausgesendet werden, so werden von dem beispiels weise in das erste Register R1 eingespeicherten Eingangswort nur die ersten drei Bits als gültige Datenbits ausgesendet und die übrigen Datenbits können überschrieben werden. Durch das Stopf kennungswort SKW wird dem Empfänger mitgeteilt, wieviel Daten bits gültig sind, bzw. mit wieviel Bits in welcher Richtung ge stopft wurde. Die Anordnung in der Sendeeinrichtung gewinnt die Information, ob gestopft werden soll, beispielsweise durch den Vergleich der Worttakte oder den Füllgrad eines Pufferspeichers. The input words DB1, DB2, DB3,. . . are about an arrangement voltage input EA and a data bus alternately into a first Register R1 and a second register R2 of a buffer ZS registered. Each register has one of the number of bits number of memory stages S0 corresponding to an input word to S7 or S8 to S15. At outputs A0 to A15 there are Inputs of a multiplexing device ME connected. These be stands z. B. from eight multiplexers MP1, MP2. . . with 16 A each gears. Eight consecutive register outputs, for example A0 to A7, are sent to the multiplexers simultaneously outputs switched through. For example, if a first on transition word DB1 from the input of the circuit arrangement AE into the first Register R1 registered, so this can be done directly from its out gears A0 to A7 connected to the multiplexer outputs AM become. The second data word DB2 is from the second register R2 the multiplexer outputs passed on. If a first syn Chronisierwort are sent out, so from the example only input word stored in the first register R1 the first three bits are sent out as valid data bits and the other data bits can be overwritten. Through the darning Password SKW will tell the recipient how much data bits are valid, or with how many bits in which direction was stuffed. The arrangement in the transmitter wins Information on whether to stop, for example by the Comparison of the word clocks or the fill level of a buffer memory.

Das Überschreiben der Datenbits und das Einblenden der Sonder information SI in das Synchronisierwort SB darf natürlich nicht vor oder innerhalb des Zwischenspeichers ZS erfolgen, sondern in einer nachgeschalteten Einrichtung. Die noch nicht als gül tige Datenbits ausgesendeten in den Registern gespeicherten Datenbits müssen anschließend ausgesendet werden. Hierzu wird, wenn beispielsweise drei Datenbits innerhalb des Synchronisier wortes ausgesendet wurden, die Steueradresse für die Multi plexeinheit um drei erhöht, so daß anschließend die in den Speicherplätzen S3 bis S10 zwischengespeicherten Datenbits aus gesendet werden. Durch das Synchronisierwort wird also die Zu ordnung zwischen den Eingangswörtern DB und den Ausgangswör tern OK stets geändert, es sei denn, es wird kein Datenbit übertragen oder sämtliche Zeitschlitze eines Synchronwortes sind mit Datenbits gefüllt. Die Speicherstufen der Register bilden funktionell betrachtet einen Ring, in dem sich die ein zelnen Multiplexer MP1-MP8 (Schalter) der Multiplexeinrich tung gesteuert von der Anzahl der Datenbits drehen.Overwriting the data bits and showing the special information SI in the synchronization word SB may of course not take place before or within the buffer ZS, but in a downstream facility. Not as good yet data bits sent out stored in the registers Data bits must then be sent out. For this, if, for example, three data bits within the synchronization the tax address for the Multi plex unit increased by three, so that subsequently in the Storage locations S3 to S10 buffered data bits be sent. Through the synchronization word, the Zu order between the input words DB and the output words tern OK always changed, unless there is no data bit transmitted or all time slots of a synchronous word are filled with data bits. The register storage levels functionally form a ring in which the one Multiplexer MP1-MP8 (switch) of the multiplexing device controlled by the number of data bits.

In Fig. 4 ist eine vorteilhafte Ausbildung der Anordnung darge stellt. Der Datenbus BUS ist wiederum direkt mit dem zweiten Register R2 verbunden aber diesmal über ein weiteres Register R3 an das erste Register R1 geführt. Hierdurch kann eine ein fachere Multiplexeinrichtung ME verwendet werden. So umfaßt der erste Multiplexer MP1 nur noch die Ausgänge A0 bis A7 des ersten Registers und der achte Multiplexer MPB die Ausgänge A7 bis A14, wenn von den symbolisch als Schalter dargestellten Multiplexern ausgegangen wird. Eine entsprechende integrierte Schaltung weist zwar insgesamt ebenfalls 15 Eingänge aber wesent lich weniger Gatterfunktionen auf, da jeder Multiplexer MP1, MP2 . . . nur acht verschiedene Eingänge auf seinen Ausgang durch zuschalten braucht. Bevor eine ausführbare Schaltung näher er läutert wird, soll zunächst auf die Funktion näher eingegangen werden.In Fig. 4, an advantageous embodiment of the arrangement is Darge. The data bus BUS is in turn connected directly to the second register R2, but this time it is led to the first register R1 via a further register R3. As a result, a more complex multiplexing device ME can be used. Thus, the first multiplexer MP1 only comprises the outputs A0 to A7 of the first register and the eighth multiplexer MPB the outputs A7 to A14 if the multiplexers symbolically represented as switches are assumed. A corresponding integrated circuit also has a total of 15 inputs but has significantly fewer gate functions since each multiplexer MP1, MP2. . . only needs to switch through eight different inputs to its output. Before an executable circuit is explained in more detail, the function should first be discussed in more detail.

Durch das weitere Register 3 wird erreicht, daß stets im zwei ten Register R2 das aktuelle Eingangswort, beispielsweise DB2, gespeichert wird während im ersten Register R1 stets das voran gegangene Eingangswort, beispielsweise DB1, noch vorhanden ist.The further register 3 ensures that the current input word, for example DB2, is always stored in the second register R2, while the previous input word, for example DB1, is always present in the first register R1.

Als Ausgangsdatenwort OK wird entweder ein im ersten Register gespeichertes Eingangswort ausgegeben oder eine Bitkombination, die sich aus einem oder mehreren Bits des im ersten Register gespeicherten Datenworts und einem Teil des im zweiten Register R2 gespeicherten aktuellen Eingangsworts zusammensetzt (auf eine Variante, bei der auch das im zweiten Register R2 gespei cherte Eingangsdatenwort als Ausgangsdatenwort übernommen wird, soll hier nicht eingegangen werden, da diese keine Vorteile bringt und nur einen zusätzlichen Eingang der Multiplexeinheit erforderlich macht).Either one in the first register is used as the output data word OK saved input word output or a bit combination, which consist of one or more bits of the in the first register stored data word and part of that in the second register R2 composed current input word (on a variant in which that is also stored in the second register R2 saved input data word is adopted as output data word, should not be discussed here as these are not advantages brings and only an additional input of the multiplex unit required).

In Fig. 7 sind zur Erläuterung des Verfahrens die in den Re gistern 1 und 2 gespeicherten Eingangswörter und die ausgesen deten Ausgangswörter dargestellt. Das erste Eingangswort B1 be steht aus den Datenbits b11 bis b18; das zweite Eingangsdaten wort B2 aus den Datenbits b21 bis b28 usw.In Fig. 7, the input words stored in registers 1 and 2 and the output words sent are shown to explain the method. The first input word B1 consists of data bits b11 to b18; the second input data word B2 from the data bits b21 to b28 etc.

In Fig. 7, Spalte a wird das im ersten Register eingespeicher te Eingangswort DB1=b11 bis b18 als Ausgangswort OK1 direkt übernommen. Anschließend wird das im zweiten Register R2 bzw. im zusätzlichen Register R3 gespeicherte folgende Eingangswort DB2=b21 bis b28 in das erste Register R1 übernommen und als Ausgangswort OK2 ausgesendet. Anschließend wird das dritte Ein gangswort DB3=b31 bis b38 in das erste Register R1 eingespei chert und das folgende Eingangswort DB4=b41 bis b48 in das zweite Register R2. Es wird hier angenommen, daß bereits das Eingangsdatenwort DB3 mit dem auszusendenden Synchronisierwort SB zusammenfällt. Von dem Eingangswort DB3 sollen nur die ersten drei Datenbits b31, b32, b33 als gültige Bits übertragen werden. Die in den folgenden Zeitschlitzen des Synchronisierwortes SB zu übertragene Information ist nicht relevant. Infolgedessen werden nur die ersten drei Datenbits b31 bis b33 als gültige Information im zugehörigen Stopfkennungswort gekennzeichnet übertragen. Als weitere Bits können Leerstellen "x" übertragen werden aber auch weiterhin die Datenbits B34, B35, B36 und Son derinformation SI, wobei die Leerstellen "X" und die Sonderin formation anstelle der Datenbits eingefügt sind. Das entspre chende Synchronisierwort SB=OK3 ist in Fig. 7 Spalte c dar gestellt. Es entspricht nach dem Einfügen der Sonderinformation dem aus Fig. 2 bekannten Synchronisierwort SB1. Die Angabe, wieviel gültige Datenbits das Synchronisierwort enthält, wird - wie bereits erwähnt - im Stopfkennungswort SKB übertragen.In Fig. 7, column a, the input word DB1 = b11 to b18 stored in the first register is adopted directly as output word OK1. Then the following input word DB2 = b21 to b28 stored in the second register R2 or in the additional register R3 is transferred to the first register R1 and sent out as output word OK2. Then the third input word DB3 = b31 to b38 is stored in the first register R1 and the following input word DB4 = b41 to b48 in the second register R2. It is assumed here that the input data word DB3 already coincides with the synchronization word SB to be transmitted. Only the first three data bits b31, b32, b33 of the input word DB3 are to be transmitted as valid bits. The information to be transmitted in the following time slots of the synchronization word SB is not relevant. As a result, only the first three data bits b31 to b33 are transmitted as valid information identified in the associated stuffing identification word. Spaces "x" can be transmitted as further bits, but data bits B34, B35, B36 and special information SI can still be transmitted, with the spaces "X" and the special information being inserted instead of the data bits. The corresponding synchronization word SB = OK3 is shown in Fig. 7 column c. After the special information has been inserted, it corresponds to the synchronization word SB1 known from FIG. 2. As already mentioned, the specification of how many valid data bits the synchronization word contains is transmitted in the stuffing code word SKB.

Als auf das Synchronisierwort folgende Ausgangswort OK4 müssen jetzt die folgenden acht Datenbits übertragen werden. Dies sind die Bits b34 bis b43. Hierzu wird die Steueradresse AU der Mul tiplexeinrichtung ME von Null auf drei erhöht und gespeichert. Der Einspeichertakt für die Register wird unterdrückt. Die Steuer adresse gibt hier immer das erste Bit des Ausgangswortes an, steuert also direkt den ersten Multiplexer MP1, der den Ausgang A3 durchschaltet. Die weiteren Multiplexer sind so "verdrahtet", daß sie jeweils den nächsten Ausgang A4, A5, . . . durchschalten. Es werden also die in den Speicherstufen S3 bis S10 gespeicher ten Datenbits als nächstes Oktett ausgegeben. Die folgenden Aus gangsdatenwörter setzen sich stets aus denselben Anteilen der folgenden Eingangswörter zusammen bis in den nächsten Pulsrahmen ein weiteres Synchronisierwort SB2 übertragen werden soll, das diesmal nur zwei gültige Datenbits bc4, bc5 enthalten soll.As output word OK4 following the synchronization word now the following eight data bits are transmitted. these are bits b34 to b43. The control address AU of the Mul tiplex device ME increased from zero to three and saved. Of the Saving cycle for the registers is suppressed. The tax address always specifies the first bit of the output word, directly controls the first multiplexer MP1, which controls the output A3 switches through. The other multiplexers are "wired" so that they each the next exit A4, A5,. . . switch through. So it is stored in the memory stages S3 to S10 data bits are output as the next octet. The following off Common data words consist of the same proportions of following input words together until the next pulse frame Another synchronization word SB2 is to be transmitted this time should only contain two valid data bits bc4, bc5.

Nach der Übertragung des zweiten Synchronierwortes SB2 wird die Steueradresse folglich um zwei auf fünf erhöht, so daß die folgenden Datenwörter (Spalte f) jeweils mit dem sechsten Bit des in dem Register R1 gespeicherten Eingangsdatenwort beginnen.After the transmission of the second synchronization word SB2 the tax address consequently increased by two to five, so that the following data words (column f) each with the sixth bit of the input data word stored in register R1 begin.

Wenn nach der Übertragung eines Synchronisierwortes die um 0 bis 6 erhöhte Steueradresse UA=0 . . . 7 für die Multiplexein richtung zur Übertragung des auf das Synchronisierwort folgende Ausgangswortes auch weiterhin eine Speicherstufe des ersten Re gisters anspricht, so darf der Inhalt der beiden Register R1 und R2 nicht verändert werden, da diese weitere gültige Daten enthalten. Wenn die Steueradresse jedoch größer wird, so daß das erste Bit des nächsten auszusendenden Ausgangswortes aus dem zweiten Register R2 entnommen werden kann, dann erfolgt eine Übernahme des im zweiten Register gespeicherten Eingangs worts in das erste Register, eine Neueinspeicherung in das zweite Register und die Steueradresse für die Multiplexein richtung wird auf den entsprechenden Ausgang des ersten Re gisters abgestimmt. Dies erfolgt durch eine Modulo-m-Addition entsprechend der Anzahl der Bits m = 8 eines Eingangswortes, die in diesem Beispiel der Anzahl "n" der Bits der Ausgangs wörter entspricht (m=n=8). Bei dem Aussenden der Ausgangs wörter, die keine Synchronwörter darstellen, bleibt die Adres se unverändert, da eine Modulo-m-Addition die Steueradresse nicht verändert; folglich muß eine solche Adressenberechnung auch nur bei Synchronisierwörtern durchgeführt werden.If after the transmission of a synchronization word the by 0 up to 6 increased control address UA = 0. . . 7 for multiplexing direction for transmitting the following the synchronization word Output word still a storage level of the first Re gisters addresses, the content of the two registers R1 and R2 cannot be changed as this is further valid data contain. However, if the tax address increases, so that the first bit of the next output word to be sent can be taken from the second register R2, then takes place an acceptance of the input stored in the second register words in the first register, a new storage in the second register and the control address for the multiplexing direction is to the corresponding exit of the first re gisters tuned. This is done by a modulo-m addition corresponding to the number of bits m = 8 of an input word, which in this example the number "n" of bits of the output words corresponds to (m = n = 8). When sending out the exit words that do not represent synchronous words remain the addresses se unchanged because a modulo-m addition the control address not changed; consequently, such an address calculation can also only be carried out with synchronization words.

Dieses Vorgehen entspricht der Erhöhung der Steueradresse um die Anzahl der ausgesendeten Bits und jeweils die Verringe rung der Steueradresse um die Anzahl der Bits eines neu ein gespeicherten Eingangswortes, durch daß ja auch das zwischen gespeicherte Eingangswort in niederwertigere Speicherplätze des ersten Registers R1 verschoben werden.This procedure corresponds to increasing the tax address by the number of bits sent and the reductions new control address by the number of bits stored input word, so that the between stored input word in lower-order memory locations of the first register R1 are shifted.

In Fig. 5 ist das Prinzipschaltbild einer Variante der erfin dungsgemäßen Anordnung mit einer geringeren Anzahl von Bau elementen dargestellt. Sie enthält zwei Register, wobei die Eingänge des ersten Registers R1 an die Ausgänge des zweiten Registers R2 angeschaltet sind. Die Ausgänge beider Register sind wiederum an die Multiplexeinrichtung ME geführt.In Fig. 5 the basic circuit diagram of a variant of the inventive arrangement with a smaller number of construction elements is shown. It contains two registers, the inputs of the first register R1 being connected to the outputs of the second register R2. The outputs of both registers are in turn led to the multiplexing device ME.

Außerdem ist stets eine Steuerung ST vorhanden, die die Steuer adresse UA für die Multiplexeinrichtung liefert und das Ein speichern in die Register R1 und R2 steuert. Dies geschieht hier durch Freigeben oder Sperren eines Einspeichertaktes ET. In addition, there is always a control ST, which is the tax address UA for the multiplex device delivers and the on save in registers R1 and R2 controls. this happens here by enabling or disabling an injection clock ET.

Über den Anordnungseingang EA werden den Registern R2 und R1 hintereinander die Eingangswörter DB zugeführt. Zeitgerecht hierzu erhält die Steuerung ST über einen Steuereingang SE eine Angabe über die Bitanzahl AB der zu übertragenden Daten bits je Ausgangswort, insbesondere bei den Synchronisier wörtern.The registers R2 and R1 are connected to the arrangement input EA the input words DB are fed in succession. Timely for this purpose, the control receives ST via a control input SE an indication of the number of bits AB of the data to be transmitted bits per output word, especially with the synchronizers words.

Die Sonderinformation SI wird zweckmäßigerweise nach der Mul tiplexeinrichtung in einer Einfügungseinrichtung EE, die als Multiplexer realisiert sein kann, eingefügt. Dies ist jedoch nicht Teil der Erfindung.The special information SI is expediently after the Mul tiplex device in an insertion device EE, which as Multiplexer can be implemented, inserted. However, this is not part of the invention.

In Fig. 6 ist die Steuerung detailliert dargestellt. Sie ent hält einen binären Addierer AD (0 bis 15), dessen drei nieder wertigste Ausgänge über ein Addiererregister RA auf seinen zwei ten Eingang E2 zurückgeführt werden. Außerdem wird seinem ersten Eingang, der dem Steuereingang SE entspricht die Bitanzahl AB 0 bis 8 der zu übertragenden Datenbits zugeführt. Diese werden zu der im Adressenregister eingespeicherten Adresse addiert und mit dem nächsten Worttakt wird das Ergebnis in das Adressenregis ter übernommen. Das Übertragsbit UB dient zur Freigabe bzw. zum Sperren des Einspeichertaktes ET über das Gatter GA, dem außer dem der Worttakt BT zugeführt wird. Die drei niederwertigsten Ausgänge des Addiererregisters liefern die Steueradresse UA für die Multiplexeinrichtung ME. Die Steueradresse bleibt unverän dert, solange die Bitanzahl AB acht ist, also jeweils Ausgangs wörter mit acht Bits übertragen werden. Das Übertragsbit wird stets gesetzt, wenn ein nur aus Datenbits bestehendes Ausgangs wort ausgegeben wird. Bei der Aussendung eines Synchronisier wortes ist die Anzahl der Datenbits geringer, dann verändert sich die Steueradresse entsprechend. Ist sie kleiner als acht, dann wird der Einspeichertakt gesperrt, da sich noch mindestens ein noch auszusendendes Datenbit im ersten Register befindet.The control is shown in detail in FIG. 6. It contains a binary adder AD (0 to 15), the three least significant outputs of which are fed back to its second input E2 via an adder register RA. In addition, the number of bits AB 0 to 8 of the data bits to be transmitted is fed to its first input, which corresponds to the control input SE. These are added to the address stored in the address register and the result is transferred to the address register with the next word clock. The carry bit UB is used to enable or disable the store clock ET via the gate GA, to which the word clock BT is also supplied. The three least significant outputs of the adder register supply the control address UA for the multiplexing device ME. The control address remains unchanged as long as the number of bits AB is eight, i.e. output words with eight bits are transmitted. The carry bit is always set when an output word consisting only of data bits is output. When a synchronizing word is sent, the number of data bits is smaller, then the control address changes accordingly. If it is less than eight, the store cycle is blocked because there is at least one data bit to be sent in the first register.

Geht man im Gegensatz zu der bisherigen Annahme davon aus, daß die Wortlängen der Eingangswörter und der Ausgangswörter unter schiedlich ist, so muß dies beim Aufbau der Anordnung und bei der Steuerung berücksichtigt werden. Wenn die Ausgangsdaten wörter eine geringere Breite als die Eingangsdatenwörter auf weisen, kann die beschriebene Anordnung unverändert verwendet werden.Contrary to the previous assumption, it is assumed that the word lengths of the input words and the output words below is different, this must be the case with the structure of the arrangement and the controller are taken into account. If the output data words have a smaller width than the input data words point, the arrangement described can be used unchanged become.

Wenn dagegen die Ausgangswörter eine größere Breite als die Eingangsdatenwörter aufweisen, muß die Anzahl der Register R1 und R2 um mindestes eins erweitert werden, da ein Ausgangsda tenwort auch Teile von mehr als zwei Eingangsdatenwörtern ent halten kann. Da jetzt auch mehr Eingangswörter in den Zwi schenspeicher eingeschrieben werden als Ausgangswörter ausge geben werden, muß die Steuerung entsprechend erweitert werden.If, on the other hand, the source words are wider than that Input data words must have the number of registers R1 and R2 are expanded by at least one because an output da parts of more than two input data words can hold. Now that there are more input words in the twos Memory memories are written out as source words are given, the control must be expanded accordingly.

Claims

1. Method for adapting the data rates of input words (DB) and output words (OK) in word-by-word processing by stuffing, the stuffing information being specified in a stuffing identification word (SKB) in each pulse frame,
characterized,
that at least two input words (DB1, DB2) are temporarily stored,
that an output word (OK1, OK2) of constant length is formed from successive bits (b11 to b18; b21 to b28,... b34 to b43,...) of the temporarily stored input words (DB1, DB2) or one of these input words (DB1) becomes,
that a synchronization word (SB) for the transmission of a different number (AB) of the following valid data bits (b31, b32, b33,...) is formed as a further output word (OK3), the number of which can be found in the stuffing identification word (SKB),
that, depending on the size of a discrepancy between the data rates, the number of valid data bits (b31, b32, b33,...) of the synchronization word (SB) by one valid data bit (b33, b34) or several valid data bits (b32, b33; b34 , b35, b36) is reduced or enlarged and
that the subsequent output word (OK4) is formed from the following data bits (b34 to b38 and b41, b42, b43).

2. The method according to claim 1, characterized, that the current input word (DB2) and the previous one Input word (DB1) stored in the same registers (R2, R1) and that the calculation of a tax address (AU) for switching an output word (OK) accordingly Module-m takes place, where "m" is the number of valid data bits corresponds to an input word (DB).

3. The method according to claim 1 or 2, characterized, that additional special information (SI) in the synchronization word (SB) are transmitted.

4. The method according to any one of the preceding claims, characterized, that output data words (OK) of the width (n = m = 8) of the Input words (DB) are transmitted.

5. Arrangement for adapting the data rates by stuffing with word-by-word processing with a buffer (ZS) and a controller (ST),
characterized,
that a buffer (ZS) has at least two registers (R1, R2), in each of which two successive input words (DB1, DB2) are stored,
that outputs (A0 to A15) of the buffer (ZS) are routed to a multiplexing device (ME), which switches through n successive bits (b11 to b18) of the temporarily stored input words (DB1, DB2) to a multiplexing output (MA),
that a controller (ST) with a modulo adder (AD) is provided, to which the number of valid data bits (b11, b12,...; b31, b32, b33,...) of an output word (OK1, OK2), that can also be a synchronization word (SB) is supplied, which controls the multiplexing device (ME) and the storage of new input words (DB3, DB4,...).

6. arrangement of the data rates by stuffing with word-by-word processing, with a buffer (ZS) and a controller (ST),
characterized,
that a buffer (ZS) has at least two registers (R2, R2), in each of which at least two input words (DB1, DB2,...) are stored, of which the oldest is stored in the same register (R1),
that the outputs (A0 to A14) of the buffer (ZS) are routed to a multiplexing device (ME), each containing n (8) successive bits (b11 to b18; b34 to b43) of one or more buffered input words (DB1, DB2, DB3 , DB4) through to a multiplexer output (A7) that a controller (ST) with a modulo-m adder (AD) is provided, to which the number of valid data bits (b11, b12,...) Of an output word (OK1 , OK2), which can also be a synchronization word (SB), is supplied and thereby controls the multiplexing device (ME) so that the first bit of an output word (OK1, OK2, OK3) is always taken from the first register (R1) .

7. Arrangement of the data rates by stuffing at word by word Processing according to claim 6, characterized, that a gate circuit (GA) is provided, via which the Saving cycle (ET) is blocked when the sum at the output of the adder (AD) is less than m (8).

8. Arrangement of the data rates by stuffing at word by word Processing according to one of claims 5 to 7, characterized, that the multiplexing device (ME) has an insertion device (EE) for inserting additional information (SI) into the synchronization word (SB) is connected downstream.

9. Arrangement according to one of the preceding claims, characterized, that the registers (R1, R2) each have eight memory locations (S0 to S7, S8 to S15) and the multiplexer unit (ME) eight Has output connections.

10. Arrangement according to claim 5, characterized, that with a smaller word width compared to the input words (DB) the output words (OK) the control (ST) is modified that they were stored in the registers (R1, R2, R3 ...) with everyone Input word (DB) the control address (UA) each the number of bits of a register (R1) is reduced.