DE4108730A1 - Semiconductor device with sea-of-gates array transistors on linear active region - has active region transistors connected via stop transistor gate so that stop transistor failure inhibits operation - Google Patents

Semiconductor device with sea-of-gates array transistors on linear active region - has active region transistors connected via stop transistor gate so that stop transistor failure inhibits operation

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Abstract

The semiconductor device has a linear active region (1) across which a series of field effect transistors (T1 to T4) are fabricated. Stop transistors (T2) distributed along the row of transistors electrically isolate portions of the linear active region, dividing the transistor array into a number of separate sections. The transistors in the sections enclosed by the stop transistors are connected to the supply line (VDD) via an extension (6a) to the stop transistor gate line (5) so that if a failure occurs between the supply line and the stop transistor gate (G2), removing the stop transistors isolating capabilities, the transistors enclosed within the adjoining section will also have their power removed. Alternatively, the supply connection can be taken from the other side of the active region so that bridge defects will also result in power being removed from transistors in the enclosed section. ADVANTAGE - Improved circuit layout increases chances of detecting stop transistor failures and eases testing requirements.

Description

Die Erfindung betrifft eine Halbleiteranordnung mit kontinuierlich angeordneten Aktiv-Gebieten in CMOS- oder BICMOS-Technologie nach dem Oberbegriff von Anspruch 1.The invention relates to a semiconductor device continuously arranged active areas in CMOS or BICMOS technology according to the generic term of Claim 1.

Unter einem SOG-Array versteht man die regelmäßige, flächenhafte Anordnung von aus unverschalteten Bauele­ menten aufgebauten Basiszellen auf einem Halbleiter­ chip. Die Realisierung einer Schaltung mit einem SOG-Array erfolgt durch die Konfigurierung der Kontaktie­ rung und Verdrahtung der einzelnen MOS-Transistoren in mehreren Metallisierungsebenen. Die Basiszellen enthal­ ten unter anderem auch basiszellenübergreifende Transi­ storreihen, die aus einem streifenförmigen, kontinuier­ lichen Aktivgebiet bestehen (Fig. 4). Das Aktivgebiet ist durch Kanalzonen mit darüberliegendem Gate-Oxyd und Gate-Polysilizium in einzelne MOS-Transistoren unter­ teilt. Innerhalb dieser Transistorreihen besitzen be­ nachbarte Transistoren jeweils ein gemeinsames Gebiet (Source-Drain) (Drain-Drain) (Source-Source), was einer Reihenschaltung von MOS-Transistoren entspricht. Im Ge­ gensatz zu Gate-Arrays, in denen die Gatter durch Feld­ oxyd voneinander isoliert sind (Fig. 3), werden bei SOG-Arrays mit kontinuierlichen Aktivgebieten die Iso­ lationen der Gatter erst durch die Verdrahtung vorge­ nommen. Müssen die Aktivgebiete benachbarte Gatter oder Zellen voneinander elektrisch isoliert werden, so ge­ schieht dies durch einen gesperrten MOS-Transistor (Stop-Gate) zwischen diesen benachbarten Gattern. Bei P-MOS-Transistoren ist die Gate-Elektrode des Stop-Gate MOS-Transistors fest mit der Versorgungsspannung, bei N-MOS-Transistoren fest mit Masse verbunden. Die Posi­ tion der Stop-Gates wird durch die Metallisierung fest­ gelegt. Dadurch ist eine optimale Ausnutzung aller auf dem Array vorhandener Transistoren möglich. Diese ver­ besserte Flexibilität hat den Preis einer erhöhten Feh­ lerkomplexität, denn die statistisch auftretenden Her­ stellungsfehler treten mit der gleichen Wahrscheinlich­ keit wie bei jedem anderen Transistor auch bei den Stop-Gates auf und können die Stop-Gates so in ihrer Funktionalität beeinträchtigen. Mit der Anzahl der als Stop-Gate verdrahteten MOS-Transistoren steigt auch die Wahrscheinlichkeit, daß Fehler in den Stop-Gate MOS-Transistoren auftreten.A SOG array is understood to mean the regular, areal arrangement of basic cells made up of non-interconnected components on a semiconductor chip. A circuit with an SOG array is implemented by configuring the contacting and wiring of the individual MOS transistors in several metallization levels. The basic cells also contain, among other things, rows of transistors which consist of a strip-shaped, continuous active area ( FIG. 4). The active area is divided by channel zones with overlying gate oxide and gate polysilicon into individual MOS transistors. Within these transistor rows, neighboring transistors each have a common region (source-drain) (drain-drain) (source-source), which corresponds to a series connection of MOS transistors. In contrast to gate arrays, in which the gates are isolated from one another by field oxide ( FIG. 3), the insulation of the gates is only made by the wiring in SOG arrays with continuous active areas. If the active areas of adjacent gates or cells have to be electrically isolated from one another, this is done by means of a blocked MOS transistor (stop gate) between these adjacent gates. In the case of P-MOS transistors, the gate electrode of the stop-gate MOS transistor is permanently connected to the supply voltage, in the case of N-MOS transistors it is permanently connected to ground. The position of the stop gates is determined by the metallization. This enables optimal use of all the transistors present on the array. This improved flexibility has the price of increased error complexity because the statistically occurring manufacturing errors occur with the same probability as with any other transistor also with the stop gates and can thus impair the functionality of the stop gates. With the number of MOS transistors wired as a stop gate, the likelihood of errors occurring in the stop gate MOS transistors also increases.

Zu den häufigsten Herstellungsdefekten, die die Funk­ tion der Stop-Gate MOS-Transistoren beeinträchtigen zählen Leitbahnunterbrechungen der Anschlußmetallisie­ rung des Polysiliziumgates, fehlende Kontakte zwischen Leitbahnebenen oder zwischen Leitbahn und Polysilizium, und Unterbrechungen im Polysilizium der Gate-Elektro­ den. Die oben beschriebenen Defekte führen zu einer schwebenden Gate-Elektrode, Floating Gate, und insge­ samt zu einem Widerstandsverhalten des als Stop-Gate geschalteten MOS-Transistors. Die durch den fehlerhaf­ ten Stop-Gate MOS-Transistor zu trennenden Gatter sind nicht vollständig elektrisch isoliert, sondern über den Widerstand des nicht vollständig sperrenden Stop-Gate MOS-Transistor verbunden. Der Widerstandswert wird be­ stimmt durch Kriechströme und kapazitives Übersprechen in der Schaltung, d. h. im allgemeinen durch das physi­ kalische Layout. In der Schaltung wirkt sich dies in erster Linie durch vergrößerte Gatter- bzw. Pfadver­ zögerungen aus oder es kommt zu einer Verfälschung der End-Pegel am Gatterausgang.Among the most common manufacturing defects that the radio tion of the stop gate MOS transistors count interconnect interruptions of the connection metallization tion of the polysilicon gate, missing contacts between Interconnect levels or between interconnect and polysilicon, and interruptions in the gate electrode polysilicon the. The defects described above lead to a floating gate electrode, floating gate, and in total together with a resistance behavior as the stop gate switched MOS transistor. The faulty th stop gate MOS transistor are gates to be separated not completely electrically isolated, but via the Resistance of the not completely blocking stop gate MOS transistor connected. The resistance value will be agrees with leakage currents and capacitive crosstalk in the circuit, d. H. generally through the physi  calic layout. In the circuit this affects primarily through enlarged gate or path ver delays or a falsification of the End level at the gate output.

Üblicherweise wird per Simulation überprüft, ob die verwendeten Testmuster in der Lage sind, alle zu be­ trachtenden Fehler aufzudecken. Dies ist für Fehler im Bereich der Stop-Gate MOS-Transistoren nicht möglich, da diese in der Logikbeschreibung einer im SOG-Array realisierten Schaltung auf Gatterebene nicht enthalten sind. Die Simulationstests operieren jedoch auf dieser Ebene. Stop-Gate MOS-Transistoren sind nur auf Schalterebene vernünftig beschreibbar. Auf dieser Ebene ist aber mit vernünftigem Aufwand weder eine Test­ mustererzeugung noch eine Fehlersimulation möglich.A simulation is usually used to check whether the test patterns used are able to be all uncovering mistake. This is for errors in the Area of the stop gate MOS transistors not possible, since this in the logic description one in the SOG array realized circuit at gate level not included are. However, the simulation tests operate on this Level. Stop gate MOS transistors are only on Switch level reasonably writable. At this level but with reasonable effort is not a test error simulation possible.

Aufgabe der Erfindung ist es daher, eine Kontaktanord­ nung für Stop-Gates und nachfolgende Gatter in einem SOG-Array anzugeben, bei der Herstellungsfehler im Be­ reich des als Stop-Gate geschalteten Transistors durch auf Logikgatterebene erzeugte Testmuster erkannt wer­ den.The object of the invention is therefore a contact arrangement for stop gates and subsequent gates in one Specify SOG array when manufacturing defects in the Be range of the transistor connected as a stop gate Test patterns generated at the logic gate level are recognized the.

Diese Aufgabe wird gelöst durch ein SOG-Array mit den kennzeichnenden Merkmalen des Anspruchs 1.This task is solved by a SOG array with the characterizing features of claim 1.

Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.Advantageous refinements of the invention result from the subclaims.

Abbildung 1 zeigt eine erste Ausführungsform der erfin­ dungsgemäßen Kontaktierung des Stop-Gate MOS-Transi­ stors. In einer kontinuierlichen p-aktiven Zone 1 sind die MOS-Transistoren T1 bis T4 angeordnet. Das Gate G2 des Transistors T2 ist als Stop-Gate verdrahtet, wel­ ches das Gatter T1 von dem aus den Transistoren T3 und T4 gebildeten Gatter elektrisch isoliert. Die elektri­ sche Isolierung erfolgt bei Transistoren mit p-aktivem Gebiet durch ein Anlegen der Gateelektrode an Versor­ gungsspannung. Dadurch sperrt der Transistor und trennt die beiderseits liegenden Gatter elektrisch voneinan­ der. Bei Transistoren mit n-aktivem Gebiet wird das Stop-Gate analog mit Masse verbunden.Figure 1 shows a first embodiment of the inventive contacting of the stop gate MOS transistor. The MOS transistors T 1 to T 4 are arranged in a continuous p-active zone 1 . The gate G 2 of the transistor T 2 is wired as a stop gate, the gate T 1 of which is electrically isolated from the gate formed by the transistors T 3 and T 4 . In the case of transistors with a p-active region, the electrical insulation is provided by applying the gate electrode to the supply voltage. This blocks the transistor and electrically separates the gates on both sides of each other. In the case of transistors with an n-active region, the stop gate is connected to ground in an analog manner.

Erfindungsgemäß erfolgt die Energieversorgung des Gat­ ters bestehend aus den Transistoren T3 und T4 durch die Leitbahn 6, die die aktive Zone 1 des Transistors T3 mit der Gateanschlußleitbahn 5 des Stop-Gates G2 ver­ bindet. Fehler in der Metallisierung der Leitbahn 5, wie z. B. eine Leitbahnunterbrechung oder ein Kontakt­ fehler der Verbindung von der Versorgungsmetallisierung VDD zur Stop-Gate-Anschlußleitbahn 5 führen nun dazu, daß das Gatter aus Transistoren T3 und T4 ohne Versor­ gungsspannung bleibt und am Ausgang des Gatters 5 nie der Pegel der Versorgungsspannung erreicht wird. Das Gatter ist folglich blockiert.According to the invention, the energy supply of the gate consists of the transistors T 3 and T 4 through the interconnect 6 , which binds the active zone 1 of the transistor T 3 to the gate connection interconnect 5 of the stop gate G 2 . Errors in the metallization of the interconnect 5 , such as. B. an interconnect interruption or a contact error of the connection from the supply metallization VDD to the stop gate connecting interconnect 5 now lead to the gate of transistors T 3 and T 4 remaining without supply voltage and at the output of the gate 5 the level of the supply voltage never is achieved. The gate is therefore blocked.

Abbildung 2 zeigt eine Weiterführung der Erfindung, die darin besteht, daß die Versorgungsmetallisierung 3 des nachfolgenden Gatters die Gateelektrode G2 des Stop-Gate-Transistors T2 auf der Seite der Gate-Elektrode kontaktiert, die nicht mit der Gateanschlußleitbahn 5 verbunden ist. Das Potential wird über die Gate-Elek­ trode des Stop-Gates an das angrenzende Gatter herange­ führt. In dieser bevorzugten Ausführungsform bleibt das nachfolgende Gatter T3, T4 ohne Versorgungsspannung so­ bald das Stop-Gate fehlerhaft arbeitet. So führt z. B. auch ein Brückendefekt der Gate-Elektrode des Stop-Gate MOS-Transitors dazu, daß das angrenzende Gatter nicht an das Versorgungspotential angeschlossen ist. Wie oben beschrieben, ist auch in diesem Fall das Gatter blockiert. Diese Fehler im Gatter lassen sich durch auf herkömmliche Weise erzeugte Testmuster erfassen.Figure 2 shows a continuation of the invention, which consists in that the supply metallization 3 of the subsequent gate contacts the gate electrode G 2 of the stop gate transistor T 2 on the side of the gate electrode which is not connected to the gate connection interconnect 5 . The potential is brought up to the adjacent gate via the gate electrode of the stop gate. In this preferred embodiment, the subsequent gate T 3 , T 4 remains without a supply voltage as soon as the stop gate works incorrectly. So z. B. also a bridge defect of the gate electrode of the stop gate MOS transistor that the adjacent gate is not connected to the supply potential. As described above, the gate is also blocked in this case. These errors in the gate can be detected by test patterns generated in a conventional manner.

Abbildung 5a)-5c) zeigen einen Ausschnitt aus einer Registerzelle bestehend aus einem NAND-Gatter 2, einem Inverter 3 sowie einem Transmission-Gate 4 in einem SOG-Array realisiert.Figure 5a) -5c) show a section of a register cell consisting of a NAND gate 2 , an inverter 3 and a transmission gate 4 realized in a SOG array.

Abbildung 5a zeigt die Logikdarstellung auf Gatterebene für diesen Ausschnitt. Ein erstes Eingangssignal IN wird dem Transmission-Gate 4 zugeführt und gelangt in Abhängigkeit vom Signal CL1 bzw. NCL1 weiter zum ersten Eingang das NAND-Gatter 2. Im NAND-Gatter 2 wird das erste Eingangssignal I in mit dem dem zweiten Eingang des NAND-Gatters 2 zugeführten zweiten Eingangssignal NR verknüpft. Das Ergebnis dieser Verknüpfung wird dem Eingang des Inverters 3 zugeführt.Figure 5a shows the logic representation at gate level for this section. A first input signal IN is fed to the transmission gate 4 and, depending on the signal CL 1 or NCL 1, continues to the first input of the NAND gate 2 . In the NAND gate 2 , the first input signal I in is combined with the second input signal NR supplied to the second input of the NAND gate 2 . The result of this combination is fed to the input of the inverter 3 .

Die Abbildungen 5b und 5c zeigen die Transistoranord­ nungen wie sie auf dem kontinuierlichen Aktivgebiet ausgeführt sind. Transmissiongate 4, NAND-Gatter 2 so­ wie Inverter 3 sind durch die Stop-Gates SG1 bis SG4 separiert.Figures 5b and 5c show the transistor arrangements as they are performed on the continuous active area. Transmission gate 4 , NAND gate 2 and inverter 3 are separated by stop gates SG 1 to SG 4 .

Fig. 5b zeigt die Kontaktanordnung nach dem Stand der Technik, Fig. 5c zeigt die Verdrahtung der Transisto­ ren nach der Erfindung. Bei der Stop-Gate-Kontaktierung nach dem Stand der Technik bewirkt ein floatendes Stop-Gate SG1, daß sich das Eingangssignal IN resistiv di­ rekt auf den Ausgang des NAND-Gatters 2 auswirkt. Im fehlerfreien Fall sollte der Ausgang des NAND-Gatters 2 einen Low-Pegel besitzen, wenn die Eingangssignale IN CL1 und NR einen High-Pegel aufweisen. Durch die resi­ stive Einkopplung des IN-Signals werden, abhängig von der Ohmigkeit des Stop-Gates sowohl die Flankensteil­ heiten als auch die Ausgangspegel am NAND-Ausgang be­ einträchtigt. Ein Brückenfehler, d. h. Aktivgebiete sind über die sie trennende Gate-Elektrode miteinander verbunden, führt in diesem Fall zu einem undefinierten Mittelpegel am NAND-Ausgang. In analoger Weise resul­ tieren Defekte auf dem Stop-Gates SG2 bis SG4 in einer direkten Beeinflussung der Inverterausgangsflanken bzw. des Inverterausgangspegels durch das am NAND-Ausgang anstehende Signal. Fig. 5b shows the contact arrangement according to the prior art, Fig. 5c shows the wiring of the Transisto ren according to the invention. In the case of stop-gate contacting according to the prior art, a floating stop gate SG 1 has the effect that the input signal IN has a resistive effect on the output of the NAND gate 2 . In the error-free case, the output of the NAND gate 2 should have a low level if the input signals IN CL 1 and NR have a high level. Due to the resistive coupling of the IN signal, depending on the ohmic nature of the stop gate, both the edge units and the output level at the NAND output are impaired. A bridge error, ie active areas are connected to each other via the gate electrode separating them, leads in this case to an undefined middle level at the NAND output. Analogously, defects on the stop gates SG 2 to SG 4 result in a direct influence on the inverter output edges or the inverter output level by the signal present at the NAND output.

Ein anderes Verhalten zeigen Defekte an den Stop-Gates SG1 bis SG4 in der erfindungsgemäßen Realisierung nach Fig. 5c. Erfindungsgemäß ist hier den Logikgattern der Masse bzw. Versorgungsspannungsanschluß über die Gate-Elektrode des elektrisch isolierenden Stop-Gate MOS-Transistors zugeführt. In Abbildung 5c ist dies durch den rechtwinkligen Anschluß angedeutet, der vom Gate-Anschluß des Stop-Gate MOS-Transistors zum Anschluß des aktiven Source/Drain-Gebietes des nachfolgenden Transistors führt. Diese schematische Darstellung schließt nicht nur die Anschlußvariante von Abbildung 1 sondern auch die Anschlußarten nach Abbildung 2 ein, bei der das aktive Gebiet des angrenzenden Transistors über die Gate-Elektrode des Stop-Gate MOS-Transistors mit der Versorgungsspannung bzw. dem Massepotential verbunden ist. Bei dieser Ausführungsform der Erfindung führen Defekte, die zu einem floatenden Stop-Gate führen würden, gleichzeitig zu einem fehlenden Masse bzw. Versorgungsspannungsanschluß im angrenzenden Gat­ ter. Das wiederum bewirkt einen mit den herkömmlichen Testmethoden erkennbaren Stuck-At-Fehler des Gatter-Ausgangs. Fehlendes Polysilizium an der Gate-Elektrode des Stop-Gate MOS-Transistors SG2 resultiert in einem Stuck-At-Fehler am Signal In, das durch den Po­ lysiliziumdefekt direkt mit Masse verbunden ist.Defects at the stop gates SG 1 to SG 4 show a different behavior in the implementation according to the invention according to FIG. 5c. According to the invention, the logic gates of the ground or supply voltage connection are fed via the gate electrode of the electrically insulating stop-gate MOS transistor. In Figure 5c, this is indicated by the right-angled connection, which leads from the gate connection of the stop-gate MOS transistor to the connection of the active source / drain region of the subsequent transistor. This schematic representation includes not only the connection variant from Figure 1 but also the connection types according to Figure 2, in which the active area of the adjacent transistor is connected to the supply voltage or the ground potential via the gate electrode of the stop-gate MOS transistor. In this embodiment of the invention, defects that would lead to a floating stop gate simultaneously lead to a missing ground or supply voltage connection in the adjacent gate. This in turn causes a stuck-at error of the gate output that can be recognized with the conventional test methods. Missing polysilicon at the gate electrode of the stop-gate MOS transistor SG 2 results in a stuck-at error on the signal In, which is directly connected to ground due to the polysilicon defect.

Bei dem nach der Erfindung ausgeführten Anschluß des Stop-Gates und des angrenzenden Gatters führen alle Herstellungsdefekte, die zu einem Stop-Gate-Defekt füh­ ren würden, zu einem leicht testbaren Stuck-At-Fehler im angrenzenden Gatter. Stuck-At-Fehler werden bei der üblichen Testmustergenerierung hinreichend betrachtet, so daß alle Stuck-At-Fehler mit den gebräuchlichen Tests gefunden werden. Durch die erfindungsgemäße Anschlußanordnung des Stop-Gate MOS-Transistors und der angrenzenden Gatter wirken sich Fehler im Bereich des Stop-Gate MOS-Transistors auf die angrenzenden Gatter aus und bewirken dort leicht testbare Stuck-At-Fehler. Dadurch können aufwendige Fehlersimulationen auf Schalterebene entfallen.When executed according to the invention of the Stop gates and the adjacent gate all lead Manufacturing defects that result in a stop gate defect would be an easily testable stuck-at error in the adjacent gate. Stuck-at mistakes are made at the sufficient consideration of the usual test pattern generation, so that all stuck-at errors with the common ones Tests can be found. By the invention Connection arrangement of the stop gate MOS transistor and adjacent gates affect errors in the area of Stop gate MOS transistor on the adjacent gates and cause easily testable stuck-at errors. This can lead to complex error simulations Switch level is eliminated.

Kann diese Kontaktierungsanordnung aus technischen Gründen an der einen oder anderen Stelle nicht angewen­ det werden, so bietet sich beim Sea of Gate Array in der Regel die Möglichkeit, wie in Fig. 6 gezeigt, zwei benachbarte MOS-Transistoren T6, T7 innerhalb einer Transistorreihe T5-T8 als Stop-Gate MOS-Transistoren G7, G8 zu verwenden, da normalerweise die vorhandenen Transistoren nur zu ca. 70 bis 80% für die Realisierung der Logik verwendet werden. Das führt zunächst nicht zu einer verbesserten Testbarkeit der Logikschaltung son­ dern zu einer Minimierung der Ausfallwahrscheinlichkeit der elektrischen Isolation zwischen zwei Gattern auf­ grund von Fehlern im Bereich der Stop-Gate MOS-Transi­ storen.If this contacting arrangement cannot be used at one point or another for technical reasons, the Sea of Gate Array generally offers the possibility, as shown in FIG. 6, of two adjacent MOS transistors T 6 , T 7 within one To use transistor series T 5- T 8 as stop gate MOS transistors G 7 , G 8 , since normally only about 70 to 80% of the existing transistors are used to implement the logic. This does not initially lead to improved testability of the logic circuit but rather to a minimization of the failure probability of the electrical insulation between two gates due to faults in the area of the stop gate MOS transistors.

Wird das Aktivgebiet zwischen den Stop-Gates G7, G8 durch eine reservierte Metallisierung TEST 8 ange­ schlossen, so daß das Aktivgebiet gezielt auf Versor­ gungsspannung bzw. Massepotential getrieben werden kann, so wird ein resistives Verhalten einer der beiden Stop-Gate MOS-Transistoren T6, T7 auch mit den konven­ tionell generierten Testmustern erkannt. Eine weitere Verbesserung wird durch das Einspeisen einer definier­ ten Null-Eins-Folge als Testsignal während der Test­ phase in das Aktivgebiet zwischen den beiden Stop-Gates erreicht.If the active area between the stop gates G 7 , G 8 is connected by a reserved metallization TEST 8 , so that the active area can be driven to supply voltage or ground potential, a resistive behavior of one of the two stop gate MOS Transistors T 6 , T 7 also recognized with the conventionally generated test patterns. A further improvement is achieved by feeding a defined zero-one sequence as a test signal during the test phase into the active area between the two stop gates.

Claims (9)

1. Halbleiteranordnung mit kontinuierlich angeordneten Aktiv-Gebieten (1) zur Bildung von Source/Drain Gebie­ ten einer Mehrzahl von Transistorreihen bildenden MOS-Transistoren (T1-T4), wobei die Aktivgebiete (1) durch Kanalbereiche mit darüber angeordneten Gate-Elek­ troden (G1-G4) voneinander getrennt sind, die MOS-Transistoren (T1-T4) mittels einer oder mehrerer Metallisierungsebenen zu einer Vielzahl von Gattern (2, 3, 4) verschaltet sind, und die einzelnen Gatter mit­ tels in den Transistorreihen angeordneten Stop-Gate MOS-Transistoren (T2, SG1-SG4) voneinander elektrisch isoliert sind, dadurch gekennzeichnet, daß die Versorgungsspannung (VDD) bzw. das Massepotential (GND) für mindestens eines der beiden an einen Stop-Gate MOS-Transistor angrenzenden Gatter über einen Gate-Anschluß (5) oder die Gate-Elektrode (G2) des Stop-Gate MOS-Transistors (T2) geführt wird, so daß ein Herstellungs­ fehler des Stop-Gate MOS-Transistors ein angrenzendes Gatter blockiert.1. Semiconductor arrangement with continuously arranged active regions ( 1 ) for forming source / drain regions of a plurality of transistor rows forming MOS transistors (T 1- T 4 ), the active regions ( 1 ) being formed by channel regions with gate elec trodes (G 1- G 4 ) are separated from one another, the MOS transistors (T 1- T 4 ) are connected to a plurality of gates ( 2 , 3 , 4 ) by means of one or more metallization levels, and the individual gates by means of stop transistor MOS transistors (T 2 , SG 1 -SG 4 ) arranged in transistor rows are electrically insulated from one another, characterized in that the supply voltage (VDD) or the ground potential (GND) for at least one of the two is connected to a stop gate MOS transistor adjacent gate via a gate terminal ( 5 ) or the gate electrode (G 2 ) of the stop gate MOS transistor (T 2 ) is performed, so that a manufacturing error of the stop gate MOS transistor an adjacent gate blocked. 2. Halbleiteranordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß eine Metallisierungsbahn für die Versorgungsspannung (VDD) bzw. Massepotential (GND) vorgesehen ist, die parallel zu den kontinuierlich an­ geordneten Aktivgebieten (1) verläuft und daß die Gate-Elektrode (G2) des Stop-Gate MOS-Transistor (T2) mit ihrem der Metallisierungsbahn zugewandtem Ende über eine Leitbahn (5) mit der Metallisierungsbahn verbunden ist.2. Semiconductor arrangement according to claim 1, characterized in that a metallization path for the supply voltage (VDD) or ground potential (GND) is provided, which runs parallel to the continuously arranged active areas ( 1 ) and that the gate electrode (G 2 ) of the stop gate MOS transistor (T 2 ) with its end facing the metallization path is connected to the metallization path via an interconnect ( 5 ). 3. Halbleiteranordnung nach Anspruch 2, dadurch gekenn­ zeichnet, daß das Aktivgebiet (1) eines an den Stop-Gate MOS-Transistor (T2) angrenzenden Gatters über eine weitere Leitbahn (6a) mit der Gate-Elektrode (G2) des Stop-Gate MOS-Transistors (T2) an deren Anschlußstelle zur Metallisierungsbahn angeschlossen ist.3. Semiconductor arrangement according to claim 2, characterized in that the active region ( 1 ) of a stop gate MOS transistor (T 2 ) adjacent gate via a further interconnect ( 6 a) with the gate electrode (G 2 ) of Stop gate MOS transistor (T 2 ) is connected to the connection point to the metallization path. 4. Halbleiteranordnung nach Anspruch 2, dadurch gekenn­ zeichnet, daß das Aktivgebiet (1) eines an den Stop-Gate MOS-Transistor (T2) angrenzenden Gatters über eine weitere Leitbahn (6b) mit der Gate-Elektrode (G2) des Stop-Gate MOS-Transistors (T2) an deren der Metallisie­ rungsbahn abgewandten Ende angeschlossen ist.4. Semiconductor arrangement according to claim 2, characterized in that the active region ( 1 ) of a stop gate MOS transistor (T 2 ) adjacent gate via a further interconnect ( 6 b) with the gate electrode (G 2 ) Stop gate MOS transistor (T 2 ) is connected at the end facing away from the metallization path. 5. Verwendung der Halbleiteranordnung nach einem der vorangegangenen Ansprüche in einem SOG-Array.5. Use of the semiconductor device according to one of the previous claims in a SOG array. 6. Verwendung der Anschlußart der Gate-Elektroden der Stop-Gate MOS-Transistoren am Aktivgebiet (1) angren­ zender Gatter nach einem der vorangegangenen Ansprüche, für alle im SOG-Array enthaltenen Gatter.6. Use of the connection type of the gate electrodes of the stop gate MOS transistors on the active region ( 1 ) adjacent gate according to one of the preceding claims, for all gates contained in the SOG array. 7. Halbleiteranordnung mit kontinuierlich angeordneten Aktiv-Gebieten (1) zur Bildung von Source/Drain Gebie­ ten einer Mehrzahl von Transistorreihen bildenden MOS-Transistoren (T5-T8), wobei die Aktivgebiete (1) durch Kanalbereiche mit darüber angeordneten Gate-Elek­ troden (G5-G8) voneinander getrennt sind, die MOS-Transistoren (T5-T8) mittels einer oder mehrerer Metallisierungsebenen zu einer Vielzahl von Gattern verschaltet sind, und die einzelnen Gatter mittels in den Transistorreihen angeordneten Stop-Gate MOS-Transi­ storen (T6, T7) voneinander elektrisch isoliert sind, dadurch gekennzeichnet, daß zwei benachbarte MOS-Tran­ sistoren innerhalb einer Transistorreihe mit in Reihe geschalteten Kanälen als Stop-Gate MOS-Transistoren (T6-T7) verwendet werden.7. Semiconductor arrangement with continuously arranged active regions ( 1 ) for forming source / drain regions of a plurality of transistor rows forming MOS transistors (T 5- T 8 ), the active regions ( 1 ) being formed by channel regions with gate elec trodes (G 5- G 8 ) are separated from each other, the MOS transistors (T 5- T 8 ) are connected to a plurality of gates by means of one or more metallization levels, and the individual gates are arranged by means of stop gate MOS- arranged in the transistor rows. Transi blinds (T 6 , T 7 ) are electrically isolated from one another, characterized in that two adjacent MOS transistors are used within a row of transistors with series-connected channels as stop-gate MOS transistors (T 6- T 7 ). 8. Halbleiteranordnung nach Anspruch 7, dadurch gekenn­ zeichnet, daß eine Testleitung (TEST) vorgesehen ist, die parallel zu den Transistorreihen verläuft, und dem mit Aktivgebiet zwischen zwei direkt benachbarten Stop-Gate MOS-Transistoren verbunden ist (8), so daß in das aktive Gebiet zwischen den zwei direkt benachbarten Stop-Gate MOS-Transistoren (T6, T7) während der Test­ phase ein Testsignal eingespeist werden kann.8. Semiconductor arrangement according to claim 7, characterized in that a test line (TEST) is provided which runs parallel to the transistor rows, and which is connected to the active region between two directly adjacent stop-gate MOS transistors ( 8 ), so that in the active area between the two directly adjacent stop-gate MOS transistors (T 6 , T 7 ) can be fed a test signal during the test phase. 9. Verwendung der Halbleiteranordnung nach Anspruch 7 oder 8 in einem SOG-Array.9. Use of the semiconductor arrangement according to claim 7 or 8 in a SOG array.
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