DE4031662A1

DE4031662A1 - Direct memory access controller for data processor - has external interrupt facility for communication in burst mode

Info

Publication number: DE4031662A1
Application number: DE19904031662
Authority: DE
Inventors: Takashi Yamasaki; Sachie Kuroda
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-10-05
Filing date: 1990-10-05
Publication date: 1991-04-18
Anticipated expiration: 2010-10-06
Also published as: DE4031662C2; JPH03122746A

Abstract

The data processing system has a direct memory access, DMA, facility and contains a CPU (1), RAM memory (2), address output unit (3), bus access controller (11), 4 I/O units (12), security register (18) and the DMA controller (17). The DMA controller contains a transfer counter (9) and a request signal generator (10) that provides an input to the bus access controller (11) coupled to the CPU. The counter totalises the number of byte transfers and generates a carry after 255 counts. An external signal is used to trigger a timer (15) to isolate the I/O units (12) from the bus, while the CPU communicates in a burst mode of operation. ADVANTAGE - Improves effectiveness of CPU operation.

Description

Die Erfindung betrifft Vorrichtungen zum Überwachen direkten Speicherzugriffs (direct memory access controllers; im folgenden DMA-controller genannt) zum direkten Übertragen von Daten zwi schen Speichern und Eingabe/Ausgabe-Einrichtungen ohne die Ver wendung einer zentralen Verarbeitungseinheit (CPU) in einem Datenprozessor.The invention relates to devices for direct monitoring Direct memory access controllers; hereinafter Called DMA controller) for the direct transfer of data between storage and input / output facilities without Ver application of a central processing unit (CPU) in one Data processor.

Im allgemeinen bedeutet es eine Zeitverschwendung, Daten von einem Speicher mittels einer CPU an eine Eingabe/Ausgabe-Ein richtung (im folgenden I/O-Einrichtung genannt) abzugeben. Eine Art, Daten von einem Speicher an eine I/O-Einrichtung abzugeben, besteht darin, Daten direkt von dem Datenbus an die I/O-Einrichtung abzugeben. Ein derartiger direkter Speicherzu griff (DMA) erfordert einige Hardware, welche als "DMA-control ler" bezeichnet wird und dazu dient, Adressen- und Kontroll signale für die Datenübertragung abzugeben, um in der Speicher oder I/O-Einrichtung zu lesen oder zu schreiben. Wie die CPU, erzeugt der DMA-controller Adressen, um in dem Speicher zu lesen oder zu schreiben, und sendet verschiedene Kontrollsignale an die I/O-Einrichtung.In general, it means a waste of time, data from a memory by means of a CPU to an input / output input direction (hereinafter referred to as I / O device). A way of transferring data from memory to an I / O device to deliver is to send data directly from the data bus to the Submit I / O device. Such direct storage handle (DMA) requires some hardware, which is called "DMA control ler "is designated and serves address and control to emit signals for data transmission to in the memory or read or write I / O device. Like the CPU, the DMA controller generates addresses to store in memory read or write, and sends various control signals to the I / O device.

Fig. 3 zeigt einen herkömmlichen DMA-controller 7 für einen Datenprozessor, der umfaßt: Eine Informationsverarbeitungsein heit 1, wie etwa eine CPU eines elektronischen Computers; einen Speicher mit wahlfreiem Zugriff (RAM) 2; eine Vier-Kanal- Adressenausgangs-Einrichtung 3; Vier I/O-Einrichtungen 12; einen Buszugriffscontroller 11; und Daten-, Adreß- und Kon trollbusse 4, 5 und 6 zum Verbinden der CPU 1, der Adressenaus gangseinrichtung 3, des RAM 2 und der I/O-Einrichtung 12. Der RAM 2 ist ein dynamischer RAM, der periodisch aufgefrischt werden muß. Vier Kanäle sind den I/O-Einrichtungen 12 zugeord net, entsprechend den Kanälen 0 bis 3 der Adressenausgangsein richtung 3. Der DMA-controller 7 umfaßt einen Transferzähler 9 und einen Anforderungssignalgenerator 10. Der Anforderungs signalgenerator 10 setzt sich aus Flip-Flops, wie etwa bistabile Multivibratoren zusammen. Der Transferzähler 9 zählt um "1" auf, immer dann, wenn der Transfer von Daten, beispielsweise eines Bytes, abgeschlossen ist und erzeugt einen Übertrag bei einem Zähler von 255. Dies wird von einem DMA-Ende Signal e dargestellt. Fig. 3 shows a conventional DMA controller 7 for a data processor, comprising: an information processing unit 1 , such as a CPU of an electronic computer; a random access memory (RAM) 2 ; a four-channel address output device 3 ; Four I / O devices 12 ; a bus access controller 11 ; and data, address and control buses 4 , 5 and 6 for connecting the CPU 1 , the address output device 3 , the RAM 2 and the I / O device 12 . The RAM 2 is a dynamic RAM which has to be refreshed periodically. Four channels are assigned to the I / O devices 12 , corresponding to channels 0 to 3 of the address output device 3 . The DMA controller 7 comprises a transfer counter 9 and a request signal generator 10 . The request signal generator 10 is composed of flip-flops, such as bistable multivibrators. The transfer counter 9 counts up by "1" whenever the transfer of data, for example one byte, is complete and generates a carry at a counter of 255. This is represented by a DMA end signal e.

Die Arbeitsweise ist nachstehend unter Bezugnahme auf Fig. 4 beschrieben. Zunächst erzeugt eine der I/O-Einrichtungen ein DMA-Anforderungssignal (Nr.1) für den Datentransfer mit dem RAM 2. Dabei handelt es sich um ein negatives logisches Signal, das durch dargestellt wird. Wenn das DMA-Anforderungssignal dem Anforderungssignalgenerator 10 zugeführt wird, geht der Anforderungssignalgenerator 10 auf hohes Niveau (H) und stabili siert sich dort, wobei er ein Busanforderungssignal BRQ an den Buszugriffscontroller 11 abgibt. Wenn weder eine DRAM- Auffrischanforderung r mit hoher Unterbrechungspriorität noch eine externe HOLD-Anforderung auftritt, sendet der Buszugriffs controller 11 Bus-verfügbarkeits-Signale BAK-A und BAK-B an den DMA-Controller 7 bzw. die CPU 1. Die CPU 1 trennt dann den Datenbus 4, den Adressenbus 5 und den Controllbus 6 ab, um die Verwendung von Daten von dem RAM 2 zu stoppen. Auf der anderen Seite gibt der DAM-Controller 7 ein Bestätigungssignal , welches anzeigt, daß die Busse 4 bis 6 verfügbar sind, an die Adressenausgangs-Einrichtung 3. Die von der Adressenausgangsein richtung 3 identifizierte anfordernde I/O-Einrichtung 12 geht für eine bestimmte Zeitspanne, in welcher 255 Bytes Daten direkt an den RAM 2 übertragen werden, in einen Burst-Mode.The operation is described below with reference to FIG. 4. First, one of the I / O devices generates a DMA request signal (No. 1) for the data transfer with the RAM 2 . It is a negative logic signal that is represented by. When the DMA request signal is supplied to the request signal generator 10, the request signal generator 10 goes to a high level (H) and stabili Siert there, where it outputs a bus request signal BRQ to the bus access controller. 11 If neither a DRAM refresh request r with high interrupt priority nor an external HOLD request occurs, the bus access controller 11 sends bus availability signals BAK-A and BAK-B to the DMA controller 7 or the CPU 1 . The CPU 1 then disconnects the data bus 4 , the address bus 5 and the control bus 6 to stop the use of data from the RAM 2 . On the other hand, the DAM controller 7 outputs an acknowledgment signal, which indicates that the buses 4 to 6 are available, to the address output device 3 . The requesting I / O device 12 identified by the address output device 3 goes into a burst mode for a specific period in which 255 bytes of data are transferred directly to the RAM 2 .

Wenn eine Auffrisch-Anforderung r während der DAM-Übertragung eingegeben wird, stoppt der DAM-Controller 7, während die Adres senabgabe-Einrichtung 3 die Busse 4, 5 und 6 losläßt, und zwar für das Auffrischen, und nimmt den DMA-Transfer wieder auf, wenn die Speicherauffrischung abgeschlossen ist. Wenn die Über tragung von 255 Bytes Daten abgeschlossen ist, erzeugt der Transferzähler 9 ein DAM-Ende Signal e. Das kehrt den Ausgang BRQ des Anforderungssignalgenerators 10 um und der Buszugriff controller 11 löscht das Busverfügbarkeits-Signal BAK-A. Der DAM-Controller 7 sperrt dann das Bestätigungssignal , so daß die I/O-Einrichtung 12 von den Bussen, 4, 5 und 6 getrennt wird, welche wiederum mit der CPU 1 verbunden werden.If a refresh request r is entered during the DAM transfer, the DAM controller 7 stops while the address dispenser 3 releases buses 4 , 5 and 6 for the refresh and resumes the DMA transfer when the memory refresh is complete. When the transfer of 255 bytes of data is completed, the transfer counter 9 generates a DAM end signal e. This reverses the BRQ output of the request signal generator 10 and the bus access controller 11 clears the bus availability signal BAK-A. The DAM controller 7 then blocks the confirmation signal so that the I / O device 12 is disconnected from the buses 4 , 5, and 6 , which in turn are connected to the CPU 1 .

Wenn eine andere I/O-einrichtung 12 eine ähnliche Anforderung auf dem Kanal Nr. 0 erzeugt, werden dieselben Operationen wie derholt, wie sie vorstehend beschrieben sind. Jede Anforderung auf dem Kanal Nr. 0 während des DMA-Transfers auf dem Kanal Nr. 1 kann nicht angenommen werden und muß warten, bis die Übertragung auf den Kanal Nr. 1 abgeschlossen ist.If another I / O device 12 generates a similar request on channel # 0, the same operations as described above are repeated. Any request on channel # 0 during the DMA transfer on channel # 1 cannot be accepted and must wait until the transfer to channel # 1 is complete.

Bei dem herkömmlichen DMA-Controller kann die CPU 1 jedoch nicht den RAM 2 für eine bestimmte feste Periode während des Transfers von Daten in dem Burst-Mode verwenden. Die CPU 1 führt einen internen Prozeß während des DMA-Transfers aus und muß diese Zeitperiode abwarten, auch dann, wenn sie Daten von dem RAM 2 benötigt, was zu einer mangelnden Ausnutzung der CPU 1 führt.However, in the conventional DMA controller, the CPU 1 cannot use the RAM 2 for a certain fixed period during the transfer of data in the burst mode. The CPU 1 executes an internal process during the DMA transfer and has to wait for this period of time even if it needs data from the RAM 2 , resulting in underutilization of the CPU 1 .

Der Erfindung liegt demzufolge die Aufgabe zugrunde, einen DMA- Controller zu schaffen, der es einer CPU ermöglicht, Zugriff auf den RAM auch während des DMA-Transfers zu nehmen, wodurch die Arbeit der CPU effektiver wird.The invention is therefore based on the object of a DMA To create controllers that allow a CPU access to take on the RAM even during the DMA transfer, causing the work of the CPU becomes more effective.

Erfindungsgemäß wird die gestellte Aufgabe durch einen DMA- Controller nach Anspruch 1, 3 gelöst.According to the invention, the task is performed by a DMA Controller solved according to claim 1, 3.

Vorteilhafte Ausgestaltungen des Erfindungsgedankens sind Gegen stand der Unteransprüche.Advantageous refinements of the inventive concept are counter stood the subclaims.

Als Antwort auf eine DMA-Anforderung von einer der I/O-Einrich tungen werden der Speicher und die I/O-Einrichtungen mittels der Busse verbunden, um den Datentransfer im Burst-Mode auszu führen. Wenn ein Zeitablaufsignal von der programmierten Zeit geberschaltung oder einem externen Programm während des Burst- Mode abgegeben wird, wird die CPU mit den Bussen verbunden, während die I/O-Einrichtung von den Bussen getrennt wird. Dies ermöglicht es der CPU, Daten innerhalb des Speichers zu verar beiten. Dann wird die I/O-Einrichtung mit den Bussen verbunden, und zwar nach einer vorbestimmten Periode als Antwort auf ein Signal von der Zeitgeberschaltung oder einem externen Programm, um den unterbrochenen Datentransfer in dem Burst-Mode wieder aufzunehmen. So wird die Verarbeitungskapazität der CPU auch in dem Burst-Mode voll ausgenutzt.In response to a DMA request from one of the I / O devices the memory and the I / O devices of the buses connected to carry out the data transfer in burst mode to lead. If a timing signal from the programmed time circuit or an external program during the burst Mode is issued, the CPU is connected to the buses, while the I / O device is disconnected from the buses. This enables the CPU to process data within the memory work. Then the I / O device is connected to the buses, after a predetermined period in response to a Signal from the timer circuit or an external program, for the interrupted data transfer in the burst mode again to record. So the processing capacity of the CPU is also in the burst mode fully exploited.

Nachstehend ist die Erfindung anhand bevorzugter Ausführungs beispiele unter Bezugnahme auf die Zeichnungen mit weiteren Einzelheiten näher erläutert. Dabei zeigtThe invention is based on a preferred embodiment examples with reference to the drawings Details explained in more detail. It shows

Fig. 1 ein Blockschaltbild eines Datenprozessors mit einem DMA-Controller nach einem Ausführungsbei spiel der Erfindung; Figure 1 is a block diagram of a data processor with a DMA controller according to an embodiment of the invention.

Fig. 2 ein Zeitdiagramm zur Erläuterung der Betriebs weise des DMA-Controllers nach Fig. 1; Fig. 2 is a timing diagram for explaining the operation of the DMA controller of Fig. 1;

Fig. 3 ein Blockschaltbild eines Datenprozessors mit einem herkömmlichen DMA-Controller und Fig. 3 is a block diagram of a data processor with a conventional DMA controller and

Fig. 4 eine Zeitdarstellung zur Erläuterung der Be triebsweise des herkömmlichen DMA-Controllers nach Fig. 3. Fig. 4 is a time chart for explaining the loading drive of the conventional DMA controller of FIG. 3.

Fig. 1 zeigt einen Datenprozessor mit einem DMA-Controller 17 nach einem Ausführungsbeispiel der Erfindung. Der Datenprozessor umfaßt: Eine Datenverarbeitungseinheit 1, wie etwa eine CPU eines elektronischen Computers; einen Speicher mit wahlfreiem Zugriff (RAM) 2; eine Adressenausgangseinrichtung 3; einen Buszugriffscontroller 11; vier I/O-Einrichtungen 12; ein Siche rungsregister 18 und Daten-, Adressen- und Überwachungs-Busse 4, 5 und 6 für die Verbindung der CPU 1, der Adressenausgangs einrichtung 3, des RAM 2 und der I/O-Einrichtungen 12 unterein ander. Die I/O-Einrichtungen 12 werden mittels entsprechender Kanäle 0 bis 3 der Adressenausgangseinrichtung 3 überwacht. Der RAM 2 ist ein dynamischer RAM, der periodische Wiederauffri schungen erfordert. Fig. 1 shows a data processor with a DMA controller 17 according to an embodiment of the invention. The data processor comprises: a data processing unit 1 , such as a CPU of an electronic computer; a random access memory (RAM) 2 ; an address output device 3 ; a bus access controller 11 ; four I / O devices 12 ; a fuse register 18 and data, address and monitoring buses 4 , 5 and 6 for the connection of the CPU 1 , the address output device 3 , the RAM 2 and the I / O devices 12 with one another. The I / O devices 12 are monitored by means of corresponding channels 0 to 3 of the address output device 3 . The RAM 2 is a dynamic RAM that requires periodic refreshes.

Der DMA-Controller 17 umfaßt einen Transferzähler 9 und einen Anforderungsssignalgenerator 10. Der Anforderungssignalgenerator 10 setzt sich aus Flip-Flops, wie etwa bistabile Multivibrato ren, zusammen. Der Transferzähler 9 weist einen Zähler auf, der um "1" aufzählt, und zwar immer dann, wenn der Transfer von Daten, beispielsweise eines Bytes, abgeschlossen ist, und er zeugt einen Übertrag bei 255 Zählern. Dies wird mittels eines DMA-Ende Signals e dargestellt. Der DMA-Controller 17 umfaßt ferner eine programmierbare Zeitgeberschaltung 15, eine Emp fänger-Schaltung oder ein OR-Gatter 14 und einen Inverter 13. Externe Software wird verwendet, um eine gegebene Zeit in die Zeitgeberschaltung 15 zu setzen. Das OR-Gatter 14 empfängt das DMA-Ende Signal e von dem Transferzähler 9, entsprechende DMA- Anforderungssignale DRQs (a1, a2,...) von den I/O-Einrichtungen 12, ein Zeitablaufsignal b von der Zeitgeberschaltung 15 und ein ein Wiederaufnahmesignal c.The DMA controller 17 comprises a transfer counter 9 and a request signal generator 10 . The request signal generator 10 is composed of flip-flops, such as bistable multivibrators. The transfer counter 9 has a counter which counts up by "1" whenever the transfer of data, for example one byte, is complete, and it generates a transfer at 255 counters. This is represented by means of a DMA end signal e. The DMA controller 17 further includes a programmable timer circuit 15 , a receiver circuit or an OR gate 14 and an inverter 13 . External software is used to set a given time in the timer circuit 15 . The OR gate 14 receives the DMA end signal e from the transfer counter 9 , corresponding DMA request signals DRQs (a 1 , a 2, ... ) from the I / O devices 12 , a timing signal b from the timer circuit 15 and a resume signal c.

Die Betriebsweise des DMA-Controllers ist nachstehend unter Bezugnahme auf Fig. 2 erläutert. Zunächst wird ein DMA-Anforde rungssignal (No. 1) von einer der I/O-Einrichtungen 12 abge geben, um einen DMA-Transfer anzufordern. Dieses DMA-Anforde rungssignal wird mittels des Inverters 13 invertiert und von dem OR-Gatter 14 als Führungssignal a₁ einer Signalkette abgegeben. Wenn das Anforderungssignal a₁ dem Anforderungs signalgenerator 10 zugeführt wird, nimmt das Anforderungssignal BRQ hohen Pegel (H) an und stabilisiert sich dort, und zwar wegen des bistabilen Multivibrators, der ein Busanforderungs signal BRQ abgibt. Gleichzeitig startet das Signal a₁ die Zeit geberschaltung 15. Wenn weder eine DRAM-Auffrischungsanfor derung r mit hoher Unterbrechungspriorität noch eine externe HOLD-Anforderung auftritt, sendet der Buszugriffscontroller 11 Busverfügbarkeitssignale BAK-A und BAK-B an den DMA-Controller 17 bzw. die CPU 1. Die CPU 1 trennt die Daten-, Adreß- und Über wachungsbusse 4 bis 6 ab, um die Verwendung von Daten von dem RAM 2 zu stoppen. Dies erlaubt es dem DMA-Controller 17, an die Adressenausgangseinrichtung 3 ein Bestätigungssignal DAK abzuge ben, welches anzeigt, daß die Busse 4 bis 6 verfügbar sind. Die I/O-Einrichtung 12 des von der Adressenausgangseinrichtung 3 bezeichneten Kanals beginnt den direkten Transfer von Daten mit dem RAM 2.The operation of the DMA controller is explained below with reference to FIG. 2. First, a DMA request signal (No. 1) is issued by one of the I / O devices 12 to request a DMA transfer. This DMA request signal is inverted by means of the inverter 13 and output by the OR gate 14 as a guide signal a _{1 of} a signal chain. When the request signal a _{1 is} supplied to the request signal generator 10, the request signal BRQ assumes a high level (H) and stabilizes there, namely because of the bistable multivibrator which emits a bus request signal BRQ. At the same time, the signal a ₁ starts the timer circuit 15 . If neither a DRAM refresh request r with high interrupt priority nor an external HOLD request occurs, the bus access controller 11 sends bus availability signals BAK-A and BAK-B to the DMA controller 17 and the CPU 1, respectively. The CPU 1 disconnects the data, address and monitoring buses 4 through 6 to stop the use of data from the RAM 2 . This allows the DMA controller 17 to send an acknowledgment signal DAK to the address output device 3 , which indicates that the buses 4 to 6 are available. The I / O device 12 of the channel designated by the address output device 3 begins the direct transfer of data with the RAM 2 .

Die Zeitgeberschaltung 15 kommt zum Ende, um ein Signal b nach einer vorbestimmten Zeitspanne in einem Burst-Mode abzugeben, wo ein Datentransfer im Hinblick auf die I/O-Einrichtung 12 und den RAM 2 stattfindet. Wenn das Siganl b dem Anforderungssignal generator 10 über das OR-Gatter 14 zugeführt wird, wechselt der Anforderungssignalgenerator 10 von dem hohen Pegel (H) auf niedrigen Pegel (L) und bleibt darauf, so daß das Busanforde rungssignal BRQ niedrigen Pegel (L) annimmt und verschwindet. Demzufolge wird die CPU 1 mit den Bussen 4, 5 und 6 verbunden, um Daten aus dem RAM 2 zu lesen bzw. in diesen hineinzuschrei ben. Gleichzeitig löscht der Buszugriffscontroller 11 das Bus verfügbarkeitssignal BAK-A an den DMA-Controller 17, wodurch wiederum das Bestätigungssignal an die Adressenausgangsein richtung 3 gelöscht wird. Auf diese Weise wird der Datentransfer zwischen der I/O-Einrichtung und dem RAM 2 unterbrochen, und die Adresse in dem RAM 2 wird in dem Register 18 mittels des DMA- Controllers 17 gesichert.The timer circuit 15 comes to an end to output a signal b after a predetermined period of time in a burst mode, where a data transfer with regard to the I / O device 12 and the RAM 2 takes place. When the Siganl b the request signal generator 10 via the OR-gate 14 supplied with the request signal generator 10 changes from the high level (H) to the low level (L), and remains on it, so that the bus Forde approximate signal BRQ low level (L) takes and disappears. As a result, the CPU 1 is connected to the buses 4 , 5 and 6 to read data from the RAM 2 or write it into it. At the same time, the bus access controller 11 clears the bus availability signal BAK-A to the DMA controller 17 , which in turn clears the confirmation signal to the address output device 3 . In this way, the data transfer between the I / O device and the RAM 2 is interrupted, and the address in the RAM 2 is saved in the register 18 by means of the DMA controller 17 .

Ein Wiederaufnahmesignal c, das von außen nach einer vorbe stimmten Zeitspanne eingegeben wird, triggert den Anforderungs signalgenerator 10 über das OR-Gatter 14. Demzufolge nimmt das Anforderungssignal BAK hohen Pegel (H) an, so daß die Busse 4 bis 6 von der CPU 1 getrennt und mit der Adressenausgangsein richtung 3 verbunden werden. Das führt dazu, daß der Daten transfer zwischen dem RAM 2 und der I/O-Einrichtung 12 wieder aufgenommen wird, und zwar von den in dem Register 18 gesicher ten Adressen. Wenn der Transfer von 255 Bytes Daten in dem Burst-Mode abgeschlossen ist, gibt der Transferzähler 9 ein DMA-Ende Signal e ab. Dieses invertiert den Ausgang BRQ des Anforderungssignalgenerators 10 auf niedrigen Pegel (L), während der Buszugriffscontroller 11 das Busverfügbarkeitssignal BAK-A löscht, so daß das Bestätigungssignal DAK gesperrt wird. Demzu folge wird die I/O-Einrichtung 12 von den Bussen 4 bis 6 ge trennt, wodurch diese mit der CPU 1 verbunden werden. Nach einer Zeitspanne wird der vorstehende Betrieb wiederholt, wenn eine andere I/O-Einrichtung (Nr. 0) eine gleiche Anforde rung a₂ auf dem Kanal Nr. 0 erzeugt.A resume signal c, which is input from the outside after a predetermined period of time, triggers the request signal generator 10 via the OR gate 14 . As a result, the request signal BAK becomes high (H), so that the buses 4 to 6 are disconnected from the CPU 1 and connected to the address output device 3 . The result is that the data transfer between the RAM 2 and the I / O device 12 is resumed from the addresses saved in the register 18 . When the transfer of 255 bytes of data in the burst mode is completed, the transfer counter 9 outputs a DMA end signal e. This inverts the output BRQ of the request signal generator 10 to a low level (L), while the bus access controller 11 clears the bus availability signal BAK-A, so that the confirmation signal DAK is blocked. Accordingly, the I / O device 12 is separated from the buses 4 to 6 , thereby connecting them to the CPU 1 . After a period of time, the above operation is repeated if another I / O device (No. 0) generates the same requirement a ₂ on channel No. 0.

Das Unterbrechungssignal b für den Burst-Mode und das Wiederauf nahmesignal c können vom internen Modus sein, nur von der Zeit geberschaltung 15 gesetzt, oder vom externen Modus, in dem sie entsprechend einem Programm von außen eingegeben werden. Wenn die gesetzte Zeit der Zeitgeberschaltung 15 länger als die Burst-Mode-Zeitspanne gemacht wird, in welcher 255 Bytes über tragen werden, ist der Modus nicht mehr als der herkömmliche Burst-Mode bei dem der DMA-Controller die Busse 4 bis 6 (RAM2) monopolisieren kann, bis eine vorbestimmte Menge von Daten über tragen worden ist.The interrupt signal b for the burst mode and the resume signal c can be from the internal mode, set only by the timer circuit 15 , or from the external mode, in which they are entered according to a program from the outside. If the set time of the timer circuit 15 is made longer than the burst mode period in which 255 bytes are transmitted, the mode is no more than the conventional burst mode in which the DMA controller busses 4 through 6 (RAM 2 ) Monopolize until a predetermined amount of data has been transferred.

Wie vorstehend beschrieben wird die I/O-Einrichtung erfindungs gemäß in dem Burst-Mode von den Bussen mittels der Zeitgeber schaltung oder mittels externer Programme getrennt, während die CPU mit den Bussen verbunden wird, und, nach einer vorbestimmten Zeitspanne, wird die I/O-Einrichtung mit den Bussen verbunden, während die CPU von den Bussen getrennt wird, um den Burst-Mode fortzusetzen, so daß es möglich ist, die CPU-Prozesse wie er forderlich auszuführen, wodurch die Datenverarbeitungs-Effekti vität erhöht wird.As described above, the I / O device is fiction according to in the burst mode from the buses by means of the timers circuit or separated by external programs while the CPU is connected to the buses, and, after a predetermined Period of time, the I / O device is connected to the buses, while the CPU is disconnected from the buses in burst mode continue so that it is possible to run the CPU processes like it required to perform, which makes the data processing effect vity is increased.

Die in der vorstehenden Beschreibung, den Ansprüchen sowie der Zeichnung offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebigen Kombinationen für die Verwirkli chung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.The in the above description, the claims and the Drawing disclosed features of the invention can both individually as well as in any combination for the entanglement chung of the invention in its various embodiments be essential.

Claims

A device for monitoring direct memory access for a data processor, comprising: a central processing unit ( 1 ); a memory ( 2 ) with free access (RAM); several input / output devices ( 12 ); and a plurality of buses ( 4 , 5 and 6 ) for connecting the central processing unit ( 1 ), the memory ( 2 ) with random access and the input / output devices ( 12 ), the device for monitoring direct memory accesses which can be operated in a "burst mode" in which the central processing unit ( 1 ) is separated from the buses ( 4 , 5 and 6 ), while one of the input / output devices ( 12 ) is connected to the buses ( 4 , 5 and 6 ) connected for a predetermined period of time, further comprising:
A programmable timer circuit ( 15 ); and
Means ( 14 ) for receiving a signal from the timer circuit ( 15 ) or an external program to separate the input / output device ( 12 ) from the buses ( 4 , 5 and 6 ) while the central processing unit ( 1 ) is connected to the buses ( 4 , 5 and 6 ) in the "burst mode", and to connect the input / output device ( 12 ) to the buses ( 4 , 5 and 6 ) while the central processing unit ( 1 ) is disconnected from the buses ( 4 , 5 and 6 ) after a predetermined period of time depending on the central processing unit ( 1 ) or the external program in order to remain in the "burst mode".

2. Device according to claim 1, characterized in that the "burst mode" is resumed from an interrupt address at which the data transfer between the input / output device ( 12 ) and the memory ( 2 ) has been interrupted with random access .

3. Device for monitoring direct memory access for a data processor, with a central processing unit ( 1 ), a memory ( 2 ), input / output devices ( 12 ) and buses ( 4 , 5 and 6 ) for connecting the central processing unit ( 1 ), of the memory ( 2 ) and of the input / output devices ( 12 ), the device for monitoring direct memory access, which is based on a DMA request signal from one of the input / output devices ( 12 ) towards the central processing unit ( 1 ) separates from the buses ( 4 , 5 and 6 ) and connects the input / output device ( 12 ) to the buses ( 4 , 5 and 6 ), comprising:
A receiver circuit ( 14 ) for receiving the DMA request signal from the input / output device ( 12 ) and an external command signal and for issuing a bus monitoring signal;
A request signal generator ( 10 ) which outputs a bus request signal in response to the bus monitoring signal; and
a bus access controller ( 11 ) which, on the bus request signal, outputs a bus availability signal ent either to the central processing unit ( 1 ) or to the input / output device ( 12 ).

4. The device according to claim 3, characterized in that the receiver circuit ( 14 ) comprises an OR gate.

5. Apparatus according to claim 3 or 4, characterized in that the request signal generator ( 10 ) comprises a bistable multivibrator.

6. The device according to claim 3, 4 or 5, characterized by a programmable timer circuit ( 15 ) for emitting a timing signal to the receiver circuit ( 14 ).