DE4030598A1

DE4030598A1 - Circuit converting analog into digital pulse train - has counter for valving pulse width of generated pulse train pulse widths

Info

Publication number: DE4030598A1
Application number: DE19904030598
Authority: DE
Inventors: Herbert Schmidt
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1990-09-27
Filing date: 1990-09-27
Publication date: 1992-04-02

Abstract

In the conversion circuit, the time intervals of the flank changes of corresp. direction correspond each to the time intervals of the peak values of the analog signal. The positive and negative amplitudes of the analog signal train are continuously compared with a positive, or negative, threshold value. - A counter (CNT) is provided for valuation of the pulse train (RDP) pulse widths. It is activated by a flank change of preset direction. At a preset starting value, it counts upwards at a first rate. On a following flank change of opposite direction, it counts at a higher rate up to a preset end value. Then it transmits an output signal (C4) with a preset delay on the preceded peak value of the analog signal train.

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Um wandeln einer Analogsignalfolge in eine digitale Impulsefolge gemäß dem Oberbegriff des Patentanspruches 1.The invention relates to a circuit arrangement for order convert an analog signal sequence into a digital pulse sequence according to the preamble of claim 1.

Bei Magnetschichtspeichern wird die gespeicherte Information mit Hilfe von Magnetköpfen gelesen, die ein analoges Lesesignal auch dann abgeben, wenn die Information digital gespeichert ist. Zum Rückgewinnen der Dateninformation muß deshalb dieses analoge Lesesignal bewertet werden. Bei der Auswertung von Le sesignalen von Magnetschichtspeichern müssen die Scheitelwerte des analogen Lesesignales festgestellt werden.In the case of magnetic layer memories, the stored information read with the help of magnetic heads that have an analog read signal hand in even if the information is stored digitally is. To recover the data information, this must be done analog read signal can be evaluated. When evaluating Le Signals from magnetic layer memories must have the peak values of the analog reading signal can be determined.

Dazu ist es bereits, z. B. aus US-A-41 34 504 oder auch DE-C-21 46 631 be kannt, das analoge Lesesignal zu differenzieren, so daß sich die Scheitelwerte des analogen Lesesignales als Nulldurchgänge des differenzierten Lesesignales darstellen. Diese Nulldurch gänge werden dann mit Hilfe eines Nulldetektors erkannt. Auf grund von Störungen ergibt sich dabei häufig eine zeitliche Verschiebung der Nulldurchgänge, die dann eine zeitliche Ver schiebung des Ausgangssignales des Nulldetektors hervorrufen. Allgemein läßt sich feststellen, daß die Bewertung eines analo gen Lesesignales mit Hilfe einer Differenzierschaltung und an schließender Bewertung der Nulldurchgänge schaltungstechnisch einerseits relativ aufwendig ist und andererseits bei der Dif ferentiation unvermeidbar der Störsignalpegel angehoben wird.For this it is already, e.g. B. from US-A-41 34 504 or also DE-C-21 46 631 be knows to differentiate the analog read signal, so that the peak values of the analog read signal as zero crossings of the differentiated reading signal. This zero through gears are then detected using a zero detector. On due to disturbances, there is often a temporal Shifting the zero crossings, which then a temporal Ver cause shift of the output signal of the zero detector. Generally it can be stated that the evaluation of an analog gene reading signals with the help of a differentiating circuit and on concluding evaluation of the zero crossings in terms of circuitry on the one hand is relatively complex and on the other hand in the Dif ferentiation inevitably the interference signal level is raised.

Deshalb ist es weiterhin, beispielsweise aus EP-A-00 27 547 be kannt, das analoge Lesesignal mit Hilfe von Komparatoren mit positiven bzw. negativen Referenzpegeln zu vergleichen, deren Betrag etwas kleiner gewählt ist als die normale Scheitelwert amplitude des analogen Lesesignales. Die Folge der von den Kom paratoren gemeinsam abgegebenen digitalen Impulse ist ein Ab bild der Scheitelwertfolge des analogen Lesesignales. Dabei entsprechen die Abstände der Vorder- bzw. Rückflanken dieser Digitalimpulse untereinander umso genauer den zeitlichen Ab ständen der Scheitelwerte des analogen Lesesignales, je gleich mäßiger Amplitude und Form dieses Analogsignales sind. Bei die ser Bewertung des analogen Lesesignales tritt allerdings, sy stematisch bedingt, eine gewisse zeitliche Verschiebung der ab geleiteten digitalen Impulsfolge gegenüber dem Auftreten der Scheitelwerte des analogen Lesesignales auf. Diese zeitliche Verschiebung ist aber so lange von untergeordneter Bedeutung, solange die zeitlichen Abstände der Scheitelwerte des analogen Lesesignales und die entsprechenden zeitlichen Abstände von Im pulsflanken der abgeleiteten Impulsfolge gleich sind.Therefore, it continues to be, for example from EP-A-00 27 547 knows the analog read signal with the help of comparators to compare positive or negative reference levels whose Amount is chosen slightly smaller than the normal peak value amplitude of the analog read signal. The consequence of the com Parators digital impulses shared is an Ab image of the peak value sequence of the analog read signal. Here correspond to the distances between the front and rear flanks Digital impulses among each other all the more precisely the temporal Ab the peak values of the analog read signal, the same moderate amplitude and shape of this analog signal. At the However, this evaluation of the analog read signal occurs, sy due to the structure, a certain time shift of the guided digital pulse sequence against the occurrence of the Peak values of the analog reading signal. This temporal But displacement is of minor importance so long as long as the time intervals of the peak values of the analog Reading signals and the corresponding time intervals of Im pulse edges of the derived pulse train are the same.

Dies ist aber nicht immer gegeben. Wegen der vorgegebenen fe sten Schwellwerte, mit denen das analoge Lesesignal in den Kom paratoren bewertet wird, führen Abweichungen der Scheitelwert amplitude des analogen Lesesignales von einer vorgegebenen mittleren Amplitude zu unterschiedlich breiten Digitalimpulsen und damit zu Zeitfehlern in der Abfolge der Flanken der digita len Impulsfolge gegenüber den entsprechenden zeitlichen Abstän den der Scheitelwerte des analogen Lesesignales.However, this is not always the case. Because of the given fe most thresholds with which the analog read signal in the com parators is evaluated, deviations lead to the peak value amplitude of the analog read signal from a given average amplitude to digital pulses of different widths and thus to time errors in the sequence of the edges of the digita len pulse sequence compared to the corresponding time intervals that of the peak values of the analog reading signal.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung gemäß dem Oberbegriff des Patentan spruches 1 derart weiterzubilden, daß solche Ursachen für einen Fehler bei der Bewertung des analogen Lesesignales mit geringem Aufwand möglichst vollständig eliminiert werden.The present invention is therefore based on the object a circuit arrangement according to the preamble of the patent Proverb 1 so that such causes for one Error in the evaluation of the analog read signal with low Effort should be eliminated as completely as possible.

Bei einer Schaltungsanordnung der eingangs genannten Art wird diese Aufgabe erfindungsgemäß durch die im Kennzeichen des Pa tentanspruches 1 beschriebenen Merkmale gelöst.In a circuit arrangement of the type mentioned this task according to the invention in the characteristics of Pa Features described 1 solved.

Die Zähleinrichtung erreicht ihren Endwert zu einem Zeitpunkt, der in einem konstanten Abstand zu dem Scheitelwert des ur sprünglichen analogen Signales liegt. Das beruht darauf, daß der Zeitraum, in dem die Zähleinrichtung mit der höheren Zähl rate bis zum vorbestimmten Endwert hochzählt, von der Impuls breite des zu bewertenden Impulses in der Weise abhängt, daß die Gesamtverzögerung ab einem definierten Zeitpunkt innerhalb dieser Impulsbreite, der dem Erwartungszeitpunkt des Scheitel wertes entspricht, unabhängig von der Impulsbreite ist. Ist das Lesesignal im wesentlichen symmetrisch, dann ist dieser Erwar tungszeitpunkt für den Scheitelwert die Impulsmitte. In diesem Fall wird man das Verhältnis der beiden Zählraten p : q = 1 : 2 wählen und damit die durch die Zähleinrichtung vorgegebene Ge samtverzögerung auf die Impulsmitte beziehen. Es sind aber auch analoge Signalfolgen denkbar, deren Scheitelwerte nicht genau in der Mitte der davon abgeleiteten Digitalimpulse liegen. In diesem Fall läßt sich durch eine geeignete Wahl des Verhältnis ses der Zählraten p : q ein von der Mitte abliegender Zeitpunkt innerhalb der Impulse festlegen, ab dem dann die Zähleinrich tung eine feste Verzögerung nachbildet. Liegen z. B. die Schei telwerte des Analogsignales bei etwa 2/3 der Impulsbreite, so ergibt sich q = 3 p. In ähnlicher Form lassen sich analog ande re Erwartungszeitpunkte innerhalb der Impulsbreite einstellen.The counting device reaches its end value at a point in time which is at a constant distance from the peak value of the ur original analog signals. This is because the period in which the counter with the higher count rate counts up to the predetermined final value, from the pulse width of the pulse to be assessed depends on the fact that the total delay from a defined point in time this pulse width, which is the expected time of the apex value is independent of the pulse width. Is this Read signal essentially symmetrical, then this expect time for the peak value is the pulse center. In this The case becomes the ratio of the two count rates p: q = 1: 2 select and thus the Ge specified by the counting device Relate the total delay to the center of the pulse. But there are also analog signal sequences conceivable whose peak values are not exact are in the middle of the derived digital pulses. In In this case, the ratio can be selected appropriately ses of the count rates p: q a point in time away from the center within the impulses, from which the counting device device simulates a fixed delay. Lying z. B. the Schei tel values of the analog signal at about 2/3 of the pulse width, see above there is q = 3 p. In a similar form, other Set right expectation times within the pulse width.

Wie Weiterbildungen der Erfindung zeigen, lassen sich derartige Zähleinrichtungen sowohl in analoger als auch in digitaler Schaltungstechnik aufbauen und nicht nur für die Bewertung von Lesesignalen von Magnetschichtspeichern einsetzen, sondern überall dort verwenden, wo zeitliche Abstände bestimmter Si gnalzustände eines analogen Signales möglichst genau erfaßt werden sollen. Ein Beispiel für einen weiteren Anwendungsfall ist z. B. die Erzeugung des Triggersignales für digitale Spei cheroszilloskope.As further developments of the invention show, such Counting devices in both analog and digital Build circuit technology and not only for the evaluation of Use read signals from magnetic layer memories, but use wherever certain Si Signal states of an analog signal are recorded as precisely as possible should be. An example of another use case is z. B. the generation of the trigger signal for digital storage cheroscopes.

Ausführungsbeispiele der Erfindung werden im folgenden anhand der Zeichnung näher beschrieben. Dabei zeigtExemplary embodiments of the invention are described below the drawing described in more detail. It shows

Fig. 1a und 1b eine typische Signalform für ein analoges Lese signal eines Magnetschichtspeichers einerseits und die bei der Bewertung der Scheitelwerte dieses Lesesignales daraus abgelei tete digitale Impulsfolge, FIGS. 1a and 1b is a typical waveform for an analog read signal of a magnetic layer memory on the one hand and in the evaluation of peak values of this read signal therefrom abgelei ended digital pulse sequence,

Fig. 2a und 2b den Einfluß unterschiedlicher Scheitelwertam plituden des analogen Lesesignales auf die Impulsform der digi talen Impulsfolge, FIGS. 2a and 2b the influence of different Scheitelwertam amplitudes of the analog read signal to the pulse shape of the digi tal pulse sequence,

Fig. 2c schematisch den Funktionsablauf einer Zähleinrichtung bei Bewertung der in Fig. 2b dargestellten digitalen Impuls folge, Fig. 2c schematically the functional sequence of a counter in the evaluation in Fig. 2b illustrated digital pulse,

Fig. 3 ein erstes Ausführungsbeispiel einer solchen Zählein richtung in Analogtechnik, Fig. 3 shows a first embodiment of such a Zählein direction in analog technology,

Fig. 4a und 4b verschiedene Impulsformen zur Erläuterung der Schaltungsanordnung gemäß Fig. 3, FIGS. 4a and 4b show different waveforms for explaining the circuit arrangement of Fig. 3,

Fig. 5 ein weiteres Ausführungsbeispiel für eine derartige Zähleinrichtung in Digitaltechnik und Fig. 5 shows another embodiment for such a counter in digital technology and

Fig. 6 verschiedene Impulsformen zur Erläuterung der Funk tionsweise der Schaltungsanordnung gemäß Fig. 5.6 shows various waveforms for explaining the radio. Tion of the circuit arrangement, according to Fig. 5.

In Fig. 1a ist die typische Signalform für ein analoges Lese signal RDS eines Magnetschichtspeichers gezeigt, aus dem durch Auswertung seiner Scheitelwerte die gespeicherten Daten zurück gewonnen werden, wobei es vor allem auf die zeitlichen Abstände t1, t2 bzw. t3 dieser Scheitelwerte untereinander ankommt. Häu fig wird dieses analoge Lesesignal RDS zum Feststellen seiner Scheitelwerte differenziert. Die Differentiation führt zu einem Signal, dessen Nulldurchgänge zeitlich mit den Scheitelwerten des Lesesignales RDS übereinstimmen. Das differenzierte Signal läßt sich digitalisieren, was eine Leseimpulsfolge ergibt, de ren Flankenwechsel zum Zeitpunkt der Nulldurchgänge des diffe renzierten Signales, d. h. zum Zeitpunkt der Scheitelwerte des analogen Lesesignals RDS auftreten.In Fig. 1a, the typical signal form for an analog read signal RDS of a magnetic stratified memory is shown, from which the stored data can be recovered by evaluating its peak values, the time intervals t1, t2 and t3 of these peak values being particularly important. This analog read signal RDS is often differentiated to determine its peak values. The differentiation leads to a signal whose zero crossings coincide in time with the peak values of the read signal RDS. The differentiated signal can be digitized, which results in a read pulse sequence whose edge change occurs at the time of the zero crossings of the differentiated signal, ie at the time of the peak values of the analog read signal RDS.

Wegen des schaltungstechnischen Aufwandes für die Differentia tion und der dabei auftretenden Anhebung von Störsignalamplitu den wird häufig eine Lösung vorgezogen, die in Fig. 1a anhand einer Impulsform für das analoge Lesesignal RDS angedeutet ist. Dabei wird dieses Signal durch Komparatoren mit einem positiven und einem negativen Referenzpegel A bzw. B verglichen, deren Beträge etwas geringer gewählt sind als die Pegelbeträge des analogen Lesesignales RDS in seinen Scheitelpunkten.Because of the circuit complexity for the differentia tion and the increase in interference signal amplitudes that occur, a solution is often preferred, which is indicated in FIG. 1a by means of a pulse shape for the analog read signal RDS. This signal is compared by comparators with a positive and a negative reference level A or B, the amounts of which are chosen to be somewhat lower than the level amounts of the analog read signal RDS at its vertices.

In Fig. 1b ist eine durch diese Signalbewertung abgeleitete Signalimpulsfolge RDP dargestellt. Systematisch ist eine Zeit verschiebung zwischen dem jeweiligen Scheitelwert des analogen Lesesignales RDS von Fig. 1a und den Impulsflanken der ent sprechenden Signalimpulse dieser Impulsfolge vorgegeben. Dieser zeitliche Versatz ist aber für die weitere Bewertung an sich bedeutungslos, da nur die zeitlichen Abstände t1, t2 bzw. t3 ausgewertet werden. Dies gilt, genau genommen, allerdings nur dann mit ausreichender Genauigkeit, wenn die auftretenden Scheitelwertamplituden von einer vorgegebenen mittleren Ampli tude nur relativ wenig abweichen. Dies aber ist in der Praxis häufig nicht der Fall.In Fig. 1b is a derived by this signal evaluation signal pulse train RDP is shown. Systematically a time shift between the respective peak value of the analog read signal RDS of Fig. 1a and the pulse edges of the corresponding signal pulses of this pulse train is specified. This time offset is, however, irrelevant for the further evaluation, since only the time intervals t1, t2 and t3 are evaluated. Strictly speaking, this only applies, however, with sufficient accuracy if the peak value amplitudes that occur deviate relatively little from a predetermined mean amplitude. In practice, however, this is often not the case.

In Fig. 2a ist die Auswirkung dieser Amplitudenänderung etwas genauer dargestellt. Die ausgezogene Kurve des analogen Lesesi gnales RDS weist zwei Scheitelwerte auf, deren Amplituden dem Betrage nach gleich groß sind. Mit einer unterbrochenen Linie ist der Fall illustriert, daß die negative Signalamplitude zwar zum gleichen Zeitpunkt auftritt, jedoch dem Betrage nach klei ner ist. Der zeitliche Abstand der beiden Scheitelwerte betrage dabei t1.The effect of this change in amplitude is shown in more detail in FIG. 2a. The solid curve of the analog reading signal RDS has two peak values, the amplitudes of which are equal in magnitude. The case is illustrated with a broken line that the negative signal amplitude occurs at the same time, but is smaller in amount. The time interval between the two peak values is t1.

Fig. 2b zeigt die beiden aus den Scheitelwerten des analogen Lesesignales RDS abgeleiteten digitalen Lesesignalimpulse RDP(A) bzw. RDP(B). Mit ausgezogenen Linien ist wieder der Fall dargestellt, der dem in Fig. 2a in einer ausgezogenen Linie gezeichneten analogen Lesesignal RDS entspricht. Die zeitlichen Abstände der Vorder- bzw. Rückflanken der beiden Lesesignalim pulse RDP sind wiederum t1. Die Vorder- und die Rückflanke des digitalen Lesesignalimpulses (in unterbrochenen Linien darge stellt), der dem zweiten Fall mit der geringeren Signalamplitu de entspricht, sind nun aber zu den entsprechenden Flanken je weils um einen Zeitraum t1 bzw. t2 verschoben. Eine nachfol gende Bewertung der Zeitabstände zwischen aufeinanderfolgenden Vorder- bzw. Rückflanken der digitalen Lesesignalimpulse RDP enthält dann zwangsläufig einen Bewertungsfehler, weil die Di gitalisierung unterschiedlich breite Lesesignalimpulse ergab. FIG. 2b shows the two of the vertex values of the analog read signal RDS derived digital read signal pulses RDP (A) or RDP (B). The case which corresponds to the analog read signal RDS drawn in a solid line in FIG. 2a is shown again with solid lines. The time intervals of the leading and trailing edges of the two read signal pulses RDP are again t 1 . The leading and trailing edges of the digital read signal pulse (shown in broken lines), which corresponds to the second case with the lower signal amplitude, but are now shifted to the corresponding edges by a period t1 and t2, respectively. A subsequent evaluation of the time intervals between successive leading and trailing edges of the digital read signal pulses RDP then necessarily contains an evaluation error because the digitization resulted in read signal pulses of different widths.

In Fig. 2c ist schematisch dargestellt, wie sich dieses Pro blem lösen läßt. Man setzt dabei eine Zähleinrichtung ein, de ren Zählmodus durch die Vorder- bzw. die Rückflanke des zu be wertenden digitalen Signalimpulses RDP gesteuert ist. Dabei sei angenommen, daß die Zähleinrichtung, ausgelöst durch die Vor derflanke des digitalen Signalimpulses, von einem vorgegebenen Zählerstand CTO mit einer vorgegebenen ersten Zählrate p lau fend ihren Zählerstand erhöht. Die Zähleinrichtung erreicht dann bis zum Auftreten der Rückflanke dieses Impulses, d. h. nach einer Impulsdauer ta einen Zählerstand CTa gemäß folgender Be ziehung (1):In Fig. 2c is shown schematically how this problem can be solved Pro. A counting device is used, the counting mode of which is controlled by the leading or trailing edge of the digital signal pulse RDP to be evaluated. It is assumed that the counting device, triggered by the leading edge of the digital signal pulse, increases its counter reading from a given counter reading CTO with a given first counting rate p running. The counting device then reaches a counter reading CTa according to the following relationship (1) until the trailing edge of this pulse occurs, ie after a pulse duration ta:

CTa = CTO+pta. (1)CTa = CTO + pta. (1)

Zu diesem Zeitpunkt wird die Zähleinrichtung umgeschaltet, so daß sie nun mit einer neuen, höheren Zählrate q bis zu einem Endwert CTE weiterzählt, den sie nach einem Zeitraum tb er reicht. Für diesen Endwert CTE gilt dann Beziehung (2):At this point in time, the counting device is switched over, so that they now with a new, higher count rate q up to one Final value CTE continues to count after a period tb er enough. Relationship (2) then applies to this final value CTE:

CTE = CTO+pta+qtb. (2)CTE = CTO + pta + qtb. (2)

Wählt man beispielsweise die zweite Zählrate q = 2p, dann läßt sich aus Beziehung (2) die Beziehung (3):For example, if you choose the second count rate q = 2p, then let from relationship (2) the relationship (3):

CTE = CTO+pta+2 ptb. (3)CTE = CTO + pta + 2 ptb. (3)

und weiter die Beziehung (4) ableiten:and further derive the relationship (4):

(CTE-CTO) : 2 p = ta/2+tb = const. (4)(CTE-CTO): 2 p = ta / 2 + tb = const. (4)

Die Beziehung (4) ist deswegen konstant, da voraussetzungsgemäß ein Anfangswert CTO und ein Endwert CTE des Zählers sowie die Zählraten p und q festgelegt sind. Die Beziehung (4) läßt sich damit umformen zu einer Beziehung (5):The relationship (4) is constant because it is required an initial value CTO and an end value CTE of the counter as well as the Count rates p and q are fixed. The relationship (4) can be thereby transforming into a relationship (5):

tb = const-ta/2. (5)tb = const-ta / 2. (5)

Das heißt, daß sich für festgelegte Anfangs- und Endwerte der Zähleinrichtung CTO bzw. CTE sowie für vorgegebene Zählraten p und q eine Verzögerung tb zwischen dem Auftreten der Impuls rückflanke des bewerteten digitalen Signalimpulses RDP und dem Erreichen des festgelegten Zählerendwertes ergibt. Diese Verzö gerung hängt definiert von der Impulsbreite ta in der Weise ab, daß die Gesamtverzögerung ta/2+tb ab Impulsmitte unabhängig von der Breite des bewerteten digitalen Signalimpulses RDP ist. In Fig. 2c ist dieser Sachverhalt grafisch auch für den zwei ten Scheitelwert des analogen Lesesignales RDS nach Fig. 2a dargestellt. Wie ersichtlich, erreicht der Zähler seinen End wert CTE unabhängig von der Breite des steuernden Impulses im mer zu einem Zeitpunkt, der mit konstantem Abstand dem Schei telwert des analogen Lesesignales RDS folgt.This means that there is a delay tb between the occurrence of the pulse trailing edge of the evaluated digital signal pulse RDP and the reaching of the specified counter end value for defined start and end values of the counter device CTO or CTE and for predefined count rates p and q. This delay depends on the pulse width ta in such a way that the total delay ta / 2 + tb from the middle of the pulse is independent of the width of the evaluated digital signal pulse RDP. In Fig. 2c, this fact is also shown graphically for the second peak value of the analog read signal RDS according to Fig. 2a. As can be seen, the counter always reaches its final value CTE regardless of the width of the controlling pulse at a time which follows the index value of the analog read signal RDS at a constant distance.

Das geschilderte Prinzip ist nicht abhängig von einer bestimm ten Ausgestaltung der Zähleinrichtung, von bestimmten Anfangs- bzw. Endwerten oder auch einer bestimmten Zählrichtung. Für die Zählrichtung gilt die einzige Einschränkung, daß sich diese während des Zählbetriebes zwischen dem Anfangs- und dem Endwert nicht ändern soll, d. h. das Verhältnis der Zählraten q : p 0 ist. Ansonsten muß aber dieses Verhältnis nicht unbedingt q = 2 p, wie beschrieben, gewählt werden. Mit anderen Verhält nissen der Zählraten lassen sich von der Mitte der zu bewerten den digitalen Signalimpulse abliegende Zeitpunkte festlegen. Das kann insbesondere dann vorteilhaft sein, wenn das ursprüng liche analoge Signal RDS nicht ganz symmetrisch ist, d. h. sei ne Scheitelwerte nicht genau in der Mitte der abgeleiteten di gitalen Signalimpulse liegen. Allgemein liegt dafür eine Bezie hung (6):The principle described is not dependent on one design of the counting device, from certain initial or end values or a specific counting direction. For the The only limitation is that this direction during the counting operation between the start and the end value should not change, d. H. the ratio of the count rates q: p 0 is. Otherwise, this relationship does not necessarily have to q = 2 p, as described, can be selected. With different ratios The counting rates can be assessed from the middle of the Determine times remote from the digital signal pulses. This can be particularly advantageous if the original Liche analog signal RDS is not completely symmetrical, d. H. be ne peak values not exactly in the middle of the derived di gital signal impulses. There is a general relation to this hung (6):

(CTE-CTO) : q = ta : q/p+tb = const (6),(CTE-CTO): q = ta: q / p + tb = const (6),

wie sich aus der Beziehung (4) verallgemeinernd ohne weiteres ableiten läßt.as can be derived from the relationship ( 4 ) in a generalized manner.

Schaltungstechnisch läßt sich das beschriebene Prinzip sowohl in Analog- als auch in Digitaltechnik realisieren.In terms of circuit technology, the principle described can be both Realize in analog as well as digital technology.

Fig. 3 zeigt ein Beispiel für eine analoge Zählschaltung. Kernstück dieser Schaltung ist ein Operationsverstärker OP, dessen invertierender Eingang an den Mittelabgriff eines Span nungsteilers R1, R2 gelegt ist, der zwischen positiver Be triebsspannung SV und Masse angeordnet ist. Außerdem ist dieser invertierende Eingang des Operationsverstärkers OP über einen gesteuerten Rückkopplungszweig, bestehend aus einer ersten Diode D1 und einem weiteren Widerstand R3, an den Ausgang des Operationsverstärkers angeschlossen. Mit dieser Schaltungsan ordnung wird an den invertierenden Eingang des Operationsver stärkers OP eine Referenzspannung URef angelegt. Fig. 3 shows an example of an analog counter circuit. The core of this circuit is an operational amplifier OP, the inverting input of which is connected to the center tap of a voltage divider R 1 , R 2 , which is arranged between the positive operating voltage SV and ground. In addition, this inverting input of the operational amplifier OP is connected to the output of the operational amplifier via a controlled feedback branch, consisting of a first diode D 1 and a further resistor R 3 . With this circuit arrangement, a reference voltage URef is applied to the inverting input of the operational amplifier OP.

Der nicht invertierende Eingang des Operationsverstärkers OP liegt über einen als Integrator wirkenden Kondensator C an Mas se. Zwei von der Betriebsspannung SV gespeiste Stromquellen I1 und I2 sind direkt bzw. über eine Diodenkopplung D2, D3 paral lel an den Kondensator C angeschaltet. Zum Entladen des Konden sators C ist ein Transistor TR vorgesehen und mit seiner Emit ter-Kollektor-Strecke dem Kondensator C parallel geschaltet.The non-inverting input of the operational amplifier OP is connected to Mas se via a capacitor C acting as an integrator. Two current sources I 1 and I 2 fed by the operating voltage SV are connected directly to the capacitor C or via a diode coupling D 2 , D 3 . To discharge the capacitor C, a transistor TR is provided and the capacitor C is connected in parallel with its emitter-collector path.

Als Halteglied ist ein D-Flipflop FF1 vorgesehen, dessen vorbe reitender Eingang D fest auf Bezugspotential "1" gelegt ist und dessen Steuereingang die zu bewertende digitale Signalimpuls folge RDP empfängt. Ein Rücksetzeingang RS des Flipflops FF1 ist mit dem Ausgang des Operationsverstärkers OP verbunden, d. h. daß das Flipflop FF1 durch ein Ausgangssignal COMP des Operationsverstärkers rücksetzbar ist.A D flip-flop FF 1 is provided as the holding element, whose preparatory input D is fixed to reference potential "1" and whose control input receives the digital signal pulse sequence RDP to be evaluated. A reset input RS of the flip-flop FF 1 is connected to the output of the operational amplifier OP, ie the flip-flop FF 1 can be reset by an output signal COMP of the operational amplifier.

Der invertierende Ausgang des D-Flipflops FF1 ist über einen Basiswiderstand R4 mit der Basis des Transistors TR verbunden. Der normale Ausgang Q des D-Flipflops FF1 ist über ein erstes UND-Glied AND1 an die Oiodenkopplung D2, D3 angeschlossen. Da bei sind die beiden Dioden D2 und D3 anodenseitig mit der zwei ten Stromquelle I2 verbunden und kathodenseitig an den Ausgang des UND-Gliedes AND1 bzw. an den Kondensator C angeschlossen. Das erste UND-Glied AND1 empfängt weiterhin über einen ersten Inverter INV1 ebenfalls die zu bewertende digitale Signalim pulsfolge RDP.The inverting output of the D flip-flop FF 1 is connected to the base of the transistor TR via a base resistor R 4 . The normal output Q of the D flip-flop FF 1 is connected to the iodine coupling D 2 , D 3 via a first AND gate AND 1 . Since the two diodes D 2 and D 3 are connected on the anode side to the second current source I 2 and on the cathode side to the output of the AND gate AND 1 and to the capacitor C. The first AND gate AND 1 also receives the digital signal pulse train RDP to be evaluated via a first inverter INV 1 .

Wie Fig. 4a zeigt, wird in dieser Schaltungsanordnung das zu diesem Zeitpunkt zurückgesetzte D-Flipflop FF1 durch die Vor derflanke eines zugeführten digitalen Signalimpulses RDP akti viert. Mit dem Zustandswechsel seines invertierenden Ausganges wird der bis dahin leitende Transistor TR gesperrt, so daß sich nun der Kondensator C aufladen kann, zunächst allerdings nur durch den von der ersten Stromquelle I1 zugeführten Strom. Damit steigt die Spannung UC am Kondensator C und gleichfalls am normalen Eingang des Operationsverstärkers OP linear mit ei ner ersten Steigung an. Diese Steigung entspricht der beschrie benen ersten Zählrate p der Zähleinrichtung.As FIG. 4a shows, in this circuit arrangement the D flip-flop FF 1 reset at this point in time is activated by the leading edge of a supplied digital signal pulse RDP. With the change in state of its inverting output, the transistor TR, which has been conductive until then, is blocked, so that the capacitor C can now charge, initially, however, only through the current supplied by the first current source I 1 . The voltage UC across the capacitor C and likewise at the normal input of the operational amplifier OP thus increases linearly with a first slope. This slope corresponds to the described first count rate p of the counting device.

Mit der Rückflanke des zu bewertenden digitalen Signalimpulses RDP wird über den ersten Inverter INV1 das UND-Glied AND1 durchgeschaltet, was durch die das Ausgangssignal UG des UND-Gliedes zeigende Impulsform in Fig. 4a verdeutlich ist. Daraus folgt, daß nun neben der ersten Stromquelle I1 auch die zweite Stromquelle I2 den Kondensator C parallel auflädt. Die Spannung UC am Kondensator C steigt damit zwar weiterhin linear, nun aber mit einer höheren Steigung an, die der zweiten Zählrate q entspricht.With the trailing edge of the digital signal pulse RDP to be evaluated, the AND gate AND 1 is switched through via the first inverter INV 1 , which is illustrated in FIG. 4a by the pulse shape showing the output signal UG of the AND gate. It follows that, in addition to the first current source I 1 , the second current source I 2 also charges the capacitor C in parallel. The voltage UC across the capacitor C thus continues to increase linearly, but now with a higher slope, which corresponds to the second count rate q.

Dies setzt sich fort, bis die Kondensatorspannung UC die Refe renzspannung URef erreicht und damit der Operationsverstärker OP kurzzeitig aktiviert wird. Das Ausgangssignal COMP des Ope rationsverstärkers bricht damit kurzzeitig ein und setzt das D-Flipflop FF1 zurück. Damit wird das UND-Glied AND1 deakti viert und zugleich der Transistor TR leitend, der seinerseits den Kondensator C entlädt und so den Operationsverstärker OP wieder sperrt.This continues until the capacitor voltage UC reaches the reference voltage URef and thus the operational amplifier OP is briefly activated. The output signal COMP of the operational amplifier thus breaks in briefly and resets the D flip-flop FF 1 . The AND gate AND 1 is thus deactivated and at the same time the transistor TR is conductive, which in turn discharges the capacitor C and thus blocks the operational amplifier OP again.

In Fig. 4b ist dieses Verhalten des als Komparator wirkenden Operationsverstärkers bzw. die Änderung des Ladungszustandes UC am Kondensator C nochmals detailliert in Form des Verlaufes der Kondensatorspannung UC in bezug auf die Referenzspannung URef dargestellt. Mit dem Aktivieren der Zählschaltung durch die Vorderflanke des zu bewertenden digitalen Signalimpulses RDP beginnt die Kondensatorspannung UC linear anzusteigen. Der Be trag dieser Steigung entspricht der genannten ersten Zählrate p, die hier p = UC/t = I1/C ist. Mit dem Erreichen der Rückflanke des zu bewertenden digitalen Signalimpulses RDP er höht sich die Steigung der Kondensatorspannung UC entsprechend der zweiten Zählrate q = (I1+I2)/C. Die Spannung UC am Kon densator C nimmt so lange zu, bis sie die Amplitude der Refe renzspannung URef erreicht und damit - wie oben beschrieben - durch den Operationsverstärker OP gesteuert wieder zusammen bricht. FIG. 4b shows this behavior of the operational amplifier acting as a comparator or the change in the state of charge UC on the capacitor C again in detail in the form of the profile of the capacitor voltage UC with reference to the reference voltage URef. When the counter circuit is activated by the leading edge of the digital signal pulse RDP to be evaluated, the capacitor voltage UC begins to rise linearly. The amount of this slope corresponds to the aforementioned first count rate p, which here is p = UC / t = I 1 / C. When the trailing edge of the digital signal pulse RDP to be evaluated is reached, the slope of the capacitor voltage UC increases according to the second count rate q = (I 1 + I 2 ) / C. The voltage UC at the capacitor C increases until it reaches the amplitude of the reference voltage URef and thus - as described above - breaks down again under the control of the operational amplifier OP.

In Fig. 5 ist nun als ein weiteres Ausführungsbeispiel eine nun als digitale Schaltung ausgebildete Zähleinrichtung darge stellt. Kernstück dieser Schaltungsanordnung ist ein digitaler Zähler CNT, der über die Betriebsspannung SV versorgt, durch einen Zähltakt CCLK gesteuert und über ein weiteres UND-Glied AND2 durch die zu bewertende Signalimpulsfolge RDP sowie ein Übertragssignal CY in einen definierten Anfangszustand CTO setzbar ist.In Fig. 5 is now as a further embodiment, a now designed as a digital circuit Darge represents. The centerpiece of this circuit arrangement is a digital counter CNT, which is supplied via the operating voltage SV, controlled by a counting clock CCLK, and can be set into a defined initial state CTO via a further AND gate AND 2 by the signal pulse sequence RDP to be evaluated and a carry signal CY.

Wesentlich für den Betrieb des Binärzählers CNT ist, wie sein Zähltakt CCLK erzeugt wird, der nach dem beschriebenen Prinzip einstellbar sein muß. Zunächst wird dieser Zähltakt CCLK von einem Systemtakt SCLK abgeleitet. Im vorliegenden Beispiel wird das Verhältnis der Zählraten q : p = 2 gewählt. Daher ist ein Frequenzteiler vorgesehen, der den Systemtakt SCLK im Verhält nis 1 : 2 untersetzt. Dieser Frequenzteiler weist ein weiteres D-Flipflop FF2 auf, an dessen Vorbereitungseingang D ein weite res UND-Glied AND3 angeschlossen ist. Dieses UND-Glied AND3 verknüpft die zu bewertende digitale Signalimpulsfolge RDP mit dem Signalzustand am invertierenden Ausgang des zweiten D-Flip flops FF2. Dessen Steuereingang C wird der Systemtakt SCLK über einen weiteren Inverter INV2 zugeführt.It is essential for the operation of the binary counter CNT how its counter clock CCLK is generated, which must be adjustable according to the principle described. First of all, this counter clock CCLK is derived from a system clock SCLK. In the present example, the ratio of the counting rates q: p = 2 is selected. Therefore, a frequency divider is provided which reduces the system clock SCLK in the ratio 1: 2. This frequency divider has a further D flip-flop FF 2 , to whose preparation input D a wide res AND gate AND 3 is connected. This AND gate AND 3 combines the digital signal pulse train RDP to be evaluated with the signal state at the inverting output of the second D flip-flop FF 2 . The system clock SCLK is supplied to its control input C via a further inverter INV 2 .

Dieses Netzwerk synchronisiert die zu bewertende digitale Si gnalimpulsfolge RDP mit dem Systemtakt SCLK und untersetzt letzteren im Verhältnis 1 : 2.This network synchronizes the digital Si to be evaluated Signal pulse sequence RDP with the system clock SCLK and reduced the latter in a ratio of 1: 2.

Ein Verknüpfungsnetzwerk ist an den Steuereingang C des Binär zählers CNT angeschlossen. Dieses weist aus Gründen der Schal tungssymmetrie ein weiteres UND-Glied AND4 mit zwei Eingängen auf, denen dieser untersetzte Takt DCLK und die zu bewertende digitale Signalimpulsfolge RDP zugeführt sind. Parallel dazu ist ein weiteres UND-Glied AND5 mit invertierenden Eingängen angeordnet, die die zu bewertende digitale Signalimpulsfolge RDP bzw. den Systemtakt SCLK empfangen. Die Ausgänge beider UND-Glieder AND4 bzw. AND5 sind über ein ODER-Glied OR an den Zähleingang C des Binärzählers CNT angeschlossen.A logic network is connected to the control input C of the binary counter CNT. For reasons of circuit symmetry, this has a further AND gate AND 4 with two inputs, to which this reduced clock DCLK and the digital signal pulse train RDP to be evaluated are supplied. In parallel, a further AND gate AND 5 is arranged with inverting inputs, which receive the digital signal pulse sequence RDP to be evaluated or the system clock SCLK. The outputs of both AND gates AND 4 and AND 5 are connected via an OR gate OR to the counter input C of the binary counter CNT.

Fig. 6 verdeutlicht mit ihren Impulsdiagrammen die Arbeitswei se dieser Zähleinrichtung gemäß Fig. 5. Die Vorderflanke eines zu bewertenden digitalen Signalimpulses RDP setzt mit der nach folgenden Rückflanke des Systemtaktes SCLK das zweite D-Flip flop FF2, das nun den untersetzten Takt DCLK abgibt. Dieser wird mit dem zu bewertenden digitalen Signalimpuls RDP ver knüpft über das ODER-Glied OR dem Zähleingang C des Zählers CNT zugeführt. Dieser Zähler beginnt mit dem ersten zugeführten Zählimpuls nach einem Rücksetzen, hier auf den Anfangswert 0, im Takt des untersetzten Taktes DCLK hochzuzählen. Dabei zählt der Binärzähler CNT mit der ersten Zählrate p. Fig. 6 illustrates with their pulse diagrams the way we work this counting device according to Fig. 5. The leading edge of a digital signal pulse RDP to be evaluated sets with the following trailing edge of the system clock SCLK the second D-flip-flop FF 2 , which now outputs the reduced clock DCLK . This is linked to the digital signal pulse RDP to be evaluated and fed via the OR gate OR to the counter input C of the counter CNT. This counter begins to count up with the first supplied counting pulse after a reset, here to the initial value 0, in time with the reduced clock rate DCLK. The binary counter CNT counts with the first count rate p.

Mit dem Eintreffen der nachfolgenden Rückflanke in der zu be wertenden digitalen Signalimpulsfolge RDP - zeitliche Verschie bungen sind in unterbrochenen Linien angedeutet - schaltet die Zählweise des Binärzählers CNT auf die höhere Zählrate q um. Denn nun wird das fünfte UND-Glied AND5 aktiviert und legt den Systemtakt SCLK direkt an den Zähleingang C des Zählers CNT. Mit der Frequenz des Systemtaktes SCLK zählt damit der Binär zähler CNT hoch, bis er den vorgegebenen Endwert CTE erreicht. Hier wird er angehalten, bis die Vorderflanke des nächsten zu bewertenden digitalen Signalimpulses RDP auftritt und der be schriebene Zyklus von neuem beginnt.With the arrival of the following trailing edge in the digital signal pulse train RDP to be evaluated - temporal shifts are indicated in broken lines - the counting method of the binary counter CNT switches to the higher count rate q. The fifth AND gate AND 5 is now activated and places the system clock SCLK directly at the counter input C of the counter CNT. With the frequency of the system clock SCLK, the binary counter CNT counts up until it reaches the predetermined final value CTE. Here it is stopped until the leading edge of the next digital signal pulse RDP to be evaluated occurs and the cycle described begins anew.

Claims

1.Circuit arrangement for converting an analog signal sequence (RDS) into a digital pulse sequence (RDP), in which the time intervals of the edge changes in the corresponding direction correspond to the time intervals of successive peak values of the analog signal and in which the positive and negative amplitudes of the analog signal sequence continuously with a positive or ne negative threshold value (A, B) are compared, if they exceed or fall below the analog signal generates a corresponding edge change of the digital pulse train, since characterized in that for evaluating the pulse widths (ta) of this pulse train a counting device (z. B. CNT) is provided, which is activated by an edge change before a certain direction, counts up at a predetermined initial value (CTO) with a first count rate (p), controlled by a subsequent edge change in the opposite direction, with a second higher count rate (q) to to a predetermined final value (CTE ) continues to count and then outputs an output signal (CY, COMP) which occurs with a predetermined constant delay to the previous peak value of the analog signal sequence.

2. Circuit arrangement according to claim 1, characterized net by a ratio (p: q) of the count rates (p, q) the counting device (e.g. CNT), which corresponds to the nomi position of the peak values of the analog signal sequence (RDS) in be train on the momentum of the derived digital im pulse sequence (RDP) is selected.

3. Circuit arrangement according to claim 2, characterized ge indicates that at a nominal symmetri the position of the peak values of the analog signal sequence (RDS) in be train on the momentum of the derived digital im pulse sequence (RDP) the ratio (p: q) of the counting rates (p, q) like Is 1: 2.

4. Circuit arrangement according to one of claims 1 to 3, characterized in that the counting device has:

a) an analog comparator (OP), one input of which is supplied with a given reference voltage (URef) and at the second input of which a summing element (C) is arranged,
b) two constant current sources (I 1 , I 2 ) which can be connected in parallel to the summing element in succession and controlled by the edge changes of the digital pulse sequence (RDP)
c) a discharge circuit (TR, R 4 ) for the summing element, which can be activated by an output signal (CDMP) from the comparator or deactivated by a leading edge of the digital pulse train (RDP) to be evaluated.

5. Circuit arrangement according to claim 4, characterized in that the analog comparator is designed as an operational amplifier (OP) whose non-inverting render input is connected to the summing element (C) and whose inverting input is used as an input for the reference voltage (URef) to the Center tap of a voltage divider (+ SV, R 2 , R 1 ) is placed and also connected to the output of the operational amplifier via a voltage-controlled feedback network (R 3 , D 1 ).

6. Circuit arrangement according to claim 4 or 5, characterized characterized in that the summing member as a capacitor (C) lying on one side is formed.

7. Circuit arrangement according to one of claims 4 to 6, there characterized in that the unloading circuit is formed by a switching transistor (TR), the emitter-collector path parallel to the summing element (C) between the corresponding input of the analog comparator (OP) and mass is arranged.

8. Circuit arrangement according to one of claims 4 to 7, characterized by a switching network for the controlled switching on of the constant current sources (I 1 , I 2 ) to the summing element (C) with a holding element (FF 1 ) which has two mutually inverse outputs (Q ,), can be activated by changing the edge in front of a certain direction of the digital pulse train to be evaluated (RDP) and can be reset by the output signal (COMP) of the analog comparator (OP), with an AND gate (AND 1 ), which is both at the normal output of the holding element and also to an inverter (INV 1 ), to which the digital pulse train is supplied, with a pair of decoupling diodes (D 2 , D 3 ), which on the anode side are jointly connected to the output of one of the constant current sources (I 2 ) and are connected on the cathode side to the output of the AND element or the input of the summing element and to a control line between the inverting output () of the holding element and a control input of the discharge current circle (R 4 , TR).

9. Circuit arrangement according to one of claims 1 to 3, characterized by a digitally designed counting device with a binary counter (CNT) to which a switchable counting clock (CCLK) can be fed, and the charging input of an AND gate (AND 2 ), which receives the pulse sequence to be evaluated (RDP) and a carry signal (CY) from the binary counter, is assigned and with a control network for generating the counter clock, which has a frequency divider (FF 2 , AND 3 , INV 2 ) for reducing a system clock (SCLK) in a ratio (p: q) of the counting rates (p, q) can be reduced (DCLK) as well as a controlled logic network (AND 4 , AND 5 , DR), which first has the reduced rate due to a triggering edge of the digital pulse train (RDP) Cycle (DCLK) through to the occurrence of the following opposite edge and then connect the system cycle (SCLK) to the counting input of the binary counter.

10. Circuit arrangement according to claim 9, characterized in that the frequency divider has a D flip-flop (FF 2 ), at the preparation input (D) a further AND gate (AND 3 ) is switched on the output side, to which the pulse train to be evaluated ( RDP) and the inverted output signal from this flip-flop, the control input (C) of which is fed via an inverter (INV 2 ) to the system clock (SCLK) and which at its normal output has the reduced clock signal synchronized to the pulse train to be evaluated (DCLK ) issues.

11. Circuit arrangement according to claim 9 or 10, characterized in that the logic network has two further AND gates (AND 4 , AND 5 ) each with a pair of he most or second inputs, the first inputs each the pulse train to be evaluated (RDP) is fed normally or in vertically and the second input of the AND gate (AND 5 ), to which the pulse train (RDP) to be evaluated is inverted, the system clock (SCLK) is also offered inverted and via the second Input of the other AND gate (AND 4 ) is offered by the frequency divider (FF 2 , AND 3 , INV 2 ) under set clock (DCLK) and the logic network also has an OR gate (OR), the inputs of which have outputs of the two AND gates are connected and its output is connected to the counting input (C) of the binary counter (CNT).