DE4029214C1

DE4029214C1 - Clock generator for video signal measuring device - has frequency divider based upon counter and EPROM that stores frequency values

Info

Publication number: DE4029214C1
Application number: DE19904029214
Authority: DE
Inventors: Wolfgang 8000 Muenchen De Hanssen
Original assignee: Rohde and Schwarz GmbH and Co KG
Current assignee: Rohde and Schwarz GmbH and Co KG
Priority date: 1990-09-14
Filing date: 1990-09-14
Publication date: 1991-08-01
Anticipated expiration: 2010-09-15

Abstract

The clock generator system provides a frequency (f), from a controlled quartz oscillator (0). The oscillator operating point is fixed by the signal from a phase comparator in the form of a `D` type flip-flop (P). The comparator receives a signal from a frequency divider (T) that operates on the feedback signal and a reference siganl (Fr) that is the separated horizontal synchronising pulse (ST). The frequency divider is based upon a connector and EPROM trhat stores frequency values. ADVANTAGE - Reduces characteristic signal filter in a video signal processing.

Description

Die Erfindung betrifft einen Taktgenerator für Videosig nal-Meßgeräte laut Oberbegriff des Hauptanspruches.The invention relates to a clock generator for video signals nal measuring devices according to the preamble of the main claim.

Für Videosignal-Meßgeräte, beispielsweise den Videoana lysator UVF der Firma Rohde & Schwarz, sind Taktgenera toren erforderlich, die mit dem Synchronimpuls des Video signales in der Frequenz und Phase synchronisierbar sind, da für die auszuführenden Messungen am Videosignal ein zu dem Videosignal synchrones Steuerimpuls-Programm im Meßgerät erzeugt werden muß. Als Taktgeneratoren werden bisher hierfür phasensynchronisierte Oszillatoren (PLL) benutzt. Die Phasenregelschleife solcher phasengeregelten Oszillatoren erfordert eine relativ aufwendige Dimensio nierung, zwischen Phasenvergleicher und spannungsge steuertem Oszillator muß ein speziell bemessener Tiefpaß angeordnet werden, der ein schnellstmögliches Einschwingen ohne Überschwingen erlaubt, auch die Schleifenverstärkung muß speziell dimensioniert werden. Diese bekannten pha sengeregelten Oszillatoren neigen zu Eigenschwingungen, die auch bei ausreichender Dämpfung immer einen gewissen Eigenjitter im Taktsignal erzeugen.For video signal measuring devices, for example the Videoana lysator UVF from Rohde & Schwarz are tact generators gates required with the sync pulse of the video signals can be synchronized in frequency and phase, as for the measurements to be carried out on the video signal control pulse program in synchronism with the video signal Measuring device must be generated. As clock generators previously phase-locked oscillators (PLL) used. The phase locked loop of such phase controlled Oscillators require a relatively complex dimension nation, between phase comparator and voltage Controlled oscillator must have a specially dimensioned low pass be arranged, the fastest possible settling allowed without overshoot, also loop reinforcement must be specially dimensioned. This well-known pha sensor-controlled oscillators tend to vibrate naturally, which always have a certain amount even with sufficient damping Generate self-jitter in the clock signal.

Es ist Aufgabe der Erfindung, einen im Aufbau einfachen Taktgenerator für Videosignal-Meßgeräte zu schaffen, bei dem der Eigenjitter vernachlässigbar klein gehalten werden kann.It is an object of the invention to have a simple structure To create a clock generator for video signal measuring devices, where the intrinsic jitter is kept negligibly small can be.

Diese Aufgabe wird ausgehend von einem Taktgenerator laut Oberbegriff des Hauptanspruches durch dessen kenn zeichnende Merkmale gelöst.This task is based on a clock generator according to the preamble of the main claim through its drawing features solved.

Als besonders vorteilhaft hat es sich gemäß einer Weiter bildung der Erfindung erwiesen, einen solchen erfindungs gemäßen Taktgenerator anstelle eines freischwingenden Oszillators bei einer Anordnung zum Erzeugen eines zu einem Videosignal synchronen Steuerimpuls-Programmes für Videosignal-Meßgeräte nach Patentanmeldung P 40 13 179 anzuwenden. Durch diese Kombination werden die vorteilhaften Eigenschaften der Anordnung nach dem älteren Patent, nämlich das schnelle Einrasten bei ver rauschten Videosignalen und auch die Möglichkeit einer Korrektur bei plötzlichen Sprüngen der Phase des Syn chronimpulses, wie sie beim Kopfwechsel von Videoband maschinen auftreten können, mit den Vorteilen einer mit dem Videosignal synchronisierten und trotzdem nahezu jitterfreien Taktimpulsfolge des erfindungsgemäßen Takt generators vereinigt und so eine Anordnung zum Erzeugen eines Steuerimpuls-Programmes für Videosignal-Meßgeräte geschaffen, die allen bekannten Anordnungen dieser Art trotz einfachen Aufbaus funktionsmäßig überlegen ist.According to a further, it has proven to be particularly advantageous Formation of the invention proved such a fiction appropriate clock generator instead of a free-swinging Oscillator in an arrangement for generating a a video signal synchronous control pulse program for video signal measuring devices after patent application P 40 13 179 apply. Through this combination the advantageous properties of the arrangement according to the older patent, namely the quick snap in ver noise video signals and also the possibility of one Correction in the event of sudden jumps in the phase of the syn chronimpulses, such as when changing the head of video tape machines can occur with the advantages of having synchronized with the video signal and still almost jitter-free clock pulse sequence of the clock according to the invention generator combined and so an arrangement for generating a control pulse program for video signal measuring devices created all known arrangements of this type is functionally superior despite its simple structure.

Die Erfindung wird im folgenden anhand schematischer Zeichnungen an Ausführungsbeispielen näher erläutert. The invention will now be described more schematically Drawings explained in more detail using exemplary embodiments.

Fig. 1 zeigt das Prinzipschaltbild eines erfindungsgemäßen Taktgenerators, dessen Ausgangsfrequenz f zur Erzeugung eines zu einem Videosignal synchronen Steuerimpuls-Pro grammes für Videosignal-Meßgeräte benutzt wird. Der Takt generator besteht aus einem üblichen spannungssteuerbaren Oszillator O sowie einem Phasenvergleicher P, dem ein gangsseitig beispielsweise über einen zusätzlichen Fre quenzteiler T einerseits das Ausgangssignal des Oszilla tors O und andererseits die aus dem Videosignal über eine Trennschaltung ST abgeleitete H-Synchronimpulsfre quenz als Referenzsignal f_r zugeführt wird. Bei den heute üblichen Videosignalen beträgt der Abstand zwischen der abfallenden Flanke des H-Impulses beispielsweise 64 µs, was einer Synchronimpulsfrequenz von 16 kHz entspricht. Für die Ableitung beliebiger Steuerimpulsprogramme für das Videosignal-Meßgerät hat es sich beispielsweise als vorteilhaft erwiesen, den Oszillator O auf einer wesent lich höheren Frequenz von beispielsweise f=27 MHz zu betreiben, diese hohe Ausgangsfrequenz wird über den Frequenzteiler T auf die der Synchronimpulsfrequenz f_r entsprechende Frequenz f′=16 kHz heruntergeteilt. Der Frequenzteiler T kann auch so realisiert werden, daß mit f=27 MHz ein Zähler mit Speicher (RAM oder EPROM) betrieben wird, wie im folgenden anhand von Fig. 3 beschrieben ist. Die heruntergeteilte Frequenz f′ wird dann aus dem EPROM ausgelesen. Fig. 1 shows the basic circuit diagram of a clock generator according to the invention, the output frequency f is used to generate a synchronous to a video signal control pulse program for video signal measuring devices. The clock generator consists of a conventional voltage-controllable oscillator O and a phase comparator P, which on the output side, for example via an additional frequency divider T, on the one hand the output signal of the oscillator O and on the other hand the H-Synchronimpulsfre frequency derived from the video signal via an isolating circuit ST as reference signal f _{r is} supplied. With today's common video signals, the distance between the falling edge of the H pulse is, for example, 64 microseconds, which corresponds to a synchronous pulse frequency of 16 kHz. For the derivation of any control pulse programs for the video signal measuring device, it has proven to be advantageous, for example, to operate the oscillator O at a significantly higher frequency, for example f = 27 MHz, this high output frequency is via the frequency divider T to the synchronous pulse frequency f _r corresponding frequency f '= 16 kHz divided down. The frequency divider T can also be implemented in such a way that a counter with memory (RAM or EPROM) is operated at f = 27 MHz, as described below with reference to FIG. 3. The divided frequency f 'is then read from the EPROM.

Die Phasenvergleichsschaltung P besteht nur aus einem D-Flip-Flop, dessen Takteingang der generierte Taktimpuls f′ und dessen Dateneingang der dem invertierten H-Syn chronimpuls entsprechende Referenzimpuls fr zugeführt werden. Mit der steigenden Flanke des Taktimpulses speichert das Flip-Flop den momentanen logischen Pegel des Referenzimpulses fr für die Dauer einer Zeile. Kommt die steigende Flanke von fr früher als die von f′, so speichert das Flip-Flop H-Pegel, kommt sie später, so speichert es L-Pegel. Der Ausgang des Flip-Flops P steuert direkt die frequenzbestimmende Kapazitätsdiode des Oszil lators O und schaltet sie digital zwischen zwei Werten hin und her. Da bei H-Pegel f′ nacheilt, muß f′ dann auf den höheren Frequenzwert geschaltet werden.The phase comparison circuit P consists of only one D flip-flop, whose clock input is the generated clock pulse f 'and its data input that the inverted H syn chronimpulse supplied corresponding reference pulse fr will. With the rising edge of the clock pulse the flip-flop stores the current logic level of the reference pulse fr for the duration of a line. Coming the rising edge of fr earlier than that of f ′, see above saves the flip-flop H level, it comes later, so it stores L level. The output of the flip-flop P controls directly the frequency-determining capacitance diode of the Oszil lators O and switches them digitally between two values back and forth. Since f 'lags at H level, f' must then can be switched to the higher frequency value.

Im Phasenvergleicher wird nur das Vorzeichen der Phasen abweichung zwischen f_r und f′ ausgewertet, der Phasen vergleicher P vergleicht einmal pro Referenzsignalperiode die Phase des Referenzsignals f_r mit der Phase des dem Taktsignal f entsprechenden Signals f′. Wenn die Phase von f′ voreilt, gibt der Phasenvergleicher P an seinem Ausgang den festen logischen Pegel L von beispielsweise 0 Volt ab und dadurch wird der mit seiner Sollfrequenz auf beispielsweise 27 MHz abgestimmte Oszillator O auf einem um einen vorbestimmten festen Frequenzbetrag von beispielsweise 1 kHz niedrigeren Frequenzwert gesteuert. Wenn dagegen die Phase von f′ gegenüber der Phase des Referenzsignals f_r nacheilt, gibt der Phasenvergleicher P den festen logischen Pegel H von beispielsweise +5 Volt ab und dadurch wird der Oszillator O auf einen gegenüber seinem Sollwert von 27 MHz um beispielsweise 1 kHz höheren Frequenzwert gesteuert. Der Oszillator O kann also nur auf zwei genau möglichst symmetrisch zu seiner Sollfrequenz festliegenden Frequenzwerten schwingen, die nur um einen geringen Betrag gegenüber dem Sollwert verschieden sind. Nach Fig. 2 ist bei vor eilender Phase (logischer Steuerpegel L = niedrigere Oszillatorfrequenz f_L) die Periode des Taktsignals f größer und die Flanke dieses Signals verschiebt sich damit in Richtung nacheilende Phase. Eilt beim nächsten Phasenvergleich der nächstfolgenden Signalperiode die Phase von f′ immer noch gegenüber f_r vor, wiederholt sich dieser Vorgang, bis schließlich die Phase von f′ gegenüber f_r nacheilt, der Phasenvergleicher P damit H-Steuerpegel liefert und der Oszillator O damit auf die höhere Frequenz f_H geschaltet wird, so daß die Phase des Taktsignales F in Richtung auf voreilende Phase ver schoben wird. Durch dieses ständige Umschalten der Takt frequenz f um den Sollwert wird dieser zwar nie exakt erreicht, die Sollfrequenz ergibt sich jedoch aus dem Mittelwert dieser abwechselnd eingenommenen Schaltzustän de. Diese geringfügigen systematischen Frequenzabwei chungen können durch den Frequenzteiler T vernachlässigbar klein gehalten werden, es überwiegt der Vorteil, daß große und kleine Phasenabweichungen zwischen f′ und f_r jeweils immer feste vorbestimmte Reaktionen des Oszilla tors 1 bewirken, ein einzelner Störimpuls, der scheinbar einen sehr großen Phasenfehler bewirkt, erzeugt damit keine übertrieben starke Reaktion des Phasenregelkreises und damit auch keine entsprechend große Änderung der Taktfrequenz, sondern auch bei solchen Störimpulsen bleibt die Taktfrequenz im Rahmen ihrer vorgegebenen Grenzen. Die Taktfrequenz f ist damit sehr störsicher und nahezu jitterfrei, auch der schaltungstechnische Aufwand ist verglichen mit einem herkömmlichen phasengeregelten Oszillator sehr gering.In the phase comparator, only the sign of the phase deviation between f _r and f 'is evaluated, the phase comparator P compares the phase of the reference signal f _r with the phase of the signal f' corresponding to the clock signal f once per reference signal period. If the phase of f 'leads, the phase comparator P outputs at its output the fixed logic level L of, for example, 0 volts, and thereby the oscillator O, which is tuned to its target frequency, for example at 27 MHz, is at a predetermined fixed frequency amount of, for example, 1 kHz controlled lower frequency value. If, on the other hand, the phase of f 'lags behind the phase of the reference signal f _r , the phase comparator P outputs the fixed logic level H of, for example, +5 volts, and as a result the oscillator O becomes 1 kHz higher than its nominal value of 27 MHz Frequency value controlled. The oscillator O can therefore only oscillate on two frequency values which are exactly as symmetrical as possible with respect to its nominal frequency and which differ only by a small amount from the nominal value. According to FIG. 2, the period of the clock signal f is greater when the phase (logic control level L = lower oscillator frequency f _L ) rushes ahead and the edge of this signal thus shifts in the direction of the lagging phase. If the phase of f 'is still ahead of f _r during the next phase comparison of the next signal period, this process is repeated until the phase of f' lags behind f _r , the phase comparator P thus supplies H control level and the oscillator O thus the higher frequency f _{H is} switched so that the phase of the clock signal F is pushed ver in the direction of the leading phase. Through this constant switching of the clock frequency f around the setpoint, this is never exactly achieved, but the setpoint frequency results from the mean of these alternating switching states. These slight systematic frequency deviations can be kept negligibly small by the frequency divider T, the advantage outweighs the fact that large and small phase deviations between f 'and f _r always cause predetermined predetermined reactions of the oscillator 1 , a single interference pulse, which appears to be a very causes a large phase error, thus does not produce an exaggerated reaction of the phase locked loop and therefore does not result in a correspondingly large change in the clock frequency, but the clock frequency also remains within its predetermined limits in the case of such interference pulses. The clock frequency f is thus very interference-free and almost jitter-free, and the circuitry complexity is also very low compared to a conventional phase-controlled oscillator.

Um bei größeren Phasensprüngen ein möglichst schnelles Wiedereinrasten des Taktgenerators zu erreichen hat es sich gemäß einer Weiterbildung der Erfindung als vorteil haft erwiesen, hierfür eine Anordnung nach Patentanmeldung P 40 13 179.3 anzuwenden.In order to achieve the quickest possible with larger phase jumps It has to achieve snapping back of the clock generator according to a further development of the invention as an advantage proven, for this an arrangement after patent application P 40 13 179.3 apply.

Fig. 3 zeigt das Prinzipschaltbild einer Anordnung zum Erzeugen eines zu einem Videosignal synchronen Steuer impuls-Programmes für Videosignal-Meßgeräte mit einem Zähler 1, der durch einen Taktgenerator 2 gesteuert ist und der über eine Torschaltung 4 mit dem H-Synchronimpuls des Videosignals rücksetzbar ist. Der H-Synchronimpuls wird über eine Trennschaltung 5 aus dem Videosignal abge trennt und der Torschaltung 4 zugeführt. Die Torschaltung 4 ist über Steuerimpulse aus dem Speicher 3 steuerbar, der Torschaltung 4 ist außerdem eine Auswertlogik 6 vor geschaltet. Der Speicher 3 (EPROM oder RAM) ist über den Zähler 1 gesteuert, im Speicher 3 ist die Lage und die Reihenfolge von Steuerimpulsen abgespeichert, in denen beispielsweise ein Videoanalysator zum Messen der Horizontalparameter eines Videosignals angesteuert ist, wie er in "Neues von Rohde & Schwarz", Heft 126, Sommer 1989, S. 20 bis 22 beschrieben ist. Fig. 3 shows the basic circuit diagram of an arrangement for generating a synchronous to a video signal control pulse program for video signal measuring devices with a counter 1 , which is controlled by a clock generator 2 and which can be reset via a gate circuit 4 with the H-sync pulse of the video signal . The H-sync pulse is separated from the video signal via an isolating circuit 5 and fed to the gate circuit 4 . The gate circuit 4 can be controlled via control pulses from the memory 3 , and the gate circuit 4 is also connected to an evaluation logic 6 . The memory 3 (EPROM or RAM) is controlled by the counter 1 , the position and the sequence of control pulses are stored in the memory 3 , in which, for example, a video analyzer for measuring the horizontal parameters of a video signal is controlled, as described in "News from Rohde & Schwarz ", Issue 126, Summer 1989, pp. 20 to 22.

Der Taktgenerator 2 ist kein freilaufender Oszillator, sondern gemäß der Erfindung nach Fig. 1 ausgebildet und mit dem Videosignal synchronisiert, dazu wird dem Takt generator 2 zusätzlich noch die Synchronimpulsfrequenz aus dem Synchrontrenner 5 zugeführt.The clock generator 2 is not a free-running oscillator, but is designed according to the invention shown in FIG. 1 and synchronized with the video signal, for this purpose the clock generator 2 is additionally supplied with the sync pulse frequency from the sync separator 5 .

In dem gezeigten Ausführungsbeispiel besteht die Tor schaltung 4 aus fünf Toren (z. B. Und-Schaltungen) 20, 21, 22, 23 und 24, denen eingangsseitig der H-Synchron impuls zugeführt ist und die außerdem aus dem Speicher 3 mit den Steuerimpulsen S1, S2, S3 und S4 ansteuerbar sind, d. h. das Tor 20 ist im Zeitbereich t1 offen, das Tor 21 ist während der Zeit t2 vor und nach dieser Zeit t1 offen, das Tor 22 während der Zeit t3 und das Tor 23 während der Zeit t4 jeweils vor und nach dem Zeitbe reich t1. Der Zeitbereich t1 wird bestimmt durch die Soll-Lage des Synchronimpulses des Videosignals, d. h. die abfallende Flanke des Synchronimpulses des Videosig nals liegt in der Mitte des Soll-Zeitbereiches t1. Die Größe der Zeit t1 beträgt vorzugsweise drei Zählertakt perioden (im gewählten Ausführungsbeispiel also 750 ns), so daß das Zeitfenster sowohl eine Taktperiode in vor eilender als auch in nacheilender Richtung offen ist und so der Jitter des Synchronimpulses mit berücksichtigt ist.In the exemplary embodiment shown, the gate circuit 4 consists of five gates (e.g. AND circuits) 20 , 21 , 22 , 23 and 24 , to which the H-synchronous pulse is supplied on the input side and which also comes from the memory 3 with the control pulses S 1 , S 2 , S 3 and S 4 can be controlled, ie the gate 20 is open in the time range t 1 , the gate 21 is open during the time t 2 before and after this time t 1 , the gate 22 during the time t 3 and the gate 23 during the time t 4 before and after the time range t 1 . The time range t 1 is determined by the target position of the synchronizing pulse of the video signal, ie the falling edge of the synchronizing pulse of the video signal lies in the middle of the target time range t 1 . The size of the time t 1 is preferably three counter clock periods (750 ns in the selected exemplary embodiment), so that the time window is open for one clock period in both the advancing and the lagging direction and the jitter of the synchronizing pulse is also taken into account.

Die Auswertlogik 6 besteht aus vier Toren (z. B. wiederum UND-Schaltungen) 10, 11, 12 und 13, denen wiederum ein gangsseitig die H-Synchronimpulse aus der Trennschaltung 5 zugeführt sind und die ebenfalls aus dem Speicher 3 mit den Steuerimpulsen S1, S2, S3 und S4 angesteuert sind. Kommt ein Synchronimpuls während der Dauer eines dieser Steuerimpulse S1 bis S4, so wird sein Vorkommen von einem der vier nachfolgenden Zwischenspeicher 15, 16, 17 oder 18 gespeichert. In der Zeilenmitte werden die so ermittelten Daten von drei nachfolgenden Speichern 26, 27 und 28 übernommen, damit sie beim nächsten H-Synchronimpuls noch zur Verfügung stehen. Die Zwischen speicher 15 bis 18 werden gleichzeitig gelöscht, damit die Lage des nächsten Synchronimpulses gespeichert werden kann. Sind durch Störimpulse mehrere H-Synchronimpulse gespeichert worden, so wählt eine zwischengeschaltete Vorrangschaltung 19 denjenigen Synchronimpuls aus, dessen zeitliche Lage der Sollposition am nächsten war, denn dies war wahrscheinlich der richtige H-Synchronimpuls. Nur seine Lage wird dann in den Speichern 26 bis 28 abge speichert. Die Ausgangsdaten dieser Speicher 26 bis 28 öffnen dann eines der Tore 21 bis 23 der Torschaltung 4, die das Starten des Zählers 1 durch den H-Synchron impuls ermöglichen. Auf diese Weise wird das Starten des Zählers 1 zu einem von der Sollposition abweichenden Zeitpunkt genau eine Zeile nach dem ersten Auftreten einer Abweichung ermöglicht. Wenn z. B. zweiunddreißig Zeilen lang kein gültiger Startimpuls ST aufgetreten ist, was von einem zusätzlichen Zähler 7 überwacht wird, so liegt vermutlich kein Videosignal an und es wird dann ein zusätzliches Tor 24 geöffnet, daß den ersten H-Impuls eines neu angelegten Signals ohne jede Fensterung durch läßt, um ein schnelles Einrasten zu ermöglichen.The evaluation logic 6 consists of four gates (e.g. again AND circuits) 10 , 11 , 12 and 13 , which in turn are supplied with the H-sync pulses from the isolating circuit 5 on the output side and which are also from the memory 3 with the control pulses S 1 , S 2 , S 3 and S 4 are controlled. If a synchronizing pulse comes during the duration of one of these control pulses S 1 to S 4 , its occurrence is stored by one of the four subsequent buffers 15 , 16 , 17 or 18 . In the middle of the line, the data determined in this way are taken over by three subsequent memories 26 , 27 and 28 so that they are still available on the next H-sync pulse. The intermediate memories 15 to 18 are deleted at the same time so that the location of the next sync pulse can be saved. If several H synchronizing pulses have been stored due to interference pulses, an intermediate priority circuit 19 selects the synchronizing pulse whose temporal position was closest to the desired position, since this was probably the correct H synchronizing pulse. Only its location is then stored in the memories 26 to 28 . The output data of these memories 26 to 28 then open one of the gates 21 to 23 of the gate circuit 4 , which enable the counter 1 to be started by the H synchronous pulse. In this way, the counter 1 can be started at a point in time deviating from the target position exactly one line after the first occurrence of a deviation. If e.g. B. thirty-two lines no valid start pulse ST has occurred, which is monitored by an additional counter 7 , there is probably no video signal and then an additional gate 24 is opened that the first H pulse of a newly created signal without any fenestration through to allow a quick snap.

Die Anordnung ermöglicht es also, daß bei einem unge störten Videosignal mit einem davon abgeleiteten exakten Synchronimpuls, der exakt innerhalb des Soll-Zeitfensters t1 liegt, über das Tor 20 ein Startimpuls ST1 zum Rück stelleingang des Zählers 1 durchgeschaltet wird, der Zähler 1 also immer exakt synchron mit dem Synchronimpuls des Videosignals gestartet wird. Wenn dagegen der Syn chronimpuls nicht in dem durch die Norm vorgegebenen Soll-Zeitbereich S1 liegt, sondern mehr oder weniger weit davon ab, also in einem der Zeitfenster S2, S3 oder S4, so wird eines der anderen Tore 21, 22 oder 23 geöffnet und dadurch zeitlich vom Sollwert ST1 abliegende Start impulse ST2, ST3 oder ST4 erzeugt, mit denen dann der Zähler 1 gestartet wird, wenn auch noch beim nächsten Synchronimpuls der gleiche abliegende Startimpuls ST2, ST3 oder ST4 erzeugt wird. Damit ist gewährleistet, daß auch von gestörten Videosignalen einwandfreie Impulspro gramme, beispielsweise für Videoanalysatoren abgeleitet werden können. The arrangement thus enables a start pulse ST 1 to be switched through to the return input of counter 1 in the case of an undisturbed video signal with an exact synchronizing pulse derived therefrom, which lies exactly within the target time window t 1 , through gate 20 , counter 1 is always started exactly in sync with the sync pulse of the video signal. If, on the other hand, the sync pulse is not in the target time range S 1 specified by the standard, but more or less far therefrom, that is to say in one of the time windows S 2 , S 3 or S 4 , one of the other gates 21 , 22 or 23 is opened and thereby start pulses ST 2 , ST 3 or ST 4 are generated which are temporally distant from the setpoint ST 1 , with which counter 1 is then started, even if the same remote start pulse ST 2 , ST 3 or ST 4 is still present with the next synchronizing pulse is produced. This ensures that flawless impulse programs, for example for video analyzers, can also be derived from disturbed video signals.

Die Anordnung kann noch dadurch verbessert werden, daß im Speicher 3 jeweils mehrere Torsysteme gespeichert werden, wobei jedes Torsystem jeweils aus einer Gruppe von unterschiedlich breiten Zeitfenstern t1 bis t4 be steht. Durch Auswahl eines für den jeweiligen Anwendungs zweck geeigneten Torsystems läßt sich erreichen, daß der Zeitbereich jeweils nur so groß ist, wie der tatsäch lich vorhandene Jitter des Synchronimpulses. Damit wird vermieden, daß auch falsche H-Impulse wie Rauschen einen falschen Zählerstart auslösen. Die Auswahl des jeweils günstigsten Torsystems trifft hierbei eine spezielle Torbreitensteuerung nach Fig. 5. Die Umschaltung der Torsysteme erfolgt durch Umschalten von zwei Adressen-Bits des Speichers 3. Die zwei Bits, die das jeweilige Tor system und damit die Torbreite auswählen, werden über einen Aufwärts-Abwärts-Zähler 30 erzeugt, der in dem gezeigten Ausführungsbeispiel über einen 16-VBLD-Takt angesteuert ist, der also damit immer erst alle sechzehn Vollbilder eines Videosignals seinen Zustand ändern kann. Dieser als Auswählschaltung dienende Zähler 30 zählt aufwärts, wenn Startimpulse ST3 bis ST5 auftreten, die also relativ weit von der Soll-Lage ST1 entfernt sind. Beim Aufwärtszählen des Zählers 30 wird in dem Speicher 3 damit ein Torsystem ausgewählt, dessen Steuerimpulse S1 bis S4 eine größere Fensterbreite t1 bis t4 besitzt. Wenn nur exakte Startimpulse ST1 im engsten Fenster S1 auftreten, zählt der Zähler 30 abwärts, nimmt also eine Zählstellung ein, in welchem aus dem Speicher 3 ein Tor system ausgewählt wird, dessen Fenster S1 bis S4 die engste Breite besitzt. Kommen dagegen auch Startimpulse ST2 im zweitengsten Zeitfenster S2 aber keine Impulse St3 bis St5 vor, so behält der Zähler 30 seinen Zustand bei. Gesteuert wird der Zähler durch zwei Speicher 31 und 32, denen über Gatter 33 und 34 jeweils die Steuer impulse ST2 bis ST5 bzw. ST3 bis ST5 zugeführt sind. Der Speicher 31 registriert also alle aufgetretenen Startimpulse ST2 bis ST5 während der Speicher 32 nur die weiter entfernten Startimpulse ST3 bis ST5 regi striert. Wenn der Speicher 31 irgendeinen erzeugten Startimpuls registriert, so sperrt er gleichzeitig auch über das Tor 35 den Abwärtszählimpuls für den Zähler 30. Der Zähler 30 kann dann nur noch aufwärtszählen oder im selben Zustand bleiben. Der Zähler 30 zählt jedoch aufwärts, wenn der Speicher 32 einen weiter abgelegenen Startimpuls ST3 bis ST5 registriert und damit über das Tor 36 den Aufwärtszählimpuls für den Zähler 30 freigibt. Andernfalls bleibt der Zähler 30 im gleichen Zustand. Abwärts zählt er nur, wenn weder der Speicher 31 noch der Speicher 32 einen Startimpuls registrieren. Auf diese Weise wird über den jeweiligen Zählerstand des Zählers 30 im Speicher 3 jeweils ein Torsystem gemäß Fig. 4 für die Steuerung der Tore 20 bis 24 und 10 bis 13 ausgewählt, das die im Moment optimalste Zeitfensterbreite t1 bis t4 besitzt.The arrangement can be further improved in that a plurality of gate systems are stored in the memory 3 , each gate system each consisting of a group of differently wide time windows t 1 to t 4 be. By selecting a gate system suitable for the respective application, it can be achieved that the time range is only as large as the actual jitter of the sync pulse. This prevents false H pulses such as noise from triggering a wrong counter start. A gate width control according to FIG. 5 is selected for the cheapest gate system in each case . The gate systems are switched over by switching two address bits of the memory 3 . The two bits that select the respective gate system and thus the gate width are generated via an up-down counter 30 , which in the exemplary embodiment shown is controlled via a 16-VBLD clock, which therefore always only every sixteen frames Video signal can change its state. This counter 30, which serves as a selection circuit, counts up when start pulses ST 3 to ST 5 occur, which are therefore relatively far from the desired position ST 1 . When counting up the counter 30 , a gate system is selected in the memory 3 , the control pulses S 1 to S 4 of which have a larger window width t 1 to t 4 . If only exact start pulses ST 1 occur in the narrowest window S 1 , the counter 30 counts down, thus occupies a count position in which a gate system is selected from the memory 3 , the window S 1 to S 4 of which has the narrowest width. If, on the other hand, start pulses ST 2 also occur in the second narrowest time window S 2 but no pulses St 3 to St 5 , counter 30 maintains its state. The counter is controlled by two memories 31 and 32 , to which the control pulses ST 2 to ST 5 and ST 3 to ST 5 are supplied via gates 33 and 34, respectively. The memory 31 thus registers all the start pulses ST 2 to ST 5 that have occurred, while the memory 32 registers only the more distant start pulses ST 3 to ST 5 . If the memory 31 registers any generated start pulse, it also blocks the down count pulse for the counter 30 via the gate 35 . The counter 30 can then only count up or remain in the same state. However, the counter 30 counts up when the memory 32 registers a further remote start pulse ST 3 to ST 5 and thus releases the up count pulse for the counter 30 via the gate 36 . Otherwise the counter 30 remains in the same state. It counts down only when neither memory 31 nor memory 32 register a start pulse. In this way, a gate system according to FIG. 4 is selected for the control of the gates 20 to 24 and 10 to 13 over the respective counter reading of the counter 30 in the memory 3 , which currently has the optimal time window width t 1 to t 4 .

Claims

1. clock generator for video signal measuring devices, which can be synchronized with the sync pulses of the video signal, with a phase-controlled oscillator, in whose phase comparator the oscillator frequency is compared with the sync pulse frequency of the video signal, characterized in that the phase comparator (P) is designed so that it with the oscillator frequency (f) lagging in phase compared to the synchronous pulse frequency (f _r ) always delivers a first fixed control level (H potential = +5 volts) to the voltage-controllable oscillator (O) and thus the oscillator to a frequency which is opposite the setpoint switches a fixed amount higher frequency value while it always delivers a second fixed control level (L = 0 volts) to the voltage-controllable oscillator (O) when the oscillator frequency is ahead of the sync pulse frequency and thus switches the oscillator to a fixed amount lower than the set frequency Frequency value scha it.

2. clock generator according to claim 1, marked characterized by its use in a Arrangement for generating a to a video signal synchronous control pulse program for video signal nal measuring devices, in which he controls a counter, via a gate circuit with the sync pulse of the video signal is started and by the a control pulse stored there program is readable.

3. clock generator according to claim 2, characterized ge indicates that he has a counter controls, which in turn with a gate circuit the sync pulse of the video signal is started and by spitting it out of a memory saved control pulse program for a video signal measurement device can be read out, the gate circuit via Control pulses from the memory is controlled so that a switching through the sync pulse to the counter Gate only in the one specified by the standard The target time range of the sync pulse is open.

4. clock generator according to claim 3, characterized ge indicates that the gate circuit next to the first gate open in the target time range is still min at least another one before or after this Target time range open in a limited time window Has gate and one assigned to these gates Evaluation logic when through the first gate in the target no synchronous pulse, only in one a sync pulse in the adjacent time window is set when a new synchronization occurs impulses in the same time window this synchronizing pulse released to start the counter.

5. clock generator according to claim 4, characterized ge indicates the latitude of time window depending on the location of the counter start impulses in relation to the target time range over a Control circuit is adjustable.