DE4022468A1

DE4022468A1 - Equaliser for digital signals in wideband network - uses 2 parallel amplifiers connected directly and via high-pass filter to output summator

Info

Publication number: DE4022468A1
Application number: DE19904022468
Authority: DE
Inventors: Volker Dr Ing Schmitt; Josef Dipl Ing Einzinger
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1990-07-14
Filing date: 1990-07-14
Publication date: 1992-01-16

Abstract

The equaliser feeds the digital input signals to an amplifier (V1) and to a variable amplifier (V2) in series with a high-pass filter (HP). The outputs of the first amplifier and the high-pass filter are fed to a summator (S) providing the circuit output. Pref., the equaliser has at least two successive stages, each with two amplifiers, a high-pass filter and a summator. ADVANTAGE - Suitable for high data transmission rates of at least 155 Mbit/s.

Description

Die Erfindung betrifft einen Entzerrer, insbesondere für ein in Breitbandnetzen übertragenes Digitalsignal.The invention relates to an equalizer, in particular for a digital signal transmitted in broadband networks.

In Breitbandnetzen kommt es bei der Übertragung von Digi talsignalen, beispielsweise von Sprach- oder Musiksigna len über eine Koaxialleitung, zu längenabhängigen Verzer rungen. Zu deren Entzerrung werden Entzerrer benötigt, die es ermöglichen sollen, die längenabhängigen Verzer rungen automatisch auszugleichen.In broadband networks it happens when Digi is transmitting valley signals, for example of speech or music signals len over a coaxial line, to length-dependent distortion stanchions. To equalize them, equalizers are needed which should make it possible to use the length-dependent verzer balances automatically.

Aus DE-PS 31 24 328 ist eine Schaltungsanordnung zur va riablen aktiven Entzerrung elektrischer Signale bekannt, wobei der Frequenzgang der zu entzerrenden Signale durch Impedanzen in den Emitterzuleitungen von Transistoren be einflußbar ist und die Impedanzen mit dem ersten Pol ei ner Betriebsspannungsquelle in Verbindung stehen. Das Ausgangssignal ist an einer Ausgangsimpedanz abnehmbar, deren erster Anschluß mit dem zweiten Pol der Betriebs spannungsquelle verbunden ist. Die Schaltungsanordnung wird von einem Regelverstärker geregelt, dem das Aus gangssignal spitzenwertgleichgerichtet zugeführt wird. Das zu entzerrende Eingangssignal wird über einen Ein gangstransistor den miteinander verbundenen Emittern ei nes aus zwei Transistoren bestehenden Differenzverstär kers zugeführt, wobei mit dem Kollektor des ersten Tran sistors des Differenzverstärkers die Basen einer ersten Gruppe der Transistoren und mit dem Kollektor des zweiten Transistors des Differenzverstärkers die Basen einer zweiten Gruppe der Transistoren verbunden sind. Die Kol lektoren der Transistoren beider Gruppen sind an einem Summationspunkt zusammengeführt, mit dem der zweite An schluß der Ausgangsimpedanz verbunden ist. Der Regelver stärker steuert den Differenzverstärker derart an, daß die Transistoren der ersten bzw. zweiten Gruppe mehr oder weniger von dem zu entzerrenden Eingangssignal angesteu ert werden, so daß der Frequenzgang des Signals durch die Impedanzen in Emitterzuleitungen der Transistoren beider Gruppen und durch die Ausgangsimpedanz beeinflußt wird.From DE-PS 31 24 328 a circuit arrangement for va riablen active equalization of electrical signals known, the frequency response of the signals to be equalized by Impedances in the emitter leads of transistors be can be influenced and the impedances with the first pole ner operating voltage source are connected. The Output signal is removable at an output impedance, their first connection to the second pole of operation voltage source is connected. The circuit arrangement is controlled by a control amplifier, which the off output signal is peak-rectified. The input signal to be equalized is switched on gang transistor the interconnected emitters egg Differential amplifier consisting of two transistors kers supplied, with the collector of the first Tran sistors of the differential amplifier the bases of a first Group of transistors and with the collector of the second Transistor of the differential amplifier the bases of a second group of transistors are connected. The col Lectors of the transistors of both groups are on one Summation point merged with which the second type conclusion of the output impedance is connected. The rule ver controls the differential amplifier in such a way that the transistors of the first or second group more or less driven by the input signal to be equalized be ert so that the frequency response of the signal by the Impedances in the emitter leads of the transistors of both Groups and is affected by the output impedance.

Der Erfindung liegt die Aufgabe zugrunde, einen Entzerrer der eingangs genannten Art anzugeben, der auf einfache Weise insbesondere auch bei hohen Datenraten bis wenig stens 155 Mbit/s eine Entzerrung des Digitalsignals er möglicht und der zudem eine ausreichende Stabilität auf weist.The invention has for its object an equalizer of the type mentioned at the beginning, which is simple Wise, especially with high data rates to little at least 155 Mbit / s equalization of the digital signal possible and which also has sufficient stability points.

Diese Aufgabe wird bei einem Entzerrer der eingangs ge nannten Art dadurch gelöst, daß das Digitalsignal einer seits über einen ersten Verstärker und andererseits über einen regelbaren zweiten Verstärker in Reihe mit einem Hochpaß einem Summierer zugeführt wird.This task is at the beginning of an equalizer ge named type solved in that the digital signal on the one hand via a first amplifier and on the other hand via an adjustable second amplifier in series with one High pass is supplied to a summer.

Die Erfindung geht dabei von der Erkenntnis aus, daß sich der zur Entzerrung der übertragenen Digitalsignale erfor derliche Frequenzgang zumindest bezüglich seines Betrags durch eine Funktion annähern läßt, die sich aus der Summe aus einem ersten Faktor und dem Produkt aus einem verän derbaren zweiten Faktor und einer Hochpaßfunktion zusam mensetzt. Eine derartige Frequenzgangfunktion kann auf einfache Weise realisiert werden. Dabei bildet der erste Verstärker den ersten Faktor und der regelbare zweite Verstärker den veränderbaren zweiten Faktor. Der erste Verstärker kann beispielsweise als breitbandige stark ge gengekoppelte Stufe und der zweite Verstärker als breit bandige Stufe mit einer variablen Spannungsverstärkung ausgebildet sein. Spulen und Kapazitäts- oder Pindioden werden zur Entzerrung des Frequenzgangs und damit zur Re alisierung des Entzerrers nicht benötigt, wodurch eine aufwendige Schaltungsauslegung entfallen kann. Der Ent zerrer ist somit auf einfache Weise fast vollständig mo nolithisch integrierbar. Dabei sind der erste und zweite Verstärker sowie der Summierer als monolithisch inte grierte Schaltungsanordnung ausgebildet, lediglich die Hochpaßfunktion wird durch externe Bauteile, beispiels weise durch mehrere parallelgeschaltete RC-Glieder, aus geführt. Darüber hinaus kann auch auf eine Rückkopplung des Entzerrers verzichtet werden, wodurch insbesondere bei hohen Datenraten des zu übertragenden Datensignals Stabilitätsprobleme des Entzerrers vermieden werden.The invention is based on the knowledge that which is required to equalize the transmitted digital signals frequency response at least in terms of its amount can be approximated by a function that results from the sum from a first factor and the product from one change derbare second factor and a high-pass function together set. Such a frequency response function can be based on can be easily realized. The first forms Amplifier the first factor and the controllable second Amplifier the changeable second factor. The first Amplifiers can, for example, be strong as broadband coupled stage and the second amplifier as wide banded stage with a variable voltage gain be trained. Coils and capacitance or pin diodes are used to equalize the frequency response and thus to re equalization of the equalizer is not required, whereby a elaborate circuit design can be omitted. The Ent tug is therefore almost completely mo in a simple manner can be integrated nolithically. The first and second are Amplifier and the summer as a monolithic inte trained circuit arrangement, only the High pass function is by external components, for example by several RC elements connected in parallel guided. In addition, feedback can also be used the equalizer can be dispensed with, which in particular at high data rates of the data signal to be transmitted Equalizer stability problems can be avoided.

Bei einer Ausgestaltungsform ist einer aus dem ersten und dem zweiten Verstärker, dem Summierer sowie dem Hochpaß gebildeten ersten Stufe mindestens eine entsprechend auf gebaute zweite Stufe nachgeschaltet. Dabei wird das zu entzerrende Digitalsignal zunächst der ersten Stufe zuge führt. Das Ausgangssignal der ersten Stufe bildet das Eingangssignal der zweiten Stufe, wodurch eine weitere Entzerrung bewirkt wird.In one embodiment, one is from the first and the second amplifier, the summer and the high pass formed first stage at least one accordingly built second stage downstream. This becomes equalizing digital signal first the first stage leads. The output signal of the first stage forms that Input signal of the second stage, causing another Equalization is effected.

Bei einer Ausgestaltungsform wird den Steuereingängen des zweiten Verstärkers ein aus dem Ausgangssignal des Sum mierers durch Gleichrichtung gewonnenes und mit einem Re ferenzwert verglichenes Steuersignal zugeführt. Hierdurch wird in Abhängigkeit des jeweiligen Spitzenwertes des entzerrten Ausgangssignals die Verstärkung des regelbaren zweiten Verstärkers eingestellt.In one embodiment, the control inputs of the second amplifier one from the output signal of the sum mierers obtained by rectification and with a re Reference value compared control signal supplied. Hereby is depending on the respective peak value of the equalized output signal the gain of the controllable second amplifier set.

Bei einer weiteren Ausgestaltungsform wird das aus dem Ausgangssignal des Summierers durch Gleichrichtung gewon nene Signal einem Komparator zugeführt. Der Komparator führt einen Vergleich des gleichgerichteten Signals mit einer Referenzspannung durch, so daß am Ausgang des Kom parators eine Erkennung des Zustands "kein Eingangssi gnal" erfolgt.In a further embodiment, the Output signal of the summer won by rectification nene signal fed to a comparator. The comparator performs a comparison of the rectified signal a reference voltage so that at the output of the com parators a detection of the state "no input si gnal "takes place.

Bei einer Ausgestaltungsform ist der Summierer aus zwei aus einem ersten und einem zweiten Bipolartransistor ge bildeten Differenzverstärker aufgebaut, wobei die Kollek toren des ersten Bipolartransistors und die Kollektoren des zweiten Bipolartransistors jeweils an gemeinsame Wi derstände angeschlossen sind. Durch die gemeinsamen Wi derstände wird der Summierer auf einfache Weise reali siert und ist zudem monolithisch integrierbar.In one embodiment, the totalizer is made up of two from a first and a second bipolar transistor ge formed differential amplifier, the Kollek gates of the first bipolar transistor and the collectors of the second bipolar transistor each to common Wi are connected. Through the common Wi the totalizer is easily realized based and can also be integrated monolithically.

Bei einer Ausgestaltungsform ist der Summierer aus zwei aus einem ersten und einem zweiten Feldeffekttransistor gebildeten Differenzverstärker aufgebaut, wobei die Drain-Elektroden des ersten Feldeffekttransistors und die Drain-Elektroden des zweiten Feldeffekttransistors je weils an gemeinsame Widerstände angeschlossen sind. Dabei ist der Entzerrer als aus Feldeffekttransistoren aufge baute monolithisch integrierbare Schaltung realisierbar.In one embodiment, the totalizer is made up of two from a first and a second field effect transistor formed differential amplifier built, the Drain electrodes of the first field effect transistor and the Drain electrodes of the second field effect transistor each because connected to common resistors. Here the equalizer is made up of field effect transistors built monolithically integrated circuit realizable.

Bei einer weiteren Ausgestaltungsform ist der zweite Ver stärker dem Hochpaß nachgeschaltet und der erste und zweite Verstärker und der Summierer sind als gemeinsame monolithisch integrierte Schaltungsanordnung ausgebil det. Hierdurch kann der Bauteileaufwand merklich redu ziert werden, da es möglich ist, das Ausgangssignal des ersten Verstärkers auf einfache Weise zu dem Ausgangssi gnal des zweiten Verstärkers zu addieren, indem bei spielsweise die Kollektorströme der Differenzverstärker addiert werden und auf gemeinsame Kollektorwiderstände gegeben werden. Damit ist fast der gesamte Entzerrer als monolithisch integrierte Schaltung ausgebildet, lediglich die Funktion des Hochpasses ist extern zuzuschalten.In a further embodiment, the second Ver more downstream of the high pass and the first and second amplifier and the summer are common monolithically integrated circuit arrangement det. As a result, the cost of components can be significantly reduced be decorated, since it is possible to output the first amplifier to the output Si in a simple manner gnal of the second amplifier to add by at for example the collector currents of the differential amplifiers be added and to common collector resistors are given. This is almost the entire equalizer as monolithically integrated circuit, only the function of the high pass must be activated externally.

Im folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele näher erläutert.The invention is described below with reference to the figures illustrated embodiments explained in more detail.

Fig. 1 zeigt als Blockschaltbild ein erstes Ausführungs beispiel eines einstufigen Entzerrers. Fig. 1 shows a block diagram of a first embodiment example of a one-stage equalizer.

Fig. 2 zeigt als Blockschaltbild ein Ausführungsbeispiel eines zweistufigen Entzerrers. Fig. 2 shows a block diagram of an embodiment of a two-stage equalizer.

Fig. 3 zeigt als Blockschaltbild ein weiteres Ausfüh rungsbeispiel eines einstufigen Entzerrers. Fig. 3 shows a block diagram of another example of a one-stage equalizer.

Fig. 4 zeigt die Schaltungsanordnung eines monolithisch integrierbaren Entzerrers. Fig. 4 shows the circuit arrangement of a monolithically integrable equalizer.

Fig. 5 zeigt mögliche Verstärkungsverläufe eines Entzer rers in Abhängigkeit der Frequenz. Fig. 5 shows possible gain curves of an equalizer depending on the frequency.

Fig. 1 zeigt ein Ausführungsbeispiel eines Entzerrers L, der beispielsweise in einer Übertragungsstrecke für Breitbandnetze einschaltbar ist. Am Eingang des Entzer rers liegt ein zu entzerrendes Digitalsignal X, das ei nerseits über einen ersten Verstärker V1 und andererseits über einen regelbaren zweiten Verstärker V2 in Reihe mit einem Hochpaß HP einem Summierer S zugeführt wird. Am Ausgang des Entzerrers liegt ein Ausgangssignal Y. Fig. 1 shows an embodiment of an equalizer L, which can be switched on for example in a transmission link for broadband networks. At the input of the equalizer is a digital signal X to be equalized, which is supplied to a summer S on the one hand via a first amplifier V 1 and on the other hand via a controllable second amplifier V 2 in series with a high-pass filter HP. An output signal Y is present at the output of the equalizer.

Das in der Fig. 1 dargestellte Ausführungsbeispiel eines Entzerrers realisiert somit eine Funktion, die sich aus der Summe aus einem durch den ersten Verstärker V1 fest legbaren Faktor und aus dem Produkt eines durch den zwei ten Verstärker V2 vorgebbaren veränderbaren zweiten Fak tor mit der Hochpaßfunktion HP zusammensetzt. Eine derar tige Funktion ist dem für die Entzerrung zu aproximieren den Frequenzgang zumindest bezüglich des Betrages gut an genähert. Der erste Verstärker V1 wird dabei vorteilhaf terweise als breitbandige stark gegengekoppelte Stufe ausgebildet, während der zweite Verstärker V2 als breit bandige möglichst weit linear aussteuerbare Stufe mit ei ner zwischen Null und dem maximal möglichen Faktor ent sprechend der aproximierenden Frequenzgangfunktion va riablen Spannungsverstärkung realisiert wird. Der Summie rer S kann beispielsweise durch zwei Stufen aufgebaut werden, die auf einen gemeinsamen Widerstand arbeiten und so die Summierfunktion realisieren. Der Hochpaß HP kann aus der Parallelschaltung einer bestimmten Anzahl paral lelgeschalteter RC-Glieder ausgeführt werden, wobei be reits mit einer Parallelschaltung von 3 RC-Elementen eine gute Näherung erreicht werden kann. Der in der Figur dar gestellte Entzerrer ist bis auf den Hochpaß HP als mono lithisch integrierbare Schaltung I realisierbar. Stabili tätsprobleme werden bei dem in der Figur dargestellten Entzerrer, insbesondere bei großen Datenraten bis 155 Mbit/s dadurch vermieden, daß der in der Figur darge stellte Entzerrer keine Rückkopplung aufweist.The embodiment of an equalizer shown in FIG. 1 thus realizes a function that results from the sum of a factor that can be determined by the first amplifier V 1 and the product of a variable second factor that can be predetermined by the second amplifier V 2 HP high-pass function. One such function is to approximate the frequency response, at least with regard to the amount, to be approximated for the equalization. The first amplifier V 1 is advantageously designed as a broadband, strongly negative-coupled stage, while the second amplifier V 2 is implemented as a broadband stage which can be driven linearly as far as possible with a voltage amplification that is variable between zero and the maximum possible factor, corresponding to the approximating frequency response function . The Summie rer S can be constructed, for example, by two stages that work on a common resistance and thus realize the summing function. The high-pass HP can be carried out from the parallel connection of a certain number of parallel-connected RC elements, and a good approximation can already be achieved with a parallel connection of 3 RC elements. The equalizer shown in the figure can be implemented as a monolithically integrable circuit I except for the high-pass filter HP. Problems of stability are avoided in the equalizer shown in the figure, in particular at large data rates up to 155 Mbit / s, in that the equalizer shown in the figure has no feedback.

Das in Fig. 2 dargestellte Ausführungsbeispiel eines zweistufigen Entzerrers weist eine aus einem ersten V1, einem zweiten V2 Verstärker, einem Hochpaß HP1 sowie ei nem Summierer S gebildete erste Stufe auf, die über Kop pelkondensatoren C an eine zweite Stufe angeschlossen ist. Die zweite Stufe ist entsprechend der ersten Stufe ausgebildet und weist einen dritten Verstärker V3, einen regelbaren vierten Verstärker V4, einen zweiten Hoch paß HP2 sowie einen zweiten Summierer S2 auf. Dem Ausgang des zweiten Summierers S2 ist ein Zwischenverstärker ZV sowie ein Ausgangspufferverstärker PV nachgeschaltet. Am Ausgang des Ausgangspufferverstärkers PV liegt das ent zerrte Ausgangssignal Y. Das Ausgangssignal des Zwischen verstärkers ZV wird darüber hinaus über einen Gleichrich ter GR gleichgerichtet. Das gleichgerichtete Signal am Ausgang des Gleichrichters GR wird einem Regler RG sowie einem Komparator SK zugeführt. Der Ausgang des Reglers RG ist an die Steuereingänge des zweiten V2 sowie des vier ten V4 Verstärkers angeschlossen. Am Ausgang des Kompara tors SA liegt ein Erkennungssignal K.The embodiment shown in FIG. 2 of a two-stage equalizer has a first stage formed from a first V 1 , a second V 2 amplifier, a high-pass filter HP 1 and a summer S, which is connected via coupling capacitors C to a second stage. The second stage is designed in accordance with the first stage and has a third amplifier V 3 , a controllable fourth amplifier V 4 , a second high pass HP 2 and a second summer S 2 . An intermediate amplifier ZV and an output buffer amplifier PV are connected downstream of the output of the second summer S 2 . At the output of the output buffer amplifier PV is the equalized output signal Y. The output signal of the intermediate amplifier ZV is also rectified via a rectifier GR. The rectified signal at the output of the rectifier GR is fed to a controller RG and a comparator SK. The output of the controller RG is connected to the control inputs of the second V 2 and the fourth V 4 amplifier. At the output of the comparator SA there is a detection signal K.

Die Funktionsweise des in der Fig. 2 dargestellten Ent zerrers entspricht im wesentlichen dem bereits in der Be schreibung zur Fig. 1 angegebenen Entzerrer. So wird das von der zu entzerrenden Leitung kommende Signal X sowohl dem Eingang des ersten Verstärkers V1 sowie des zweiten regelbaren Verstärkers V2 zugeführt. Das Ausgangssignal des zweiten Verstärkers V2 gelangt über einen ersten ins besondere aus RC-Gliedern aufgebauten ersten Hochpaß HP1 zum ersten Summierer S1. Der andere Eingang des Summie rers S1 ist mit dem Ausgang des ersten Verstärkers V1 verbunden. Der Ausgang des ersten Summierers S1 wird ex tern über Koppelkondensatoren mit dem Eingang der zweiten Stufe verbunden. Die zweite Stufe entspricht vom Aufbau der ersten Stufe. Bei dem in der Fig. 2 dargestellten Ausführungsbeispiel weisen der erste sowie der dritte Verstärker V1, V3 jeweils eine Verstärkung V = 1 auf, während die regelbaren Verstärker V2, V4 eine variable Verstärkung von V = 0 bis 4 ermöglichen. Der erste und zweite Summierer S1, S2 sind so ausgebildet, daß das Si gnal am Ausgang des ersten und dritten Verstärkers V3 un verstärkt mit dem um den Faktor 2 verstärkten Signal am Ausgang des ersten und zweiten Hochpasses HP1, HP2 sum miert wird. Der der zweiten Stufe nachgeschaltete Zwi schenverstärker ZV bewirkt eine weitere Anhebung des Pe gels des Ausgangssignals am Summierer S2 um den Fak tor 2. Die Regelung der regelbaren Verstärker V2, V4 er folgt mit dem Signal am Ausgang des Reglers RG. Dieses wird auch dadurch gebildet, daß das Ausgangssignal des Zwischenverstärkers ZV zunächst über den Gleichrichter GR gleichgerichtet wird, anschließend geglättet und dann mit einem intern eingestellten Sollwert verglichen wird. Das gleichgerichtete Signal am Ausgang des Gleichrichters GR wird darüber hinaus dazu verwendet, daß am Komparator SK durch den Vergleich mit einem zweiten Referenzwert eine Erkennung auf den Zustand "kein Signal" erfolgen kann. Mit Hilfe des in der Fig. 2 dargestellten zweistufigen Entzerrers wird insbesondere bei Multiplexgeräten eine maximal mögliche Entzerrung bei der Nyquistfrequenz von ca. 18 dB sichergestellt. Der in Fig. 2 dargestellte Ent zerrer ist auf einfache Weise monolithisch integrierbar. Lediglich der erste und zweite Hochpaß HP1, HP2 sowie die Koppelkondensatoren C Zwischen erster und zweiter Stufe müssen extern hinzugeschaltet werden.The operation of the equalizer shown in FIG. 2 corresponds essentially to the equalizer already described in the description for FIG. 1. Thus, the signal X coming from the line to be equalized is supplied to both the input of the first amplifier V 1 and the second controllable amplifier V 2 . The output signal of the second amplifier V 2 reaches the first summer S 1 via a first high-pass filter HP1, which is made up of RC elements in particular. The other input of Summie rers S 1 is connected to the output of the first amplifier V 1 . The output of the first summer S 1 is connected externally via coupling capacitors to the input of the second stage. The second stage corresponds to the structure of the first stage. In the example shown in FIG. 2, exemplary embodiment, the first and the third amplifier V 1, V 3 are each an amplification V = 1, while the controllable amplifier V 2, V 4 allow a variable amplification of V = 0 to 4. The first and second summers S 1 , S 2 are designed so that the signal at the output of the first and third amplifiers V 3 is un amplified with the signal amplified by a factor of 2 at the output of the first and second high-pass filters HP 1 , HP 2 sum is lubricated. The downstream of the second stage rule amplifier ZV causes a further increase in the level of the output signal at the summer S 2 by the factor 2. The regulation of the controllable amplifier V 2 , V 4 follows with the signal at the output of the controller RG. This is also formed by first rectifying the output signal of the intermediate amplifier ZV via the rectifier GR, then smoothing it and then comparing it with an internally set target value. The rectified signal at the output of the rectifier GR is also used so that the comparator SK can be identified by comparing it with a second reference value to the "no signal" state. With the aid of the two-stage equalizer shown in FIG. 2, a maximum possible equalization at the Nyquist frequency of approximately 18 dB is ensured, particularly in multiplex devices. The Ent equalizer shown in Fig. 2 can be easily integrated monolithically. Only the first and second high-pass filters HP 1 , HP 2 and the coupling capacitors C between the first and second stages have to be connected externally.

Die Fig. 3 zeigt ein weiteres Ausführungsbeispiel eines Entzerrers. Dabei wurden für gleiche Komponenten, die be reits in Zusammenhang mit der Fig. 1 beschrieben wurden, die gleichen Bezugszeichen verwendet. Bei dem in der Fig. 3 dargestellten Ausführungsbeispiel eines Entzer rers werden die Digitalsignale X einerseits über den er sten Verstärker V1 und andererseits über den Hochpaß HP in Reihe mit dem zweiten Verstärker V2 dem Summierer S zugeführt. Hierdurch wird es möglich, daß der erste und zweite Verstärker V1, V2 sowie der Summierer S als ge meinsame monolithisch integrierte Schaltungsanordnung I ausgebildet werden können. Dadurch kann der Bauteileauf wand merklich reduziert werden, da es in dieser Konfigu ration möglich ist, das Ausgangssignal des ersten Ver stärkers V1 zu dem des zweiten Verstärkers V2 zu addie ren, indem beispielsweise die Kollektorströme des als Differenzverstärker ausgebildeten ersten Verstärkers V1 auf die des zweiten Verstärkers V2 addiert werden und auf gemeinsame Kollektorwiderstände gegeben werden. Die Funktionsweise des Entzerrers L des in der Fig. 3 darge stellten Ausführungsbeispiels entspricht ansonsten dem bereits im Zusammenhang mit der Fig. 1 beschriebenen Ent zerrer. FIG. 3 shows another embodiment of an equalizer. The same reference numerals were used for the same components that have already been described in connection with FIG. 1. In the embodiment of an equalizer shown in FIG. 3, the digital signals X are supplied to the summer S on the one hand via the most amplifier V 1 and on the other hand via the high-pass filter HP in series with the second amplifier V 2 . This makes it possible for the first and second amplifiers V 1 , V 2 and the summer S to be designed as a common monolithically integrated circuit arrangement I. As a result, the expenditure on components can be markedly reduced, since it is possible in this configuration to add the output signal of the first amplifier V 1 to that of the second amplifier V 2 , for example by adding the collector currents of the first amplifier V 1 designed as a differential amplifier those of the second amplifier V 2 are added and given common collector resistances. The operation of the equalizer L of the embodiment shown in FIG. 3 Darge otherwise corresponds to the Ent equalizer already described in connection with FIG. 1.

Fig. 4 zeigt ein mögliches Ausführungsbeispiel eines in Fig. 3 dargestellten Entzerrers. Der erste Verstarker V1 besteht aus den Transistoren Q1, Q2, den Gegenkopplungs widerständen R1, R2, dem Basiswiderstand R3 und der Stromquelle I1. Der einstellbare zweite Verstärker V2 be steht aus den Transistoren Q3...Q14, den Widerstän den R4, R5, R6 sowie den Stromquellen I2, I3. Die Addi tion der Signalanteile des ersten Verstärkers V1 sowie des zweiten Verstärkers V2 erfolgt durch Stromsummation an gemeinsamen Kollektorwiderständen R7, R8. Das Aus gangssignal Y wird über zwei als Emitterfolger arbeitende Transistoren Q15, Q16 sowie den beiden Stromquellen I6, I7 ausgekoppelt. Der Widerstand R9, der Transistor Q17 sowie die Stromquellen I4, I5 dienen der Erzeugung einer Referenzspannung für den regelbaren zweiten Verstär kers V2. Über die Widerstände RF1...RF4 erfolgt eine Gleichspannungsrückführung derart, daß die Ausgangspoten tiale des Ausgangssignals Y unabhängig von der Einstel lung des geregelten Verstärkers V2 in etwa gleichblei ben. Die beiden Kondensatoren C1, C2 bilden zusammen mit den Widerständen RF1...RF4 Tiefpässe, so daß eine Rück führung nur für Gleichspannung erfolgt. FIG. 4 shows a possible embodiment of an equalizer shown in FIG. 3. The first amplifier V 1 consists of the transistors Q 1 , Q 2 , the negative feedback resistors R 1 , R 2 , the base resistor R 3 and the current source I 1 . The adjustable second amplifier V 2 consists of the transistors Q 3 ... Q 14 , the resistors R 4 , R 5 , R 6 and the current sources I 2 , I 3 . The addition of the signal components of the first amplifier V 1 and of the second amplifier V 2 takes place through current summation at common collector resistors R 7 , R 8 . The output signal Y is coupled out via two transistors Q 15 , Q 16 working as emitter followers and the two current sources I 6 , I 7 . The resistor R 9 , the transistor Q 17 and the current sources I 4 , I 5 serve to generate a reference voltage for the controllable second amplifier V 2 . About the resistors RF 1 ... RF 4 , a DC voltage feedback takes place in such a way that the output potentials of the output signal Y, regardless of the setting of the regulated amplifier V 2, remain approximately the same. The two capacitors C 1 , C 2 together with the resistors RF1 ... RF4 form low-pass filters, so that feedback is only provided for DC voltage.

Das zu entzerrende Eingangssignal X gelangt einerseits direkt zum Eingang des Verstärkers V1 auf die Basis des Transistors Q1 und andererseits über das Hochpaßnetz werk HP zum Eingang des Verstärkers V2 an der Basis des Transistors Q4. Die Transistoren Q1, Q2 des ersten Ver stärkers bilden einen Differenzverstärker, der durch die Widerstände R1, R2 stark gegengekoppelt ist, so daß sich zusammen mit den Kollektorwiderständen R7, R8 in etwa ei ne Spannungsverstärkung von Eins ergibt. Der Basisan schluß des Transistors Q2 liegt wechselspannungsgemäß über dem Kondensator C1 auf festem Bezugspotential VCC, während die Basis des Transistors Q1 über den Wider stand R3 vorgespannt ist und mit einer Wechselspannung beaufschlagt werden kann. Die Transistoren Q3, Q4 des ge regelten zweiten Verstärkers V2 bilden ebenfalls, wie die Transistoren Q5, Q6, jeweils einen Differenzverstärker. Die Basisanschlüsse der Transistoren Q3, Q5, Q6 liegen auf festem Bezugspotential, während die Basis des Transi stors Q4 über den Widerstand R4 vorgespannt wird und mit einer Wechselspannung beaufschlagt werden kann. Die Ba sisanschlüsse der Transistoren Q7...Q13 liegen auf einem durch die aus dem Transistor Q17 und dem Widerstand R9 festgelegten Potential. Die veränderbare Regelspannung gelangt über den Widerstand R5 zu den Transisto ren Q7...Q14.The input signal X to be equalized passes directly to the input of the amplifier V 1 on the base of the transistor Q 1 and on the other hand via the high-pass network HP to the input of the amplifier V 2 at the base of the transistor Q 4 . The transistors Q 1 , Q 2 of the first amplifier form a differential amplifier which is strongly negative-coupled by the resistors R 1 , R 2 , so that together with the collector resistors R 7 , R 8 there is approximately a voltage gain of one. The base connection of the transistor Q 2 is AC voltage over the capacitor C 1 at a fixed reference potential VCC, while the base of the transistor Q 1 was biased against the opposing R 3 and can be supplied with an AC voltage. The transistors Q 3 , Q 4 of the regulated second amplifier V 2 also, like the transistors Q 5 , Q 6 , each form a differential amplifier. The base terminals of transistors Q 3, Q 5, Q 6 are at fixed reference potential, while the base of the Transistor stors Q 4 is biased via the resistor R 4 and can be supplied with an alternating voltage. The base connections of the transistors Q 7 ... Q 13 are at a potential determined by the transistor Q 17 and the resistor R 9 . The variable control voltage passes through the resistor R 5 to the transistors Q 7 ... Q 14 .

Im folgenden soll die Funktion der in der Fig. 4 darge stellten Schaltungsanordnung anhand von zwei Extremfällen näher erläutert werden. Im ersten Fall ist die Regelspan nung stark positiv gegenüber der Referenzspannung, wäh rend im zweiten Fall die Regelspannung stark negativ ge genüber der Referenzspannung ist. Im ersten Fall führen die Transistoren Q7, Q10, Q11, Q14 die vollen Kollektor ströme der Transistoren Q3...Q6. Die Kollektorströme der Transistoren Q3, Q4 erzeugen über den Widerständen R7, R8 entsprechende Spannungsabfälle. Eine an der Basis des Transistors Q4 anliegende Wechselspannung gelangt dadurch verstärkt als Signal zu den Ausgängen des Ausgangssi gnals Y. Die Kollektorströme der Transistoren Q5, Q6 fließen zum positiven Versorgungspotential VCC ab. The function of the circuit arrangement shown in FIG. 4 is to be explained in more detail below using two extreme cases. In the first case the control voltage is strongly positive compared to the reference voltage, while in the second case the control voltage is strongly negative compared to the reference voltage. In the first case, the transistors Q 7 , Q 10 , Q 11 , Q 14 carry the full collector currents of the transistors Q 3 ... Q 6 . The collector currents of the transistors Q 3 , Q 4 generate corresponding voltage drops across the resistors R 7 , R 8 . An AC voltage present at the base of the transistor Q 4 is thereby passed as a signal to the outputs of the output signal Y. The collector currents of the transistors Q 5 , Q 6 flow to the positive supply potential VCC.

Im zweiten Fall, d. h. die Regelspannung ist stark negativ gegen die Referenzspannung, führen die Transistoren Q8, Q9, Q12, Q13 die vollen Kollektorströme der Transisto ren Q3...Q6. Die Kollektorströme von Q3, Q4 fließen zum positiven Versorgungspotential VCC ab, so daß keine Wech selspannung von der Basis des Transistors Q4 zu den Aus gängen des Ausgangssignals Y gelangen kann. Die Kollek torströme von Q5, Q6 erzeugen über den Widerständen R7, R8 entsprechende Spannungsabfälle. Über sie gelangt je doch keine Wechselspannung zum Ausgangssignal Y. Durch Einstellen der Regelspannung zwischen den beschriebenen dargestellten Extremfällen erreicht man, daß entsprechen de Anteile der Kollektorwechselströme von Q3, Q4 über die Widerstände R7, R8 geführt werden. Wenn die Ströme der Stromquellen I2, I3 gleichgroß sind läßt sich erreichen, daß die Gleichspannungen an den Ausgängen des Ausgangssi gnals Y nahezu konstant bleiben, d. h. unabhängig von der Größe der Regelspannung am Anschluß CTR. Anteile der Kol lektorgleichströme der Transistoren Q3, Q4, die zum posi tiven Versorgungspotential VCC abgeleitet werden, werden durch Anteile der Kollektorströme der Transistoren Q5, Q6 ersetzt.In the second case, ie the control voltage is strongly negative against the reference voltage, the transistors Q 8 , Q 9 , Q 12 , Q 13 carry the full collector currents of the transistors Q 3 ... Q 6 . The collector currents of Q 3 , Q 4 flow to the positive supply potential VCC, so that no alternating voltage from the base of the transistor Q 4 can reach the outputs of the output signal Y. The collector gate currents of Q 5 , Q 6 generate corresponding voltage drops across the resistors R 7 , R 8 . Via them, however, no alternating voltage arrives at the output signal Y. By adjusting the control voltage between the extreme cases described, it is achieved that corresponding portions of the alternating collector currents of Q 3 , Q 4 are conducted via the resistors R 7 , R 8 . If the currents of the current sources I 2 , I 3 are of the same size, it can be achieved that the DC voltages at the outputs of the output signal Y remain almost constant, ie regardless of the size of the control voltage at the terminal CTR. Portions of the collector currents of the transistors Q 3 , Q 4 which are derived from the positive supply potential VCC are replaced by portions of the collector currents of the transistors Q 5 , Q 6 .

Fig. 5 zeigt mögliche Verläufe der Verstärkung v eines in den Fig. 1 bis 4 dargestellten Entzerrers als Funktion der Frequenz f für verschiedene Einstellungen der Regel spannungen CTR (Fig. 4), wobei fn die Nyquistfrequenz kennzeichnet. Fig. 5 shows possible courses of the gain v of an equalizer shown in Figs. 1 to 4 as a function of frequency f for various settings of the control voltages CTR ( Fig. 4), where fn denotes the Nyquist frequency.

Claims

1. Equalizer, in particular for a digital signal transmitted in broadband networks, characterized in that the digital signal (X) on the one hand via a first amplifier (V 1 ) and on the other hand via a controllable second amplifier (V 2 ) in series with a high-pass filter (HP) one Totalizer (S) is supplied.

2. Equalizer according to claim 1, characterized in that one of the first and the second amplifier (V 1 , V 2 ), the summer (S) and the high-pass filter (HP 2 ) formed first stage at least one appropriately trained second stage (V 3 , V 4 , S 2 , HP 2 ) is connected downstream.

3. Equalizer according to one of claims 1 or 2, characterized in that the control inputs of the second amplifier (V 2 ) from the output signal of the summer (S 2 ) obtained by rectification and compared with a reference value is fed to a control signal.

4. equalizer according to one of claims 1 to 3, characterized, that the rectified signal to a comparator (SK) to be led.

5. equalizer according to one of claims 1 to 4, characterized, that the totalizer (S) consists of two from a first and one second bipolar transistor formed differential amplifiers is built up, the collectors of the first bipolar transistors and the collectors of the second bipolar trans sistors each connected to common resistors are.

6. equalizer according to one of claims 1 to 4, characterized, that the totalizer (S) consists of two from a first and one second field effect transistor formed differential amplifier core is constructed, the drain electrodes of the first Field effect transistor and the drain electrodes of the two ten field effect transistors each to common opposites stands are connected.

7. equalizer according to one of claims 1 to 6, characterized in that the second amplifier (V 2 ) the high-pass filter (HP) is switched after and that the first and second amplifier ker (V 1 , V 2 ) and the summer (S ) are designed as a common monolithically integrated circuit arrangement.