DE4007978C2

DE4007978C2 -

Info

Publication number: DE4007978C2
Application number: DE19904007978
Authority: DE
Inventors: Christopher W. Hillsboro Oreg. Us Branson
Original assignee: Tektronix Inc
Current assignee: Credence Systems Corp
Priority date: 1989-03-17
Filing date: 1990-03-13
Publication date: 1993-08-05
Also published as: DE4007978A1; FR2644650B1; JPH07109984B2; FR2644650A1; JPH02280522A

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Minimierung einer Impedanzfehlanpassung zwischen einer Übertragungsleitung und einer an diese angekoppelten Ausgangstreiber- Schaltungsanordnung sowie einer Ausgangstreiber- Schaltungsanordnung zur Durchführung des Verfahrens nach dem Oberbegriff des Patentanspruchs 1 bzw. 3.The present invention relates to a method for minimization an impedance mismatch between a transmission line and an output driver coupled to it Circuit arrangement and an output driver Circuit arrangement for performing the method according to the Preamble of claim 1 or 3.

Beim Testen von integrierten Schaltkreisen oder Modulen sind an den Eingangsanschlüssen der zu testenden Einheit Eingangssignale mit kleiner Verzerrung erforderlich. Die Eingangsanschlüsse der zu testenden Einheit und der Ausgangstreiber des Testers sind durch eine Übertragungsleitung getrennt, die als Tester-Ein/Ausgabe-Weg bezeichnet wird. Die Tester-Ausgangstreiber-Schaltungsanordnung erzeugt Signale, welche über den Tester-Ein/Ausgabe-Weg laufen und in den Eingangsanschluß der zu testenden Einheit eingespeist werden. When testing integrated circuits or modules input signals at the input terminals of the unit under test with little distortion required. The input ports the unit under test and the output driver of the tester are through a transmission line separately, which is called the tester input / output path. The tester output driver circuitry is generated Signals that run via the tester input / output path and fed into the input port of the unit under test will.

Die US-PS 47 07 620 beschreibt ein justierbares Impedanztreibernetzwerk mit einer Vielzahl von CMOS-Übertragungsgattern (komplementäre MOS-Gatter), die jeweils getrennt durch programmierbare digitale Eingangscodes zur Änderung der Gesamtimpedanz des Netzwerks in seinem leitenden Zustand gesteuert werden. Zwar besitzen diese CMOS-Treiber (oder Puffer) den Vorteil einer justierbaren Ausgangsimpedanz, schneller Anstiegszeiten, welche einen Betrieb von bis zu 100 MHz oder mehr ermöglichten, sowie eines relativ geringen Aufwandes bzw. geringer Kosten; es ergibt sich jedoch der Nachteil, daß bei Übergängen zwischen logischen Zuständen keine stabile Impedanz erzeugt wird.The US-PS 47 07 620 describes an adjustable impedance driver network with a variety of CMOS transmission gates (complementary MOS gates), each separately through programmable digital input codes for change the total impedance of the network in its conductive state to be controlled. These have CMOS drivers (or Buffer) the advantage of an adjustable output impedance, faster rise times, which an operation of up to 100 MHz or more enabled, as well as a relatively low Effort or low costs; however, the result is Disadvantage that in the case of transitions between logical states no stable impedance is generated.

Fig. 1 zeigt ein vereinfachtes Schaltbild einer bekannten Ausgangstreiber-Schaltungsanordnung in Form eines integrierten CMOS-Schaltkreises mit einem externen Tester-Ein/Ausgabe- Weg und einer zu testenden Einheit. Die Schaltung der zu testenden Einheit kann (oder kann nicht) in jedem gegebenen Zeitpunkt einen Abschlußwiderstand für eine Abschlußspannung gewährleisten. Die Schaltung des Ausgangstreibers enthält zwei CMOS-Übertragungsgatternetzwerke und eine zugehörige Steuerlogikschaltung. Wird ein hochpegeliges Sperrsignal eingespeist, so werden die beiden CMOS-Übertragungsgatter abgeschaltet und der Treiber in einem Zustand hoher Impedanz gehalten wodurch er effektiv vom Tester- Ein/Ausgabe-Weg abgeschaltet ist. Ist der Treiber nicht gesperrt, so schaltet eine logische "1" an einem Dateneingang das obere CMOS-Übertragungsgatternetzwerk ein, wodurch über die Nennimpedanz dieses CMOS-Übertragungsgatters ein hoher Spannungspegel an den Tester Ein/Ausgabe-Weg gelegt wird. Liegt der Dateneingang auf einer logischen "0", so wird das untere CMOS-Übertragungsgatter eingeschaltet und über die Nennimpedanz dieses CMOS-Übertragungsgatters ein tiefer Spannungspegel an den Tester-Ein/Ausgabe-Weg gelegt. Fig. 1 shows a simplified diagram of a prior output driver circuitry in the form of a CMOS integrated circuit with an external tester input / output path and a unit under test. The circuitry of the device under test can (or cannot) provide a terminating resistor for a terminating voltage at any given time. The circuit of the output driver contains two CMOS transmission gate networks and an associated control logic circuit. If a high-level blocking signal is fed in, the two CMOS transmission gates are switched off and the driver is kept in a state of high impedance, as a result of which it is effectively switched off from the tester input / output path. If the driver is not blocked, a logic "1" at a data input switches on the upper CMOS transmission gate network, as a result of which a high voltage level is applied to the tester input / output path via the nominal impedance of this CMOS transmission gate. If the data input is at a logic "0", the lower CMOS transmission gate is switched on and a low voltage level is applied to the tester input / output path via the nominal impedance of this CMOS transmission gate.

Fig. 2 zeigt ein Zeittaktdiagramm, gemäß dem sich die Ausgangsimpedanz der Treiberschaltungsanordnung bei logischen Zustandsänderungen aufgrund unterschiedlicher Ausbreitungsverzögerungen über die Steuerlogikschaltung nach Fig. 1 ändern kann. Geringe Änderungen zwischen den Übergangszeiten des Tieffreigabesignals und des Hochfreigabesignals kann zu Intervallen sehr hoher (oder sehr kleiner) Impedanz am Ausgang führen. Die Steuerschaltung nach Fig. 1 schaltet das jeweils freigegebene Übertragungsgatter vor dem Einschalten des anderen Übertragungsgatters ab, so daß die Impedanzschwankung immer im Hochrichtung liegt. FIG. 2 shows a timing diagram, according to which the output impedance of the driver circuit arrangement can change in the event of logical state changes due to different propagation delays via the control logic circuit according to FIG. 1. Small changes between the transition times of the low enable signal and the high enable signal can lead to intervals of very high (or very low) impedance at the output. The control circuit according to FIG. 1 switches off the transmission gate which has been released before the other transmission gate is switched on, so that the impedance fluctuation is always in the vertical direction.

Normalerweise ist die Impedanz der Ausgangstreiber-Schaltungsanordnung etwa an die Impedanz des Tester-Ein/Ausgabe-Wegs angepaßt. Während der Übergangsintervalle mit ihren sehr hohen Impedanzen tritt jedoch eine starke Impedanzfehlanpassung auf, was unter bestimmten Bedingungen zu Problemen führen kann. Speziell wenn die reflektierte Spannungswellenfront während einer dieser Perioden wieder am Treiber ankommt, bewirkt die resultierende Impedanzfehlanpassung eine starke Rückreflektion zur zu testenden Einheit, wodurch die Signalqualität beeinträchtigt wird. Selbst wenn der Tester- Ein/Ausgabe-Weg abgeschlossen ist, können in anderen Fällen während der Perioden, wenn eine Stufe abgeschaltet ist, bevor die andere eingeschaltet ist, in Abhängigkeit von der Spannung, auf die der Tester-Ein/Ausgabe-Weg abgeschlossen ist, Störungen auftreten.Typically the impedance is the output driver circuitry about the impedance of the tester input / output path customized. During the transition intervals with their very high impedances, however, there is a strong impedance mismatch on what problems under certain conditions can lead. Especially when the reflected voltage wave front arrives at the driver during one of these periods, causes the resulting impedance mismatch a strong back reflection to the unit under test, whereby the signal quality is impaired. Even if the tester An input / output path can be completed in others Cases during the periods when a stage is switched off is before the other one is turned on depending on the voltage at which the tester input / output path is completed is, disorders occur.

Bei einem aus Elektronik, Heft 1, Januar 1988, Seiten 39 bis 42 bekannten Baustein wird zur Erzeugung präziser Verzögerungszeiten für Testzwecke ein linearer Sägezahn durch eine Zeittakt-Steuerschaltung zur Speisung eines schnellen Spannungskomparators erzeugt, wobei ein Digital-Analog-Umsetzer als Funktion eines Digitalwortes einen Schwellwertpegel für den Komparator setzt, so daß ein Ausgangsimpuls erzeugt wird, wenn der lineare Sägezahn den Schwellwertpegel durchläuft. Dabei wird der Impuls jedoch nicht gedehnt, so daß eine Minimierung einer Impedanzfehlanpassung an Übergängen zwischen logischen Zuständen nicht durchgeführt werden kann.In one from electronics, issue 1, January 1988, pages 39 to 42 well-known component is used to generate precise delay times a linear sawtooth through a for test purposes Timing control circuit for feeding a fast voltage comparator generated, using a digital-to-analog converter as a function of a digital word a threshold level for sets the comparator so that an output pulse is generated when the linear sawtooth passes the threshold level. However, the pulse is not stretched, so that minimizing impedance mismatch at junctions cannot be performed between logical states.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Minimierung einer Impedanzfehlanpassung sowie einer Ausgangstreiber-Schaltungsanordnung zu dessen Durchführung anzugeben, welche bei einem Übergang in den logischen Zuständen in der Ausgangs-Treiberschaltungsanordnung mit zwei Übertragungsgattern auftritt, deren aktive Impedanzen nominell an die anzusteuernde Schaltung bzw. Übertragungsleitung angepaßt sind.The present invention is based on the object Methods of minimizing impedance mismatch as well an output driver circuitry for performing it specify which of a transition to the logical States in the output driver circuitry occurs with two transmission gates, their active impedances nominally to the circuit or transmission line to be controlled are adjusted.

Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.This task is carried out in a method of the aforementioned Art according to the invention by the features of the characteristic Part of claim 1 solved.

Eine Ausgangstreiber-Schaltungsanordnung zur Durchführung dieses Verfahrens ist erfindungsgemäß durch die Merkmale des Patentanspruchs 3 gekennzeichnet. An output driver circuitry for implementation this method is according to the invention by the features of Claim 3 characterized.

Weiterbildungen der erfindungsgemäßen Schaltungsanordnung bzw. des erfindungsgemäßen Verfahrens sind Gegenstand entsprechender Unteransprüche.Developments of the circuit arrangement according to the invention and the method according to the invention are the subject corresponding subclaims.

Die erfindungsgemäße Ausgangstreiber-Schaltungsanordnung (Puffer) besitzt zwei Übertragungsgatter, deren aktive Impedanzen eine nominelle Anpassung der anzusteuernden Schaltung bzw. Übertragungsleitung gewährleisten. Das erfindungsgemäße Verfahren dient unter Verwendung einer derartigen Schaltungsanordnung zur Minimierung des Betrages von Ausgangsimpedanzfehlanpassungen, welche bei einem Übergang in logischen Zuständen auftreten.The output driver circuit arrangement according to the invention (Buffer) has two transmission gates, the active ones Impedances a nominal adjustment of the to be controlled Ensure circuit or transmission line. The The inventive method is used using a such circuit arrangement to minimize the amount of output impedance mismatches that occur during a transition occur in logical states.

Erfindungsgemäß ist in den Weg sowohl des hochpegeligen Freigabesig nals als auch des tiefpegeligen Freigabesignals, welche durch das Hochpegel- bzw. Tiefpegel-Übertragungsgatter geöffnet und geschlossen werden, jeweils eine variable und vorzugsweise digital programmierbare Impulsdehnungsschaltung eingefügt. Bei einer Impulsdehnungsschaltung handelt es sich um Schaltungen, welche die Impulsflan ken einer Polarität verzögern, während die Impulsflanken der anderen Polarität nicht verzögert werden.According to the invention, both the high-level release signal is in the way nals as well as the low level release signal, which by the High and low level transmission gates opened and be closed, each a variable and preferably digitally programmable pulse stretching circuit inserted. With a pulse stretching circuit are circuits which the pulse flange delay of one polarity, while the pulse edges of the other polarity can not be delayed.

Ein variables Verzögerungselement der Impulsdehnungsschaltung kann durch ein "empirisches" Verfahren auf eine optimale Verzögerung eingestellt werden, wobei eine Serie von Impulsen mit sich inkrementell ändernder Dauer in die Ausgangstreiber-Schaltungsanordnung eingespeist wird und die Qualität des durch sie erzeugten Signalzuges überwacht wird. Einige dieser Signalzüge werden aufgrund der Tatsache verzerrt, daß die ursprüngliche vom Treiber ausgesendete Wellenfront von dem Ende des Ein/Ausgabe-Weges mit der zu testenden Einheit reflektiert wird und während der Zeit der Impedanzfehlanpassung wieder am Treiber ankommt. Das variable Verzögerungselement der Impulsdehnungsschaltung wird dann wiederholt justiert. Für jeden Wert der variablen Verzögerung wird erneut eine Serie von Impulsen mit sich inkrementell ändernder Dauer auf den Ausgang der Treiber schaltungsanordnung gegeben, wobei die Qualität der durch sie erzeugten Signalzüge überwacht wird. Der optimale Wert für die Einstellung des variablen Verzögerungselements ist der Wert, bei dem die Verzerrung der überwachten Signalzüge wirksam minimiert ist.A variable delay element of the pulse stretching circuit can be determined by an "empirical" method optimal delay can be set, taking a series of impulses with incrementally changing duration in the Output driver circuitry is fed and the Quality of the signal train generated by it is monitored. Some of these signal trains are due to the fact distorted that the original one emitted by the driver Wavefront from the end of the input / output path with the testing unit is reflected and during the time of the Impedance mismatch arrives at the driver again. The variable delay element of the pulse stretching circuit is then repeatedly adjusted. For each value of the variable Delay is again a series of impulses incrementally changing duration on the output of the drivers given circuit arrangement, the quality of the through generated signal trains is monitored. The optimal value for setting the variable delay element the value at which the distortion of the monitored waveforms is effectively minimized.

Nach der Ausnutzung des empirischen Prozesses zur Festlegung eines Satzes optimaler Zeittaktwerte kann ein "abgeleitetes" Verfahren zur Messung der Einschalt- und Abschaltzeiten verwendet werden, welche die optimalen Zeittaktwerte erzeugt haben. Danach kann dieses abgeleitete Verfahren zur Ein stellung des Zeittaktes weitere Anordnungen auf diese gleichen Zeiten verwendet werden, ohne daß der längere empirische Prozeß zur Anwendung kommen muß.After using the empirical process to determine of a set of optimal timing values, a "derived" Procedure for measuring the switch-on and switch-off times can be used, which generates the optimal timing values to have. After that, this derived procedure can be used position of the timing other orders on this same times can be used without the longer empirical process must be used.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt:The invention is described below with reference to the figures the drawing shown embodiments closer explained. It shows:

Fig. 1 ein Schaltbild einer bekannten CMOS-Ausgangstrei ber-Schaltungsanordnung; Fig. 1 is a circuit diagram of a known CMOS Ausgangstrei about circuitry;

Fig. 2 ein Zeittaktdiagramm zur Erläuterung, wie Intervalle einer Impedanzfehlanpassung auftreten; Fig. 2 is a timing chart for explaining how intervals an impedance mismatch to occur;

Fig. 3 ein Blockschaltbild einer generellen Ausgangstrei ber-Schaltungsanordnung; Fig. 3 is a block diagram of a general output driver circuit arrangement;

Fig. 4 ein Blockschaltbild einer generellen Ausgangs treiber-Schaltungsanordnung gemäß der Erfindung; Fig. 4 is a block diagram of a general output driver circuit arrangement according to the invention;

Fig. 5 ein Schaltbild einer CMOS-Ausgangstreiber-Schal tungsanordnung gemäß der Erfindung; Fig. 5 is a circuit diagram of a CMOS output driver circuit arrangement according to the invention;

Fig. 6 ein Zeittaktdiagramm zur Erläuterung eines Teils eines erfindungsgemäßen Eichverfahrens; Fig. 6 is a timing chart for explaining a part of a calibration procedure according to the invention;

Fig. 7A eine Serie von Impulsen mit sich inkrementell unterscheidender Dauer und einer eine Impedanz fehlanpassung anzeigenden Verzerrung; FIG. 7A is a series of pulses with incrementally differing duration and an impedance mismatch indicating distortion;

Fig. 7B eine Folge von Impulsen mit inkrementell unter schiedlichen Dauern mit minimaler vorhandener Verzerrung, welche eine Minimierung einer Impedanzfehlanpassung anzeigt; 7B is a sequence of pulses with incrementally difference union times with minimal distortion of existing indicating a minimization of an impedance mismatch.

Fig. 8A die Art der Messung des hochpegeligen- und tiefpegeligen Freigabeeinschaltpunktes unter Ausnutzung eines nicht abgeschlossenen Ausgangstreiberimpul ses; Fig. 8A, the type of measurement of the ses hochpegeligen- and tiefpegeligen Freigabeeinschaltpunktes utilizing an uncompleted Ausgangstreiberimpul;

Fig. 8B die Art der Messung des tiefpegeligen Freigabe-Abschalt punktes durch Abschluß des Treiberausgangs mit einem Widerstand und Abschaltung eines Hochpegel- Übertragungsgatters; und FIG. 8B, the type of measurement of the released tiefpegeligen resting point by the completion of the driver output with a resistor and switching off of a high-level transfer gate; and

Fig. 8C die Art der Messung des tiefpegeligen Freigabe-Abschalt punktes durch Abschluß des Treiberausgangs mit einem Widerstand und Abschaltung eines Tiefpegel- Übertragungsgatters. FIG. 8C, the type of measurement of the released tiefpegeligen resting point by the completion of the driver output with a resistor and a switch-off Tiefpegel- transmission gate.

Fig. 3 zeigt ein Blockschaltbild einer generellen Ausgangs treiber-Schaltungsanordnung mit einem Hochpegel- und einem Tiefpegel-Übertragungsgatter, deren aktive Impedanzen die Impedanz der anzusteuernden Schaltung bzw. Übertragungslei tung nominell anpassen. Der Begriff "Übertragungsgatter" wird im Rahmen der vorliegenden Erfindung in seinem weites ten Sinne verwendet und bezieht sich auf jede FET- oder MOS-Anordnung bzw. deren funktionale Äquivalente. Dabei handelt es sich um jede Art von Anordnung mit einem aktiven Nennimpedanzzustand und einem Zustand hoher Impe danz, welche gesteuert werden kann, um zwei andere Schaltun gen über die aktive Nennimpedanz miteinander zu verbinden oder voneinander abzuschalten. Im engeren Sinne bezieht sich der Begriff "Übertragungsgatter" auf CMOS-Über tragungsgatter, wobei es sich um Übertragungsgattertypen mit idealen Charakteristiken handelt. In einem CMOS-Übertra gungsgatter sind p-Kanal- und n-Kanal-Anordnungen parallel geschaltet, so daß sich Änderungen im Nennwiderstand der beiden Kanäle auslöschen, wenn sich die Source- und Drain-Spannung den Steuerspannungen annähert, während sich der Widerstand in einer Anordnung mit einem einzigen Kanaltyp dabei wesentlich ändert. Ist der Begriff im engeren Sinne gemeint, so wird von ′′CMOS-Übertragungsgatter" gesprochen. Tritt in der Schaltungsanordnung nach Fig. 3 auf einer Datenleitung eine logische "1" bei Abwesenheit einer logischen "1" auf einer Sperrleitung auf, so erzeugt eine Steuerschaltung 2 einen gesicherten Signalzustand auf einer hochpegeligen Freigabe-Signalleitung und einen ungesicherten Zustand auf einer tiefpegeligen Freigabe-Signalleitung. Ein gesicherter Signalzustand auf der hochpegeligen Freigabe-Signalleitung bewirkt, daß ein Hochpegel-Übertragungsgatter 8 seine Impedanz von einem sehr hohen Wert nahe unendlich auf seinen aktiven Nennwert ändert. Ein ungesicherter Signalzustand auf der tiefpegeligen Freigabe-Signalleitung bewirkt, daß ein Tiefpegel-Über tragungsgatter 9 seine Impedanz von seinem aktiven Nenn wert auf einen sehr hohen Wert nahe unendlich ändert. Fig. 3 shows a block diagram of a general output driver circuit arrangement with a high level and a low level transmission gate, the active impedances nominally adjust the impedance of the circuit to be controlled or transmission line. The term "transmission gate" is used in the context of the present invention in its broadest sense and refers to any FET or MOS arrangement or their functional equivalents. This is any type of arrangement with an active nominal impedance state and a high impedance state, which can be controlled in order to connect or disconnect two other circuits via the active nominal impedance. In the narrower sense, the term "transmission gate" refers to CMOS transmission gates, which are transmission gate types with ideal characteristics. In a CMOS transmission gate p-channel and n-channel arrangements are connected in parallel, so that changes in the nominal resistance of the two channels cancel each other as the source and drain voltage approaches the control voltages while the resistance in one Arrangement with a single channel type changes significantly. If the term is meant in the narrower sense, it is spoken of '′ CMOS transmission gate ". If a logic" 1 "occurs on a data line in the circuit arrangement according to FIG. 3 in the absence of a logic" 1 "on a blocking line, one generates Control circuit 2 has a secured signal state on a high level enable signal line and an unsecured state on a low level enable signal line A secured signal state on the high level enable signal line causes a high level transmit gate 8 to have its impedance from a very high value near infinite to its An unsecured signal state on the low-level enable signal line causes a low-level transmission gate 9 to change its impedance from its active nominal value to a very high value close to infinity.

Solange der relative Zeittaktzusammenhang des hochpegeligen Freigabe signals und des tiefpegeligen Freigabesignals nicht genau richtig ist, so treten die Übergänge im Impedanzwert der Übertragungsgat ter 8, 9 nicht in exakt dem gleichen Zeitpunkt auf, woraus folgt, daß die am Ausgang vorhandene Impedanz sich während des Übergangs von einem logischen Wert zu einem anderen ändert.As long as the relative timing relationship of the high-level enable signal and the low-level enable signal is not exactly correct, the transitions in the impedance value of the transmission gate 8 , 9 do not occur at exactly the same time, from which it follows that the impedance present at the output changes during the transition changes from one logical value to another.

Fig. 4 zeigt die generelle Ausgangstreiber-Schaltungsanord nung nach Fig. 3 mit jeweils einer variablen Impulsdehnungs anordnung 4 bzw. 6 in den Freigabesignalwegen. Bei richtiger Auswahl der Verzögerungswerte für diese variablen Impulsdeh nungsanordnungen ergibt sich, daß die justierten Hochfreiga be- und Tieffreigabesignale den richtigen Zeittaktzusammen hang besitzen, der zur Minimierung der Änderung in der Ausgangsimpedanz der Treiberschaltungsanordnung bei logi schen Zustandsänderungen erforderlich ist. Fig. 4 shows the general output driver circuit arrangement according to Fig. 3, each with a variable pulse stretching arrangement 4 and 6 in the enable signal paths. With the correct selection of the delay values for these variable pulse stretching arrangements, it follows that the adjusted high-frequency loading and low-enabling signals have the correct timing relationship, which is necessary to minimize the change in the output impedance of the driver circuit arrangement in the event of logical changes in state.

Fig. 5 zeigt ein Schaltbild einer Ausgangstreiber-Schal tungsanordnung mit CMOS-Übertragungsgattern entsprechend Fig. 1, jedoch mit einer erfindungsgemäßen Verbesserung gemäß Fig. 4. Eine variable Impulsdehnungsanordnung umfaßt ein NOR-Gatter 3 und ein variables Verzögerungselement 5, wobei das hochpegelige Freigabesignal von der Steuerschaltung 2 direkt in einen Eingang des NOR-Gatters und indirekt über das variable Verzögerungselement in den anderen Eingang eingespeist wird. Idealerweise ist das variable Verzöge rungselement digital programmierbar, so daß es sich für eine Mikroprozessor-Steuerung eignet. Fig. 5 shows a circuit diagram of an output driver circuit arrangement with CMOS transmission gates corresponding to Fig. 1, but with an improvement according to the invention according to Fig. 4. A variable pulse stretching arrangement comprises a NOR gate 3 and a variable delay element 5 , the high level enable signal of the control circuit 2 is fed directly into an input of the NOR gate and indirectly via the variable delay element into the other input. Ideally, the variable delay element is digitally programmable so that it is suitable for microprocessor control.

Fig. 6 zeigt, wie die Anwendung unterschiedlicher Werte für die programmierbaren variablen Verzögerungselemente 5 (in Fig. 5) ausgenutzt werden können, um die fallenden Flanken des tiefpegeligen- und des hochpegeligen Freigabesignals im Sinne der Minimierung der Amplitude und der Dauer der Fehlanpassung zu verschieben. Die Impedanzwerte in der unteren Hälfte von Fig. 6 werden nicht gemessen sondern aus dem Vorhandensein oder Nichtvorhandensein von Verzerrungen in der Form einer Serie von Impulsen mit jeweils inkrementell unterschiedli cher Dauer festgelegt, wenn sie am abgeschlossenen Ende (am Ende der zu testenden Einheit) des Tester-Ein/Ausgabe-Weges überwacht werden. Diese Realisierung wird als "empirisches Verfahren" bezeichnet. FIG. 6 shows how the use of different values for the programmable variable delay elements 5 (in FIG. 5) can be used to shift the falling edges of the low-level and high-level enable signals in the sense of minimizing the amplitude and the duration of the mismatch . The impedance values in the lower half of FIG. 6 are not measured but are determined from the presence or absence of distortion in the form of a series of pulses, each with an incrementally different duration, if they are at the closed end (at the end of the unit to be tested) Tester input / output path are monitored. This realization is called the "empirical method".

Fig. 7A zeigt eine Serie von Impulsen mit jeweils inkremen tell unterschiedlicher Dauer, wobei bei einigen eine eine Impedanzfehlanpassung anzeigende Verzerrung vorhanden ist. Wird eine derartige Serie von Impulsen jeweils für eine Vielzahl von Impulsdehnungsanordnungs-Verzögerungswerten überprüft, so erzeugt ein Verzögerungswert eine Serie von Impulsen mit minimaler Verzerrung, wie dies in Fig. 7B dargestellt ist. Figure 7A shows a series of pulses, each with incrementally different durations, some of which have distortion indicating impedance mismatch. If such a series of pulses is checked for a plurality of pulse stretching arrangement delay values, a delay value produces a series of pulses with minimal distortion, as shown in FIG. 7B.

Gemäß Fig. 8A reagiert der Signalpegel am Ausgang des Treibers bei nicht abgeschlossenem Tester-Ein/Ausgabe-Weg nicht unmittelbar, wenn das tiefpegelige Freigabesignal das Tiefpegel- CMOS-Übertragungsgatter in seinen Zustand hoher Impedanz bringt. Vielmehr reagiert der Signalpegel, wenn das hochpegelige Freigabesignal das Hochpegel-CMOS-Übertragungsgatter in seinen Nennimpedanzzustand bringt. Entsprechend reagiert der Signalpegel am Ausgang des Treibers während des Übergangs auf einen tiefen Pegel nicht unmittelbar, wenn das hochpegelige Freiga besignal das Hochpegel-CMOS-Übertragungsgatter in seinen Zustand hoher Impedanz bringt. Vielmehr reagiert der Ausgangssignalpegel, wenn das tiefpegelige Freigabesignal das Tiefseiten-CMOS-Übertragungsgatter in seinen Nenn impedanzzustand bringt. Aus der Wirkungsweise des Ausgangs treibers bei nicht abgeschlossenem Tester-Ein/Ausgabe-Weg können die Hochpegelfreigabe- und Tiefpegelfreigabe-Einschaltzeit zeitlich relativ zu einem zweckmäßigen Referenzsignal beispielsweise dem Dateneingangssignal für die Steuerschal tung 2, entsprechend gelegt werden. Referring to FIG. 8A, the signal level of the driver when not locked tester input / output path does not respond immediately at the output if the enable signal tiefpegelige Tiefpegel- the CMOS transmission gate brings high impedance state. Rather, the signal level reacts when the high level enable signal brings the high level CMOS transmission gate into its nominal impedance state. Accordingly, the signal level at the output of the driver does not immediately respond during the transition to a low level if the high-level enable signal brings the high-level CMOS transmission gate into its high-impedance state. Rather, the output signal level reacts when the low-level enable signal brings the low-side CMOS transmission gate into its nominal impedance state. From the operation of the output driver when the tester input / output path is not completed, the high level release and low level release switch-on time can be set accordingly in relation to an expedient reference signal, for example the data input signal for the control circuit 2 .

Gemäß Fig. 8B kann bei Ersatz des Tester-Ein/Ausgabe-Weges durch einen Widerstand und zeitweiser Abschaltung des Hochpegel-CMOS-Übertragungsgatters die zeitliche Lage der tiefpegeligen Freigabe-Abschaltung eingestellt werden (ist das CMOS-Übertragungsgatter ein verbessertes Gatter der in der US-PS 47 07 620 beschriebenen Art, so daß der aktive Nennwiderstand justiert werden kann, so kann diese Justierungsmöglichkeit dazu ausgenutzt werden, die aktive Nennimpedanz nahe an unendlich zu bringen, wodurch das Gatter im Effekt abgeschaltet wird.). Entsprechend kann gemäß Fig. 8C bei Ersatz des Tester-Ein/Ausgabe-Weges durch einen Widerstand und zeitweiser Abschaltung des Tiefpegel- CMOS-Übertragungsgatters die zeitliche Lage der hochpegeligen Freiga be-Abschaltung eingestellt werden.Referring to FIG. 8B of the tester One can / output path CMOS transmission gate high level be set the timing of the tiefpegeligen released shutdown by a resistor and temporary shutdown of the in replacement (the CMOS transmission gates to provide an improved gate in the US -PS 47 07 620 described type, so that the active nominal resistance can be adjusted, so this adjustment can be used to bring the active nominal impedance close to infinity, whereby the gate is effectively switched off.). According to FIG. 8C, when the tester input / output path is replaced by a resistor and the low-level CMOS transmission gate is temporarily switched off, the timing of the high-level enable switch-off can be set.

Durch Ausnutzung der vorbeschriebenen Technik zur Messung der Einschalt- und Abschaltzeit beider CMOS-Übertragungsgat ter, was als "abgeleitetes Verfahren" bezeichnet wird, können die Zeiten für eine Ausgangstreiber-Schaltungsanord nung, deren Übergangsimpedanz Schwankungen bereits gemäß dem beschriebenen empirischen Verfahren minimiert sind, gemessen werden. Sind diese Zeiten festgelegt, so können sie in Verbindung mit einer weiteren Anwendung des "abgeleiteten Verfahrens" ausgenutzt werden, um die variablen Verzöge rungselemente weiterer "gleichartiger" nicht geeigneter Ausgangstreiber ohne weitere Anwendung des empirischen Verfahrens eingestellt werden. Mit "gleichartig" ist gemeint, daß das abgeleitete Verfahren lediglich für Ausgangstreiber wirksam ist, bei denen die Übertragungsgat terschaltung unter Verwendung identischer Maskensätze in gleicher Weise hergestellt ist, so daß die lokalen Zeittakt charakteristiken der Übertragungsgatter gleich sind.By using the measurement technology described above the switch-on and switch-off time of both CMOS transmission gates ter what is referred to as a "derived process" can set the times for an output driver circuit whose transition impedance fluctuations are already in accordance with the described empirical methods are minimized will. If these times are fixed, they can be in Link with another application of the "derived Procedure "can be exploited to the variable delays elements of other "similar" unsuitable Output driver without further application of the empirical Procedure can be set. With "like" is meant that the derived method only for Output driver is effective, in which the transfer gate circuit using identical mask sets in is made in the same way so that the local clock characteristics of the transmission gates are the same.

Claims

1. A method for minimizing an impedance error matching between a transmission line and an output driver circuit arrangement coupled thereto, which has a high-level transmission gate ( 8 ) arranged between a high-level voltage and an output and a low-level transmission gate ( 9 ) arranged between a low-level voltage and the output, and a control circuit ( 2 ) for generating a high level enable signal and a low level enable signal, the high level enable signal for generating an adjusted high level enable signal in a first variable pulse stretching arrangement ( 4 ) and the low level enable signal for generating an adjusted low level enable signal is fed into a second variable pulse stretching arrangement ( 6 ) and the adjusted high level enable signal switches on the high level transmission gate ( 8 ) and the adjusted low level enable signal switches on the low level transmission gate ( 9 ), characterized in that
a first delay value fed into the first pulse stretching arrangement ( 4 ) is incrementally changed to expand the pulse width of the high level release signal,
for each incrementally changed first delay value, the delay line is supplied with a sequence of rising pulses with incrementally changing durations,
for each pulse in the sequence of rising pulses the degree of the existing distortion is monitored, the desired delay value for the first variable pulse stretching arrangement ( 4 ) is selected as the first delay value which generates the minimum degree of delay for the sequence of rising pulses,
a second delay value fed into the second variable pulse stretching arrangement ( 6 ) is incrementally changed in order to expand the pulse width of the low level enable signal,
a sequence of deep pulses with incrementally changing durations is supplied to the delay line for each incrementally changed second delay value,
for each pulse in the sequence of deep pulses, the degree of distortion present is monitored, and the second delay value which generates the minimum degree of distortion for the sequence of deep pulses is selected as the desired second delay value for the second variable pulse stretching arrangement ( 6 ).

2. The method according to claim 1, characterized in that a first interval between the low level switch-off time and the high level on time and a second Interval between the high level shutdown time and the Low level on time is set and that the specified intervals for the selection of the desired Delay value for other similar output driver Circuit arrangements are used.

3. Output driver circuit arrangement for performing the method according to claim 1 and / or 2 with a control circuit ( 2 ) for generating a high-level and a low-level enable signal as a function of a logic test signal and with a logic high-level driven by the high-level or the low-level enable signal. or low-level output gate ( 8, 9 ), characterized by a pulse stretching circuit ( 4, 6 ) for variable stretching of the pulses of the high-level and low-level enable signal, such that a period in which both output gates ( 8, 9 ) are blocked at the same time, thus minimizing impedance mismatch at transitions between logic levels.

4. Output driver circuit arrangement according to claim 3, characterized in that the pulse stretching arrangement ( 4, 6 ) by a first or second between the control circuit ( 2 ) and the high or low level output gate ( 8, 9 ) coupled pulse stretching circuit for expansion the pulses of the high-level or low-level enable signal is formed.

5. Output driver circuit arrangement according to claim 4, characterized in that the pulse stretching circuits ( 4, 6 ) are each formed by a NOR gate ( 3 ) with two inputs and a variable delay element ( 5 ), the respective enable signal at an input of the NOR gate ( 3 ) and the input of the variable delay element ( 5 ) and the input of the variable delay element ( 5 ) is coupled to the other input of the NOR gate ( 3 ).

6. Output driver circuit arrangement according to claim 5, characterized in that the variable delay element ( 5 ) is digitally programmable.

7. Output driver circuit arrangement according to one of claims 3 to 6, characterized in that the output gates ( 8, 9 ) are CMOS transmission gates which are impedance-matched to the element to be tested when released by the release signals.