DE3929161A1 - SEMICONDUCTOR COMPONENT - Google Patents
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Abstract
Description
Die Erfindung betrifft ein Halbleiterbauelement mit einem planaren Aufbau als Metall-Dielektrikum-Halbleiter-Anordnung (MOS-Anordnung).The invention relates to a semiconductor component with a planar structure as a metal-dielectric-semiconductor arrangement (MOS arrangement).
Bei solchen bekannten Halbleiterbauelementen gibt es häufig Bereiche, an denen im Betriebszustand große Potentialunter schiede zwischen der Metallisierung und darunterliegendem Halbleiter auftreten. Diese Potentialunterschiede sind durch ein dazwischenliegendes Dielektrikum meist aus Siliziumdioxid getrennt. Die dabei auftretenden elektrischen Feldstärken können Werte in der Größenordnung der dielektrischen Durch bruchsfeldstärke des Dielektrikums EBmax erreichen.In such known semiconductor components, there are often areas where large potential differences occur between the metallization and the underlying semiconductor in the operating state. These potential differences are mostly separated from silicon dioxide by an intermediate dielectric. The electrical field strengths that occur can reach values in the order of magnitude of the dielectric breakdown field strength of the dielectric E Bmax .
Dies trifft insbesondere bei hochsperrenden Leistungsbau elementen mit dicken Oxiden zu, die mit Deckelektrode, Feld platte etc. versehen sind.This is particularly the case with highly blocking power engineering elements with thick oxides, those with a cover electrode, field plate etc. are provided.
Defekte im Dielektrikum bzw. Oxiddefekte haben häufig lokale elektrische Durchschläge zur Folge schon bei Feldstärken, die deutlich kleiner als die dielektrische Durchbruchsfeldstärke EBmax sind. Solche Durchschläge führen im allgemeinen zu einer Zerstörung des Bauelements durch Kurzschluß zwischen Metall und Halbleiter. Dies ist insbesondere bei erhöhten Tem peraturen und/oder nach langem elektrischen Betrieb festzu stellen.Defects in the dielectric or oxide defects often result in local electrical breakdowns even at field strengths that are significantly smaller than the dielectric breakdown field strength E Bmax . Such breakdowns generally lead to the destruction of the component by a short circuit between the metal and the semiconductor. This is particularly noticeable at elevated temperatures and / or after long electrical operation.
Gemäß der in Anspruch 1 angegebenen Dimensionierungsvor schrift für die Metalldicke dergestalt, daß die Metalldicke wenigstens in Bauelementbereichen mit großen auftretenden Potentialunterschieden so gering ausgeführt ist, daß bei einem elektrischen Durchschlag unterhalb der dielektrischen Durchbruchsfeldstärke an der Durchschlagstelle das Metall aufschmilzt und verdampft, wird erreicht, daß die Durch schlagstelle vom restlichen Metallbereich elektrisch an schließend isoliert ist und in einem Selbstheilungseffekt die Sperrfähigkeit der Metall-Dielektrikum-Halbleiter-Anordnung (MOS-Anordnung) wieder hergestellt ist. Dies bedeutet, daß lokale Durchschläge beispielsweise aufgrund von Oxiddefekten nicht zu einer Zerstörung des Bauelements durch Kurzschluß zwischen Metallschicht und Halbleiter führen sondern die Funktionsfähigkeit bei Durchschlag-Feldstärken unter der dielektrischen Durchbruchsfeldstärke EBmax durch die angegebene Art der Selbstheilung erhalten bleibt.According to the dimensioning rule specified in claim 1 for the metal thickness in such a way that the metal thickness, at least in component areas with large potential differences, is so small that the metal melts and evaporates at the breakdown point in the event of an electrical breakdown below the dielectric breakdown field strength, that is achieved the impact point is electrically isolated from the rest of the metal area and the self-healing effect of the barrier capability of the metal-dielectric-semiconductor arrangement (MOS arrangement) is restored. This means that local breakdowns, for example due to oxide defects, do not lead to the destruction of the component by a short circuit between the metal layer and the semiconductor, but the functionality at breakdown field strengths below the dielectric breakdown field strength E Bmax is maintained by the specified type of self-healing.
Die Erfindung wird anhand der Zeichnung näher erläutert.The invention is explained in more detail with reference to the drawing.
Es zeigenShow it
Fig. 1 einen schematischen Schnitt durch eine planare Metall- Dielektrikum-Halbleiter-Anordnung (MOS-Anordnung), Fig. 1 is a schematic sectional view of a planar metal-dielectric-semiconductor device (MOS) array,
Fig. 2 ein Diagramm über die Häufigkeitsverteilung von Durch bruchsfeldstärken mit einer dicken Metallisierung, Fig. 2 is a diagram of the frequency distribution of breakdown field strength with a thick metallization,
Fig. 3 die Häufigkeitsverteilung von Durchbruchsfeldstärken bei einer entsprechenden Anordnung mit dünner Metalli sierung, Fig. 3 shows the frequency distribution of the breakdown field strengths in a corresponding arrangement with a thin Metalli capitalization,
Fig. 4 eine schematische Darstellung einer typischen Metall aufschmelzung bei Selbstheilung, Fig. 4 is a schematic representation of a typical metal melting at self-healing,
Fig. 5 eine schematische Darstellung einer typischen Metall aufschmelzung bei Erreichen der dielektrischen Durch bruchsfeldstärke, Fig. 5 is a schematic representation of a typical metal melting upon reaching the dielectric breakdown field strength,
Fig. 6 einen schematischen Schnitt einer Ausführungsform mit Zweilagen-Metallisierung. Fig. 6 shows a schematic section of an embodiment with two-layer metallization.
In Fig. 1 ist ein planares Halbleiterbauelement schematisch dargestellt, bestehend aus einer n-dotierten Siliziumplatte 1 als Halbleitersubstrat mit einer oberen eindiffundierten Wanne als hochdotierte n⁺-Schicht 2, über der eine Schicht aus thermisch gewachsenem Siliziumdioxid als Dielektrikum 3 angeordnet ist mit einer darüberliegenden Metallisierung als Metallschicht 4. An der gegenüberliegenden Seite ist eine dicke Metallschicht als Rückseitenkontakt 5 angebracht.In Fig. 1, a planar semiconductor component is shown schematically, consisting of an n-doped silicon plate 1 as a semiconductor substrate with an upper diffused trough as a highly doped n⁺ layer 2 , over which a layer of thermally grown silicon dioxide as a dielectric 3 is arranged with an overlying one Metallization as a metal layer 4 . On the opposite side, a thick metal layer is attached as the back contact 5 .
Im vorliegenden Ausführungsbeispiel ist die Metallschicht 4 aus Aluminium ausgeführt; es sind jedoch auch grundsätzlich andere Metalle, auch dotierte Metalle bzw. Legierungen mög lich.In the present exemplary embodiment, the metal layer 4 is made of aluminum; However, other metals are also possible, including doped metals and alloys.
Die Metallschicht ist durch Aufdampfen im Vakuum aufgebracht, es sind jedoch auch andere, an sich bekannte Verfahren zur Aufbringung einer Metallisierung möglich.The metal layer is applied by vacuum deposition, however, there are also other methods known per se for Metallization possible.
Im vorliegenden Ausführungsbeispiel ist das Halbleiter substrat eine n-dotierte Siliziumplatte 1 mit einer hochdo tierten n⁺-Schicht 2 und einem Rückseitenkontakt 5. Eine äquivalente Ausführung ist auch ausgehend von einem p-dotier tem Halbleitersubstrat möglich. Weiter tritt der weiter unten beschriebene Selbstheilungseffekt der Erfindung auch dann auf, wenn die hochdotierte Schicht 2 oder der Rückseiten kontakt 5 fehlen, so daß die Erfindung auch bei solchen Anordnungen verwendbar ist. Der Effekt der Erfindung tritt auch bei Vorhandensein von äußeren Passivierungsschichten oder Kunst stoffverpackungen auf, so daß ein entsprechendes Halbleiter bauelement bzw. Bauteile mit einer Passivierungsschicht ver sehen sein können oder in einem Kunststoffgehäuse verpackt sein können.In the present exemplary embodiment, the semiconductor substrate is an n-doped silicon plate 1 with a highly doped n⁺ layer 2 and a rear-side contact 5 . An equivalent design is also possible on the basis of a p-doped semiconductor substrate. Furthermore, the self-healing effect of the invention described below also occurs when the highly doped layer 2 or the backside contact 5 is missing, so that the invention can also be used in such arrangements. The effect of the invention also occurs in the presence of outer passivation layers or plastic packaging, so that a corresponding semiconductor component or components can be seen ver with a passivation layer or can be packaged in a plastic housing.
Anhand einer Versuchsanordnung wird der Effekt der Erfindung näher erläutert. Die Anordnung gemäß Fig. 1 ist in ihrer Schicht 2 mit Phosphor aufdotiert, wobei die Oberflächen konzentration der Phosphoratome ca. 3×1020 cm3 beträgt. Die Dicke des Dielektrikums 3 ist mit dox bezeichnet; die Dicke der Metallschicht 4 ist mit dME bezeichnet. Die effektive Aluminiumfläche beträgt ca. 20 mm2.The effect of the invention is explained in more detail with the aid of a test arrangement. The arrangement according to FIG. 1 is doped in its layer 2 with phosphorus, the surface concentration of the phosphorus atoms being approximately 3 × 10 20 cm 3 . The thickness of the dielectric 3 is denoted by d ox ; the thickness of the metal layer 4 is denoted by d ME . The effective aluminum surface is approx. 20 mm 2 .
Im Versuchsaufbau wird zwischen der Metallschicht 4 und der Rückseitenkontaktschicht 5 eine positive Gleichspannung an gelegt (Innenwiderstand der Quelle: Ri=6,5 MOhm). Die Gleichspannung ist veränderlich, wodurch die Durchbruchs feldstärke EB ermittelt werden kann. Dazu wird die Spannung langsam (≈ 50 V/sec) bis zum elektrischen Durchbruch der MOS- Anordnung erhöht. Um elektrische Überschläge am Rand des Chips zu vermeiden, ist die gesamte Anordnung nach Fig. 1 mit einem flüssigen Fluorkohlenwasserstoff bedeckt.In the experimental setup, a positive DC voltage is applied between the metal layer 4 and the rear contact layer 5 (internal resistance of the source: R i = 6.5 MOhm). The DC voltage is variable, so that the breakdown field strength E B can be determined. For this purpose, the voltage is slowly increased (≈ 50 V / sec) until the MOS arrangement breaks down electrically. In order to avoid electrical flashovers at the edge of the chip, the entire arrangement according to FIG. 1 is covered with a liquid fluorocarbon.
Fig. 2 zeigt eine typische Verteilung von 39 Durchbruchsfeld stärken für den Fall dox=0,83 µm und dME=6 µm. Wie aus Fig. 2 zu entnehmen ist, beträgt die dielektrische Durch bruchsfeldstärke ca. 7,5×106 V/cm. Wie ebenfalls aus Fig. 2 ersichtlich, treten aber auch infolge von Oxiddefekten Durch brüche mit wesentlich kleineren Feldstärken als Vordurchbrü che auf. Dies führt zu einem Ausfall des Halbleiterbauele ments schon weit bevor die maximale dielektrische Durchbruchs feldstärke EBmax erreicht ist. Fig. 2 shows a typical distribution of 39 breakthrough field strengths for the case d ox = 0.83 µm and d ME = 6 µm. As can be seen from Fig. 2, the dielectric breakdown field strength is approximately 7.5 × 10 6 V / cm. As can also be seen from Fig. 2, but also occur as a result of oxide defects through breaks with much smaller field strengths than Vordurchbrü. This leads to a failure of the semiconductor component long before the maximum dielectric breakdown field strength E Bmax is reached.
Zur Vermeidung dieses Nachteils dient die erfindungsgemäße Maßnahme, die Metalldicke der Metallisierung 4 so weit zu ver ringern, daß bei einem elektrischen Durchschlag an der Durch schlagstelle das Aluminium aufschmilzt und verdampft, wodurch die Durchschlag stelle vom restlichen Metallbereich elektrisch isoliert ist und somit die Sperrfähigkeit der MOS-Anordnung wieder herge stellt ist.To avoid this disadvantage, the measure according to the invention serves to reduce the metal thickness of the metallization 4 to such an extent that the aluminum melts and evaporates in the event of an electrical breakdown at the breakdown point, as a result of which the breakdown point is electrically insulated from the rest of the metal area and thus the blocking capacity of the MOS arrangement is restored.
Fig. 3 zeigt die Häufigkeitsverteilung von Durchbruchsfeld stärken von 60 MOS-Anordnungen gemäß Fig. 1 bei Schichtdicken dox=0,7 µm und dME=0,15 µm, d. h. mit gegenüber dem Fall der Fig. 2 stark verringerter Metalldicke. FIG. 3 shows the frequency distribution of breakdown field strengths of 60 MOS arrangements according to FIG. 1 with layer thicknesses d ox = 0.7 μm and d ME = 0.15 μm, ie with a greatly reduced metal thickness compared to the case in FIG. 2.
Die Abweichung der ermittelten Durchbruchsfeldstärken von der dielektrischen Durchbruchsfeldstärke EBmax (7,64×106 V/cm) ist geringer als die Abweichungen bei der Anordnung mit der dicken Metallisierung gemäß dem Fall aus Fig. 2.The deviation of the determined breakdown field strengths from the dielectric breakdown field strength E Bmax (7.64 × 10 6 V / cm) is smaller than the deviations in the arrangement with the thick metallization according to the case from FIG. 2.
Während der Erhöhung der Spannung bei der Anordnung mit der verringerten Metalldicke ist an einigen Teilen ein kurzer Stromimpuls bei niedrigeren Feldstärken zu beobachten. Diese Vorgänge sind immer mit dem Auftreten von kreisförmigen, alu miniumfreien Stellen verknüpft. Das Aluminium ist hierbei über dem Dielektrikum aufgeschmolzen bzw. verdampft, wobei der Durchmesser der Aufschmelzung ca. 75 µm beträgt. Eine solche Aufschmelzstelle ist schematisch in Fig. 4 darge stellt.During the voltage increase in the arrangement with the reduced metal thickness, a short current pulse can be observed in some parts at lower field strengths. These processes are always linked to the appearance of circular, aluminum-free spots. The aluminum is melted or evaporated over the dielectric, the diameter of the melting being approximately 75 μm. Such a melting point is shown schematically in Fig. 4 Darge.
Nach dem Aufschmelzen des Aluminiums fließt kein weiterer Strom mehr und die Spannung bzw. die Feldstärke kann weiter bis zum maximalen Wert der dielektrischen Durchbruchsspannung EBmax erhöht werden. Das Aufschmelzen des Aluminiums, wodurch bei kleineren Feldstärken der Strom an den Durchschlagstellen gestoppt wird, entspricht einer Selbstheilung der Anordnung, wodurch deren Funktion erhalten bleibt und einer Zerstörung entgegengewirkt wird.After the aluminum has melted, no further current flows and the voltage or the field strength can be increased further up to the maximum value of the dielectric breakdown voltage E Bmax . The melting of the aluminum, whereby the current at the breakdown points is stopped at smaller field strengths, corresponds to a self-healing of the arrangement, as a result of which its function is maintained and destruction is counteracted.
Wenn die Spannung bzw. Feldstärke bis zur dielektrischen Durchbruchsspannung EBmax erhöht wird, tritt wieder eine Auf schmelzung auf, an deren Rand sich dann wieder eine neue bildet und sofort bis zur endgültigen Zerstörung. Dieser Fall ist schematisch in Fig. 5 mit aluminiumfreien Stellen darge stellt.If the voltage or field strength is increased up to the dielectric breakdown voltage E Bmax, melting occurs again, at the edge of which a new one forms and immediately until it is finally destroyed. This case is shown schematically in Fig. 5 with aluminum-free places Darge.
Für die Kontaktierung der dünnen Metallisierung 4 (in Fig. 1) wird eine Zweischichtenmetallisierung vorgeschlagen, wovon in Fig. 6 eine Ausführungsform schematisch dargestellt ist.A two-layer metallization is proposed for contacting the thin metallization 4 (in FIG. 1), an embodiment of which is shown schematically in FIG. 6.
In einem ersten Bereich der MOS-Anordnung in Fig. 6 ist ein Aufbau ähnlich dem in Fig. 1 dargestellt, mit einem Dielek trikum 3 zwischen einer dünnen Metallschicht 4 und dem Halb leiter 1. Die rückseitige Kontaktierung erfolgt über eine dicke Metallisierung 5. Im Bereich I treten im vorliegenden Fall die hohen Potentialunterschiede bzw. großen Feldstärken zwischen der Metallschicht 4 und dem Halbleiter 1 auf.In a first region of the MOS arrangement in FIG. 6, a structure similar to that in FIG. 1 is shown, with a dielectric 3 between a thin metal layer 4 and the semiconductor 1 . The contact on the back is made via a thick metallization 5 . In region I, the high potential differences or large field strengths between the metal layer 4 and the semiconductor 1 occur in the present case.
Im angrenzenden Bereich II sollen dagegen zwischen der Metal lisierung und dem Halbleiter 1 keine großen Feldstärken auf treten (schematisch: Diffundierte p-Wanne 2 in n-Silizium 1) bzw. soll die Fläche über dem Bereich II wesentlich kleiner sein als über dem Bereich I.In the adjacent area II, on the other hand, no large field strengths should occur between the metalization and the semiconductor 1 (schematic: diffused p-well 2 in n-silicon 1 ) or the area over area II should be significantly smaller than over area I. .
Im Bereich II ist über dem Dielektrikum 3 eine dicke Metall schicht 6 der Dicke dME aufgebracht. In einem weiteren Me tallisierungsschritt wird über die gesamte Chipfläche die dünne Metallschicht 4 der Dicke dME aufgebracht.In area II, a thick metal layer 6 of thickness d ME is applied over the dielectric 3 . In a further tallization step, the thin metal layer 4 of thickness d ME is applied over the entire chip area.
Der Bereich II dient entweder als Verbindung zur restlichen dicken Metallisierung des Chips oder als Bondland. Außerdem kann die dicke Metallschicht über Öffnungen des Dielektrikums 3 mit dem darunterliegenden Halbleiter kontaktiert werden. Die Bauteile können zudem mit einer Passivierungsschicht 7 versehen werden bzw. in Kunststoffgehäuse verpackt werden.Area II serves either as a connection to the remaining thick metallization of the chip or as a bondland. In addition, the thick metal layer can be contacted with the underlying semiconductor via openings in the dielectric 3 . The components can also be provided with a passivation layer 7 or packed in a plastic housing.
Im vorliegenden Ausführungsbeispiel mit der Metallschicht 4 aus Aluminium ist ein geeigneter Wert für die Schichtdicke, bei der der erfindungsgemäße Selbstheilungseffekt auftritt, 0,15 µm bei einer Schichtdicke des Dielektrikums von ca. 0,7 µm. Es sind jedoch auch andere Dicken, je nach verwendeter Metallart, dem Aufbau, der auftretenden Potentialunterschiede etc. möglich.In the present exemplary embodiment with the metal layer 4 made of aluminum, a suitable value for the layer thickness at which the self-healing effect according to the invention occurs is 0.15 μm with a layer thickness of the dielectric of approximately 0.7 μm. However, other thicknesses are also possible, depending on the type of metal used, the structure, the potential differences that occur, etc.
Bevorzugt ist die Erfindung bei hochsperrenden Transistoren (auch Darlingtontransistoren), Dioden, etc. einsetzbar, die mit Deckelektrode, Feldplatte oder ähnlichem versehen sind, insbesondere bei Zündtransistoren mit Deckelektrode für Kraft fahrzeugzündeinrichtungen.The invention is preferred for high-blocking transistors (also Darlington transistors), diodes, etc. can be used are provided with a cover electrode, field plate or the like, especially in the case of ignition transistors with a cover electrode for force vehicle ignition devices.
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Cited By (6)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8139 | Disposal/non-payment of the annual fee |