DE3924653C2

DE3924653C2 -

Info

Publication number: DE3924653C2
Application number: DE19893924653
Authority: DE
Inventors: Reinhold Dipl.-Ing. 8069 Niederlauterbach De Sedlmeier
Original assignee: Telefunken Electronic GmbH
Current assignee: Conti Temic Microelectronic GmbH
Priority date: 1989-07-26
Filing date: 1989-07-26
Publication date: 1992-01-16
Also published as: DE3924653A1

Description

Die Erfindung geht aus von einer Überwachungsschaltung für einen aus einer Gleichstromlast und einem getakte ten Halbleiterschalter aufgebauten Laststromkreis mit einem den Halbleiterschalter ansteuernden Pulsgenerator.The invention is based on a monitoring circuit for one from a DC load and one clocked load circuit with a semiconductor switch a pulse generator driving the semiconductor switch.

Ein Kurzschluß an einem Halbleiterschalter bzw. an einer Gleichstromlast, beispielsweise an den Feldwicklungen eines Gleichstrommotors, bildet eine große Belastung für die den Laststromkreis speisende Betriebsspannungsquelle. Ferner kann ein solcher Kurzschluß, wenn er nicht beseitigt wird, weitere Schäden nach sich ziehen.A short circuit on a semiconductor switch or on a DC load, for example on the field windings of a DC motor, creates a large load for the operating voltage source feeding the load circuit. Such a short circuit, if it is not removed, further damage will result pull.

Aus der DE 30 01 632 C2 ist eine Schutzschaltung für im Schaltbetrieb arbeitende Leistungstransistoren in Umformern bekannt. Mit dieser bekannten Schutzschaltung kann der Leistungstransistor mit maximaler Leistung betrieben werden, wobei im Falle eines Kurzschlusses der Gleichstromlast der Leistungstransistor in den sperrenden Zustand gesteuert wird.From DE 30 01 632 C2 is a protective circuit for im Switching mode power transistors in converters known. With this well-known protection circuit the power transistor can operate at maximum power in the event of a short circuit DC load of the power transistor in the blocking Condition is controlled.

Hierzu wird die Kollektor-Emitterspannung einem Schwellwertglied zugeführt, dessen Ausgang an dem einen Eingang eines AND-Gatters liegt. Dem anderen Eingang dieses AND-Gatters wird die Steuerspannung des Leistungstransistors zugeführt. Tritt nun im leitenden Zustand des Leistungstransistors ein Lastkurzschluß auf, wird die Schwellspannung des Schwellwertgliedes überschritten und am Ausgang des AND-Gatters liegt ein H-Pegel an, der zur Abschaltung des Leistungstransistors oder zu dessen Überbrückung führt. Der Nachteil dieser bekannten Schutzschaltung besteht darin, daß im Falle eines Kurzschlusses des Leistungstransistors kein Schutz für den Laststromkreis vorgesehen ist.For this purpose, the collector-emitter voltage is one Threshold element supplied, the output of which at one Input of an AND gate is. The other entrance this AND gate becomes the control voltage of the power transistor fed. Now occurs in the conductive state the power transistor has a load short circuit, the threshold voltage of the threshold element is exceeded and there is an H level at the output of the AND gate to turn off the power transistor or leads to its bridging. The disadvantage of this known protection circuit is that in the case a short circuit of the power transistor none Protection for the load circuit is provided.

Weiterhin ist aus der GB 21 25 642 A ein Drehzahlüberwachungsschaltkreis für einen Waschmaschinenmotor bekannt, wo der Laststromkreis einen von einem Triac gesteuerten Wechselstromkreis darstellt. Tritt an diesem Triac ein Kurzschluß auf, wird dieser Kurzschluß von einer Steuereinheit erfaßt und der Laststromkreis mittels eines von der Steuereinheit gesteuerten Relais von der Versorgungsspannung getrennt. Bei dieser bekannten Schaltung erfolgt die Detektion des Kurzschlusses dadurch, daß die an dem Triac abfallende Spannung als auch der Verlauf der Versorgungsspannung erfaßt und in einer Logikschaltung ausgewertet werden. Hierzu ist eine bistabile Kippstufe vorgesehen, die nach jedem Nulldurchgang der Betriebswechselspannung zurückgesetzt wird. Das Setzen erfolgt jedoch nur dann, wenn der Spannungsabfall über dem Triac einen bestimmten Spannungspegel überschreitet. Im Kurzschlußfall wird dieser Spannungspegel nicht erreicht. Die Steuereinheit detektiert das Nichtsetzen dieser Kippstufe und steuert nach drei oder mehr Halbperioden der Wechselspannung nach dem Auftreten des Kurzschlusses das Relais an.Furthermore, GB 21 25 642 A is a speed monitoring circuit known for a washing machine motor, where the load circuit is one controlled by a triac AC circuit. Occurs at this If a short circuit occurs, this short circuit is from a control unit and the load circuit by means of a relay controlled by the control unit separated from the supply voltage. In this known Circuit the short circuit is detected by that the voltage drop across the triac as also the course of the supply voltage is recorded and in a logic circuit can be evaluated. This is a bistable multivibrator provided after each zero crossing the operating AC voltage is reset becomes. However, it is only set if the Voltage drop across the triac a certain voltage level exceeds. In the event of a short circuit, this will Voltage level not reached. The control unit detects the setting of this flip-flop and adjusts three or more half-periods after the AC voltage the relay occurs when the short circuit occurs.

Der Erfindung liegt die Aufgabe zugrunde, eine Überwa chungsschaltung der eingangs genannten Art zu schaffen, die einen Kurzschluß im Laststromkreis, also entweder an einem Halbleiterschalter oder an einer Gleichstromlast erfaßt und im Störungsfall den Laststromkreis vor weiteren Schäden wirksam schützt.The invention is based on the object to create a circuit of the type mentioned at the beginning, a short circuit in the load circuit, so either on a semiconductor switch or on a DC load detected and in the event of a fault the load circuit protects further damage effectively.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Anspruches 1 gelöst.This object is achieved by the Features of claim 1 solved.

Das Wesen der Erfindung besteht demnach also darin, den Spannungspegel auf der Verbindungsleitung zwischen der Elektrode des Halbleiterschalters und der Gleichstrom last sowie das pulsbreitenmodulierte Signal des Pulsge nerators zur Auswertung einer Binärschaltung zuzufüh ren. Nach dem Auftreten eines Störfalles, also beispiels weise eines Kurzschlusses des Halbleiterschalters oder der Last, werden an den beiden Ausgängen der Binärschal tung Impulse erzeugt, wodurch die nachgeschaltete Steuer einheit ein Relais zum Öffnen seines Öffner-Kontaktes veranlaßt, mit der Folge, daß kurz nach dem Auftreten des Störfalles die Gleichstromlast und der Halbleiter schalter von der Betriebsspannungsquelle getrennt werden. Die Zeitdauer zwischen dem Auftreten des Störfalles und dem Öffnen des Kontaktes ist bei einer besonders bevor zugten Ausbildung der Erfindung kleiner als eine halbe Taktperiode des von dem Pulsgenerator erzeugten pulsbrei tenmodulierten Signales.The essence of the invention is therefore that Voltage level on the connecting line between the Electrode of the semiconductor switch and the direct current last as well as the pulse width modulated signal of the Pulsge nerators for evaluating a binary circuit ren. After the occurrence of an accident, for example as a short circuit of the semiconductor switch or the load, are at the two outputs of the binary scarf device generates impulses, whereby the downstream tax unit a relay to open its normally closed contact causes, with the result that shortly after the occurrence of the accident, the DC load and the semiconductor switches are disconnected from the operating voltage source. The time between the occurrence of the accident and the opening of the contact is especially important for one drafted training of the invention smaller than half Clock period of the pulse width generated by the pulse generator modulated signals.

Vorteilhafte Weiterbildungen und Ausgestaltungen der Überwachungsschaltung nach Patentanspruch 1 sind in den Ansprüchen 3-7 gekennzeichnet.Advantageous further developments and refinements of Monitoring circuit according to claim 1 are in the Claims 3-7 marked.

Die Erfindung wird im folgenden mit ihren weiteren Ein zelheiten und Vorteilen anhand von Ausführungsbeispielen in Verbindung mit den Zeichnungen näher erläutert. Es zeigtThe invention is hereinafter with its further one Details and advantages based on exemplary embodiments explained in connection with the drawings. It shows

Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Ausführungsbeispieles, Fig. 1 is a block diagram of an embodiment according to the invention,

Fig. 2 Impulsdiagramme zur Erläuterung der Funktions weise der Überwachungsschaltung gemäß Fig. 1, Fig. 2 shows pulse diagrams for explaining the function as the monitoring circuit of Fig. 1,

Fig. 3 ein weiteres Ausführungsbeispiel der erfin dungsgemäßen Überwachungsschaltung und Fig. 3 shows another embodiment of the inventive monitoring circuit and

Fig. 4 ein detailliertes Schaltbild des Ausführungs beispieles der erfindungsgemäßen Überwachungs schaltung gemäß Fig. 3. Fig. 4 is a detailed circuit diagram of the execution example of the monitoring circuit according to the invention shown in FIG. 3rd

Gleiche Bauelemente sind in den Figuren mit demselben Bezugszeichen versehen.The same components are in the figures with the same Provide reference numerals.

In der Fig. 1 sind mit den Bezugszeichen 1, 2, 3, 4 und 5 ein Gleichstrommotor, ein Relais mit einem Öffner-Kon takt, ein Pulsgenerator, eine Steuereinheit und eine Binärschaltung bezeichnet. Ein Laststromkreis besteht aus folgenden, in Reihe geschalteten Elementen, nämlich einem Halbleiterschalter T₁, der als Feldeffekttransi stor ausgeführt ist, dem Gleichstrommotor 1 und dem Öff ner-Kontakt des Relais 2, wobei dieser Laststromkreis von einer Betriebsspannungsquelle V_CC gespeist wird, indem der erste Anschluß des Öffner-Kontaktes mit dieser Betriebsspannungsquelle V_CC verbunden ist, während des sen zweiter Anschluß mit dem Gleichstrommotor 1 verbun den ist. Der andere Anschluß dieses Gleichstrommotors 1 ist mit der Drain-Elektrode des Feldeffekttransistors T₁ verbunden, während dessen Source-Elektrode auf dem Be zugspotential der Schaltung liegt. Der Gleichstrommotor 1 wird zusätzlich von einer Freilaufdiode D₁ überbrückt. Die Gate-Elektrode des Feldeffekttransistors T₁ sowie der Eingang B der Binärschaltung 5 wird von dem Puls generator 3 angesteuert, während der Eingang A der Bi närschaltung 5 mit der Drain-Elektrode des Feldeffekt transistors T₁ verbunden ist. Weiterhin führen die bei den Ausgänge Q₁ und Q₂ der Binärschaltung 5 zur Steuer einheit 4, die ihrerseits über eine Leitung 4a das Re lais 2 ansteuert. Schließlich ist der Öffner-Kontakt des Relais 2 von einem hochohmigen Widerstand R₁ überbrückt, wodurch sichergestellt ist, daß auch bei geöffnetem Kon takt die Binärschaltung 5 weiterhin betriebsbereit ist.In Fig. 1, the reference numerals 1 , 2 , 3 , 4 and 5, a DC motor, a relay with a normally closed contact, a pulse generator, a control unit and a binary circuit. A load circuit consists of the following, series-connected elements, namely a semiconductor switch T ₁ , which is designed as a field effect transistor, the DC motor 1 and the opening contact of the relay 2 , this load circuit being fed by an operating voltage source V _CC by the first connection of the normally closed contact is connected to this operating voltage source V _CC , while the second connection sen is connected to the DC motor 1 . The other connection of this DC motor 1 is connected to the drain electrode of the field effect transistor T ₁ , while its source electrode is at the potential of the circuit Be. The DC motor 1 is additionally bridged by a freewheeling diode D ₁ . The gate electrode of the field effect transistor T ₁ and the input B of the binary circuit 5 is driven by the pulse generator 3 , while the input A of the binary circuit 5 is connected to the drain electrode of the field effect transistor T ₁ . Furthermore, the outputs Q ₁ and Q _{2 of} the binary circuit 5 lead to the control unit 4 , which in turn controls the relay 2 via a line 4 a. Finally, the normally closed contact of the relay 2 is bridged by a high-resistance resistor R ₁ , which ensures that the binary circuit 5 is still ready for operation even when the contact is open.

Im folgenden soll die Funktion der Überwachungsschaltung nach Fig. 1 in Verbindung mit den Impulsdiagrammen der Fig. 2a bis 2e erläutert werden. Hiernach erzeugt gemäß Fig. 2a der Impulsgenerator 3 ein pulsbreiten moduliertes Signal, dessen High-Pegel den Feldeffekt transistor T₁ durchsteuert, während dessen Low-Pegel ihn in den sperrenden Zustand versetzt. In Fig. 2b bzw. 2d ist der Impulsverlauf an der Drain-Elektrode des Schalt transistors T₁ aufgezeichnet, wonach bis zum Zeitpunkt t₁ bzw. t₃ während des High-Pegels des pulsbreitenmodu lierten Signales das Drain-Potential auf Low und während des Low-Pegels des pulsbreitenmodulierten Signales das Drain-Potential auf High-Pegel liegt. Demnach liegt also während eines störungsfreien Betriebes an den beiden Eingängen A und B der Binärschaltung 5 nie gleichzeitig ein Low-Pegel oder ein High-Pegel an. Gemäß der Fig. 2c bzw. 2e, die den Impulsverlauf an den Ausgängen Q₁ und Q₂ der Binärschaltung 5 darstellen, liegt während eines solchen Betriebes jeweils ein Low-Pegel L an.The function of the monitoring circuit according to FIG. 1 will be explained below in connection with the pulse diagrams of FIGS. 2a to 2e. According to FIG. 2a, the pulse generator 3 generates a pulse-width modulated signal, the high level of which controls the field effect transistor T ₁ , and the low level of which places it in the blocking state. In Fig. 2b and 2d, the pulse waveform is recorded at the drain electrode of the switching transistor T ₁ , after which until the time t ₁ and t ₃ during the high level of the pulse width modulated signal, the drain potential at low and during Low level of the pulse width modulated signal, the drain potential is at high level. Accordingly, a low level or a high level is never simultaneously present at the two inputs A and B of the binary circuit 5 during trouble-free operation. According to FIGS. 2c and 2e, which represent the pulse curve at the outputs Q ₁ and Q _{2 of} the binary circuit 5 , a low level L is present during such an operation.

Nun sei angenommen, daß zum Zeitpunkt t₁ - siehe Fig. 2b - ein Schalterkurzschluß an dem Feldeffekttransistor T₁ auftritt, mit der Folge, daß zum Zeitpunkt t₂, wo an der Gate-Elektrode der Pegel von High auf Low wechselt, das Drain-Potential U_D jedoch nicht auf den High-Pegel H - wie es im störungsfreien Betrieb sein sollte - wech selt, sondern auf dem Low-Pegel L bleibt, wie es die Fig. 2b darstellt. Da nun sowohl am Eingang A als auch am Eingang B der Binärschaltung 5 ein Low-Pegel L an liegt, schaltet der Ausgang Q₁ vom Low-Pegel L auf den High-Pegel H. Dieser in Fig. 2c gezeigte Pegelwechsel an dem Ausgang Q₁ der Binärschaltung 5 wird der Steuer schaltung 4 zur Auswertung zugeführt, womit die Steuer schaltung 4 über die Leitung 4a das Relais 2 beispiels weise zum Zeitpunkt t₄ veranlaßt, dessen Öffner-Kontakt zu betätigen, wodurch der Laststromkreis von der Be triebsspannungsquelle V_CC getrennt wird und am Ausgang Q₂ ein Pegelwechsel von High auf Low stattfindet.Now it is assumed that at time t ₁ - see FIG. 2b - a switch short circuit occurs at field effect transistor T ₁ , with the result that at time t ₂ , where the level changes from high to low at the gate electrode, the drain -Potential U _D however not to the high level H - as it should be in trouble-free operation - changes, but remains at the low level L, as shown in FIG. 2b. Since there is now a low level L at both input A and input B of the binary circuit 5 , the output Q ₁ switches from the low level L to the high level H. This level change shown in FIG. 2c at the output Q. _{1 of} the binary circuit 5 , the control circuit 4 is supplied for evaluation, so that the control circuit 4 via line 4 a causes the relay 2, for example at time t ₄ , to actuate its break contact, whereby the load circuit from the operating voltage source V _CC is separated and at level Q _{2 there is} a level change from high to low.

Die Fig. 2d zeigt einen Potentialverlauf an der Drain- Elektrode des Feldeffekttransistors T₁ bei einem an dem Gleichstrommotor 1 auftretenden Lastkurzschluß zum Zeit punkt t₃, wobei bis zu diesem Zeitpunkt ein störungs freier Betrieb erfolgte. Zu diesem Zeitpunkt t₃ liegt das Drain-Potential auf dem High-Pegel H und bleibt über den Zeitpunkt t₄ hinaus auf diesem Pegel H, entgegen dem zu erfolgenden Wechsel auf den Pegel L bei einem stö rungsfreien Betrieb. Demnach liegt an den beiden Eingän gen A und B der Binärschaltung 5 jeweils ein High-Pegel H an, mit der Folge, daß an dem Ausgang Q₂ - siehe Fig. 2e -, kurz nach dem Zeitpunkt t₄, ein Wechsel von dem Pegel L auf den Pegel H erfolgt. Dieser Pegelwechsel veranlaßt nun die Steuereinheit 4, das Relais 2 derart anzusteuern, daß sich zum Zeitpunkt t₅ der Öffner-Kon takt betätigt, wodurch bei diesem Störfall ebenfalls der Laststromkreis von der Betriebsspannungsquelle V_CC ge trennt wird und der Pegel am Ausgang Q₂ wieder auf Low wechselt. Fig. 2d shows a potential profile at the drain electrode of the field effect transistor T ₁ at an occurring on the DC motor 1 load short circuit to the time point t _3, in which up to this time, a disturbance-free operation was carried out. At this point in time t ₃ , the drain potential is at the high level H and remains at this level H beyond the point in time t ₄ , contrary to the change to the level L to be carried out in the case of trouble-free operation. Accordingly, there is a high level H at each of the two inputs A and B of the binary circuit 5 , with the result that, at the output Q ₂ - see FIG. 2e -, shortly after the time t ₄ , a change from the level L to the H level. This level change now causes the control unit 4 to control the relay 2 such that at the time t ₅ the normally closed contact is actuated, which also separates the load circuit from the operating voltage source V _CC in this malfunction and the level at the output Q ₂ again changes to low.

Die Binärschaltung 5 reagiert also auf einen Lastkurz schluß bzw. einen Schalterkurzschluß innerhalb einer halben Periode des pulsbreitenmodulierten Signales und veranlaßt die Steuerschaltung 4 über das Relais 2 den Laststromkreis von der Betriebsspannungsquelle V_CC zu trennen.The binary circuit 5 thus responds to a load short circuit or a switch short circuit within half a period of the pulse width modulated signal and causes the control circuit 4 to separate the load circuit from the operating voltage source V _CC via the relay 2 .

Der Aufbau der Schaltungsanordnung gemäß Fig. 3 ent spricht derjenigen nach Fig. 1, wobei jedoch die Binär schaltung 5 mit Logikelementen 6 und 7 aufgebaut ist. Hiernach ist ein AND-Gatter 7 und ein NOR-Gatter 6 je weils bezüglich ihren zwei Eingängen parallel geschaltet und bilden die Eingänge A und B, während der Ausgang des NOR-Gatters 6 der Ausgang Q₁ und der Ausgang des AND- Gatters 7 den Ausgang Q₂ darstellen. Die dieser Binär schaltung 5 entsprechende Wahrheitstafel zeigt die Fig. 4, wonach am Ausgang Q₁ genau dann ein High-Pegel H an liegt, wenn beide Eingänge A und B auf Low-Pegel L lie gen, also wenn ein Schalterkurzschluß vorliegt, während der Ausgang Q₂ genau dann einen High-Pegel H erzeugt, wenn an beiden Eingängen A und B ein High-Pegel H an liegt, also wenn ein Lastkurzschluß vorliegt.The structure of the circuit arrangement according to FIG. 3 corresponds to that of FIG. 1, but the binary circuit 5 is constructed with logic elements 6 and 7 . According to this, an AND gate 7 and a NOR gate 6 are each connected in parallel with respect to their two inputs and form inputs A and B, while the output of NOR gate 6 is output Q ₁ and the output of AND gate 7 is Represent output Q ₂ . The truth table corresponding to this binary circuit 5 is shown in FIG. 4, according to which a high level H is present at the output Q ₁ if and only if both inputs A and B lie at low level L, that is to say if there is a switch short circuit during the Output Q ₂ generates a high level H if and only if there is a high level H at both inputs A and B, ie if there is a load short circuit.

Die Fig. 5 zeigt nun ein Ausführungsbeispiel der Binär schaltung 5 mit diskreten Bauelementen, wobei ansonsten der Aufbau derjenigen Schaltung nach Fig. 3 entspricht. Fig. 5 shows an embodiment of the binary circuit 5 with discrete components, otherwise the structure corresponds to that circuit of FIG. 3.

Der Fig. 5 zufolge besteht die Binärschaltung 5 aus einem ersten pnp-Transistor T₂, dessen Basis-Elektrode über einen ersten Widerstand R₂ mit dem Eingang A der Binärschaltung 5 verbunden ist, während dessen Emitter- Elektrode an den Ausgang eines Schmitt-Triggers 9 mit invertiertem Ausgang angeschlossen ist, dessen Eingang den Eingang B der Binärschaltung 5 darstellt. Die Kol lektor-Elektrode des ersten Transistors T₂ ist sowohl mit dem Eingang eines weiteren Schmitt-Triggers 8 als auch über einen dritten Widerstand R₄ mit dem Bezugspo tential der Schaltung verbunden. Der Ausgang des Schmitt- Triggers 8 stellt den ersten Ausgang Q₁ der Binärschal tung dar.The Fig. 5 is according to the binary circuit 5 of a first PNP transistor T ₂ whose base electrode is connected via a first resistor R ₂ to the A input of the binary circuit 5, while its emitter electrode connected to the output of a Schmitt trigger 9 is connected with an inverted output, the input of which represents the input B of the binary circuit 5 . The Kol lektor electrode of the first transistor T ₂ is connected both to the input of a further Schmitt trigger 8 and via a third resistor R ₄ to the reference potential of the circuit. The output of the Schmitt trigger 8 represents the first output Q _{1 of} the binary circuit.

Darüber hinaus enthält die Binärschaltung 5 einen zwei ten npn-Transistor T₃, dessen Basis-Elektrode mit dem Ausgang A der Binärschaltung 5 über einen zweiten Wider stand R₃ verbunden ist, während dessen Kollektor-Elek trode sowohl mit dem Eingang eines dritten Schmitt-Trig gers 10 mit invertiertem Ausgang als auch über einen vierten Widerstand R₅ mit der Betriebsspannungsquelle V_DD verbunden ist Der Ausgang dieses Schmitt Triggers 10 stellt den Ausgang Q₂ der Binärschaltung 5 dar. Die Emitter-Elektrode des Transistors T₃ ist an den Ausgang eines vierten Schmitt-Triggers 11 mit invertiertem Aus gang angeschlossen, dessen Eingang ebenfalls mit dem Eingang B der Binärschaltung 5 verbunden ist.In addition, the binary circuit 5 contains a two-th npn transistor T ₃ , the base electrode of which is connected to the output A of the binary circuit 5 via a second resistor R ₃ , while the collector electrode is connected both to the input of a third Schmitt Trig gers 10 with an inverted output and also connected via a fourth resistor R ₅ to the operating voltage source V _DD . The output of this Schmitt trigger 10 represents the output Q _{2 of} the binary circuit 5. The emitter electrode of the transistor T ₃ is at the output of a fourth Schmitt trigger 11 connected with an inverted output, the input of which is also connected to the input B of the binary circuit 5 .

Ferner ist sowohl parallel zu dem dritten Widerstand R₄ als auch zu dem vierten Widerstand R₅ jeweils ein erster und zweiter Kondensator C₁ bzw. C₂ parallel geschaltet. Schließlich werden die Basis-Elektroden des Transistors T₂ und des Transistors T₃ über jeweils eine Diode D₂ und D₃ mit der Betriebsspannungsquelle V_DD verbunden, wobei die Dioden D₂ und D₃ in Sperrichtung geschaltet sind.Furthermore, first and second capacitors C ₁ and C _{2 are} connected in parallel both to the third resistor R ₄ and to the fourth resistor R ₅ . Finally, the base electrodes of the transistor T ₂ and the transistor T _{3 are} each connected to the operating voltage source V _DD via a diode D ₂ and D ₃ , the diodes D ₂ and D ₃ being switched in the reverse direction.

Die Binärschaltung 5 gemäß Fig. 5 erfüllt ebenfalls die in der Fig. 4 gezeigte Wahrheitstafel, wie im folgenden kurz nachgewiesen werden soll.The binary circuit 5 according to Fig. 5 also satisfies the truth table shown in Fig. 4, as will be shown briefly in the following.

Im Falle eines Halbleiterkurzschlusses liegen an beiden Eingängen A und B jeweils ein Low-Pegel L, wobei dies zu einem Low-Pegel L an den beiden Basis-Elektroden der Transistoren T₂ und T₃ sowie zu einem High-Pegel H an deren Emitter-Elektroden führt. Da hierauf der erste Transistor T₂ leitet und der zweite Transistor T₃ sperrt, führt dies zu einem High-Pegel H am Ausgang Q₁ und zu einem Low-Pegel L am Ausgang Q₂.In the case of a semiconductor short circuit, there is a low level L at both inputs A and B, this leading to a low level L at the two base electrodes of transistors T ₂ and T ₃ and to a high level H at their emitter. Leads electrodes. Since the first transistor T _{2 then} conducts and the second transistor T ₃ blocks, this leads to a high level H at the output Q ₁ and to a low level L at the output Q ₂ .

Liegen dagegen an beiden Eingängen A und B jeweils ein High-Pegel H, trat also ein Lastkurzschluß ein, wird der High-Pegel über den ersten und zweiten Widerstand R₂ und R₃ an die Basis-Elektroden des ersten und zweiten Tran sistors T₂ und T₃ gelegt, während der zweite und vierte Schmidt-Trigger 9 und 11 an den Emitter-Elektroden des ersten und zweiten Transistors T₂ und T₃ jeweils einen Low-Pegel L erzeugen. Demzufolge sperrt der erste Tran sistor T₂, was zu einem Low-Pegel L am Ausgang Q₁ führt, während der zweite Transistor T₃ leitet und somit einen High-Pegel H am Ausgang Q₂ erzeugt.On the other hand, if there is a high level H at both inputs A and B, ie a load short circuit occurred, the high level is via the first and second resistors R ₂ and R ₃ to the base electrodes of the first and second transistor T ₂ and T ₃ , while the second and fourth Schmidt triggers 9 and 11 each generate a low level L at the emitter electrodes of the first and second transistors T ₂ and T ₃ . As a result, the first transistor T ₂ blocks, which leads to a low level L at the output Q ₁ , while the second transistor T ₃ conducts and thus produces a high level H at the output Q ₂ .

Die anderen Pegel-Kombinationen an den Eingängen A und B führen, wie leicht nachgeprüft werden kann, sowohl am Ausgang Q₁ als auch am Ausgang Q₂ zu einem Low-Pegel L.As can be easily checked, the other level combinations at inputs A and B lead to a low level L both at output Q ₁ and at output Q ₂ .

Der erste und zweite Widerstand R₂ und R₃ sind hochohmig ausgebildet und dienen jeweils als Basiswiderstand für den ersten bzw. zweiten Transistor T₂ bzw. T₃, während der dritte und vierte Widerstand R₄ und R₅ jeweils als Lastwiderstand dieser Transistoren dienen.The first and second resistors R ₂ and R ₃ are high-resistance and each serve as a base resistor for the first and second transistors T ₂ and T ₃ , respectively, while the third and fourth resistors R ₄ and R ₅ each serve as the load resistance of these transistors.

Die beiden dem dritten und vierten Widerstand R₄ und R₅ jeweils parallel geschalteten ersten und zweiten Konden satoren C₁ und C₂ dienen zur Einstellung einer gewissen Totzeit der Binärschaltung 5. Da die Gatter-Laufzeit geringer ist als die Reaktionszeit zwischen Gate- und Drain-Elektrode des Feldeffekttransistors T₂, könnte sonst eine Fehlreaktion ausgelöst werden.The two third and fourth resistors R ₄ and R ₅ each connected in parallel first and second capacitors C ₁ and C ₂ are used to set a certain dead time of the binary circuit 5th Since the gate delay time is less than the reaction time between the gate and drain electrodes of the field effect transistor T ₂ , an incorrect reaction could otherwise be triggered.

Die beiden Dioden D₂ und D₃ dienen dazu, daß das Hoch voltpotential der Betriebsspannungsquelle V_CC (ca. 300 V) nicht an die Basiselektroden der Transistoren T₂ und T₃ gelangt.The two diodes D ₂ and D ₃ serve to ensure that the high voltage potential of the operating voltage source V _CC (approx. 300 V) does not reach the base electrodes of the transistors T ₂ and T ₃ .

Die in den Fig. 1, 3 und 5 dargestellten Ausführungs beispiele der erfindungsgemäßen Schutzschaltung weisen jeweils als Last einen Gleichstrommotor 1 auf. Jedoch ist eine solche Schutzschaltung nicht nur zum Schutz von Gleichstromlasten geeignet, sondern auch zum Schutz von Wechselstromlasten, wobei jedoch die Ansteuerung über ein Gleichrichterelement erfolgen muß.The execution shown in Figs. 1, 3 and 5 examples of the protection circuit according to the invention each have as a load a DC motor 1 on. However, such a protective circuit is not only suitable for the protection of direct current loads, but also for the protection of alternating current loads, the control however having to take place via a rectifier element.

Claims

1. Monitoring circuit for a direct current load ( 1 ) and a pulse generator ( 3 ) clocked semiconductor switch (T ₁ ) built load circuit, which is a binary circuit ( 5 ) with two inputs (A, B) and two outputs (Q₁, Q₂ ) and a control unit ( 4 ) and has the following features:

a) the binary circuit ( 5 ) comprises a NOR gate ( 6 ) and an AND gate ( 7 ) with two inputs each, these two gates ( 6, 7 ) being connected in parallel with respect to their inputs and these inputs simultaneously being the first or . Represent second input (A, B) of the binary circuit ( 5 ) and also the output of the NOR gate ( 6 ) the first output (Q ₁ ) and the output of the AND gate ( 7 ) the second output (Q₂) of the binary circuit form,
b) the first input (A) of the binary circuit ( 5 ) is connected to that electrode of the semiconductor switch (T 1 ) which is also connected to the direct current load ( 1 ),
c) the second input (B) of the binary circuit ( 5 ) is connected to the pulse generator ( 3 ),
d) the two outputs (Q₁, Q₂) of the binary circuit ( 5 ) each output one of two logic levels,
e) during the trouble-free operation of the load circuit, the pulse-shaped voltages supplied to the two inputs (A, B) of the binary circuit ( 5 ) are in phase opposition,
f) the first and second outputs (Q₁, Q₂) are connected to the control unit ( 4 ),
g) a relay ( 2 ) with a normally closed contact in the load circuit is controlled by the control unit ( 4 ) such that in the presence of a short circuit on the load ( 1 ) or on the semiconductor switch (T₁) the load circuit from the operating voltage source ( V _CC ) is separated.

2. Circuit arrangement according to claim 1, characterized in that the time period from the occurrence of a short circuit to the actuation of the normally closed contact of the relay ( 2 ) is at most half a period of the clock frequency of the pulse generator ( 3 ).

3. Monitoring circuit according to claim 1 or 2, characterized in that during a trouble-free operation of the load circuit, both the first output (Q ₁ ) and the second output (Q ₂ ) of the binary circuit ( 5 ) are at a low level (L) , and that in the presence of a semiconductor switch short circuit the first output (Q ₁ ) sends a high level (H) and in the presence of a load short circuit the second output (Q₂) sends a high level (H).

4. Monitoring circuit according to one of the preceding claims, characterized in that the binary circuit device ( 5 ) has the following components:
A first pnp transistor (T ₂ ), the base electrode of which is connected to the first input (A) of the binary circuit ( 5 ) via a first resistor (R ₂ ),
a first Schmitt trigger ( 8 ), the output of which represents the first output (Q ₁ ) of the binary circuit ( 5 ) and the input of which is connected to the collector electrode of the first transistor (T ₂ ),
a second Schmitt trigger ( 9 ) with an inverted output, the input of which represents the second input (B) of the binary circuit ( 5 ) and the output of which is connected to the emitter electrode of the first transistor (T ₂ ),
a second npn transistor (T ₃ ), the base electrode of which is connected via a second resistor (R ₃ ) to the first input (A) of the binary circuit ( 5 ),
a third Schmitt trigger ( 10 ) with inverted output, the output of which represents the second output (Q ₂ ) of the binary circuit ( 5 ) and the input of which is connected to the collector electrode of the second transistor (T ₃ ),
a fourth Schmitt trigger ( 11 ) with an inverted output, the input of which is connected to the input of the second Schmitt trigger ( 9 ) and the output of which is connected to the emitter electrode of the second transistor (T ₃ ),
a third resistor (R ₄ ) connecting the collector electrode of the first transistor (T ₂ ) to the reference potential of the circuit, and
a fourth resistor (R ₅ ), which connects the collector electrode of the second transistor (T ₃ ) to an operating voltage source (V _DD ).

5. Monitoring circuit according to claim 4, characterized in that the binary circuit ( 5 ) has a first and second capacitor (C ₁ , C ₂ ), the first capacitor (C ₁ ) in parallel with the third resistor (R ₄ ) and the second Capacitor (C ₂ ) is connected in parallel to the fourth resistor (R ₅ ).

6. Monitoring circuit according to claim 4 or 5, characterized in that the binary circuit ( 5 ) has a first and second diode (D ₂ , D ₃ ), the anode of the first and second diode (D ₂ , D ₃ ) to the Base electro de of the first or second transistor (T ₂ , T ₃ ) is connected and the cathodes of the two diodes (D ₂ , D ₃ ) are connected to the operating voltage source (V _DD ).

7. Monitoring circuit according to one of the preceding claims, characterized in that the normally closed contact of the relay ( 2 ) is bridged by a high-resistance resistor (R ₁ ).